JP2015515061A - 積層メモリアーキテクチャのためのビルトインセルフテスト - Google Patents

Abstract

積層メモリアーキテクチャのためのビルトインセルフテスト。メモリデバイスの実施形態は、１または複数のＤＲＡＭ（ダイナミックランダムアクセスメモリ）要素を有するメモリ積層体およびメモリ積層体の制御のためのシステム要素を含む。システム要素は、メモリ積層体のライトテストイベントまたはリードテストイベントを生成するビルトインセルフテストエンジン（ＢＩＳＴエンジン）、ＢＩＳＴエンジンからのライトテストイベントまたはリードテストイベントのテストデータを受信するテストインターフェース、およびテストインターフェースからのテストデータの少なくとも一部を受信し、メモリ積層体のＤＲＡＭ素子でのライトテストイベントまたはリードテストイベントを実行するメモリコントローラを含む。

Description

本発明の実施形態は、概して、電子デバイスの分野に関し、より詳細には、積層メモリアーキテクチャのためのビルトインセルフテストに関する。

演算オペレーションのためのより高密度のメモリを提供するために、複数の密に連結したメモリ素子を有するメモリデバイス（３Ｄ積層メモリまたは積層メモリと呼ばれる）を含む設計概念が開発されている。３Ｄ積層メモリは、メモリ積層体と呼ばれるＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）メモリ素子の連結層またはパッケージを含む。積層メモリは、単一デバイスまたはパッケージにおいて、大容量のコンピュータメモリを提供するために利用される。ここで、デバイスまたはパッケージは、メモリコントローラ及びＣＰＵ（中央処理装置）のような特定のシステムコンポーネントも含む。

積層メモリ技術は、多種多様な異なるデバイスに対してメモリデバイスを提供することを可能にするとともに、積層メモリアーキテクチャは、個々のメモリデバイスの製造において、メモリデバイスにおける欠陥を生み出す処理および構造を利用することで、いっそうのコストおよび複雑さをもたらす。

しかし、従来のメモリに対して利用される試験は、システム要素により制御される複数の互いに連結されたメモリ層を含む積層メモリデバイスに対して不十分である。

本発明の実施形態は、限定としてではなく、例として説明するものであり、図面において同じ符号は同様の要素を示すものとする。

図１は、３Ｄ積層メモリの実施形態を示す。

図２は、積層メモリアーキテクチャに対する実施形態のビルトインセルフテストを示す。

図３は、積層メモリアーキテクチャに対する実施形態のビルトインセルフテストのコンポーネントを示す。

図４Ａは、積層メモリに対する実施形態のデータライトセルフテストプロセスを示すフローチャートである。

図４Ｂは、積層メモリに対する実施形態のデータリードセルフテストプロセスを示すフローチャートである。

図５は、積層メモリビルトインセルフテストに対する要素を含む実施形態の装置またはシステムの説明図である。

図６は、ビルトインセルフテストに対する要素を有する積層メモリを含む実施形態のコンピューティングシステムを示す。

本発明の実施形態は、概して、積層メモリアーキテクチャに対するビルトインセルフテストに向けられる。

本明細書で使用する場合：

「３Ｄ積層メモリ」（３Ｄは３次元を示す）または「積層メモリ」は、複数の連結したメモリ層、メモリパッケージ、または他のメモリ素子を含むコンピュータメモリを意味する。メモリは、垂直に積層もしくは水平に（サイドバイサイドのように）積層、またはそうでなければ互いに連結されたメモリ素子を収容する。特に、積層メモリＤＲＡＭデバイスまたはシステムは、複数のＤＲＡＭ層を有するメモリデバイスを含んでもよい。積層メモリデバイスは、ＣＰＵ（中央処理装置）、メモリコントローラ、および他の関連するシステム要素のようなデバイス内のシステム要素を含んでもよい。

幾つかの実施形態において、装置、システム、または方法は、積層メモリアーキテクチャのためのビルトインセルフテストを提供する。（ＷｉｄｅＩＯのような）積層ＤＲＡＭ規格の出現により、１または複数のＤＲＡＭウエハは、Ｓｉ貫通電極（ＴＳＶ）製造技術により生成される相互接続を用いて、積層またはそうでなければ同じパッケージ内のシステムオンチップ（ＳｏＣ）ウエハと連結される。ＴＳＶおよびＷｉｄｅＩＯ ＤＲＡＭ（および将来のメモリ規格）の組み合わせは、面積の節約、プラットフォーム電力の節約、及びパフォーマンスの向上をもたらし得る。

しかし、積層メモリに対する組立処理およびＴＳＶ製造は、潜在的に、欠陥をもたらし、それゆえにメモリデバイスは厳格なＤＲＡＭ試験を必要とする。幾つかの実施形態では、メモリシステムのＢＩＳＴ（ビルトインセルフテスト）エンジンはメモリデバイスのメモリを試験するために使用される。幾つかの実施形態では、装置またはシステムは、ＤＲＡＭ試験に対してほとんど修正しないで利用され得るシステムチップのＢＩＳＴエンジンを利用する。

ＤＲＡＭは、通常、直接試験方法を使用し、サプライヤインターフェイスを利用して、機能パターン、またはＩＯ試験エンジンを使用して試験される。積層メモリアーキテクチャにＴＳＶを含まない従来のＤＲＡＭの場合、ＤＲＡＭメモリセルの試験の必要は極小さいかもしれない。しかし、ＴＳＶ製造処理およびＳＯＣ熱輻射のような因子は、欠陥をもたらす、または積層ＤＲＡＭアーキテクチャに関係する信頼性への懸念をもたらす。幾つかの実施形態では、専用のＢＩＳＴエンジンがＤＲＡＭを試験するために提供される。

幾つかの実施形態では、ロジックダイは試験回路を含む。メモリデバイスは動作して、ロジックダイの上のＤＲＡＭ層のような、１または複数のＤＲＡＭ層のような、メモリデバイスのＤＲＡＭを試験するためにロジックダイ試験回路を活用する。幾つかの実施形態では、メモリデバイスは、メモリ積層体内のメモリを試験するために論理の構造を活用および再利用することを可能にする。

ＢＩＳＴエンジンは、通常、メモリとインターフェースで連結するコントローラおよび比較論理を含む。コンピュータチップ内の従来のＢＩＳＴエンジンは、既定のアルゴリズムに対してメモリにアドレスおよびデータを生成することができるコントローラ、およびメモリからの実際のデータに対する期待データと比較するための比較論理を含む。ＢＩＳＴコントローラは、既定のアルゴリズムに対してメモリにアドレスおよびデータを生成することができる。比較論理は、メモリからの実際のデータに対して期待データを比較することにより失敗を検出する。しかし、そのようなＢＩＳＴエンジンは特定の実施及びメモリに限定される。

幾つかの実施形態では、リード及びライト要求、アドレス、およびデータ（ライトデータ及びリードの場合の期待データの両方）は、ＢＩＳＴエンジンを用いたオペレーションのため、ＦＩＦＯ（先入れ先出し）メモリのようなテストデータメモリに格納される。幾つかの実施形態では、ＦＩＦＯメモリが一杯のときに、ＢＩＳＴエンジンはクロックゲートされてオフになる。幾つかの実施形態では、状態機械論理がＦＩＦＯメモリからデータをフェッチするために実施され、フェッチされたデータに基づいてライトまたはリード要求がメモリコントローラに送信される。幾つかの実施形態では、論理は、リードおよびライト要求をメモリコントローラが理解できるフォーマットにエンコードすることを含んでよい。一度、既定のリードまたはライト処理が完了すると、追加のエントリが利用可能であれば、状態機械は次のＦＩＦＯエントリをフェッチしてよい。

コンピュータチップは、チップ上のメモリを試験するためのＢＩＳＴエンジンを含んでよい。ただし、そのようなＢＩＳＴエンジンは一般にＤＲＡＭメモリを理解しない。幾つかの実施形態では、（拡張された目的のために再利用されるチップ論理のような）ＢＩＳＴ論理が、積層メモリアーキテクチャのセルフテストのために提供される。幾つかの実施形態では、メモリデバイスのＳｏＣに対する既存のＢＩＳＴエンジンのようなＢＩＳＴ論理のＢＩＳＴエンジンは、メモリデバイスのメモリコントローラを利用して、ＤＲＡＭプロトコルの実施を提供する。

幾つかの実施形態では、ＢＩＳＴ論理は、メモリコントローラとインターフェースで連結するＦＩＦＯメモリ（またはデータを格納または送信する他のテストデータメモリ要素）および状態機械を含む。幾つかの実施形態では、ＢＩＳＴエンジンは、リード及びライト要求、アドレス、データ（ライトデータ及びリードの場合の期待データの両方）を出力し、ＦＩＦＯメモリはサイクル毎にこの情報を格納するために実施される。幾つかの実施形態では、状態機械論理が、ＦＩＦＯメモリからフェッチするために実施され、またライトまたはリード要求がメモリコントローラに送信される。幾つかの実施形態では、比較論理は、失敗を検出するオペレーションに加えて、ＦＩＦＯメモリおよび状態機械を含めて提供される。幾つかの実施形態では、論理は、リードおよびライト要求をメモリコントローラが理解できるフォーマットにエンコードするために追加されてもよい。一度、既定のリード／ライト処理が完了すると、利用可能であれば、状態機械は次のＦＩＦＯエントリをフェッチする。

幾つかの実施形態では、状態機械は、連続的にリード・ライト、リード・リード、ライト・ライト、およびライト・リード要求がＤＲＡＭに送信されるよう、２つ（またはそれ以上の）ＦＩＦＯエントリを一度にリードするために実施されてもよい。幾つかの実施形態では、ＦＩＦＯメモリが一杯（またはＦＩＦＯメモリの格納の他の同様の状態）またはＤＲＡＭリフレッシュの場合に、ＢＩＳＴエンジンはクロックゲートされてオフになる、またはそうでなければディセーブルされる。

特有の実施において、ＢＩＳＴエンジンは、そのようなオペレーションのためのアドレスおよびデータを生成して、特定の数のエントリを生成する。幾つかの実施形態では、生成されたデータは、サイクル毎にリードされて、ＦＩＦＯメモリが一杯のときにディセーブルされるクロックを有するＦＩＦＯメモリを満たす。幾つかの実施形態では、状態機械は、ＢＩＳＴエンジンから独立して動作し、状態機械はＦＩＦＯメモリを監視するまたは調べ、フェッチアドレスとイネーブルによりエントリを発見する。幾つかの実施形態では、メモリコントローラは、要求されたフォーマットでメモリに対するオペレーションを試験するためにＦＩＦＯメモリからのデータを有するまたは取得する。ただし、メモリコントローラは、ＤＲＡＭに適したフォーマットに関する情報を有していないかもしれない。幾つかの実施形態では、メモリコントローラがＤＲＡＭをリフレッシュしている、またはそうでなければビジー状態にある時間の間、ＢＩＳＴエンジンはクロックゲートされてもよい。幾つかの実施形態では、データは、試験のために実施するＤＲＡＭと互換性のある方法でフォーマットされる。ただし、フォーマットは、ＪＥＤＥＣ規格によるＷｉｄｅＩＯと互換性がある、またはメモリの既存または将来の規格と互換性があってもよい。

図１は、３Ｄ積層メモリの実施形態を示す。この図において、ＷｉｄｅＩＯメモリデバイスのような３Ｄ積層メモリデバイス１００は、１または複数のＤＲＡＭメモリダイ層１２０（メモリ積層体とも呼ぶ）と連結された基板１０５上のシステム要素１１０を含む。幾つかの実施形態では、システム要素１１０は、システムオンチップ（ＳｏＣ）または他の同様の要素でよい。この図において、ＤＲＡＭメモリダイ層は４つのメモリダイ層を含み、これらの層は第１メモリダイ層１２２、第２メモリダイ層１２４、第３メモリダイ層１２６、および第４メモリダイ層１２８である。しかし、実施形態は、メモリ積層体１２０におけるメモリダイ層のいかなる特定の数に限定されず、メモリダイ層より大きいまたは小さい数を含んでよい。各ダイ層は、１または複数のスライスまたは部分を含んでよく、また１または複数の異なるチャネルを有してよい。各ダイ層は、熱問題に対処するために温度補償式セルフリフレッシュ（ＴＣＳＲ）回路を有してよい。ただし、ＴＣＳＲおよびモードレジスタは、デバイスの管理論理の一部でよい。

他の要素の間で、システム要素１１０は、ＷｉｄｅＩＯメモリコントローラのようなメモリ積層体１２０に対するメモリコントローラ１３０を含んでよい。幾つかの実施形態では、メモリ積層体１２０の各メモリダイ層（この図における第４メモリダイ層１２８のような最上（または最も外側）のメモリダイ層を除く）は、メモリダイ層を通るパスを提供する複数のＳｉ貫通電極（ＴＳＶ）１５０を含む。

幾つかの実施形態では、積層メモリデバイス１００はＢＩＳＴ論理１４０を含む。幾つかの実施形態では、ＢＩＳＴ論理は、ＤＲＡＭメモリの試験のために利用される。幾つかの実施形態では、ＢＩＳＴ論理は、ＤＲＡＭの試験のためのデータおよび命令の格納および処理のための要素を含む。ただし、そのような要素は、図２および図３に示される要素を含んでよい。

図２は、積層メモリアーキテクチャのビルトインセルフテストの実施形態を示す。幾つかの実施形態では、ＳｏＣ２３０は、ＤＲＡＭメモリ２２０と接続される。幾つかの実施形態では、ＳoＣ２３０は、メモリコントローラ２３２およびＢＩＳＴ論理要素２４０を含む。幾つかの実施形態では、論理要素２４０は、ＢＩＳＴエンジン２４２、テストインターフェースおよび比較論理２４４を含む。ただし、テストインターフェースおよび比較論理２４４は、ＤＲＡＭの試験においてデータおよび命令を処理するため、ＢＩＳＴエンジンとメモリコントローラとの間に接続される。幾つかの実施形態では、テストインターフェースおよび比較論理２４４は、図３に示されるコンポーネントを含む。

図３は、積層メモリアーキテクチャに対するビルトインセルフテストのコンポーネントの実施形態を示す。幾つかの実施形態では、チップ３００は、メモリコントローラ３４０に順番に連結されるテストインターフェース論理３２０と連結されたＢＩＳＴエンジン３１０を含む。幾つかの実施形態では、テストインターフェース３２０は、ＦＩＦＯ要素３２２、リードおよびライト・ＤＲＡＭ状態機械３２４、メモリコントローラフォーマッタ３２６、および比較器３２８を含む。幾つかの実施形態では、ＢＩＳＴエンジン３１０は、チップ３００のメモリの試験のために開発された既存のＢＩＳＴでよい。

幾つかの実施形態では、ＢＩＳＴエンジン３１０は、ＤＲＡＭメモリの試験のためのテストイベントデータを生成してよい。ただし、テストイベントはライトテストイベントまたはリードテストイベントであってよい。説明したように、ＢＩＳＴエンジン３１０により生成されるテストイベントデータは、リードイネーブル、ライトイネーブル、アドレス、およびデータを含む。ただし、そのような要素は、格納のためＦＩＦＯメモリ３２２に提供される。幾つかの実施形態では、ＦＩＦＯメモリ３２２は、ＦＩＦＯメモリが一杯のようなＦＩＦＯメモリの状態に応じて、またはセルフリフレッシュ、またはそうでなければのビジー状態にあるメモリコントローラに応じて、ＢＩＳＴエンジン３１０に信号を提供してよい。ただし、そのような信号は、これらに限定されないが、ＦＩＦＯメモリからＢＩＳＴエンジンへの図示されたクロックディセーブル信号を含んでよい。幾つかの実施形態では、信号は、ＦＩＦＯメモリに空きが生じるまでまたはメモリコントローラが利用可能になるまで、これ以上の命令が送信されないよう、ＢＩＳＴエンジンに対してクロックをディセーブルする。幾つかの実施形態では、リードまたはライトイネーブル、アドレス、およびテストデータを備えるリードまたはライトオペレーションのテストデータは、状態機械３２４によりＦＩＦＯメモリから得られる。ただし、試験情報は、積層メモリデバイスのためのＷｉｄｅＩＯフォーマットにおけるような試験中のＤＲＡＭメモリ要素と互換性があるフォーマットに試験情報をフォーマットするために、メモリコントローラフォーマッタ３２６に提供される。幾つかの実施形態では、メモリコントローラ３４０はフォーマットされた試験情報をＤＲＡＭメモリ要素に送信する。

幾つかの実施形態では、メモリコントローラ３４０は、試験において比較するためにＤＲＡＭから読み取られるデータを取得してもよい。メモリコントローラは、そのようなデータを、比較のデータフォーマットを修正するために動作するメモリコントローラフォーマッタ３２６に提供する。幾つかの実施形態では、状態機械３２４は、ＤＲＡＭから読み取られるデータをメモリコントローラフォーマッタ３２６から取得してもよいし、そのようなデータを比較器３２８に提供してもよい。ただし、比較器は、動作して、ＤＲＡＭからのデータをＦＩＦＯメモリ３２２から得られる期待データ値と比較する幾つかの実施形態では、比較器３２８は、ＤＲＡＭからのデータの期待データとの比較に基づいて結果を生成する。期待データは、例えば、比較器３２８によりＢＩＳＴエンジン３１０に提供される失敗信号を含んでも良い。しかし、実施形態は、失敗信号が提供される実施に限定されない。他の実施形態は、ＤＲＡＭからのデータの期待データとの比較に関する他の結果又は追加のデータを含んでよい。

図４Ａは、積層メモリの対するデータライトセルフテストプロセスの実施形態を示すフローチャートである。幾つかの実施形態では、もし、ＦＩＦＯメモリが一杯（または格納閾値に達した）またはメモリコントローラがビジー状態にある場合に（４０２）、ＦＩＦＯメモリ内の空間が利用可能になるまでまたはメモリコントローラが利用可能になるまで、ＦＩＦＯメモリ内でこれ以上のリードまたはライトイベントの格納を防止するために、ＢＩＳＴエンジンのクロックをディセーブルするために（４０４）、クロックディセーブル信号がＦＩＦＯメモリにより提供される。幾つかの実施形態では、もし、ＢＩＳＴエンジンがライトイベントを生成すると（４０６）、ライトイベントデータがＦＩＦＯメモリに格納される（４０８）。ライトイベントデータは、ライトイネーブル、データを書き込むためのアドレス、およびＤＲＡＭメモリに書き込まれるライトデータを含む（４１０）。

幾つかの実施形態では、ライトイベントのためのデータは、ＤＲＡＭ状態機械から読み取るまたは書き込むことにより得られる（４１２）。ライトイベントデータはフォーマッタによりフォーマットされて、情報を、メモリコントローラを使用するための試験中のＤＲＡＭメモリと互換性のあるフォームに置く（４１４）。幾つかの実施形態では、フォーマットされたライトイベント情報は、メモリコントローラに提供され（４１６）、ライトデータはＤＲＡＭのアドレスに書き込まれる（４１８）。

幾つかの実施形態では、ライトイベントは、４０２に戻り、図４Ａに示すように、他のライトテストイベントに続く（４２０）、または図４Ｂの要素４５２にて図４Ｂに示すリードイベントに続く。

図４Ｂは、積層メモリのデータリードセルフテストプロセスの実施形態を示すフローチャートである。幾つかの実施形態では、もし、ＦＩＦＯメモリが一杯（または格納閾値に達する）またはメモリコントローラがビジー状態にある場合に（４５２）、ＦＩＦＯメモリ内の空間が利用可能になるまでまたはメモリコントローラが利用可能になるまで、ＦＩＦＯメモリ内でこれ以上のリードまたはライトイベントの格納を防止するために、ＢＩＳＴエンジンのクロックをディセーブルするために（４５４）、クロックディセーブル信号がＦＩＦＯメモリにより提供される。幾つかの実施形態では、もし、ＢＩＳＴエンジンがリードイベントを生成すると（４５６）、リードイベントデータがＦＩＦＯメモリ内に格納される（４５８）。リードイベントデータは、リードイネーブル、データを読み出すためのアドレス、ＤＲＡＭメモリから読み取られるデータと比較される期待データを含む（４６０）。

幾つかの実施形態では、リードイベントのためのデータは、ＤＲＡＭ状態機械から読み取るまたは書き込むことにより得られる（４６２）。リードイベントデータはフォーマッタによりフォーマットされて、情報を、メモリコントローラを使用するための試験中のＤＲＡＭメモリと互換性のあるフォームに置く（４６４）。幾つかの実施形態では、フォーマットされたリードイベント情報は、メモリコントローラに提供され（４６６）、データはＤＲＡＭのアドレスから読み取られ、リードデータはフォーマッタを介して状態機械により受信される（４６８）。

幾つかの実施形態では、ＤＲＡＭから読み取られるデータは、ＦＩＦＯメモリから受信した期待データと比較器により比較される（４７０）。もし、ＤＲＡＭから読み取られるデータが期待データと整合しないと（４７２）、比較に対して「Ｆａｉｌ」を示す信号のような信号が生成される（４７４）。ただし、信号は、比較器からＢＩＳＴエンジンに提供される。

幾つかの実施形態では、ライトイベントは、４５２に戻り、図４Ｂに示すように、他のリードテストイベントに続く（４７６）、または図４Ａの要素４０２にて図４Ａに示すライトイベントに続く。

図５は、積層メモリビルトインセルフテストのための要素を含む装置またはシステムの実施形態を示す説明図である。コンピューティング装置５００は、ラップトップコンピュータ、タブレットコンピュータ（セパレートキーボードを有さずタッチスクリーンを有する装置、タッチスクリーンおよびキーボードの両方を有する装置、「インスタントオン」処理と呼ばれるクイックイニシエーションを有する装置、および「オールウェイズコネクティッドゥ」と呼ばれるオペレーションにおけるネットワークに一般に接続される装置を含む）、モバイルフォンまたはスマートフォン、無線イネーブルドゥＥリーダ、または他の無線モバイル装置のようなモバイルコンピューティング装置を含むコンピューティング装置を表す。特定のコンポーネントが一般的に示され、デバイス５００に示されるものがそのようなデバイスのすべてのコンポーネントではないものと理解される。コンポーネントは、１または複数のバスまたは他の接続５０５により接続される。

デバイス５００は、デバイス５００のプライマリプロセシング処理を実行するプロセッサ５１０を含む。プロセッサ５１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブル論理デバイス、または他の処理手段のような１または複数の物理デバイスを含む。プロセッサ５１０により実行されるプロセシング処理は、アプリケーション、デバイス機能、またはそれらの両方が実行されるオペレーティングプラットフォームまたはオペレーティングシステムの実行を含む。プロセシング処理は、ヒューマンユーザとのまたは他のデバイスとのＩ／Ｏ（入力／出力）に関係するオペレーション、電力管理に関係するオペレーション、またはデバイス５００を他のデバイスに接続することに関係する両方のオペレーションを含む。プロセシング処理は、オーディオＩ／Ｏ、ディスプレイＩ／Ｏ、または両方に関係するオペレーションを含んでもよい。

一実施形態では、デバイス５００は、コンピューティング装置にオーディオ機能を提供することに関係する（オーディオハードウェアおよびオーディオ回路のような）ハードウェアおよび（ドライバおよびコーデックのような）ソフトウェアコンポーネントを表すオーディオサブシステム５２０を含む。オーディオ機能は、オーディオ出力としてのスピーカ、ヘッドフォン、または両方、同様に、マイクロフォン入力を含むことができる。そのような機能のデバイスは、デバイス５００に集積することができる、またはデバイス５００に接続することができる。一実施形態では、ユーザは、デバイス５００と、プロセッサ５１０により受信および処理されるオーディオコマンドを提供することにより相互伝達する。

表示サブシステム５３０は、ユーザがコンピューティング装置と相互伝達するための視覚、触覚、または両要素を有するディスプレイを提供する（表示装置のような）ハードウェアおよび（ドライバのような）ソフトウェアコンポーネントを表す。表示サブシステム５３０は、ユーザにディスプレイを提供するために使用される特有のスクリーンまたはハードウェアデバイスを含むディスプレイインターフェース５３２を含む。一実施形態では、ディスプレイインターフェース５３２は、ディスプレイに関係する少なくとも幾つかの処理を実行する、プロセッサ５１０から独立した論理を含む。一実施形態では、表示サブシステム５３０は、ユーザへの出力及び入力を提供するタッチスクリーンデバイスを含む。

Ｉ／Ｏコントローラ５４０は、ユーザとの相互伝達に関係するハードウェアデバイスおよびソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ５４０は、オーディオサブシステム５２０、表示サブシステム５３０、またはそのようなサブシステムの両方の一部である管理ハードウェアを動作することができる。更に、Ｉ／Ｏコントローラ５４０は、それを介してユーザがシステムと相互伝達し得るデバイス５００と接続する追加のデバイスの接続点を表す。例えば、デバイス５００に付属することのできるデバイスは、マイクロフォンデバイス、スピーカまたはステレオシステム、ビデオシステムまたは他のディスプレイデバイス、キーボードまたはキーパッドデバイス、またはカードリーダまたは他のデバイスのような特定のアプリケーションを用いる使用のための他のＩ／Ｏデバイスを含み得る。

上で述べたように、Ｉ／Ｏコントローラ５４０は、オーディオサブシステム５２０、表示サブシステム５３０、またはそのようなサブシステムの両方と相互伝達してよい。例えば、マイクロフォンまたは他のオーディオデバイスを通しての入力は、デバイス５００の１または複数のアプリケーションまたは機能のための入力またはコマンドを提供することができる。更に、オーディオ出力は、表示出力の代わりにまたはこれに加えて提供することができる。他の例において、もし、表示サブシステムがタッチスクリーンを含むと、表示装置はＩ／Ｏコントローラ５４０により少なくとも部分的に管理され得る入力装置としても作動する。Ｉ／Ｏコントローラ５４０により管理されるＩ／Ｏ機能を提供するために、デバイス５００上に追加のボタンまたはスイッチがあってもよい。

一実施形態では、Ｉ／Ｏコントローラ ５４０は、加速度計、カメラ、光センサまたは他の環境センサのようなデバイス、またはデバイス５００に含めることができる他のハードウェアを管理する。入力は、直接ユーザ相互伝達の一部であり、同様に、（ノイズのフィルタリング、輝度検出に対する表示調節、カメラのフラッシュの作動、または他の特徴のような）そのオペレーションを支配するためのシステムへの環境入力を提供する。

一実施形態では、デバイス５００は、バッテリ電源の使用、バッテリの充電、および電力セーブオペレーションに関係する特徴を管理する電力管理５５０を含む。

幾つかの実施形態では、メモリサブシステム５６０は、デバイス５００に情報を格納するためのメモリデバイスを含む。プロセッサ５１０は、メモリサブシステム５６０の要素からデータを読み取るまたは書き込んでもよい。メモリは、不揮発性（もしメモリデバイスへの電力供給が遮られても、変化しない状態を有する）、揮発性（もしメモリデバイスへの電力供給が遮られると、不確定になる状態を有する）メモリデバイス、またはそのようなメモリの両方を含むことができる。メモリ５６０は、アプリケーションデータ、ユーザデータ、音楽、写真、ドキュメント、または他のデータ、同様にシステム５００のアプリケーションおよび機能の実行に関係するシステムデータ（長期的または一時的のどちらか）を格納することができる。

幾つかの実施形態では、メモリサブシステム５６０は、積層メモリデバイス５６２を含んでよい。ただし、積層メモリデバイスは、１または複数のメモリダイ層およびシステム要素を含む。幾つかの実施形態では、積層メモリデバイス５６２は、ＤＲＡＭの試験のためのＢＩＳＴ論理５６４を含む。ただし、ＢＩＳＴ論理５６４は、図２および３に示される要素を含んでよい。

接続５７０は、デバイス５００を外部デバイスと通信可能にするためのハードウェアデバイス（例えば、無線通信、有線通信、または両方のためのコネクタおよび通信ハードウェア）およびソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。デバイスは、他のコンピューティング装置、無線アクセスポイント、または基地局のような分離デバイス、同様にヘッドセット、プリンタのような周辺機器、または他のデバイスであってもよい。

接続５７０は、複数の異なる接続タイプを含むことができる。一般化するために、デバイス５００は、セルラー接続５７２および無線接続５７４とともに図示される。セルラー接続５７２は、一般に、４Ｇ／ＬＴＥ（ロングタームエボリューション）、ＧＳＭ（登録商標）（汎欧州デジタル移動電話方式）または変形もしくは派生、ＣＤＭＡ（符号分割多元接続）または変形もしくは派生、ＴＤＭ（時分割多重化）または変形もしくは派生、または他のセルラーサービス規格を介して提供されるような無線キャリアにより提供されるセルラネットワーク接続を参照する。無線接続５７４は、セルラーではない無線接続を参照し、（Ｂｌｕｅｔｏｏｔｈ（登録商標）のような）パーソナルエリアネットワーク、（ＷｉＦｉのような）ローカルエリアネットワーク、（ＷｉＭａｘのような）ワイドエリアネットワーク、および他の無線通信を含むことができる。接続は、１または複数の無指向性または指向性アンテナ５７６を含んでよい。

周辺接続５８０は、周辺接続を構成するために、ハードウェアインターフェースおよびコネクタ、同様にソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。デバイス５００は、他のコンピューティング装置への周辺機器（「ｔｏ」５８２）と同様に、それに接続される複数の周辺機器（「ｆｒｏｍ」５８４）の両方であってよいものと理解される。デバイス５００は、通常、デバイス５００上でコンテンツを管理するような（ダウンロード、アップロード、変更、または同期化するような）目的のために、他のコンピューティング装置に接続するための「ドッキング」コネクタを有する。更に、ドッキングコネクタは、デバイス５００を、デバイス５００が例えばオーディオビジュアルまたは他のシステムへのコンテンツ出力を制御することを可能にする特定の周辺機器に接続可能にすることができる。

専有のドッキングコネクタまたは他の専有の接続ハードウェアに加えて、デバイス５００は、共通または規格ベースのコネクタを介して周辺接続５８０を作ることができる。共通タイプは、ユニバーサル・シリアル・バス（ＵＳＢ）コネクタ（任意の数の異なるハードウェアインターフェースを含むことができる）、ＭｉｎｉＤｉｓｐｌａｙＰｏｒｔ（ＭＤＰ）を含むＤｉｓｐｌａｙＰｏｒｔ、高精細度マルチメディアインタフェース（ＨＤＭＩ（登録商標））、Ｆｉｒｅｗｉｒｅ（登録商標）、または他のタイプを含むことができる。

図６は、ビルトインセルフテストのための要素を有する積層メモリを含むコンピューティングシステムの実施形態を示す。コンピューティングシステムは、コンピュータ、サーバ、ゲームコンソール、または他のコンピューティング装置を含んでよい。この図において、本説明に関係しない特定の規格または周知のコンポーネントは示されていない。幾つかの実施形態の下で、コンピューティングシステム６００は、データ送信のための相互接続またはクロスバー６０５または他の接続手段を備える。コンピューティングシステム６００は、情報を処理するために相互接続６０５に連結された１または複数のプロセッサ６１０のような処理手段を含んでよい。プロセッサ６１０は、１または複数の物理プロセッサおよび１または複数の論理プロセッサを備える。相互接続６０５は、簡単のため単一の相互接続として示されるが、複数の異なる相互接続またはバスを表してもよく、またそのような相互接続へのコンポーネント接続は変わってもよい。図６に示される相互接続６０５は、１または複数の分離した物理バス、ポイントツーポイント接続、または適当なブリッジ、アダプタ、またはコントローラにより接続された両方のいずれかを表す抽象である。

幾つかの実施形態では、コンピューティングシステム６００は、さらに、ランダムアクセスメモリ（ＲＡＭ）または他の直接格納デバイス、または情報およびプロセッサ６１０により実行される命令を格納するためのメインメモリ６１２としての要素を備える。ＲＡＭメモリは、メモリコンテンツのリフレッシング必要とするダイナミックランダムアクセスメモリ（ＤＲＡＭ）、コストの増大を犠牲にしてコンテンツのリフレッシングを必要としないスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む。幾つかの実施形態では、メインメモリは、コンピューティングシステムのユーザによるネットワークブラウジングアクティビティにおいて使用するためのブラウザアプリケーションを含むアプリケーションのアクティブストレージを含んでよい。ＤＲＡＭメモリは、信号を制御するクロック信号を含む同期型ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）および拡張データ出力ダイナミックランダムアクセスメモリ（ＥＤＯ ＤＲＡＭ）を含んでよい。幾つかの実施形態では、システムのメモリは、特定のレジスタまたは他の特別の目的のメモリを含んでよい。

幾つかの実施形態では、メインメモリ６１２は、積層メモリ６１４を含む。ただし、積層メモリは、ＤＲＡＭ６１５の試験のためのＢＩＳＴ論理を含む。幾つかの実施形態では、ＢＩＳＴ論理６１５は、図２および３に示される要素を含んでよい。

コンピューティングシステム６００は、プロセッサ６１０のための静的情報および命令を格納するためのリードオンリメモリ（ＲＯＭ）６１６または他の静的ストレージデバイスを備えてもよい。コンピューティングシステム６００は、特定の要素の格納のための１または複数の不揮発性メモリ素子６１８を含んでよい。

幾つかの実施形態では、コンピューティングシステム６００は、１または複数の入力装置６３０、ただし入力装置は１または複数のキーボードを含む、マウス、タッチパッド、ボイスコマンド認識、ジェスチャー認識、またはコンピューティングシステムへの入力を提供するための他のデバイスを含む。

コンピューティングシステム６００は、出力ディスプレイ６４０への相互接続６０５を介して連結されてもよい。幾つかの実施形態では、ディスプレイ６４０は、液晶ディスプレイ（ＬＣＤ）またはユーザに情報またはコンテンツを表示するための他のディスプレイ技術のいずれかを含んでよい。幾つかの環境では、ディスプレイ６４０は、入力装置の少なくとも一部としても利用されるタッチスクリーンを含んでよい。幾つかの環境では、ディスプレイ６４０は、オーディオ情報を提供するためのスピーカのようなオーディオデバイスであってよい、または含んでよい。

１または複数の送信機または受信機６４５が、相互接続６０５に連結されてもよい。幾つかの実施形態では、コンピューティングシステム６００は、データの受信または送信のための１または複数のポート６５０を含んでよい。コンピューティングシステム６００は、さらに、無線信号を介してデータを受信するための１または複数の無指向性又は指向性アンテナ６５５を含む。

コンピューティングシステム６００は、電源、バッテリ、ソーラーセル、燃料セル、または電力を提供もしくは生成するための他のシステムもしくはデバイスを備え得る電力デバイスまたはシステム６６０を備えてもよい。電力デバイスまたはシステム６６０により提供される電力は、コンピューティングシステム６００の要素に要求に応じて分配されてよい。

上記の説明では、説明の目的のために、多数の特定の詳細が本発明の完全な理解を提供するために述べられる。しかしながら、本発明がこれらの特定の詳細の幾つかが欠けても実施できることは当業者には明らかであろう。他の例では、周知の構造体またはデバイスがブロック図形式で示される。示されたコンポーネント間の中間的な構造があってもよい。本明細書中に記載または図示されたコンポーネントは、図示または説明されない付加的な入力または出力を有してよい。

種々の実施形態は、種々の処理を含んでよい。これらのプロセスは、ハードウェアコンポーネントによって実行されてよいし、または命令によりプログラムされた汎用もしくは専用プロセッサまたは論理回路に処理を実行させるために使用され得るコンピュータプログラムまたはマシン実行可能命令において例示されてよい。あるいは、プロセスは、ハードウェアとソフトウェアの組み合わせにより実行されてよい。

種々の実施形態の部分は、コンピュータプログラム製品として提供されてよい。コンピュータプログラム製品は、その上に格納されたコンピュータプログラム命令を有する非一時的なコンピュータ可読記憶媒体を含んでよい。コンピュータプログラム製品は、特定の実施形態に従って処理を実行する１または複数のプロセッサによる実行のためにコンピュータ（または他の電子デバイス）をプログラムするために使用されてよい。コンピュータ可読媒体は、限定されるのではないが、フロッピー（登録商標）ディスク、光ディスク、コンパクトディスクリードオンリメモリ（ＣＤ−ＲＯＭ）、および光磁気ディスク、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、磁気または光学カード、フラッシュメモリ、または電子命令を格納するのに適当な他のタイプのコンピュータ可読媒体を含んでよい。 さらに、実施形態は、コンピュータプログラム製品としてダウンロードされてもよい。ただし、プログラムは、リモートコンピュータから要求コンピュータに転送されてよい。

方法の多くはそれらの最も基本的な形で説明されるが、処理は、本発明の基本的な範囲から逸脱することなく、記述されたメッセージのいずれかに追加または取り去ることのできる方法および情報のいずれかに追加または削除することができる。多くの更なる修正および適合がなされ得ることは、当業者には明らかである。特定の実施形態は、本発明を限定するために提供されるのではなく、それを例示するために提供される。本発明の実施形態の範囲は、上に提供された特定の例により判断されるものではなく、以下の特許請求の範囲によってのみ判断される。

要素「Ａ」が要素「Ｂ」にまたはとともに連結するという場合、要素「Ａ」は要素「Ｂ」に直接連結するまたは例えば要素「Ｃ」を介して間接的に連結してよい。明細書または特許請求の範囲においてコンポーネント、特徴、構造、処理、または特性Ａがコンポーネント、特徴、構造、処理、または特性Ｂを「もたらす（ｃａｕｓｅ）」という場合、それは「Ａ」は「Ｂ」の少なくとも一部をもたらすことを意味するが、「Ｂ」をもたらすのを助長する少なくとも１つの他のコンポーネント、特徴、構造、処理、または特性が存在してもよい。明細書がコンポーネント、特徴、構造、処理、または特性を「含んでもよい（ｍａｙ）」、「含み得る（ｍｉｇｈｔ）」、「含む可能性がある（ｃｏｕｌｄ）」ことを示す場合、その特定のコンポーネント、特徴、構造、処理、または特性が含まれる必要はない。明細書または特許請求の範囲が「１つの（ａ）」または「１つの（ａｎ）」要素を参照する場合、これは記載の要素が１つのみあることを意味しない。

実施形態は、本発明の実施又は例である。明細書において参照「実施形態」、「一実施形態」、「幾つかの実施形態」、または「他の実施形態」は、実施形態との関係において記述された特定の特徴、構造、または特性を意味し、少なくとも幾つかの実施形態において含まれるが、必ずしもすべての実施形態には含まれない。「実施形態」、「一実施形態」、または「幾つかの実施形態」の異なる出現は、必ずしもすべて同じ実施形態を参照するとは限らない。上述の本発明の典型的な実施形態において、開示を合理化し、１つまたは複数の種々の発明の態様の理解を助ける目的のために、種々の特徴が時に単一の実施形態、図、またはそれについての説明においてともにグループ化されると理解すべきである。しかし、この開示の方法は、請求される発明が各請求項に明白に記載されたものより多くの特徴を必要とする意図を反映するものと解釈すべきでない。むしろ、続く請求の範囲が表すように、発明の態様は、単一の前述の開示された実施形態のすべての特徴より少ない。従って、請求の範囲は、本明細書に明確に、本発明の別個の実施形態として独立している各請求項とともに、この説明に組み込まれる。

幾つかの実施形態では、メモリデバイスは、１又は複数のＤＲＡＭ素子を含むメモリ積層体と、メモリ積層体の制御のためのシステム要素と、を備え、システム要素は、メモリ積層体のライトテストイベントまたはリードテストイベントを生成するＢＩＳＴエンジンと、ＢＩＳＴエンジンからのライトテストイベントまたはリードテストイベントのテストデータを受信するテストインターフェースと、メモリコントローラと、を含む。メモリ制御は、テストインターフェースからテストデータの少なくとも一部を受信し、メモリ積層体のＤＲＡＭ素子にてライトテストイベントまたはリードテストイベントを実行する。

幾つかの実施形態では、ライトテストイベントのためのテストデータは、メモリアドレスに書き込まれるライトイネーブル及びメモリアドレスにて書き込まれるデータを含む。幾つかの実施形態では、リードテストイベントのためのテストデータは、メモリアドレスから読み取られるリードイネーブルおよび比較のための期待データを含む。

幾つかの実施形態では、装置のテストインターフェースは、ライトテストイベントまたはリードテストイベントのためのテストデータを格納するためのテストデータメモリを含む。ただし、テストデータメモリは、ＦＩＦＯメモリである。幾つかの実施形態では、テストデータメモリは、メモリの格納の状態またはメモリコントローラの状態に応じて、ＢＩＳＴエンジンに信号を提供する。幾つかの実施形態では、信号は、ＢＩＳＴエンジンに対するクロックディセーブル信号である。

幾つかの実施形態では、装置のテストインターフェースは、さらに、状態機械を含む。状態機械は、メモリからのライトテストイベントまたはリードテストイベントのためのテストデータの少なくとも一部を取得する。幾つかの実施形態では、状態機械は、ライトテストイベントまたはリードテストイベントのためのテストデータの少なくとも一部をフォーマッタに提供する。フォーマッタは、ＤＲＡＭメモリに対するテストデータをフォーマットする。

幾つかの実施形態では、装置のテストインターフェースは、さらに、比較器を含む。比較器は、リードテストイベントに応じてメモリ積層体から取得されるデータを期待データと比較する。幾つかの実施形態では、比較器は、取得したデータの期待データとの比較に応じて信号を生成する。幾つかの実施形態では、信号は、比較の失敗を示すためのＢＩＳＴエンジンへの信号である。

幾つかの実施形態では、方法は、システム要素のＢＩＳＴエンジンによりテストイベントを生成する段階であって、テストイベントは、メモリデバイスのＤＲＡＭメモリに対するリードテストイベントまたはライトテストイベントである、段階と、システム要素のテストインターフェースにてテストデータを受信する段階と、メモリデバイスのメモリコントローラにテストデータの少なくとも一部を提供する段階と、メモリコントローラによりテストイベントを実行する段階と、を含む。

幾つかの実施形態では、テストインターフェースにてテストデータを受信する段階は、テストデータメモリにテストデータを格納する段階を含む。

幾つかの実施形態では、方法は、メモリの格納の状態又はメモリコントローラの状態に応じてＢＩＳＴエンジンに信号を提供する段階を含む。ただし、信号は、ＢＩＳＴエンジンに対するクロックディセーブル信号であってよい。

幾つかの実施形態では、方法は、メモリコントローラにテストデータの少なくとも一部を提供する段階に先立って、テストデータの少なくとも一部を、ＤＲＡＭメモリと互換性のあるフォーマットに、フォーマットする段階を含む。

幾つかの実施形態では、方法は、テストインターフェースにて、リードテストイベントに応じて、ＤＲＡＭメモリからメモリコントローラにより読み取られるデータを受信する段階を含む。幾つかの実施形態では、方法は、ＤＲＡＭメモリから読み取られるデータをテストデータメモリに格納されたデータに対する期待値と比較する段階を含む。

幾つかの実施形態では、システムは、データを処理するためのプロセッサと、データを格納するためのフラッシュメモリと、１または複数のＤＲＡＭ素子を含むメモリ積層体と、メモリ積層体の制御のためのシステム要素と、を有するＤＲＡＭデバイスと、を備え、システム要素は、メモリ積層体のライトテストイベントまたはリードテストイベントを生成するビルトインセルフテストエンジン（ＢＩＳＴエンジン）と、ＢＩＳＴエンジンからのライトテストイベントまたはリードテストイベントのテストデータを受信するテストインターフェースと、テストインターフェースからのテストデータの少なくとも一部を受信し、メモリ積層体のＤＲＡＭ素子でのライトテストイベントまたはリードテストイベントを実行するメモリコントローラと、を含む。

幾つかの実施形態では、システムのテストインターフェースは、ライトテストイベントまたはリードテストイベントのためのテストデータを格納するためのテストデータメモリを含む。ただし、テストデータメモリは、ＦＩＦＯメモリである。幾つかの実施形態では、システムのテストインターフェースは、さらに、状態機械を含む。状態機械は、ＤＲＡＭからのライトテストイベントまたはリードテストイベントのためのテストデータの少なくとも一部を取得する。幾つかの実施形態では、システムのテストインターフェースは、さらに、比較器を含む。比較器は、リードテストイベントに応じてメモリ積層体から取得されるデータを期待データと比較する。

幾つかの実施形態では、システムは、タブレットコンピュータである。

幾つかの実施形態では、非一時的なコンピュータ可読記憶媒体は、プロセッサにより実行されて、プロセッサに、システム要素のビルトインセルフテストエンジン（ＢＩＳＴエンジン）により、テストイベントを生成する手順であって、テストイベントは、メモリデバイスのＤＲＡＭメモリのリードテストイベントまたはライトテストイベントである、手順と、システム要素のテストインターフェースにてテストデータを受信する手順と、メモリデバイスのメモリコントローラにテストデータの少なくとも一部を提供する手順と、メモリコントローラによりテストイベントを実行する手順と、を含む処理を実行させる、命令のシーケンスを表す、すぐ後に格納されるデータを有する。

幾つかの実施形態では、媒体は、メモリコントローラにテストデータの少なくとも一部を提供するのに先立って、テストデータの少なくとも一部をフォーマットするための命令を含む。フォーマッティングは、ＤＲＡＭメモリと互換性のあるフォーマットにされる。

幾つかの実施形態では、媒体は、テストインターフェースで、リードテストイベントに応じてＤＲＡＭメモリからメモリコントローラにより読み取られるデータを受信するための命令を含む。

幾つかの実施形態では、媒体は、ＤＲＡＭメモリから読み取られるデータをテストデータメモリ内に格納されているデータに対する期待値と比較するための命令を含む。

Claims (29)

1. メモリデバイスであって、
   １または複数のＤＲＡＭ素子（ダイナミックランダムアクセスメモリ素子）を含むメモリ積層体と、
   前記メモリ積層体の制御のためのシステム要素と、を備え、前記システム要素は、
   前記メモリ積層体のライトテストイベントまたはリードテストイベントを生成するビルトインセルフテストエンジン（ＢＩＳＴエンジン）と、
   前記ＢＩＳＴエンジンからの前記ライトテストイベントまたは前記リードテストイベントのテストデータを受信するテストインターフェースと、
   前記テストインターフェースからの前記テストデータの少なくとも一部を受信し、前記メモリ積層体の前記１または複数のＤＲＡＭ素子での前記ライトテストイベントまたは前記リードテストイベントを実行するメモリコントローラと、を含む、メモリデバイス。
2. ライトテストイベントのための前記テストデータは、ライトイネーブル、書き込まれるメモリアドレス、及び前記メモリアドレスに書き込まれるデータを含む、請求項１に記載のメモリデバイス。
3. リードテストイベントのための前記テストデータは、リードイネーブル、読み取られるメモリアドレス、及び比較のための期待データを含む、請求項１又は２に記載のメモリデバイス。
4. 前記テストインターフェースは、ライトテストイベントまたはリードテストイベントのための前記テストデータを格納するためのテストデータメモリを含む、請求項１から３のいずれか一項に記載のメモリデバイス。
5. 前記テストデータメモリは、ＦＩＦＯ（先入れ先出し）メモリである、請求項４に記載のメモリデバイス。
6. 前記テストデータメモリは、前記メモリの格納の状態または前記メモリコントローラの状態に応じて、前記ＢＩＳＴエンジンに信号を提供する、請求項４または５に記載のメモリデバイス。
7. 前記信号は、前記ＢＩＳＴエンジンに対するクロックディセーブル信号である、請求項６に記載のメモリデバイス。
8. 前記テストインターフェースは、さらに、前記メモリからのライトテストイベントまたはリードテストイベントのための前記テストデータの少なくとも一部を取得する状態機械を含む、請求項４から７のいずれか一項に記載のメモリデバイス。
9. 前記状態機械は、ライトテストイベントまたはリードテストイベントのための前記テストデータの前記少なくとも一部をフォーマッタに提供し、前記フォーマッタは前記１または複数のＤＲＡＭ素子に対する前記テストデータをフォーマットする、請求項８に記載のメモリデバイス。
10. 前記テストインターフェースは、さらに、リードテストイベントに応じて前記メモリ積層体から取得されるデータを期待データと比較する比較器を含む、請求項４から９のいずれか一項に記載のメモリデバイス。
11. 前記比較器は、取得したデータの期待データとの比較に応じて信号を生成する、請求項１０に記載のメモリデバイス。
12. 前記信号は、前記比較の失敗を示すための前記ＢＩＳＴエンジンへの信号である、請求項１１に記載のメモリデバイス。
13. システム要素のビルトインセルフテストエンジン（ＢＩＳＴエンジン）によりテストイベントを生成する段階であって、前記テストイベントは、メモリデバイスのＤＲＡＭメモリ（ダイナミックランダムアクセスメモリ）に対するリードテストイベントまたはライトテストイベントである、段階と、
    前記システム要素のテストインターフェースにてテストデータを受信する段階と、
    前記メモリデバイスのメモリコントローラに前記テストデータの少なくとも一部を提供する段階と、
    前記メモリコントローラにより前記テストイベントを実行する段階と、
    を備える方法。
14. 前記テストインターフェースにて前記テストデータを受信する段階は、テストデータメモリに前記テストデータを格納する段階を含む、請求項１３に記載の方法。
15. 前記メモリの格納の状態又は前記メモリコントローラの状態に応じて前記ＢＩＳＴエンジンに信号を提供する段階をさらに備える、請求項１４に記載の方法。
16. 前記信号は、前記ＢＩＳＴエンジンに対するクロックディセーブル信号である、請求項１５に記載の方法。
17. 前記メモリコントローラに前記テストデータの前記少なくとも一部を提供する段階に先立って、前記テストデータの前記少なくとも一部を、前記ＤＲＡＭメモリと互換性のあるフォーマットに、フォーマットする段階をさらに備える、請求項１４から１６のいずれか一項に記載の方法。
18. 前記テストインターフェースにて、リードテストイベントに応じて、前記ＤＲＡＭメモリからメモリコントローラにより読み取られるデータを受信する段階をさらに備える、請求項１５に記載の方法。
19. 前記ＤＲＡＭメモリから読み取られる前記データを前記テストデータメモリに格納された前記データに対する期待値と比較する段階をさらに備える、請求項１８に記載の方法。
20. システムであって、
    データを処理するためのプロセッサと、
    データを格納するためのフラッシュメモリと、
    １または複数のＤＲＡＭ素子を含むメモリ積層体と、前記メモリ積層体の制御のためのシステム要素と、を有するＤＲＡＭデバイス（ダイナミックランダムアクセスメモリデバイス）と、を備え、前記システム要素は、
    前記メモリ積層体のライトテストイベントまたはリードテストイベントを生成するビルトインセルフテストエンジン（ＢＩＳＴエンジン）と、
    前記ＢＩＳＴエンジンからの前記ライトテストイベントまたは前記リードテストイベントのテストデータを受信するテストインターフェースと、
    前記テストインターフェースからの前記テストデータの少なくとも一部を受信し、前記メモリ積層体の前記１または複数のＤＲＡＭ素子での前記ライトテストイベントまたは前記リードテストイベントを実行するメモリコントローラと、を含む、システム。
21. 前記テストインターフェースは、ライトテストイベントまたはリードテストイベントのための前記テストデータを格納するためのテストデータメモリを含む、請求項２０に記載のシステム。
22. 前記テストデータメモリは、ＦＩＦＯ（先入れ先出し）メモリである、請求項２１に記載のシステム。
23. 前記テストインターフェースは、さらに、前記ＤＲＡＭデバイスからのライトテストイベントまたはリードテストイベントのための前記テストデータの少なくとも一部を取得する状態機械を含む、請求項２１または２２に記載のシステム。
24. 前記テストインターフェースは、さらに、リードテストイベントに応じて前記メモリ積層体から取得されるデータを期待データと比較する比較器を含む、請求項２１から２３のいずれか一項に記載のシステム。
25. 前記システムは、タブレットコンピュータである、請求項２１から２４のいずれか一項に記載のシステム。
26. プロセッサに、
    システム要素のビルトインセルフテストエンジン（ＢＩＳＴエンジン）により、テストイベントを生成する手順であって、前記テストイベントは、メモリデバイスのＤＲＡＭメモリのリードテストイベントまたはライトテストイベントである、手順と、
    前記システム要素のテストインターフェースにてテストデータを受信する手順と、
    前記メモリデバイスのメモリコントローラに前記テストデータの少なくとも一部を提供する手順と、
    前記メモリコントローラにより前記テストイベントを実行する手順と、を実行させるプログラム。
27. 前記プロセッサに、
    前記メモリコントローラに前記テストデータの前記少なくとも一部を提供する手順に先立って、前記テストデータの前記少なくとも一部を、前記ＤＲＡＭメモリと互換性のあるフォーマットに、フォーマットする手順をさらに実行させる、請求項２６に記載のプログラム。
28. 前記プロセッサに、
    前記テストインターフェースにて、リードテストイベントに応じて、前記ＤＲＡＭメモリからメモリコントローラにより読み取られるデータを受信する手順をさらに実行させる、請求項２６または２７に記載のプログラム。
29. 前記プロセッサに、
    前記ＤＲＡＭメモリから読み取られる前記データをテストデータメモリに格納された前記データに対する期待値と比較する手順をさらに実行させる、請求項２６から２８のいずれか一項に記載のプログラム。