CN108885895A - 作为逻辑电路之间的连接元件的相关电子电阻存储器元件 - Google Patents

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Abstract

根据本公开的一个实施例，提供了一种电路。该电路包括第一逻辑电路、第二逻辑电路和相关电子开关(下文称为CES)元件。CES元件被配置为启用或禁用第一逻辑电路和第二逻辑电路之间的连接。

Description

作为逻辑电路之间的连接元件的相关电子电阻存储器元件
技术领域
本技术总体涉及开关设备，更具体地，涉及包括相关电子开关的现场可编程门阵列(FPGA)设备。
背景技术
典型的现场可编程门阵列(FPGA)设备包括输入-输出电路、逻辑电路、互连网络和开关块。互连线是跨FPGA架构铺设的导电路径，以实现逻辑块、输入-输出块之间、以及输入-输出块和逻辑块之间的耦合。开关块是连接元件，其基于逻辑块、输入-输出块之间或逻辑块与输入-输出块之间的耦合要求来耦合互连线。传统上，使用开关来实现开关块。开关块的每个开关可以被耦合到用于存储开关的期望配置的外部存储器。此外，使用期望的配置对开关进行编程以实现期望的状态，例如，“开”或“关”。
发明内容
根据本技术的第一方面，提供了一种电路。该电路包括第一逻辑电路、第二逻辑电路和相关电子开关(CES)。CES元件可以是可配置的以启用或禁用第一逻辑电路和第二逻辑电路之间的连接。
根据本技术的第二方面，提供了一种现场可编程门阵列(FPGA)设备。FPGA包括多个逻辑电路；以及多个相关电子开关(CES)。每个CES可以是可配置的以启用或禁用该多个逻辑电路中的两个或更多个逻辑电路之间的连接。
根据本技术的第三方面，提供了一种方法，包括：通过将相关电子开关(CES)编程为第一状态来将第一逻辑电路耦合到第二逻辑电路；以及通过将CES编程为第二状态来将第一逻辑电路与第二逻辑电路去耦合(解耦合)。
以下特征同等地适用于每个上述方面。
在实施例中，第一逻辑电路和第二逻辑电路可以是可编程逻辑元件和输入-输出(IO)块之一。
在实施例中，第一信道可以被耦合到第一逻辑电路；并且第二信道可以被耦合到第二逻辑电路，其中，CES启用或禁用第一信道和第二信道之间的连接。
在实施例中，编程电路可以被耦合到CES，并且被配置为将CES编程为第一阻抗状态以启用连接，以及将CES编程为第二阻抗状态以禁用连接。
第一阻抗状态可以是低阻抗状态，并且第二阻抗状态可以是高阻抗状态。
CES可以维持所启用的连接，直到CES被编程电路重新编程。CES是一种非易失性存储器，即使在电压源(电源)与CES断开时也能够维持。
电路可以是现场可编程门阵列(FPGA)的电路。
在FPGA电路中，多个逻辑电路可以包括一个或多个可编程逻辑元件和/或一个或多个输入-输出(IO)块。
FPGA电路可以包括具有多个信道的互连网络，其中，该多个信道中的每个信道被连接到多个逻辑电路中的一个逻辑电路，并且其中，每个CES启用或禁用多个信道之间的连接。
FPGA电路可以包括至少一个编程电路，其被耦合到多个CES并且被配置为将每个CES元件编程为第一阻抗状态以启用连接；以及将CES编程为第二阻抗状态以禁用连接。第一阻抗状态可以是低阻抗状态，并且第二阻抗状态可以是高阻抗状态。
在FPGA电路中，每个CES元件可以维持所启用的连接，直到CES被编程电路重新编程。
在实施例中，将CES编程为第一状态包括将CES元件编程为低阻抗状态，并且将CES编程为第二状态包括将CES元件编程为高阻抗状态。
在本技术的相关方面中，提供了一种承载代码的非暂态数据载体，该代码当在处理器上被实现时，使得处理器执行本文所述的方法。
如本领域技术人员将理解的，本技术可以被体现为系统、方法或计算机程序产品。因此，本技术可以采用完全硬件实施例、完全软件实施例、或组合软件和硬件方面的实施例的形式。
此外，本技术可以采用被体现在其上具有计算机可读程序代码的计算机可读介质中的计算机程序产品的形式。计算机可读介质可以是计算机可读信号介质或计算机可读存储介质。计算机可读介质可以是例如但不限于电、磁、光、电磁、红外或半导体系统、装置或设备、或者前述项的任何适当的组合。
用于执行本技术的操作的计算机程序代码可以用一种或多种编程语言的任何组合来编写，包括面向对象的编程语言和传统的过程编程语言。代码组件可以被体现为过程、方法等，并且可以包括子组件，其可以采用从本机指令集的直接机器指令到高级编译或解释语言结构的任何抽象级别的指令或指令序列的形式。
附图说明
在附图中通过示例的方式示意性地示出了这些技术，其中：
图1示出了相关电子开关(CES)元件的电流密度相对于电压的曲线图；
图2是CES设备的等效电路的示意图；
图3示出了根据一个实施例的包括相关电子开关(CES)元件的示例性电路的示意图；
图4示出了根据一个实施例的示例性现场可编程门阵列(FPGA)架构；以及
图5示出了根据一个实施例的示例性基于CES的FPGA开关。
具体实施方式
概括地说，本技术的实施例提供了使用一个或多个开关来路由信号以沿特定路径或路由轨道来路由信号的电路。电路可以使用存储器来例如存储电路的配置，并且具体地，存储信号路由配置。在具体实施例中，存储器或存储器元件可以用于控制开关以改变信号如何被路由。存储器元件可以是非易失性存储器(NVM)元件，例如，包括相关电子材料(CEM)的相关电子开关(CES)元件。CES既可以用作非易失性存储装置，也可以用作能够实现电路中的连接性的电路元件。如下面更详细说明的，CES元件包括可以至少部分地基于材料(其至少一部分)在导电状态和绝缘状态之间的转换而在预定的可检测存储器状态之间转换的材料。CES元件是可编程的，使得它可以以非易失性方式存储配置，并使用其阻抗状态来实现连接性。
术语“相关电子开关”在本文可以与“CES”、“CES元件”、“CES设备”、“相关电子随机存取存储器”、“CeRAM”和“CeRAM设备”互换使用。
非易失性存储器是一类在移除被提供给设备的电源之后，存储器单元或元件不会丢失其状态存储器的存储器。在闪存设备中，为了速度和更高的位密度，牺牲了保持随机访问(擦除/写入单个位)的能力。闪存仍然是非易失性存储器的首选。然而，通常认识到，闪存技术可能不容易缩放到40纳米(nm)以下；因此，正在积极地寻求能够缩放到更小尺寸的新的非易失性存储器设备。
CES是(全部或部分地)由CEM形成的特定类型的开关。一般而言，CES可能表现出由电子相关性而非固态结构相变引起的突然导电或绝缘状态转换。(固态结构相变的示例包括相变存储器(PCM)设备中的晶体/非晶体或电阻性RAM设备中的细丝(filamentary)形成和导电)。与熔化/凝固或细丝形成相反，CES中的突然导体/绝缘体转换可能响应于量子力学现象。
绝缘状态和导电状态之间的CES的量子力学转换可以根据莫特(Mott)转换来理解。在莫特转换中，如果发生莫特转换条件，则材料可以从绝缘状态切换到导电状态。当达到临界载流子浓度从而使得满足莫特标准时，将发生莫特转换，并且状态将从高电阻/阻抗(或电容)变为低电阻/阻抗(或电容)。
CES元件的“状态”或“存储器状态”可以取决于CES元件的阻抗状态或导电状态。在此上下文中，“状态”或“存储器状态”表示存储器设备的可检测状态，其指示值、符号、参数或条件，仅提供一些示例。在一个具体实现方式中，如下所述，可以至少部分地基于在读取操作中在存储器设备的端子上检测到的信号来检测存储器设备的存储器状态。在另一具体实现方式中，如下文所描述，可以通过在“写入操作”中跨存储器设备的端子施加一个或多个信号来将存储器设备置于特定存储器状态，以表示或存储特定值、符号或参数。
在具体实现方式中，CES元件可包括夹在导电端子之间的材料。通过在端子之间施加特定电压和电流，材料可以在上述导电和绝缘状态之间转换。如下面在具体示例实现方式所讨论的，通过跨端子施加具有电压V重置和电流密度为J重置的电流I重置的第一编程信号，可以将夹在导电端子之间的CES元件的材料置于绝缘状态，或者通过跨端子施加具有电压V设置和电流密度为J设置的电流I设置的第二编程信号，可以将夹在导电端子之间的CES元件的材料置于导电状态。
附加地或替代地，可以将CES元件提供为交叉点存储器阵列中的存储器单元，由此CES元件可以包括在半导体上形成的金属/CEM/金属(M/CEM/M)堆叠。例如，可以在二极管上形成这种M/CEM/M堆叠。在示例实现方式中，这种二极管可以选自包括结型二极管和肖特基二极管的组。在该上下文中，应理解，“金属”是指导体，也就是像金属一样起作用的任何材料，包括例如多晶硅或掺杂半导体。
图1示出了跨CES元件的端子(未示出)的电流密度相对于电压的曲线图。至少部分地基于施加到CES元件的端子的电压(例如，在写入操作中)，可以将CES置于导电状态或绝缘状态。例如，施加电压V设置和电流密度J设置可以将CES元件置于导电存储器状态，并且施加电压V重置和电流密度J重置可以将CES元件置于绝缘存储器状态。
在将CES置于在绝缘状态或导电状态之后，可以通过施加电压V读取(例如，在读取操作中)并且检测例如CES元件的端子处的电流或电流密度或者跨CES元件的端子的偏置，来检测CES元件的特定状态。
需要控制CES元件的电流和电压二者以便切换CES元件状态。例如，如果CES元件处于导电状态，并且将设备置于绝缘存储器状态所需的电压V重置被施加到其上，则CES元件将不会切换到绝缘状态，直到电流密度也处于所需的J重置值。这意味着，当CES元件被用于从存储器读/写时，可以防止意外的重写，因为即使向CES元件施加足够的电压，仅当还施加所需的电流密度时才会发生存储器状态改变。
图1的CES元件可以包括任何过渡金属氧化物(TMO)，例如，钙钛矿、莫特绝缘体、电荷交换绝缘体、和安德森(Anderson)无序绝缘体。在特定实现方式中，CES元件可以由诸如氧化镍、氧化钴、氧化铁、氧化钇以及钙钛矿(诸如铬掺杂钛酸锶、钛酸镧)，以及包括镨钙锰氧化物(praesydium calcium manganite)和镨镧锰氧化物(praesydium lanthanummanganite)的锰酸盐(manganite)家族之类的材料形成(仅提供一些示例)。具体地，包含具有不完全d和f轨道壳(orbital shell)的元素的氧化物可以表现出足够的阻抗切换属性以用于CES设备。在实施例中，可以在不进行电铸的情况下制备CES元件。其他实施例可以采用其他过渡金属化合物而不脱离所要求保护的主题。例如，{M(chxn)2Br}Br2，其中M可以包括Pt、Pd或Ni，并且chxn包括1R、2R-环己烷二胺，并且可以使用其他这样的金属络合物而不脱离所要求保护的主题的范围。
当施加足够的偏压(例如，超过能带分离电势)并且满足上述莫特条件(注入的电子空穴＝切换区域中的电子)，则CES元件可以经由莫特转换从导电状态快速地切换到绝缘体状态。这可能发生在图1中曲线的点108处。在该点处，电子不再被屏蔽并变得局部化。这种相关可能导致强电子-电子相互作用电势，其分离能带以形成绝缘体。尽管CES元件仍处于绝缘状态，但电流可能通过空穴的传输而生成。当跨CES设备的端子施加足够的偏压时，可以将电子注入到金属-绝缘体-金属(MIM)设备的势垒上方的MIM二极管中。当已经注入了足够的电子并且跨端子施加了足够的电势以将CES元件置于设置状态时，电子的增加可以屏蔽电子并且移除电子的局部化，这可能破坏形成金属的能带分离电势。
CES元件中的电流可以通过至少部分地基于在写入操作期间限制的外部电流而确定的外部施加的“符合性(compliance)”条件来控制，以将CES元件置于导电状态。该外部施加的符合性电流还设置了用于将CES置于绝缘状态的后续重置操作的电流密度的条件。
如图1的特定实现方式所示，在点116处在写入操作期间施加的用于将CES元件置于导电状态的电流密度J符合性可以确定用于在后续写入操作中将CES元件置于绝缘状态的符合性条件。例如，CES元件随后可以通过在点108处在电压V重置下施加电流密度J重置≥J符合性而被置于绝缘状态，其中J符合性从外部被施加。
符合性条件因此可以在CES元件中设置多个电子，这些电子将被莫特转换的空穴“捕获”。换句话说，在写入操作中施加的用于将CES元件置于导电存储器状态的电流可以确定要注入到CES元件以用于随后将CES元件转换为绝缘存储器状态的空穴的数目。
如上所述，在点108处，可以响应于莫特转换而发生重置条件。如上所述，这种莫特转换可能发生在CES元件中的电子浓度n等于电子空穴浓度p的条件下。
响应于来自跨CES元件的端子施加的电压信号的空穴注入，可以存在图1所示的曲线的区域104中的电流或电流密度。这里，当跨CES元件的端子施加临界电压VMI时，在电流IMI处，空穴注入可以满足导电到绝缘转换的莫特转换标准。
用于在读取操作中检测CES元件的存储器状态的“读取窗口”102可以被设置为在读取电压V读取下，当CES元件处于绝缘状态时图1的曲线的106部分和当CES元件处于导电状态时图1的曲线的104部分之间的差。
类似地，用于在写入操作中将CES设元件置于绝缘或导电存储器状态的“写入窗口”110可以被设定为V重置(在J重置下)与V设置(在J设置下)之间的差。建立|V设置|>|V重置|实现了导电状态和绝缘状态之间的切换。V重置可以是大约由相关引起的能带分离电势并且V设置可以是大约两倍的能带分离电势。在特定实现方式中，写入窗口110的大小可以至少部分地由CES元件的材料和掺杂来确定。从高电阻(或高电容)到低电阻(或低电容)的转换可以由设备的单个阻抗表示。
图2描绘了诸如可变阻抗设备124之类的示例可变阻抗器件(例如CES设备)的等效电路的示意图。如上所述，可变阻抗设备124可以包括可变电阻和可变电容两者的特性。例如，在实施例中，可变阻抗设备的等效电路可以包括与可变电容器(例如，可变电容器128)并联的可变电阻器(例如，可变电阻器126)。尽管可变电阻器126和可变电容器128在图2中被描绘为分立组件，但可变阻抗设备124可以等效地包括基本上均匀的CES元件，其中，CES元件包括可变电容和可变电阻两者的特性。下面的表1描绘了示例可变阻抗设备(例如可变阻抗设备124)的示例真值表。
电阻 电容 阻抗
R高(V施加) C高(V施加) Z高(V施加)
R低(V施加) C低(V施加)～0 Z低(V施加)
表1-相关电子开关真值表
图3示出了根据本技术的一个实施例的电路200的示意图。电路200可以包括逻辑电路204A和逻辑电路204B。该电路还可以包括相关电子开关(CES)元件。电路200可以使用CES元件202作为开关元件。CES元件202可以被编程为第一阻抗状态或第二阻抗状态。第一阻抗状态可以是低阻抗状态。第二阻抗状态可以是高阻抗状态。在低阻抗状态下，CES元件202对通过的电流提供低阻抗，使得CES元件像是闭合开关。低阻抗可以是低电阻、低电容或其组合。在高阻抗状态下，CES元件202对电流的通过提供高阻抗，例如高电阻、高电容或其组合，从而表现出断开开关的特性。因此，CES元件202可以被编程为期望的阻抗状态，以启用或禁用逻辑电路204A和204B之间的连接。
电路200还可以包括第一信道208A和第二信道208B。第一信道208A可以被连接到逻辑电路204A。第二信道208B可以被连接到逻辑电路204B。第一信道208A和第二信道208B被连接到CES元件202。电路200利用CES元件202通过信道208A-B来启用或禁用逻辑电路204A和逻辑电路204B之间的连接。电路200包括编程电路206，以将CES元件202编程为低阻抗状态或高阻抗状态。可以使用各种编程(写入)电路来将CES 202编程为特定阻抗状态。这种编程(写入)电路的示例可以在申请人的未决美国专利申请14/826,110中找到，该申请通过引用整体结合于此。
根据一个示例实施方式，CES元件202初始地可以被编程为高阻抗状态。在高阻抗状态下，CES元件202表现出开路开关的特性，禁用第一信道208A和第二信道208B之间的连接。编程电路206将CES元件202编程为低阻抗状态，以启用第一信道208A和第二信道208B之间的连接。编程电路206通过提供如结合图1所述的第一信号来将CES元件202编程为低阻抗状态。
处于低阻抗状态的CES元件202表现出闭合开关的特性，连接第一信道208A和第二信道208B。CES元件202的低阻抗状态启用逻辑电路204A和逻辑电路204B之间的连接。
编程电路206可以将CES元件202编程为低阻抗状态以切换到高阻抗状态。编程电路206可以通过提供结合图1的第二信号来将CES元件202编程为高阻抗状态。在高阻抗状态下，CES元件202表现出开路开关的特性，禁用第一信道208A和第二信道208B之间的连接。CES元件202持续阻抗状态，直到CES元件202被编程或重新编程。
如上所述，编程电路206可以使用各种电子组件来实现。与需要缓冲器来存储配置的传统电子开关不同，相关电子开关不需要任何额外的存储器设备，因为相关电子开关是非易失性的，并且即使在电压(电源)电源被断开时也保持阻抗状态。可以直接编程相关电子开关，并且维持所编程的状态直到CES被重新编程。
在实施例中，相关电子开关可以用于如图4所示的现场可编程门阵列(FPGA)电路。
FPGA 300可以包括逻辑电路302、输入-输出(IO)电路304和路由资源的阵列。逻辑电路302可以包括可编程元件，其可以被编程以实现特定电路功能。IO电路304可以是FPGA300与外部设备之间的接口电路。路由资源可以包括互连网络306和开关块308。
互连网络306可以包括多个垂直信道和水平信道。开关块308可以策略性地位于多个垂直信道和水平信道的可能的连接处。每个开关块308包括一个或多个相关电子开关，以通过一个或多个垂直信道和水平信道来耦合一个或多个逻辑电路302。下面在图5中描述了FPGA 300的开关块308中的相关电子开关实现方式的示例。
图5示出了根据一个实施例的示例性基于CES的FPGA开关块400。图5示出了FPGA开关块400的六开关配置，开关块400包括CES元件402A、402B、402C、402D、402E和402F，以及四个信道404、406、408和410。FPGA开关块400连接四个信道404-410。(由于每个CES元件402A-F的阻抗状态可以基于电阻、电容或其组合，表示CES元件的电路符号是覆盖在电阻器符号上的电容器符号)。
六开关配置中的每个开关可以是CES元件。CES元件402A-F中的每一个可以被独立地编程为所需的阻抗状态。可以使用至少一个编程电路(未示出)来对CES元件402A-F中的每一个进行编程。信道404-410中的每个信道经由相应的CES元件402A-F被耦合到其他信道。基于逻辑电路之间的连接要求，可以选择一个或多个信道404-410，并且可以使用相应的CES元件402A-F来启用信道之间的连接。例如，如果水平信道404将被连接到垂直信道410，则CES元件402E被切换到低阻抗状态。
尽管图5示出了基于FPGA的开关块400中的相关电子开关的实现方式，但相关电子开关也可以在互连网络306中实现。CES元件也可以用于IO电路304。例如，CES元件可以用于连接IO电路304内的电路组件。此外，CES可以用于连接逻辑电路内的可编程元件。此外，CES可以用于连接互连网络306的信道与逻辑电路302、连接信道与IO电路304等。与传统FPGA或需要外部存储器源来存储所需配置的任何集成电路不同，CES不需要任何额外的存储器。因此，可以节省FPGA或集成电路中的物理空间，即与传统FPGA或集成电路相比，可以减小FPGA或集成电路的物理尺寸。所节省的空间可以用于合并附加电路。
本技术的实施例还提供了承载代码的非暂态数据载体，该代码当在处理器上实现时，使得处理器执行本文描述的方法。处理器可以被提供在用于将该CES元件或每个CES元件编程为特定阻抗状态的编程电路内，或者与其相耦合。
这些技术还提供了用于实现上述方法的处理器控制代码，例如，在通用计算机系统或数字信号处理器(DSP)上。这些技术还提供了承载处理器控制代码的载体，该处理器控制代码在运行时，实现任何上述方法，特别是在非暂态数据载体上-例如，磁盘、微处理器、CD或DVD-ROM、诸如只读存储器(固件)之类的编程存储器、或诸如光学或电子信号载体之类的数据载体。代码可以被提供在载体上，例如，磁盘、微处理器、CD或DVD-ROM、诸如非易失性存储器(例如，闪存)或只读存储器(固件)之类的编程存储器。用于实现这些技术的实施例的代码(和/或数据)可以包括传统编程语言(解释或编译编程语言)(例如，C或汇编代码)中源、对象或可执行代码、用于建立或控制专用集成电路(ASIC)或现场可编程门阵列(FPGA)的代码、或诸如VerilogTM或超高速集成电路硬件描述语言(VHDL)之类的硬件描述语言的代码。如技术人员将理解的，这样的代码和/或数据可以分布在彼此通信的多个耦合组件之间。这些技术可以包括控制器，该控制器包括被耦合到系统的一个或多个组件的微处理器、工作存储器以及程序存储器。
用于执行上述技术的操作的计算机程序代码可以用一种或多种编程语言的任何组合来编写，包括面向对象的编程语言和传统的过程编程语言。代码组件可以被体现为过程、方法等，并且可以包括子组件，其可以采用从本机指令集的直接机器指令到高级编译或解释语言结构的任何抽象级别的指令或指令序列的形式。
本领域技术人员还将清楚的是，根据本技术的优选实施例的逻辑方法中的全部或部分逻辑方法可以被适当地体现在包括逻辑元件的逻辑装置中，以执行上述方法的步骤，并且这样的逻辑元件可以包括诸如例如可编程逻辑阵列或专用集成电路中的逻辑门之类的组件。这种逻辑布置还可以被体现在使用例如虚拟硬件描述符语言来在这种阵列或电路中临时地或永久地建立逻辑结构的启用元件中，该虚拟硬件描述符语言可以使用固定的或可传输的载体介质来进行存储和传输。
在实施例中，本技术可以以其上具有功能数据的数据载体的形式来实现，所述功能数据包括功能计算机数据结构，该功能计算机数据结构当被加载到计算机系统或网络中并由此操作时，使得所述计算机系统能够执行上述方法的所有步骤。
尽管本文已经参考附图详细描述了本公开的说明性实施例，但应理解，本公开不限于那些精确的实施例，并且本领域技术人员可以在其中实现各种改变和修改，而不脱离由所附权利要求限定的本方框的范围和精神。

Claims (17)

1.一种电路，包括：
第一逻辑电路；
第二逻辑电路；以及
相关电子开关(CES)，所述CES是可配置的以启用或禁用所述第一逻辑电路和所述第二逻辑电路之间的连接。
2.根据权利要求1所述的电路，其中，所述第一逻辑电路和所述第二逻辑电路是可编程逻辑元件和输入-输出(IO)块中的一个。
3.根据权利要求1或2所述的电路，还包括：
第一信道，所述第一信道被耦合到所述第一逻辑电路；以及
第二信道，所述第二信道被耦合到所述第二逻辑电路，其中，所述CES启用或禁用所述第一信道和所述第二信道之间的连接。
4.根据权利要求1、2或3所述的电路，还包括编程电路，所述编程电路被耦合到所述CES，并且被配置为：
将所述CES编程为第一阻抗状态以启用连接；以及
将所述CES编程为第二阻抗状态以禁用连接。
5.根据权利要求4所述的电路，其中，所述第一阻抗状态是低阻抗状态，并且所述第二阻抗状态是高阻抗状态。
6.根据任一前述权利要求所述的电路，其中，所述CES维持所启用的连接，直到所述CES被所述编程电路重新编程。
7.根据任一前述权利要求所述的电路，其中，所述电路是现场可编程门阵列(FPGA)电路。
8.一种现场可编程门阵列(FPGA)设备，所述FPGA设备包括：
多个逻辑电路；以及
多个相关电子开关(CES)，每个CES是可配置的以启用或禁用所述多个逻辑电路中的两个或更多个逻辑电路之间的连接。
9.根据权利要求8所述的FPGA设备，其中，所述多个逻辑电路包括一个或多个可编程逻辑元件和一个或多个输入-输出(IO)块。
10.根据权利要求8或9所述的FPGA设备，还包括：
包括多个信道的互连网络，其中，所述多个信道中的每个信道被连接到所述多个逻辑电路中的一个逻辑电路，并且其中，每个CES启用或禁用所述多个信道之间的连接。
11.根据权利要求8、9或10所述的FPGA设备，还包括至少一个编程电路，所述至少一个编程电路被耦合到所述多个CES并且被配置为：
将每个CES元件编程为第一阻抗状态以启用连接；以及
将每个CES元件编程为第二阻抗状态以禁用连接。
12.根据权利要求11所述的FPGA设备，其中，所述第一阻抗状态是低阻抗状态，并且所述第二阻抗状态是高阻抗状态。
13.根据权利要求8至12中任一项所述的FPGA设备，其中，所述CES元件维持所启用的连接，直到所述CES被所述编程电路重新编程。
14.一种方法，所述方法包括：
通过将相关电子开关(CES)编程为第一状态来将第一逻辑电路耦合到第二逻辑电路；以及
通过将所述CES编程为第二状态来将所述第一逻辑电路与所述第二逻辑电路去耦合。
15.根据权利要求14所述的方法，其中，将所述CES编程为第一状态包括将所述CES元件编程为低阻抗状态。
16.根据权利要求14或15所述的方法，其中，将所述CES编程为第二状态包括将所述CES元件编程为高阻抗状态。
17.一种承载代码的非暂态数据载体，所述代码当在处理器上被实现时，使得所述处理器执行权利要求14至16中的任一项的方法。
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