KR102642185B1 - 래칭 장치 및 방법 - Google Patents

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Abstract

본 발명의 일 실시 예에 따르면, 장치가 제공된다. 상기 장치는 데이터 신호를 수신하기 위한 데이터 입력을 포함한다. 상기 장치는 래칭 회로를 더 포함한다. 상기 래칭 회로는 제1 상관 전자 스위치(CES) 엘리먼트 및 제2 CES 엘리먼트를 포함한다. 상기 래칭 회로는 제1 CES 엘리먼트 및 제2 CES 엘리먼트에 결합된 제어 회로를 더 포함한다. 상기 제어 회로는 데이터 신호에 기초하여 제1 CES 엘리먼트 및 제2 CES 엘리먼트의 임피던스 상태를 프로그래밍하도록 구성된다.

Description

래칭 장치 및 방법
본 발명은 데이터 저장 회로에 관한 것으로, 보다 상세하게는 상관 전자 스위치(CES) 엘리먼트를 포함하는 래칭 회로에 관한 것이다.
플립플롭 또는 래치는 2가지 안정된 상태를 갖고 상태 정보를 저장하는 데 사용할 수 있는 회로이다. 이러한 회로는 일반적으로 데이터 저장 소자로서 사용된다. 단일 래치는 래칭 회로에 전원이 공급되는 한은 일 비트의 데이터를 저장한다. 또한, 래칭 회로의 출력은 인에이블 신호가 어서트되는 한은 입력에 기초하여 변화한다. 통상적인 래칭 회로는 휘발성이며, 즉, 래칭 회로로의 전력 공급이 턴오프될 때 래칭 회로에 저장된 데이터는 손실된다. 래칭 회로가 데이터를 유지할 수 있게하는 종래 기술은 래칭 회로를 자신의 자체 개별 전력 공급을 가진 보유 래치(retention latch)에 결합하는 것을 포함한다. 이 기술에서, 래칭 회로에 대한 전력 공급이 스위치 오프될 때, 래칭 회로에 저장된 데이터는 보유 래치로 복사된다. 그러나, 이러한 접근법은 여분의 회로가 필요하고, 이는 집적 회로 내에 저장될 수 있는 추가 공간을 요구한다. 또한, 추가적인 전력 공급이 필요하고, 따라서 래칭 회로의 전체 전력 소비를 증가시킨다.
본 발명에 따르면, 상관 전자 스위치(CES) 엘리먼트를 포함하는 래칭 회로를 제공할 수 있다.
본 기술의 제1 양태에 따르면, 장치가 제공된다. 상기 장치는 데이터 신호를 수신하기 위한 데이터 입력을 포함한다. 상기 장치는 래칭 회로를 더 포함한다. 래칭 회로는 제1 상관 전자 랜덤 액세스 메모리(CES) 엘리먼트 및 제2 CES 엘리먼트를 포함한다. 상기 래칭 회로는 상기 제1 CES 엘리먼트 및 제2 CES 엘리먼트에 결합된 제어 회로를 더 포함한다. 상기 제어 회로는 상기 데이터 신호에 기초하여 상기 제1 CES 엘리먼트 및 제2 CES 엘리먼트의 임피던스 상태를 프로그래밍하도록 구성된다.
실시 예에서, 상기 제어 회로는 데이터 신호가 논리 1일 때 상기 제1 CES 엘리먼트를 제1 임피던스 상태로 프로그래밍하고 상기 제2 CES 엘리먼트를 제2 임피던스 상태로 프로그래밍한다.
실시 예에서, 상기 제어 회로는 상기 데이터 신호가 논리 0일 때 상기 제1 CES 엘리먼트를 상기 제2 임피던스 상태로 프로그래밍하고 상기 제2 CES 엘리먼트를 상기 제1 임피던스 상태로 프로그래밍한다.
상기 제어 회로는: 상기 제1 CES 엘리먼트와 전원 사이에 연결되는 제1 트랜지스터로서, 상기 제1 트랜지스터의 게이트 입력이 제1 제어 신호 및 상기 데이터 신호의 보수(complement)에 연결되는 상기 제1 트랜지스터; 상기 제1 CES 엘리먼트에 연결된 제2 트랜지스터로서, 상기 제2 트랜지스터의 게이트 입력은 상기 제1 제어 신호 및 상기 데이터 신호의 상기 보수에 연결되는 상기 제2 트랜지스터; 상기 제2 CES 엘리먼트에 연결되는 제3 트랜지스터로서, 상기 제3 트랜지스터의 게이트 입력은 상기 데이터 신호 및 상기 제1 제어 신호에 연결되는 상기 제3 트랜지스터; 상기 제2 CES 엘리먼트와 상기 전원 사이에 연결되고, 상기 제3 트랜지스터의 게이트 입력이 상기 데이터 신호 및 상기 제1 제어 신호에 연결되는 제4 트랜지스터 및 제2 데이터 신호; 및 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 전원에 연결된 제5 트랜지스터로서, 상기 제1 트랜지스터의 게이트 입력은 제2 제어 신호에 연결되고, 상기 제5 트랜지스터는 스위치 ON시 전압 강하를 제공하도록 구성되는 제5 트랜지스터;를 포함한다.
상기 제2 제어 신호는 기록 인에이블 신호일 수 있고 상기 제1 제어 신호는 기록 인에이블 신호의 보수일 수 있다.
실시 예에서, 상기 제1 제어 신호가 어서트(인가)되면, 상기 데이터 신호가 논리 1일 때 상기 제1 트랜지스터가 턴온되고 제2 트랜지스터가 턴오프되어 상기 제1 CES 엘리먼트를 상기 제1 임피던스 상태로 프로그래밍하기 위해 상기 제1 트랜지스터가 상기 제1 CES 엘리먼트에 제1 프로그래밍 신호를 제공하도록 한다.
실시 예에서, 제1 제어 신호가 인가되면, 데이터 신호가 논리 0일 때 상기 제1 트랜지스터는 턴오프되고 상기 제2 트랜지스터가 턴온되어, 상기 제1 CES 엘리먼트를 상기 제2 임피던스 상태로 프로그래밍하기 위해 상기 제2 트랜지스터가 제2 프로그래밍 신호를 상기 제1 CES 엘리먼트에 제공하도록 한다.
실시 예에서, 상기 제1 제어 신호가 인가되면, 상기 데이터 신호가 논리 1일 때 상기 제3 트랜지스터가 턴온되고 상기 제4 트랜지스터는 턴오프되어, 상기 제2 CES 엘리먼트를 상기 제2 임피던스 상태로 프로그래밍하기 위해 상기 제3 트랜지스터가 제3 프로그래밍 신호를 상기 제2 CES 엘리먼트에 제공하도록 한다.
실시 예에서, 상기 제1 제어 신호가 인가되면, 상기 데이터 신호가 논리 0일 때 상기 제3 트랜지스터가 턴오프되고 상기 제4 트랜지스터가 턴온되어, 상기 제2 CES 엘리먼트를 상기 제1 임피던스 상태로 프로그래밍하기 위해 상기 제4 트랜지스터가 제4 프로그래밍 신호를 상기 제2 CES 엘리먼트에 제공하도록 한다.
트랜지스터는 PMOS 트랜지스터 또는 NMOS 트랜지스터일 수 있다. 특정 실시 예에서, 상기 제1 트랜지스터 및 제4 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 트랜지스터, 제3 트랜지스터 및 제5 트랜지스터는 NMOS 트랜지스터일 수 있다.
상기 제1 임피던스 상태는 저 임피던스 상태일 수 있고 상기 제2 임피던스 상태는 고 임피던스 상태일 수 있다.
상기 제어 회로는 판독 신호가 인가될 때 상기 제1 CES 엘리먼트와 상기 제2 CES 엘리먼트를 직렬로 결합하여 상기 제1 CES 엘리먼트 및 상기 제2 CES 엘리먼트가 임피던스 분할기를 형성하도록 추가로 구성될 수 있다.
상기 장치는 상기 제1 CES 엘리먼트 및 상기 제2 CES 엘리먼트 중 하나에 연결되고, 상기 연결된 CES 엘리먼트의 임피던스 상태에 따르는 출력 신호를 제공하도록 구성된 데이터 출력을 포함할 수 있다.
본 발명의 제2 양태에 따르면, 래칭 회로에 래칭되는 데이터 신호를 수신하는 단계로서, 상기 래칭 회로는 제1 상관 전자 스위치(CES) 엘리먼트 및 제2 CES 엘리먼트를 구비하는 상기 데이터 신호를 수신하는 단계; 상기 제1 상관 전자 스위치(CES) 엘리먼트의 임피던스 상태를 프로그래밍하는 단계; 상기 제2 CES 엘리먼트의 임피던스 상태를 프로그래밍하는 단계; 및 수신된 데이터 신호를 상기 래칭 회로에 래칭하는 단계;를 포함하는 방법이 제공된다.
상기 방법은, 제어 신호를 수신하는 단계; 및 수신된 상기 제어 신호에 기초하여 상기 제1 CES 엘리먼트 및 상기 제2 CES 엘리먼트의 임피던스 상태를 프로그래밍하는 단계;를 더 포함할 수 있다.
상기 제1 CES 엘리먼트 및 제2 CES 엘리먼트의 임피던스 상태를 프로그래밍하는 단계는: 상기 데이터 신호가 논리 1에 대응할 때 상기 제1 CES 엘리먼트를 제1 임피던스 상태로 프로그래밍하고 상기 제2 CES 엘리먼트를 제2 임피던스 상태로 프로그래밍하는 단계를 포함할 수 있다.
상기 제1 CES 엘리먼트 및 제2 CES 엘리먼트의 임피던스 상태를 프로그래밍하는 단계는 데이터가 논리 0인 경우 상기 제1 CES 엘리먼트를 상기 제2 임피던스 상태로 프로그래밍하고 상기 제2 CES 엘리먼트를 상기 제1 임피던스 상태로 프로그래밍하는 단계를 포함할 수 있다.
상술한 바와 같이, 상기 제1 임피던스 상태는 저 임피던스 상태일 수 있고 상기 제2 임피던스 상태는 고 임피던스 상태일 수 있다.
본 방법은 판독 동작 중에 상기 제1 CES 엘리먼트와 제2 CES 엘리먼트를 직렬로 결합하여 상기 제1 CES 엘리먼트와 제2 CES 엘리먼트가 임피던스 분할기를 형성하도록 하는 단계를 더 포함할 수 있다.
본 방법은 상기 제1 CES 엘리먼트 및 제2 CES 엘리먼트 중 하나의 임피던스 상태에 따르는 출력 신호를 제공하는 단계를 포함할 수 있다.
본 기술의 관련 양태에서, 프로세서상에 구현될 때 상기 프로세서가 본원에 설명된 방법을 수행하게 하는 코드를 전달하는 비일시적인 데이터 캐리어가 제공된다.
당업자라면 알 수 있듯이, 본 기술은 시스템, 방법 또는 컴퓨터 프로그램 제품으로서 구현될 수 있다. 따라서, 본 기술은 전적으로 하드웨어 실시 예, 전적으로 소프트웨어 실시 예, 또는 소프트웨어 및 하드웨어의 양태를 결합한 실시 예의 형태를 취할 수 있다.
또한, 본 기술은 컴퓨터 판독 가능 프로그램 코드가 구현된 컴퓨터 판독 가능 매체에서 구현된 컴퓨터 프로그램 제품의 형태를 취할 수 있다. 상기 컴퓨터 판독 가능 매체는 컴퓨터 판독 가능 신호 매체 또는 컴퓨터 판독 가능 저장 매체일 수 있다. 상기 컴퓨터 판독 가능 매체는 예를 들어, 전자, 자기, 광학, 전자기, 적외선 또는 반도체 시스템, 장비 또는 장치, 또는 상술한 것의 임의의 적절한 조합 일 수 있지만, 이에 한정되는 것은 아니다.
본 기술의 동작을 수행하기 위한 컴퓨터 프로그램 코드는 객체 지향 프로그래밍 언어 및 종래의 절차형 프로그래밍 언어를 포함하는 하나 이상의 프로그래밍 언어의 임의의 조합으로 기록될 수 있다. 코드 컴포넌트는 프로시저, 방법 등으로 구현될 수 있고, 원시 명령어 세트의 직접 기계 명령어로부터 하이 레벨 컴파일 또는 인터프리터 언어 구문까지의 임의의 추상화 레벨의 명령어 또는 명령어의 시퀀스의 형태를 취할 수 있는 서브 컴포넌트를 포함할 수 있다.
상기 기술들은 첨부 도면들에 예시적으로 도식적으로 도시되어 있다:
도 1은 상관 전자 스위치(CES) 엘리먼트에 대한 전류 밀도 대 전압의 플롯을 도시한다.
도 2는 CES 장치에 대한 등가 회로의 개략도이다.
도 3은 본 발명의 일 실시 예에 따른 CES 기반 래치를 포함하는 예시적인 장치를 도시한다.
도 4는 본 발명의 일 실시 예에 따른, CES 기반 래치를 위한 예시적인 회로를 도시한다.
도 5는 본 발명의 일 실시 예에 따라, 데이터가 래칭될 때 CES 기반 래치의 동작을 도시한다.
도 6은 본 발명의 일 실시 예에 따라, 데이터가 판독될 때 CES 기반 래치의 동작을 도시한다.
도 7은 본 발명의 실시 예에 따라, 데이터를 래칭하는 예시적인 방법을 도시한다.
광범위하게 말하면, 본 기술의 실시 예는 전력 공급이 차단되거나 턴오프될 때 데이터를 저장/래칭하도록 구성된 래칭 회로를 제공한다. 데이터를 래칭하도록 구성된 래칭 회로는 상관 전자 재료(CEM)를 포함하는 적어도 하나의 상관 전자 스위치(CES) 엘리먼트를 포함한다. CES는 회로 내에서 연결을 가능하게 하는 회로 소자뿐만 아니라 비휘발성 저장소로서 모두 사용될 수 있다. 아래에서 더 상세히 설명하는 바와 같이, CES 엘리먼트는 도전성 상태와 절연성 상태 사이에서 재료(적어도 일부분)의 트랜지션에 적어도 부분적으로 기초하여 미리정해진 검출 가능한 메모리 상태들 사이에서 트랜지션할 수 있는 재료를 포함한다. CES 엘리먼트는 구성을 비휘발성 방식으로 저장하고 자신의 임피던스 상태를 사용하여 연결을 가능하게할 수 있도록 프로그래밍할 수 있다.
"상관 전자 스위치"라는 용어는 본 명세서에서 "CES", "CES 엘리먼트", "CES 장치", "상관 전자 랜덤 액세스 메모리", "CeRAM"및 "CeRAM 장치"와 교환 가능하게 사용된다.
비휘발성 메모리는 메모리 셀 또는 엘리먼트가 장치에 공급된 전력이 제거된 후에 자신의 상태를 잃지 않는 클래스의 메모리이다. 플래시 메모리 장치에서, 속도와 비트 밀도를 높이기 위해 랜덤 액세스(소거/기록 단일 비트) 유지 기능을 희생했다. 플래시는 여전히 비휘발성 메모리의 선택을 유지한다. 그럼에도 불구하고 일반적으로 플래시 메모리 기술은 40 나노 미터(nm) 이하로 쉽게 스케일링되지 않을 수 있고; 따라서, 보다 작은 크기로 스케일링될 수 있는 새로운 비휘발성 메모리 장치가 활발히 연구되고 있다는 것이 인지된다.
CES는 CEM으로부터(전체적으로 또는 부분적으로) 형성된 특정 유형의 스위치이다. 일반적으로 말해서, CES는 고체 상태 구조 위상 변화보다는 전자 상관 관계에서 발생하는 급격한 도전성 또는 절연성 상태 트랜지션을 나타낼 수 있다.(고체 상태 구조 위상 변화의 예로는 상 변화 메모리(PCM) 장치에서의 결정/비정질, 또는 앞서 논의된 저항성 RAM 장치에서의 필라멘트 형성 및 전도가 포함된다). CES에서 급격한 도전체/절연체 트랜지션은 용융/응고 또는 필라멘트 형성과 달리 양자 역학 현상에 반응할 수 있다.
절연성 상태와 도전성 상태 사이에서 CES의 양자 역학적 트랜지션은 모트(MOTT) 트랜지션의 관점에서 이해될 수 있다. 모트 트랜지션에서, 모트 트랜지션 조건이 발생하면, 재료가 절연성 상태에서 도전성 상태로 전환될 수 있다. 모트 기준이 충족되도록 임계 캐리어 농도가 달성되면, 모트 트랜지션이 발생하고 상태는 고 저항/임피던스(또는 커패시턴스)에서 저 저항/임피던스(또는 커패시턴스)로 바뀔 것이다.
CES 엘리먼트의 "상태" 또는 "메모리 상태"는 CES 엘리먼트의 임피던스 상태 또는 도전성 상태에 따를 수 있다. 이 문맥에서, "상태" 또는 "메모리 상태"는 단지 몇 가지 예를 제공하기 위해 값, 심볼, 파라미터 또는 조건을 나타내는 메모리 장치의 감지 가능한 상태를 의미한다. 하나의 특정 구현 예에서, 후술되는 바와 같이, 메모리 장치의 메모리 상태는 판독 동작에서 메모리 장치의 단자에서 검출된 신호에 적어도 부분적으로 기초하여 검출될 수 있다. 후술되는 바와 같이, 다른 특정 구현 예에서, 메모리 장치는 "기록 동작"에서 메모리 장치의 단자를 가로지르는 하나 이상의 신호를 인가함으로써 특정 값, 심볼 또는 파라미터를 나타내거나 저장하기 위해 특정 메모리 상태에 배치될 수 있다.
특정 실시 예에서, CES 엘리먼트는 도전성 단자 사이에 개재된 재료를 포함할 수 있다. 단자들 사이에 특정 전압 및 전류를 인가함으로써, 재료는 상술한 도전성 상태와 절연성 상태 사이에서 트랜지션할 수 있다. 아래의 특정 예시적 구현 예에서 논의된 바와 같이, 도전성 단자들 사이에 개재된 CES 엘리먼트의 재료는 전류 밀도 Jreset에서 전압 Vreset 및 전류 Ireset을 갖는 단자를 가로지르는 제1 프로그래밍 신호의 인가에 의해 절연성 상태로 놓일 수 있거나, 전류 밀도 Jset에서 전압 Vset 및 전류 Iset를 갖는 단자를 가로지르는 제2 프로그래밍 신호의 인가에 의해 도전성 상태에 놓일 수 있다.
부가적으로 또는 대안적으로, CES 엘리먼트는 교차점 메모리 어레이에서 메모리 셀로서 제공될 수 있고, CES 엘리먼트는 반도체 상에 형성된 금속/CEM/금속(M/CEM/M) 스택을 포함할 수 있다. 이러한 M/CEM/M 스택은 예를 들어 다이오드 상에 형성될 수 있다. 예시적인 구현에서, 그러한 다이오드는 접합 다이오드 및 쇼트키 다이오드로 구성된 그룹으로부터 선택될 수 있다. 이러한 맥락에서, "금속"은 도전체, 즉, 예를 들어 폴리실리콘 또는 도핑된 반도체를 포함하여 금속과 같이 작용하는 임의의 재료를 의미하는 것으로 이해되어야한다.
도 1은 CES 엘리먼트에 대한 단자(도시되지 않음)를 가로지르는 전압 대 전류 밀도의 플롯을 도시한다. CES 엘리먼트의 단자에 인가되는 전압(예를 들어, 기록 동작시)에 적어도 부분적으로 기초하여, CES는 도전성 상태 또는 절연성 상태에 놓일 수 있다. 예를 들어, 전압 Vset 및 전류 밀도 Jset의 인가는 CES 엘리먼트를 도전성 메모리 상태로 놓을 수 있고, 전압 Vreset 및 전류 밀도 Jreset의 인가는 CES 엘리먼트를 절연성 메모리 상태로 놓을 수 있다.
절연성 상태 또는 도전성 상태의 CES의 배치에 후속하여, CES 엘리먼트의 특정 상태는 전압 Vread의 인가(예를 들어, 판독 동작에서) 및 예를 들어, 단자에서의 전류 또는 전류 밀도 또는 CES 엘리먼트의 단자를 가로지르는 바이어스의 검출에 의해 검출될 수 있다.
CES 엘리먼트 상태를 스위칭하기 위해서 CES 엘리먼트의 전류 및 전압을 모두 제어해야한다. 예를 들어, CES 엘리먼트가 도전성 상태에 있고, 장치를 절연성 메모리 상태로 두기 위해 요구되는 전압 Vreset이 그에 인가되면, 전류 밀도가 또한 Jreset의 요구되는 값에 있을 때까지 CES 엘리먼트는 절연성 상태로 스위칭되지 않을 것이다. 이것은 CES 엘리먼트가 메모리로부터 판독/기록에 사용되는 경우, CES 엘리먼트에 충분한 전압이 인가되더라도 필요한 전류 밀도가 인가될 경우에만 메모리 상태가 변경되기 때문에 의도하지 않은 재기록을 방지할 수 있음을 의미한다.
도 1의 CES 엘리먼트는 예를 들어 페로브스카이트(perovskites), 모트 절연체, 전하 교환 절연체 및 안데르센 장애 절연체(Anderson disorder insulators)와 같은 임의의 전이 금속 산화물(TMO)을 포함할 수 있다. 특정 구현 예에서, CES 엘리먼트는 단지 몇 가지 예를 제공하면 산화 니켈, 산화 코발트, 산화철, 산화 이트륨 및, Cr 도핑된 스트론튬 티타네이트, 란타늄 티타네이트와 같은 페로브스카이트, 및 프라세디움 칼슘 망가나이트 및 프라세디움 란타늄 망가나이트를 포함하는 망가나이트 패밀리와 같은 스위칭 재료로 형성될 수 있다. 특히, 불완전 d 및 f 오비탈 껍질을 갖는 원소를 함유하는 산화물은 CES 장치에서 사용하기에 충분한 저항성 스위칭 특성을 나타낼 수 있다. 일 실시 예에서, CES 엘리먼트는 전기 주조없이 제조될 수 있다. 다른 구현 예는 청구된 주제를 벗어나지 않고 다른 전이 금속 화합물을 사용할 수 있다. 예를 들어, {M(chxn)2Br}Br2(여기서, M은 Pt, Pd 또는 Ni를 포함할 수 있고, chxn은 1R, 2R-사이클로헥산디아민을 포함) 및 이러한 다른 금속 화합물이 청구된 주제를 벗어나지 않고 사용될 수 있다.
충분한 바이어스가 인가되고(예를 들어, 밴드 분할 전위를 초과하는) 상기 모트 조건이 충족되면(주입 전자 정공 = 스위칭 영역 내의 전자), CES 엘리먼트는 모트 트랜지션을 통해 도전성 상태로부터 절연성 상태로 빠르게 전환될 수 있다. 이것은 도 1의 플롯의 포인트(108)에서 발생할 수 있다. 이 지점에서, 전자는 더 이상 차폐되지 않고 로컬화된다. 이러한 상관 관계는 밴드를 분할하여 절연체를 형성하는 강한 전자-전자 상호 작용 전위를 가져올 수 있다. CES 엘리먼트가 여전히 절연성 상태에 있는 동안, 전류는 전자 정공의 이송에 의해 생성될 수 있다. 충분한 바이어스가 CES의 단자를 가로질러 인가되면, 전자는 금속-절연체-금속(MIM: metal-insulator-metal) 장치의 전위 장벽을 넘어서는 MIM 다이오드로 주입될 수 있다. 충분한 전자가 주입되고 충분한 전위가 단자들을 가로질러 인가되어 CES 엘리먼트를 설정 상태로 놓으면, 전자의 증가는 전자를 스크린하고 전자의 로컬화를 제거하여, 이는 금속을 형성하는 밴드 분할 전위를 붕괴시킬 수 있다.
CES 엘리먼트의 전류는 CES 엘리먼트를 도전성 상태로 놓기 위해 기록 동작 중에 제한된 외부 전류에 적어도 부분적으로 기초하여 판정된 외부적으로 인가된 "컴플라이언스" 조건에 의해 제어될 수 있다. 이 외부적으로 인가된 컴플라이언스 전류는 또한 CES를 절연성 상태로 두기 위해 후속하는 리셋 동작에 대한 전류 밀도의 조건을 설정할 수 있다.
도 1의 특정 구현 예에서 도시된 바와 같이, CES 엘리먼트를 도전성 상태로두기 위해 포인트(116)에서의 기록 동작 중에 인가되는 전류 밀도 Jcomp는 CES 엘리먼트를 후속하는 기록 동작에서 절연성 상태로 놓기 위한 컴플라이언스 조건을 판정할 수 있다. 예를 들어, CES 엘리먼트는 후속하여 Jcomp가 외부적으로 인가되는 포인트(108)에서 전압 Vreset에서 전류 밀도 Jreset ≥ Jcomp의 인가에 의해 절연성 상태에 배치될 수 있다.
따라서 컴플라이언스 조건은 모트 트랜지션를 위한 정공에 의해 "캡쳐"될 CES 엘리먼트 내의 다수의 전자를 설정할 수 있다. 즉, CES 엘리먼트를 도전성 메모리 상태로 두기 위해 기록 동작에 인가된 전류는 CES 엘리먼트에 주입되어서 후속하여 CES 엘리먼트를 절연성 메모리 상태로 트랜지션하기 위한 정공의 수를 판정할 수 있다.
위에서 지적한 바와 같이, 리셋 조건은 포인트(108)에서의 모트 트랜지션에 응답하여 발생할 수 있다. 상술한 바와 같이, 이러한 모트 트랜지션은 전자들의 농도 n이 전자 정공의 농도 p와 동일한 CES 엘리먼트에서의 조건에서 발생할 수 있다.
도 1에 도시된 플롯의 영역(104) 내의 전류 또는 전류 밀도는 CES 엘리먼트의 단자들을 가로질러 인가된 전압 신호로부터의 정공 주입에 응답하여 존재할 수 있다. 여기서, 정공 주입은 임계 전압 VMI가 CES 엘리먼트의 단자들을 가로질러 인가됨에 따라 전류 IMI에서 도전성 상태-절연성 상태의 트랜지션에 대한 모트 트랜지션 기준을 충족시킬 수 있다.
판독 동작에서 CES 엘리먼트의 메모리 상태를 검출하기 위한 "판독 윈도우(read window)"(102)는 판독 전압 Vread에서 CES 엘리먼트가 절연성 상태에 있는 동안 도 1의 플롯의 부분(106)과 CES 엘리먼트가 도전성 상태에 있는 도 1의 플롯의 부분(104) 사이의 차이로서 설정될 수 있다.
유사하게, 기록 동작에서 CES 엘리먼트를 절연성 또는 도전성 메모리 상태로두기 위한 "기록 윈도우"(110)는 Vreset(Jreset에서)과 Vset(Jset에서) 사이의 차이로 설정될 수 있다. |Vset| > |Vreset|를 구축하는 것은 도전성 상태와 절연성 상태 사이를 스위칭할 수 있다. Vreset은 대략적으로 상관 관계로부터 발생하는 대역 분할 전위에서일 수 있고, Vset은 대략적으로 대역 분할 전위의 2배일 수 있다. 특정 구현 예에서, 기록 윈도우(110)의 크기는 CES 엘리먼트의 재료 및 도핑에 의해 적어도 부분적으로 판정될 수 있다. 고 저항(또는 고 커패시턴스)에서 저 저항(또는 저 커패시턴스)로의 트랜지션은 장치의 단일 임피던스로 나타낼 수 있다.
도 2는 가변 임피더 장치(124)와 같은 예시적인 가변 임피더 장치(CES 장치와 같은)의 등가 회로의 개략도를 도시한다. 언급된 바와 같이, 가변 임피더 장치(124)는 가변 저항과 가변 커패시턴스의 특성을 모두 포함할 수 있다. 예를 들어, 가변 임피더 장치에 대한 등가 회로는 일 실시 예에서 가변 커패시터(128)와 같은 가변 커패시터와 병렬인 가변 레지스터(126)과 같은 가변 레지스터를 포함할 수 있다. 가변 레지스터(126) 및 가변 커패시터(128)가 이산 컴포넌트로서 도 2에 도시되지만, 가변 임피더 장치(124)는 실질적으로 동질인 CES 엘리먼트를 동등하게 포함할 수 있고, CES 엘리먼트는 가변 커패시턴스 및 가변 저항의 특성을 포함한다. 아래의 표 1은 가변 임피더 장치(124)와 같은 예시적인 가변 임피던스 장치에 대한 예시적 진리 표를 나타낸다.
도 3은 본 기술의 일 실시 예에 따른 예시적인 장치(202)의 개략도(200)를 도시한다. 일 실시 예에서, 장치(202)는 래칭 회로를 포함하는 하나 이상의 논리 회로를 갖는 집적 회로일 수 있다. 장치(202)는 예를 들어 마이크로프로세서, 마이크로컨트롤러, 통신 모듈, 메모리 장치, 또는 하나 이상의 래칭 회로를 포함하는 임의의 장치일 수 있다. 장치(202)는 퍼스널 컴퓨터, 랩톱, 데스크탑, 태블릿, 이동 전화, 스마트폰, 디스플레이 또는 디스플레이 장치, 텔레비전, 계산기, PDA(personal digital assistant) 등과 같은 전자 장치 내에 제공되거나 그의 일부일 수 있다.
일 실시 예에서, 장치(202)는 래칭 회로(204)를 포함할 수 있다. 장치(202)는 데이터 입력(212) 및 데이터 출력(214)을 더 포함할 수 있다. 데이터 입력(212)은 래칭 회로(204)로 래칭되는(그 안에 저장되는) 데이터 신호(216)를 수신하도록 구성될 수 있다. 데이터 출력(210)은 출력 신호(216)를 출력하도록 구성될 수 있다. 출력 신호(216)는 래칭 회로(204)에 래칭되는(그 안에 저장되는) 데이터를 나타낸다.
래칭 회로(204)는 제1 상관 전자 스위치(CES) 엘리먼트(206), 제2 CES 엘리먼트(208), 및 제어 회로(210)를 포함할 수 있다. 도 3에 도시된 바와 같이, 제어 회로(210)는 제1 CES 엘리먼트(206) 및 제2 CES 엘리먼트(208)에 결합될 수 있다. 또한, 제어 회로(210)는 적어도 하나의 제어 신호(도시되지 않음)를 수신하기 위한 적어도 하나의 제어 입력(도시되지 않음)을 포함할 수 있다. 일 실시 예에서, 제어 신호는 판독 인에이블 신호, 기록 인에이블 신호, 판독/기록 인에이블 신호 등 중 하나 이상을 포함할 수 있다. 일 실시 예에서, 제어 회로(210)는, 적어도 하나의 제어 신호에 따른 제1 CES 엘리먼트(206) 및 제2 CES 엘리먼트(208)의 임피던스 상태를 프로그래밍함으로써 래칭 회로(204)로 데이터 신호(216)에 의해 제공된 데이터를 래칭하는 기록 동작을 수행하도록 구성될 수 있다. 예를 들어, 제어 회로(210)는 기록 인에이블 신호가 어서트될 때 래칭 회로(204)에 데이터를 래칭할 수 있다. 또한, 제어 회로(210)는 래칭 회로(204)로부터 데이터를 판독하기 위해 판독 동작을 수행하도록 구성될 수 있다. 예를 들어, 제어 회로(210)는 제1 CES 엘리먼트(206) 및 제2 CES 엘리먼트(208) 모두의 임피더스 상태에 기초하여 출력 신호(216)를 제공하도록 구성된다.
도 4는 본 기술들의 일 실시 예에 따른 예시적인 래칭 회로(300)를 도시한다. 래칭 회로(300)는 제1 CES 엘리먼트(RA) 및 제2 CES 엘리먼트(RB)를 포함한다. 래칭 회로(300)는 제1 CES 엘리먼트(RA)에 연결된 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)를 더 포함할 수 있다. 래칭 회로(300)는 또한 제2 CES 엘리먼트(RB)에 연결된 제3 트랜지스터(M3) 및 제4 트랜지스터(M4)를 포함할 수 있다. 래칭 회로(300)는 트랜지스터(M2, M3) 사이에 연결된 제5 트랜지스터(M5)를 더 포함할 수 있다. 일 실시 예에서, 트랜지스터(M5)는 트랜지스터(M5)가 스위치온될 때 전압 강하를 제공하도록 설계될 수 있다. 트랜지스터(M1 내지 M5)는 제어 회로(210)와 같은 제어 회로를 형성할 수 있다. 일 실시 예에서, 트랜지스터(M1, M4)는 PMOS 트랜지스터이고 트랜지스터(M2, M3, M5)는 NMOS 트랜지스터일 수 있다. 여기서 예시되고 기술된 트랜지스터의 유형은 단지 예시적인 것이며, 본 기술의 범위를 벗어나지 않고 다른 유형의 트랜지스터를 사용하여 구현될 때 래칭 회로(300)에 대해 적절한 수정이 이루어질 수 있음을 이해할 것이다.
일 구현 예에서, 트랜지스터(M1 및 M2)의 게이트 입력은 데이터 신호(D'로 표시됨) 및 제1 제어 신호(W'로 표시됨)의 보수에 연결될 수 있다.('데이터 신호'는 본 명세서에서 '비트 라인 신호' 또는 '비트 라인'으로 알려지거나 가리킬 수도 있다. 데이터 신호의 '보수'는 또한 본 명세서에서 '비트 라인 바 신호' 또는 '비트 라인 바'로 알려지거나 가리킬 수 있다). 일 실시 예에서, 제1 제어 신호는 기록 인에이블 데이터 신호의 보수이다. 데이터 신호의 보수는 인버터(도시되지 않음)를 사용하여 데이터 신호(예를 들어, 데이터 신호(216))를 반전시킴으로써 획득될 수 있다. 유사하게, 기록 인에이블 데이터 신호의 보수는 인버터(도시되지 않음)를 사용하여 기록 인에이블 데이터 신호를 반전시킴으로써 얻어질 수 있다. 신호 D' 및 W'는 트랜지스터(M1 및 M2)의 게이트 입력에 연결되기 전에 비트 OR 연산을 사용하여 결합된다. 유사하게, 트랜지스터(M3 및 M4)의 게이트 입력은 데이터 신호(D로 표시됨) 및 제1 제어 신호(W'로 표시됨)에 연결될 수 있으며, 신호 D 및 W'는 비트 OR 연산을 사용하여 결합된다. 또한, 트랜지스터(M5)의 게이트 입력은 기록 인에이블 데이터 신호(W로 표시)에 연결될 수 있다.
래칭 회로(300)는 제1 인버터(302) 및 드라이버(304)를 더 포함할 수 있다. 제1 인버터(302)는 제1 CES 엘리먼트(RA)에 연결될 수 있다. 제1 인버터(302)의 입력은 판독 인에이블 데이터 신호(R'으로 표시)의 보수에 연결될 수 있다. 판독 인에이블 데이터 신호의 보수는 인버터(도시되지 않음)를 사용하여 판독 인에이블 데이터 신호(R으로 표시됨)를 반전시킴으로써 획득될 수 있다. 현재의 예에서, 개별 기록 인에이블 및 판독 인에이블 데이터 신호들이 사용된다. 일 실시 예에서, 판독 및 기록 동작을 개별적으로 가능하게 하기 위해 단일 제어 신호가 사용될 수 있다. 예를 들어, 판독 동작은 그러한 제어 신호를 하이로 풀링함으로써 인에이블될 수 있고, 기록 동작은 제어 신호를 로우로(R/W'로 표시) 풀링함으로써 인에이블될 수 있다. 대안적으로, 기록 동작은 제어 신호를 하이로 풀링함으로써 인에이블될 수 있고, 판독 동작은 제어 신호를 로우로(R'/W로 표시됨) 풀링함으로써 인에이블될 수 있다. 그러한 제어 신호를 사용하는 동작을 허용하도록 래칭 회로(300)에 적절한 변경이 이루어질 수 있다. 드라이버(304)는 제2 CES 엘리먼트(RB)에 연결된다. 드라이버(304)는 셀 경계에서 적절한 논리 레벨을 유지하는데 사용된다. 제2 CES 엘리먼트(RB)는 또한 도시된 바와 같이 접지에 연결된다. 래칭 회로(300)는 또한 VDD로 표시된 전원을 포함할 수 있다. 일 실시 예에서, VDD는 약 1.2V와 같을 수 있지만, 이는 예시적이고 비제한적인 예일 뿐이다. 또한, 데이터는 제1 CES 엘리먼트(RA) 또는 제2 CES 엘리먼트(RB)에 연결된 데이터 단자(306)에서 출력될 수 있다. 현재의 예에서, 데이터 출력(306)은 드라이버(304)를 통해 노드 Y에서 제2 CES 엘리먼트(RB)에 연결된다. 다른 실시 예에서, 데이터 출력(306)은 제1 CES 엘리먼트(RA)에 연결될 수 있다. 이 경우, 드라이버(304)는 노드 X에 연결될 수 있다. 또한, 일 실시 예에서, 제2 CES 엘리먼트(RB)는 접지 대신에 제1 인버터(302)에 연결될 수 있고, 제1 CES 엘리먼트(RA)는 제1 인버터(302) 대신에 접지에 연결될 수 있다.
래칭 회로(300)의 동작은 이제 도 5 및 도 6과 관련하여 상세히 설명된다. 도 5는 본 발명의 일 실시 예에 따른 래칭 회로(300)의 기록 동작을 도시한다. 도 5는 각각 논리 1 및 논리 0에서 데이터 신호를 래칭하기 위한 2개의 상이한 모드(402 및 404)를 나타낸다. 현재의 예에서, 기록 동작은 기록 인에이블 데이터 신호(W)를 하이로 풀링함으로써 인에이블된다. 따라서, 기록 인에이블 데이터 신호(W')의 보수는 로우로 풀링된다. 또한, 판독 인에이블 데이터 신호(R)를 로우로 풀링함으로써 판독이 디스에이블된다.
모드(402)에서, W는 하이로 풀링되고 D는 또한 하이로 풀링된다. 따라서 W'와 D' 모두 로우로 풀링된다. 결과적으로, 신호(D'+ W')는 로우가 되고 신호(D+W')는 하이가 된다. 결과적으로, 트랜지스터(M1)는 스위칭 온이 되고 트랜지스터(M2)는 스위칭 오프된다. 이 예에서, 트랜지스터(M1)가 스위칭 온이 될 때, 전원 전압(VDD)은 트랜지스터(M1)를 통해 제1 CES 엘리먼트(RA)를 가로질러 제공된다. 이 전압은, 구현 예에서, 제1 CES 엘리먼트(RA)의 설정 전압과 동일할 수 있다. 또한, 트랜지스터(M1)는 제1 CES 엘리먼트(RA)를 설정 상태로 프로그래밍하는데 필요한 전류 신호(또는 전류 밀도)를 제공하도록 설계될 수 있다. 따라서, 상기 구성에서, 제1 CES 엘리먼트(RA)는 설정 상태, 즉 저 임피던스 상태가 된다. 일 예시에서, 저 임피던스 상태는 저 저항 상태, 저 커패시턴스 상태 또는 이들의 조합일 수 있다.
또한, 신호(D + W')가 하이이기 때문에, 트랜지스터(M3)는 스위칭 온되고 트랜지스터(M4)는 스위칭 오프된다. 또한, 트랜지스터(M5)는 W가 하이일 때 스위칭 온된다. 결과적으로, 제2 CES 엘리먼트(RB)는 트랜지스터(M5, M3)를 통해 전원에 연결된다. 상술한 바와 같이, 트랜지스터(M5)는 스위칭 온시 전압 강하를 제공하도록 선택될 수 있다. 일 실시 예에서, 전압 강하는 약 0.6V일 수 있지만, 이는 예시적이고 비제한적인 예시적인 값일 뿐이다. 상기 전압 강하로 인해, RB를 가로지르는 전압은 약 0.6V와 동일하다. 일 실시 예에서, 이 전압은 제2 CES 엘리먼트(RB)의 리셋 전압과 같거나 클 수 있다. 또한, 트랜지스터(M3)는 제2 CES 엘리먼트(RB)를 리셋 상태로 프로그래밍하는데 필요한 전류 신호(또는 전류 밀도)를 제공하도록 설계될 수 있다. 결과적으로, 제2 CES 엘리먼트(RB)는 리셋 상태, 즉 고 임피던스 상태가 된다. 일 예시에서, 고 임피던스 상태는 고 저항 상태, 고 커패시턴스 상태 또는 이들의 조합일 수 있다. 따라서, 제1 CES 엘리먼트(RA)를 저 임피던스 상태로 프로그래밍하고 제2 CES 엘리먼트(RB)를 고 임피던스 상태로 프로그래밍함으로써 래칭 회로(300)에 데이터 신호 D = 1이 저장된다.
모드(404)에서, 데이터 신호는 논리 0, 즉 D = 0이다. 따라서, 신호(D'+ W')는 하이이고 신호(D + W')는 로우이다. 결과적으로, 트랜지스터(M2 및 M4)는 스위치 온되고, 트랜지스터(M1 및 M3)는 스위치 오프된다. 이러한 구성에서, 제2 CES 엘리먼트(RB)를 가로지르는 전압은 실질적으로 VDD와 동일하다. 일 실시 예에서, 이 전압은 제2 CES 엘리먼트(RB)의 설정 전압과 동일할 수 있다. 또한, 트랜지스터(M4)는 제2 CES 엘리먼트(RB)를 설정 상태로 프로그래밍하는데 필요한 전류 신호(또는 전류 밀도)를 제공하도록 설계/선택될 수 있다. 따라서, 제2 CES 엘리먼트(RB)는 설정 상태, 즉 저 임피던스 상태가 된다. 또한, 제1 CES 엘리먼트(RA)를 가로지르는 전압은 VDD로부터 트랜지스터(M5)에서의 전압 강하를 뺀 값과 동일하다. 현재의 예에서, 제1 CES 엘리먼트(RA)를 가로지르는 전압은 약 0.6V이지만, 이는 예시적이고 비제한적인 예시적인 값일 뿐이다. 일 실시 예에서, 제1 CES 엘리먼트(RA)를 가로지르는 전압은 제1 CES 엘리먼트(RA)의 리셋 전압보다 같거나 클 수 있다. 또한, 트랜지스터(M2)는 제1 CES 엘리먼트(RA)가 리셋 상태로 스위칭하는데 필요한 전류 신호(또는 전류 밀도)를 제공하도록 설계될 수 있다. 따라서, 제1 CES 엘리먼트(RA)는 리셋 상태, 즉 고 임피던스 상태가 된다. 따라서, 제1 CES 엘리먼트(RA)를 고 임피던스 상태로 프로그래밍하고 제2 CES 엘리먼트(RB)를 저 임피던스 상태로 프로그래밍함으로써 래칭 회로(300)에 데이터 신호 D = 0이 저장된다.
도 6은 본 기술의 일 실시 예에 따른 래칭 회로(300)의 판독 동작을 도시한다. 일 실시 예에서, 판독 동작 동안, 판독 인에이블 신호(R)는 하이로 풀링되고 판독 인에이블 바 신호(R')는 로우가 된다. 또한, 기록 인에이블 신호(W)는 로우로 풀링되고 기록 인에이블 바 신호(W')는 하이가 된다. 결과적으로, 트랜지스터(M1, M4, M5)는 스위칭 오프되고 트랜지스터(M2, M3)는 스위칭 온된다. 결과적으로, 제1 CES 엘리먼트(RA)와 제2 CES 엘리먼트(RB)는 트랜지스터(M2 및 M3)를 통해 직렬로 연결된다. 트랜지스터(M2 및 M3)의 임피던스가 제1 CES 엘리먼트(RA) 및 제2 CES 엘리먼트(RB)의 임피던스에 비해 무시할 정도로 작기 때문에, 제1 CES 엘리먼트(RA) 및 제2 CES 엘리먼트(RB)는 임피던스 분할기를 형성한다. 판독 동작 동안, 회로의 전류는 제1 인버터(302), 제1 CES 엘리먼트(RA), 트랜지스터(M2 및 M3) 및 제2 CES 엘리먼트(RB)의 입력을 통해 흐른다. 래칭된 데이터는 노드 Y에 연결된 드라이버(304)의 데이터 출력(306)에서 판독될 수 있다.
래칭 회로(300)에 래칭된 데이터가 논리 1의 값을 갖는 예를 고려한다. 상술한 바와 같이, 래칭되는 데이터가 논리 1의 값을 가질 때, 제1 CES 엘리먼트(RA)는 저 임피던스 상태(예를 들어, 저 저항 상태)로 프로그래밍되고, 제2 CES 엘리먼트(RB)는 고 임피던스 상태(예를 들면, 고 저항 상태)로 프로그램된다. 저 저항 상태에 있을 때 제1 CES 엘리먼트(RA)의 저항을 LR, 고 저항 상태에 있을 때 제2 CES 엘리먼트(RB)의 저항을 HR이라고 가정하면, 제2 CES 엘리먼트(RB)를 가로지르는 전압 강하, 즉, 노드 Y에서의 전압은 다음 식으로 주어진다:
LR 및 HR의 값은 제1 CES 엘리먼트(RA) 및 제2 CES 엘리먼트(RB)의 설계에 따를 수 있다. 일 실시 예에서, LR 및 HR의 값은 노드 Y에서의 전압이 VDD의 대략 0.9 배, 즉 1.08 볼트가 될 수 있도록 설정되지만, 이는 단지 예시적이고 비제한적인 예시적인 값이다. 노드(Y)에서의 이 전압 값은 논리 1의 데이터가 래칭 회로(300)에 래치되었음을 나타내는 고출력을 나타낼 수 있다. 결과적으로, 데이터 출력(306)에서의 출력 신호는 논리 1이다.
유사하게, 도 5와 관련하여 기술된 바와 같이, 래칭 회로(300)에 래칭된 데이터가 논리 값 0을 가질 때, 제1 CES 엘리먼트(RA)는 고 임피던스 상태(예를 들어, 고 저항 상태)로 프로그래밍되고, 제2 CES 엘리먼트(RB)는 저 임피던스 상태(예를 들어, 저 저항 상태)로 프로그래밍된다. 제2 CES 엘리먼트(RB)를 가로지르는 전압 강하, 즉 노드(Y)에서의 전압은 다음 식에 의해 주어진다.
일 실시 예에서, LR 및 HR의 값은 노드 Y에서의 전압이 대략 VDD의 0.1 배, 즉 0.12 볼트가 될 수 있도록 설계될 수 있지만, 이는 예시적이고 비제한적인 예시적인 값일 뿐이다. 노드(Y)에서의 이 전압 값은 논리 0의 데이터가 래칭 회로(300)에 래칭되었음을 나타내는 로우 출력을 나타낼 수 있다. 결과적으로, 데이터 출력(306)에서의 출력 신호는 논리 0이다.
일 실시 예에서, 제1 CES 엘리먼트(RA)와 제2 CES 엘리먼트(RB)(제1 CES 엘리먼트 또는 제2 CES 엘리먼트 중 어느 하나가 HR의 저항을 나타내는 고 저항 상태에 있음)의 직렬 연결은 판독 동작 중에 제1 CES 엘리먼트(RA) 및 제2 CES 엘리먼트(RB)를 통과하여 흐르는 전류를 제어하여 전류가 임계 값을 초과하지 않도록 한다. 임계 값은 CES 엘리먼트가 하나의 임피던스 상태에서 다른 임피던스 상태로 플립되는 컴플라이언스 전류일 수 있다. 일 실시 예에서, LR은 100K 오옴의 차수로 설정될 수 있고, HR은 10M 오옴의 차수로 설정될 수 있지만, 이들은 단지 예시적이고 비제한적인 예시 값이다. 따라서, CES 엘리먼트(RA 및 RB)를 통과하는 전류는 약 100nA로 제한되는 반면, 컴플라이언스 전류는 10㎂ 정도일 수 있다. 판독 동작 동안의 전류는 컴플라이언스 전류 미만으로 제한되기 때문에, CES 엘리먼트(RA 및 RB)의 상태의 우발적인 변경이 방지될 수 있다.
도 7은 본 기술들의 실시 예에 따라, 데이터를 래칭하기 위한 예시적인 방법(600)을 도시한다. 이 방법은 래칭되는 데이터를 수신함으로써 시작한다(S602). 일 예에서, 수신된 데이터는 바이너리 논리 데이터일 수 있다. 선택적으로, 기록 동작을 수행하기 위해, 즉 수신된 데이터를 래칭 회로에 래칭하기 위해, 또는 판독 동작을 수행하기 위해, 즉 래칭 회로로부터 래칭된 데이터를 판독하기 위해 사용될 수 있는 제어 신호가 또한 수신될 수 있다(S604). 실시 예에서, 제어 신호는 판독 인에이블 신호, 기록 인에이블 신호, 판독/기록 인에이블 신호 등의 하나 이상을 포함할 수 있다.
각 CES 엘리먼트에 대해 고 또는 저 임피던스 상태가 요구되는지 여부에 따라, 제1 CES 엘리먼트의 임피던스 상태가 프로그래밍되거나(단계 S606), 제2 CES 엘리먼트의 임피던스 상태가 프로그래밍된다(단계 S608). CES 엘리먼트가 프로그래밍되는 순서는 제한이 없다. 임피던스 상태의 프로그래밍은 선택적으로 제어 신호에 따를 수 있다. 단계(S610)에서, 수신된 데이터는 래칭 회로(204) 또는 래칭 회로(300)와 같은 래칭 회로에 래칭된다. 래칭 회로는 제1 CES 엘리먼트 및 제2 CES 엘리먼트를 포함할 수 있다. 일 실시 예에서, 데이터는 수신된 데이터에 기초하여 제1 CES 엘리먼트 및 제2 CES 엘리먼트의 임피던스 상태를 프로그램함으로써 래칭된다. 일 예시에서, 임피던스 상태는 저항 상태, 커패시턴스 상태 또는 이들의 조합을 포함할 수 있다. 일 실시 예에서, 임피던스 상태는 저 임피던스 상태 및 고 임피던스 상태를 포함할 수 있다. 일 실시 예에서, 데이터가 논리 0에 있을 때 제1 CES 엘리먼트는 고 임피던스 상태로 프로그래밍될 수 있고, 제2 CES 엘리먼트는 저 임피던스 상태로 프로그래밍될 수 있다. 또한, 데이터가 논리 1에 있을 때, 제1 CES 엘리먼트는 저 임피던스 상태로 프로그래밍 될 수 있고, 제2 CES 엘리먼트는 고 임피던스 상태로 프로그래밍될 수 있다.
일단 데이터가 래칭 회로에 래칭되면, 데이터는 임피던스 분할기를 형성하기 위해 직렬로 제1 CES 엘리먼트와 제2 CES 엘리먼트를 결합하고, 제1 CES 엘리먼트와 제2 CES 엘리먼트의 임피던스 상태에 따라 출력 신호(래칭된 데이터를 나타내는)를 제공함으로써 판독될 수 있다. 출력 신호는 제1 CES 엘리먼트 및 제2 CES 엘리먼트 중 하나에 연결된 데이터 출력에서 제공될 수 있다.
본 명세서에 기술된 바와 같이, 본 기술은 데이터가 2개의 CES 엘리먼트의 임피던스 상태의 형태로 래칭되는 CES 기반 래칭을 제공한다. CES 엘리먼트는 비휘발성 엘리먼트이다. 즉, 일단 프로그래밍되면, CES 엘리먼트는 전원 공급이 차단된 경우에도 자신들의 임피던스 상태를 유지한다. CES 엘리먼트의 비휘발성 특성 때문에, 래칭은 래칭으로의 전원 공급이 스위치 오프되어도 래칭된 데이터를 유지할 수 있다. 따라서, 실시 예들에서, CES 기반 래칭은 추가적인 보유 래칭을 필요로 하지 않을 수 있으므로, 귀중한 칩 공간을 절약할 수 있다. 또한, 추가적인 보유 래칭을 위해 여분의 전원 공급 장치가 필요 없기 때문에, 또는 그렇지 않으면 전력 소비가 감소될 수 있다.
본 기술의 실시 예는 또한 프로세서 상에 구현될 때 프로세서로 하여금 여기에 설명된 방법을 수행하게 하는 코드를 전달하는 비일시적인 데이터 캐리어를 제공한다. 프로세서는 CES 엘리먼트(206, 208)를 특정 임피던스 상태로 프로그래밍하는데 사용되는 제어 회로(210) 내에 제공되거나 결합될 수 있다.
상기 기술들은 예를 들어 범용 컴퓨터 시스템 또는 디지털 신호 프로세서(DSP)상에서 상술한 방법들을 구현하기 위한 프로세서 제어 코드를 더 제공한다. 또한, 상기 기술은, 실행시에, 특히 디스크, 마이크로프로세서, CD- 또는 DVD-ROM과 같은 비일시적 데이터 캐리어, 또는 판독 전용 메모리와 같은 프로그래밍된 메모리(펌웨어), 또는 광학 또는 전기 신호 캐리어와 같은 데이터 캐리어 상에서 상기 방법들 중 임의의 것들을 구현하는 프로세서 제어 코드를 전달하는 캐리어를 제공한다. 코드는 디스크, 마이크로프로세서, CD 또는 DVD-ROM, 비휘발성 메모리(예를 들어, 플래시) 또는 판독 전용 메모리(펌웨어)와 같은 프로그램된 메모리와 같은 캐리어에 제공될 수 있다. 기술의 실시 예를 구현하기 위한 코드(및/또는 데이터)는 C와 같은 종래의 프로그래밍 언어(인터프리터 또는 컴파일)의 소스, 객체 또는 실행 가능 코드, 또는 어셈블리 코드, ASIC(Application Specific Integrated Circuit) 또는 FPGA(Field Programming Gate Array)를 설정 또는 제어하기 위한 코드, 또는 Verilog™ 또는 VHDL(초고속 집적 회로 하드웨어 설명 언어)과 같은 하드웨어 설명 언어용 코드를 포함할 수 있다. 당업자가 알 수 있는 바와 같이, 이러한 코드 및/또는 데이터는 서로 통신하는 복수의 결합된 컴포넌트들 사이에 분산될 수 있다. 상기 기술은 마이크로프로세서, 작업 메모리 및 시스템의 하나 이상의 컴포넌트에 연결된 프로그램 메모리를 포함하는 컨트롤러를 포함할 수 있다.
상술한 기술들에 대한 동작을 수행하기 위한 컴퓨터 프로그램 코드는 객체 지향 프로그래밍 언어 및 종래의 절차형 프로그래밍 언어를 포함하는 하나 이상의 프로그래밍 언어의 임의의 조합으로 기재될 수 있다. 코드 컴포넌트는 프로시저, 방법 등으로 구현될 수 있으며, 원시 명령어 세트의 직접적인 기계 명령어로부터 고 레벨 컴파일 또는 번역된 언어 구성까지의 임의의 추상화 레벨의 명령어 또는 명령어의 시퀀스의 형태를 취할 수 있는 서브 컴포넌트를 포함할 수 있다.
또한, 본 기술의 바람직한 실시 예에 따른 논리 방법의 전부 또는 일부가 상술한 방법의 단계를 수행하기 위한 논리 소자를 포함하는 논리 장치에서 적절하게 구현될 수 있고, 그러한 논리 소자는, 예를 들어, 프로그램 가능 논리 어레이 또는 주문형 집적 회로에서 논리 게이트와 같은 컴포넌트를 포함할 수 있다는 것이 당업자에게는 명확할 것이다. 그러한 논리 배열은 고정 또는 전송 가능 캐리어 매체를 사용하여 저장되고 전송될 수 있는, 예를 들어 가상 하드웨어 디스크립터 언어를 사용하여 그러한 어레이 또는 회로에 논리 구조를 일시적으로 또는 영구적으로 설정할 수 있는 엘리먼트로 더 구현될 수 있다.
일 실시 예에서, 본 기술은 기능적 데이터를 갖는 데이터 캐리어의 형태로 실현될 수 있으며, 상기 기능적 데이터는 기능적 컴퓨터 데이터 구조를 포함하고, 컴퓨터 시스템 또는 네트워크에 로딩되고 그에 의해 동작될 때, 상기 컴퓨터 시스템으로 하여금 상술한 방법의 모든 단계를 수행하도록 할 수 있다.
또한, 본 발명은 단일 전원만을 사용하여 2개의 CES 엘리먼트를 프로그래밍할 수 있다. 따라서 상이한 임피던스 상태에서 CES 엘리먼트를 프로그래밍하는 데 다중 전원 전압이 필요하지 않는다. 또한, 인버터 및 드라이버의 도움으로, 제안된 래칭 회로는 셀 경계에서 거의 논리 레벨을 유지할 수 있고, 그렇지 않으면 필요한 인터페이스 회로를 절감할 수 있다. 또한 전압 강하를 매칭하기 위해 래칭 회로에서 트랜지스터를 정밀하게 튜닝할 필요가 없다.
본 개시물의 예시적인 실시 예가 첨부된 도면을 참조하여 본원에 상세히 설명되었지만, 본 개시물은 이들 정확한 실시 예에 한정되지 않고 다양한 변경 및 수정이 첨부된 청구범위에 의해 정의된 바와 같은 본 개시물의 취지 및 범위를 벗어나지 않고 당업자에 의해 이루어질 수 있음을 이해해야 한다.

Claims (20)

  1. 데이터 신호를 수신하기 위한 데이터 입력; 및
    데이터를 래칭하도록 구성되는 래칭 회로로서,
    제1 상관 전자 스위치(CES) 엘리먼트;
    제2 CES 엘리먼트; 및
    상기 제1 CES 엘리먼트 및 상기 제2 CES 엘리먼트에 결합되고, 상기 데이터 신호에 기초하여 상기 제1 CES 엘리먼트 및 상기 제2 CES 엘리먼트를 저 임피던스 상태 또는 도전성 상태로 구성하거나, 상기 제1 CES 엘리먼트 및 상기 제2 CES 엘리먼트를 고 임피던스 상태 또는 절연성 상태로 구성하기 위해 상기 제1 CES 엘리먼트 및 상기 제2 CES 엘리먼트에 프로그래밍 신호를 인가하도록 구성된 제어 회로로서,
    상기 제어 회로는 제1 기록 동작 동안 상기 제1 CES 엘리먼트를 상기 저 임피던스 상태 또는 도전성 상태로 구성하도록 제1 프로그래밍 신호를 제어하고, 상기 제1 기록 동작 동안 인가된 전류 밀도는 후속하는 기록 동작에서 상기 제1 CES 엘리먼트를 상기 고 임피던스 상태 또는 절연성 상태로 구성하기 위한 상기 제1 CES 엘리먼트의 전류 밀도 조건을 결정하고, 및
    상기 제어 회로는 제2 기록 동작 동안 상기 제1 CES 엘리먼트를 고 임피던스 상태 또는 절연성 상태로 구성하도록 제2 프로그래밍 신호를 제어하고, 상기 제2 기록 동작 동안 상기 제1 CES 엘리먼트의 전류 밀도는 상기 전류 밀도 조건을 만족하거나 초과하는 것을 특징으로 하는 상기 제어 회로;
    를 구비하는 상기 래칭 회로;
    를 포함하는 것을 특징으로 하는 장치.
  2. 제1 항에 있어서, 상기 제어 회로는 상기 데이터 신호가 논리 1일 때 상기 제1 CES 엘리먼트를 제1 임피던스 상태로 프로그래밍하고 상기 제2 CES 엘리먼트를 제2 임피던스 상태로 프로그래밍하는 것을 특징으로 하는 장치.
  3. 제2 항에 있어서, 상기 제어 회로는 상기 데이터 신호가 논리 0일 때 상기 제1 CES 엘리먼트를 상기 제2 임피던스 상태로 프로그래밍하고 상기 제2 CES 엘리먼트를 상기 제1 임피던스 상태로 프로그래밍하는 것을 특징으로 하는 장치.
  4. 제2 항에 있어서, 상기 제어 회로는:
    상기 제1 CES 엘리먼트와 전원 사이에 연결되는 제1 트랜지스터로서, 상기 제1 트랜지스터의 게이트 입력은 제1 제어 신호 및 상기 데이터 신호의 보수(complement)가 결합된 신호에 연결되는 상기 제1 트랜지스터;
    상기 제1 CES 엘리먼트에 연결되는 제2 트랜지스터로서, 상기 제2 트랜지스터의 게이트 입력은 상기 제1 제어 신호 및 상기 데이터 신호의 상기 보수가 결합된 신호에 연결되는 상기 제2 트랜지스터;
    상기 제2 CES 엘리먼트에 연결되는 제3 트랜지스터로서, 상기 제3 트랜지스터의 게이트 입력은 상기 데이터 신호 및 상기 제1 제어 신호가 결합된 신호에 연결되는 상기 제3 트랜지스터;
    상기 제2 CES 엘리먼트와 상기 전원 사이에 연결되는 제4 트랜지스터로서, 상기 제4 트랜지스터의 게이트 입력은 상기 데이터 신호 및 상기 제1 제어 신호가 결합된 신호에 연결되는 상기 제4 트랜지스터; 및
    상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 전원에 연결되는 제5 트랜지스터로서, 상기 제5 트랜지스터의 게이트 입력은 제2 제어 신호에 연결되고, 상기 제5 트랜지스터는 스위칭 온이 될 때 전압 강하를 제공하도록 구성되는 상기 제5 트랜지스터;
    를 포함하는 것을 특징으로 하는 장치.
  5. 제4 항에 있어서, 상기 제2 제어 신호는 기록 인에이블 신호이고, 상기 제1 제어 신호는 상기 기록 인에이블 신호의 보수인 것을 특징으로 하는 장치.
  6. 제4 항 또는 제5 항에 있어서, 상기 제1 제어 신호가 인가되면, 상기 데이터 신호가 논리 1일 때 상기 제1 트랜지스터가 턴온되고 상기 제2 트랜지스터가 턴오프되어, 상기 제1 CES 엘리먼트를 상기 제1 임피던스 상태로 프로그래밍하기 위해 상기 제1 트랜지스터가 제1 프로그래밍 신호를 상기 제1 CES 엘리먼트에 제공하도록 하는 것을 특징으로 하는 장치.
  7. 제4 항 또는 제5 항에 있어서, 상기 제1 제어 신호가 인가되면, 상기 데이터 신호가 논리 0일 때 상기 제1 트랜지스터가 턴오프되고 상기 제2 트랜지스터가 턴온되어, 상기 제1 CES 엘리먼트를 상기 제2 임피던스 상태로 프로그래밍하기 위해 상기 제2 트랜지스터가 제2 프로그래밍 신호를 상기 제1 CES 엘리먼트에 제공하도록 하는 것을 특징으로 하는 장치.
  8. 제4 항 또는 제5 항에 있어서, 상기 제1 제어 신호가 인가되면, 상기 데이터 신호가 논리 1일 때 상기 제3 트랜지스터가 턴온되고 상기 제4 트랜지스터가 턴오프되어, 상기 제2 CES 엘리먼트를 상기 제2 임피던스 상태로 프로그래밍하기 위해 상기 제3 트랜지스터가 제3 프로그래밍 신호를 상기 제2 CES 엘리먼트에 제공하도록 하는 것을 특징으로 하는 장치.
  9. 제4 항 또는 제5 항에 있어서, 상기 제1 제어 신호가 인가되면, 상기 데이터 신호가 논리 0일 때 상기 제3 트랜지스터가 턴오프되고 상기 제4 트랜지스터가 턴온되어, 상기 제2 CES 엘리먼트를 상기 제1 임피던스 상태로 프로그래밍하기 위해 상기 제4 트랜지스터가 제4 프로그래밍 신호를 상기 제2 CES 엘리먼트에 제공하도록 하는 것을 특징으로 하는 장치.
  10. 제4 항 또는 제5 항에 있어서, 상기 제1 트랜지스터 및 제4 트랜지스터는 PMOS 트랜지스터이고, 상기 제2 트랜지스터, 상기 제3 트랜지스터 및 상기 제5 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 장치.
  11. 제4 항 또는 제5 항에 있어서, 상기 제1 임피던스 상태는 저 임피던스 상태 또는 도전성 상태이고 상기 제2 임피던스 상태는 고 임피던스 상태 또는 절연성 상태인 것을 특징으로 하는 장치.
  12. 제1 항 내지 제5 항 중 어느 한 항에 있어서, 상기 제어 회로는 판독 신호가 인가될 때 상기 제1 CES 엘리먼트와 상기 제2 CES 엘리먼트를 직렬로 결합하여, 상기 제1 CES 엘리먼트와 상기 제2 CES 엘리먼트가 임피던스 분할기를 형성하도록 더 구성되는 것을 특징으로 하는 장치.
  13. 제1 항 내지 제5 항 중 어느 한 항에 있어서, 상기 제1 CES 엘리먼트 및 상기 제2 CES 엘리먼트 중 하나에 연결되고, 상기 연결된 CES 엘리먼트의 임피던스 상태에 따르는 출력 신호를 제공하도록 구성된 데이터 출력을 더 포함하는 것을 특징으로 하는 장치.
  14. 상관 전자 재료를 포함하는 제1 상관 전자 스위치(CES) 엘리먼트 및 제2 CES 엘리먼트를 포함하는 래칭 회로에 래칭되는 데이터 신호를 수신하는 단계;
    상기 제1 상관 전자 스위치(CES) 엘리먼트의 임피던스 상태를 프로그래밍하는 단계;
    상기 제2 CES 엘리먼트의 임피던스 상태를 프로그래밍하는 단계; 및
    수신된 상기 데이터 신호를 상기 래칭 회로에 래칭하는 단계로서,
    제1 기록 동작에서 제1 프로그래밍 신호를 상기 제1 CES 엘리먼트에 인가함으로써, 상기 제1 CES 엘리먼트를 저 임피던스 상태 또는 도전성 상태로 프로그래밍하고, 상기 제1 프로그래밍 신호는 후속하는 기록 동작에서 상기 제1 CES 엘리먼트를 고 임피던스 상태 또는 절연성 상태로 구성하기 위한 전류 밀도 조건을 결정하는 제1 전류 밀도를 상기 제1 CES 엘리먼트의 상기 상관 전자 재료에 부여하고, 제2 기록 동작에서 제2 프로그래밍 신호를 상기 제1 CES 엘리먼트에 인가함으로써, 상기 제1 CES 엘리먼트를 고 임피던스 상태 또는 절연성 상태로 프로그래밍하고, 상기 제2 프로그래밍 신호는 상기 제1 CES 엘리먼트의 상기 상관 전자 재료에 상기 전류 밀도 조건을 만족하거나 초과하는 제2 전류 밀도를 부여하는 것을 특징으로 하는 상기 래칭하는 단계;
    를 포함하는 것을 특징으로 하는 방법.
  15. 제14 항에 있어서,
    제어 신호를 수신하는 단계; 및
    수신된 상기 제어 신호에 기초하여 상기 제1 CES 엘리먼트 및 상기 제2 CES 엘리먼트의 상기 임피던스 상태를 프로그래밍하는 단계;
    를 더 포함하는 것을 특징으로 하는 방법.
  16. 제14 항 또는 제15 항에 있어서, 상기 제1 CES 엘리먼트 및 상기 제2 CES 엘리먼트의 임피던스 상태를 프로그래밍하는 단계는: 상기 데이터 신호가 논리 1에 해당할 때, 상기 제1 CES 엘리먼트를 제1 임피던스 상태로 프로그래밍하고 상기 제2 CES 엘리먼트를 제2 임피던스 상태로 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제16 항에 있어서, 상기 제1 CES 엘리먼트 및 상기 제2 CES 엘리먼트의 임피던스 상태를 프로그래밍하는 단계는: 상기 데이터가 논리 0일 때 상기 제1 CES 엘리먼트를 상기 제2 임피던스 상태로 프로그래밍하고 상기 제2 CES 엘리먼트를 상기 제1 임피던스 상태로 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제16 항에 있어서, 상기 제1 임피던스 상태는 상기 저 임피던스 상태 또는 도전성 상태이고 상기 제2 임피던스 상태는 고 임피던스 상태 또는 절연성 상태인 것을 특징으로 하는 방법.
  19. 제14 항 또는 제15 항에 있어서,
    상기 제1 CES 엘리먼트와 상기 제2 CES 엘리먼트가 임피던스 분할기를 형성하도록, 판독 동작 동안 상기 제1 CES 엘리먼트와 상기 제2 CES 엘리먼트를 직렬로 결합하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제14 항 또는 제15 항에 있어서,
    상기 제1 CES 엘리먼트 및 상기 제2 CES 엘리먼트 중 하나의 임피던스 상태에 따르는 출력 신호를 제공하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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