TW201727630A - 閂鎖裝置及方法 - Google Patents

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Abstract

根據本揭示案之一個實施例，提供了一種裝置。該裝置包含用以接收資料訊號之資料輸入。該裝置進一步包含閂鎖電路系統。該閂鎖電路系統包含第一相關電子開關(Correlated Electron Switch ; CES)元件及第二CES元件。該閂鎖電路系統進一步包含耦接至第一CES元件及第二CES元件之控制電路。該控制電路經配置以基於資料訊號程式化第一CES元件及第二CES元件之阻抗狀態。

Description

閂鎖裝置及方法
本揭示案係關於資料儲存電路及更特定言之，係關於包含相關電子開關(correlated electron switch; CES)元件之閂鎖電路。
正反器或閂鎖為具有兩個穩定狀態且可用以儲存狀態資訊之電路。該電路一般用作資料儲存元件。只要給閂鎖電路供電，單個閂鎖就儲存資料之一個位元。另外，只要斷定賦能訊號，閂鎖電路之輸出就基於輸入變化。典型閂鎖電路為依電性的，即當關閉閂鎖電路之電源時儲存在閂鎖電路中之資料丟失。使得閂鎖電路能夠保持資料之習知技術包括使用其自有之獨立電源將閂鎖電路耦接至保持閂鎖。在該技術中，當關閉閂鎖電路之電源時，將儲存在閂鎖電路中之資料複製至保持閂鎖。然而，該方法需要冗餘電路系統，其在積體電路中需要原本可以節省之額外空間。另外，該方法需要額外電源，進而增加閂鎖電路之總體功耗。
根據本技術之第一態樣，提供了一種裝置。該裝置包含用以接收資料訊號之資料輸入。該裝置進一步包含閂鎖電路系統。該閂鎖電路系統包含第一相關電子隨機存取記憶體(CES)元件及第二CES元件。該閂鎖電路系統進一步包含耦接至第一CES元件及第二CES元件之控制電路。該控制電路經配置以基於資料訊號程式化第一CES元件及第二CES元件之阻抗狀態。
在實施例中，該控制電路當資料訊號處在邏輯一時將第一CES元件程式化至第一阻抗狀態中且將第二CES元件程式化至第二阻抗狀態中。
在實施例中，該控制電路當資料訊號處在邏輯零時將第一CES元件程式化至第二阻抗狀態中且將第二CES元件程式化至第一阻抗狀態中。
該控制電路可包含：連接在第一CES元件與電源之間之第一電晶體，其中第一電晶體之閘極輸入連接至第一控制訊號並連接至資料訊號之互補訊號(complement)；連接至第一CES元件之第二電晶體，其中第二電晶體之閘極輸入連接至第一控制訊號並連接至資料訊號之互補訊號；連接至第二CES元件之第三電晶體，其中第三電晶體之閘極輸入連接至資料訊號並連接至第一控制訊號；連接在第二CES元件與電源之間之第四電晶體及第二資料訊號，其中第三電晶體之閘極輸入連接至資料訊號及第一控制訊號；以及連接至第二電晶體、第三電晶體及電源之第五電晶體，其中第一電晶體之閘極輸入連接至第二控制訊號，其中第五電晶體經配置以當接通時提供電壓降。
第二控制訊號可為寫賦能訊號且第一控制訊號可為寫賦能訊號之互補訊號。
在實施例中，當斷定（施加）第一控制訊號時，當資料訊號處在邏輯一時接通第一電晶體且關閉第二電晶體，使得第一電晶體提供第一程式化訊號至第一CES元件以將第一CES元件程式化至第一阻抗狀態。
在實施例中，當施加第一控制訊號時，當資料訊號處在邏輯零時關閉第一電晶體且接通第二電晶體，使得第二電晶體提供第二程式化訊號至第一CES元件以將第一CES元件程式化至第二阻抗狀態。
在實施例中，當施加第一控制訊號時，當資料訊號處在邏輯一時接通第三電晶體且關閉第四電晶體，使得第三電晶體提供第三程式化訊號至第二CES元件以將第二CES元件程式化至第二阻抗狀態。
在實施例中，當施加第一控制訊號時，當資料訊號處在邏輯零時關閉第三電晶體且接通第四電晶體，使得第四電晶體提供第四程式化訊號至第二CES元件以將第二CES元件程式化至第一阻抗狀態。
該等電晶體可為PMOS電晶體或NMOS電晶體。在特定實施例中，第一電晶體及第四電晶體可為PMOS電晶體，以及第二電晶體、第三電晶體及第五電晶體可為NMOS電晶體。
該第一阻抗狀態可為低阻抗狀態及該第二阻抗狀態可為高阻抗狀態。
該控制電路可進一步經配置以當施加讀出訊號時將第一CES元件及第二CES元件串聯耦接，使得第一CES元件及第二CES元件形成阻抗分配器。
該裝置可包含連接至第一CES元件及第二CES元件之一者，且經配置以取決於連接之CES元件之阻抗狀態提供輸出訊號的資料輸出。
根據本技術之第二態樣，提供一種方法，該方法包含以下步驟：接收將閂鎖在閂鎖電路中之資料訊號，該閂鎖電路包含第一相關電子開關(Correlated Electron Switch; CES)元件及第二CES元件；程式化第一相關電子開關(Correlated Electron Switch; CES)元件之阻抗狀態；程式化第二CES元件之阻抗狀態；以及將接收之資料訊號閂鎖在閂鎖電路系統中。
該方法可進一步包含以下步驟：接收控制訊號；及基於接收之控制訊號程式化第一CES元件及第二CES元件之阻抗狀態。
程式化第一CES元件及第二CES元件之阻抗狀態可包含：當資料訊號對應於邏輯一時，將第一CES元件程式化至第一阻抗狀態且將第二CES元件程式化至第二阻抗狀態。
程式化第一CES元件及第二CES元件之阻抗狀態可包含：當資料處於邏輯零時，將第一CES元件程式化至第二阻抗狀態且將第二CES元件程式化至第一阻抗狀態。
如上所述，第一阻抗狀態可為低阻抗狀態及第二阻抗狀態可為高阻抗狀態。
該方法可進一步包含在讀取操作期間將第一CES元件與第二CES元件串聯耦接，使得第一CES元件及第二CES元件形成阻抗分配器。
該方法可包含取決於第一CES元件及第二CES元件之一者之阻抗狀態提供輸出訊號。
在本技術之相關態樣中，提供了携带代碼之非暫時性資料載體，當在處理器上實施代碼時，該代碼將致使處理器執行本文所述之方法。
如熟習此項技術者將理解，本技術可具體化為一種系統、方法或電腦程式產品。因此，本技術可採取完全硬體實施例、完全軟體實施例或組合軟體和硬體態樣之實施例的形式。
另外，本技術可採取包含在具有其上具體化的電腦可讀程式代碼之電腦可讀媒體之電腦程式產品的形式。該電腦可讀媒體可為電腦可讀訊號媒體或電腦可讀儲存媒體。電腦可讀媒體可為例如但不限於電子、磁性、光學、電磁、紅外線、或半導體系統、裝置或設備、或前述之任何適宜組合。
用於執行本技術之操作的電腦程式代碼可以一或多個程式化語言（包括物件導向程式化語言及習知程序程式化語言）之任何組合來編寫。代碼組件可具體化為程序、方法等，且可包含可在任一抽象階層上採取指令或指令序列之形式，自本端指令集之直接機器指令至高階編譯或解譯語言建構之子組件。
廣義而言，本技術之實施例提供經配置以當已經切斷或關閉電源時儲存/閂鎖資料之閂鎖電路。經配置以閂鎖資料之閂鎖電路系統包含包括相關電子材料(correlated electron material; CEM)之至少一個相關電子開關(Correlated Electron Switch; CES)元件。CES可用作非依電性儲存器以及可賦能電路中之連接性的電路元件兩者。如下文更詳細地解釋，CES元件包含可至少部分地基於材料（至少一部份）在導電狀態與絕緣狀態之間的轉變而在預定可偵測的記憶體狀態之間轉變的材料。可程式化CES元件使得其可以非依電性方式儲存配置，並且使用其阻抗狀態以賦能連接性。
術語「相關電子開關」在本文可與「CES」、「CES元件」、「CES裝置」、「相關電子隨機存取記憶體」、「CeRAM」及「CeRAM裝置」互換使用。
非依電性記憶體是一記憶體類別，在該類別中，在移除供應至器件的電力之後，記憶體單元或元件不丟失其狀態。在快閃記憶體器件中，犧牲保持隨機存取（擦除/寫入單一的位元）之能力來獲得速度及更高位元密度。因而，快閃記憶體仍是非依電性記憶體之一種選擇。然而，普遍認為，快閃記憶體技術可能不易定標至低於40奈米(nanometer; nm)；因此，正在積極地尋找能夠定標至更小尺寸之新非依電性記憶體器件。
CES為（全部地或部分地）由CEM形成之特定類型開關。一般而言，CES可展現由於電子相關性而非固態結構相變而產生之急劇導電或絕緣狀態轉變。（固態結構相變之實例包括在相變記憶體(phase change memory; PCM)器件中之晶態/非晶態變化，或電阻RAM器件中之絲狀物形成及導電，如上所述）。CES中之急劇導體/絕緣體轉變可回應於量子機械現象，與熔融/凝固或絲狀物形成相反。
CES在絕緣狀態與導電狀態之間的量子機械轉變可根據莫特轉變(Mott transition)來理解。在莫特轉變中，若發生莫特轉變條件，則材料可從絕緣狀態切換至導電狀態。當達到臨限載流子濃度而使得滿足莫特準則時，莫特轉變將發生，且狀態將從高電阻/阻抗（或電容）變化至低電阻/阻抗（電容）。
CES元件之「狀態」或「記憶體狀態」可取決於CES元件之阻抗狀態或導電狀態。在此情境中，「狀態」或「記憶體狀態」意謂著記憶體器件之可偵測狀態，該狀態僅舉例而言指示值、符號、參數及/或條件。在一個特定實施方式中，如下所述，可至少部分地基於在讀取操作中於記憶體器件端子上偵測到的訊號來偵測記憶體器件之記憶體狀態。在另一特定實施方式中，如下所述，記憶體器件可藉由在「寫入操作」中跨記憶體器件之端子施加一或更多個訊號，而置於特定記憶體狀態以表示或儲存特定值、符號或參數。
在特定實施方式中，CES元件可包括夾在導電端子之間之材料。藉由在端子之間施加特定電壓及電流，該材料可在前述導電狀態與絕緣狀態之間轉變。如下文之特定示例性實施方式中所論述，夾在導電端子之間的CES元件之材料可藉由跨具有電壓V重設 與電流I重設 之端子在電流密度J重設 下施加第一程式化訊號而置於絕緣狀態，或藉由跨具有電壓V設定 與電流I設定 之端子在電流密度J設定 下施加第二程式化訊號而置於導電狀態。
另外或替代地，CES元件可設置為交叉點記憶體陣列中之記憶體單元，藉此CES元件可包含形成於半導體上之金屬/CEM/金屬(M/CEM/M)堆疊。此類M/CEM/M堆疊可例如形成在二極體上。在示例性實施方式中，此二極體可選自由接面二極體及肖特基二極體組成之群組。在此情境中，應理解「金屬」意謂導體，亦即，特性類似金屬之任何材料，包括例如多晶矽或摻雜半導體。
第1圖圖示跨CES元件之端子（未圖示）之電流密度對電壓之曲線。至少部分地基於施加至CES元件之端子之電壓（例如在寫入操作中），CES可置於導電狀態或絕緣狀態。例如，電壓V設定 及電流密度J設定 之施加可使CES元件置於導電記憶體狀態，且電壓V重設 及電流密度J重設 之施加可使CES元件置於絕緣記憶體狀態。
CES置於絕緣狀態或導電狀態之後，可藉由施加電壓V讀取 （例如在讀取操作中）及偵測例如跨CES元件端子之電流或電流密度來偵測CES元件之特定狀態。
需要控制CES元件之電流及電壓兩者以便切換CES元件狀態。舉例而言，若CES元件處於導電狀態，並且對其施加使器件置於絕緣記憶體狀態所需之電壓V重設 ，則在電流密度亦處在所需值J重設 之前CES元件將不會切換至絕緣狀態。此意謂，當CES元件用於自記憶體中讀取/寫入時，可以防止意外重寫，因為即使施加足夠的電壓至CES元件上，記憶體狀態變化將僅在亦施加所需電流密度的情況下發生。
第1圖之CES元件可包括任何過渡金屬氧化物(transition metal oxide; TMO)，諸如鈣鈦礦、莫特絕緣體、電荷交換絕緣體，及安德森無序絕緣體。在特定實施方式中，CES元件可由僅舉例而言諸如氧化鎳、氧化鈷、氧化鐵、氧化釔及鈣鈦礦（如鉻摻雜鈦酸鍶、鈦酸鑭），及包括高錳酸鈣(praesydium calcium manganate)及高錳酸鑭(praesydium lanthanum manganite)之錳酸鹽族的切換材料形成。具體而言，包括具有殘缺的 d 及 f 軌道殼層之元素的氧化物可展現充足的電阻切換性質以供在CES裝置中使用。在一個實施例中，CES元件可在無電鑄之情況下製備。其他實施方式可在不背離本案所主張標的之情況下使用其他過渡金屬化合物。例如，{M(chxn)2 Br}Br2 ，其中M可包括Pt、Pd，或Ni，並且chxn包括1R,2R-環己二胺，並且可在不背離所請求之標的的情況下使用其他此類金屬錯合物。
當施加充足的偏壓（例如，超過能帶分裂電位）並滿足前述莫特條件（注入電洞=切換區域中之電子）時，CES元件可經由莫特轉變而快速從導電狀態切換至絕緣狀態。此可發生在第1圖中之曲線的點108處。在此點處，電子不再被屏蔽，而被定域。此相關性可導致強烈的電子間相互作用電位，該電位分裂能帶以形成絕緣體。在CES元件仍然處於絕緣狀態時，可藉由電洞傳輸而生成電流。當跨CES的端子施加充足偏壓時，則可越過金屬絕緣體金屬(metal-insulator-metal; MIM)器件之電位屏障而將電子注入MIM二極體。當已注入充足電子及跨端子施加充足電位以使CES元件置於設定狀態時，電子增多可屏蔽電子且移除電子定域，此舉可使能帶分裂電位崩潰而形成金屬。
CES元件中之電流可由外部施加的「順應」條件控制，該條件至少部分地基於在寫入操作期間限制以使CES元件置於導電狀態的外部電流而決定。此外部施加之順應電流亦可設定電流密度條件，以用於後續重設操作，以使CES置於絕緣狀態。
如第1圖之特定實施方式所示，於寫入操作期間在點116處施加使CES元件置於導電狀態之電流密度J順應 可決定在後續寫入操作中使CES元件置於絕緣狀態的順應性條件。例如，CES元件可隨後藉由在點108處在電壓V重設 下施加電流密度J重設 ≧J順應 而置於絕緣狀態，其中J順應 從外部施加。
因此順應性條件可設定CES元件中將由莫特轉變之電洞「捕獲」之電子數目。換言之，在寫入操作中經施加以使CES元件置於導電記憶體狀態之電流可決定將注入CES元件之電洞的數目，該等電洞用於隨後將CES元件轉變至絕緣記憶體狀態。
如上文指出，重設條件可回應於點108處之莫特轉變而出現。如上文指出，此類莫特轉變可在CES元件中之一條件下發生，在該條件下，電子濃度n 等於電洞濃度p 。
第1圖中圖示曲線之區域104中之電流或電流密度可回應於自跨CES元件之端子施加的電壓訊號注入電洞而存在。在此，當跨CES元件之端子施加臨界電壓時，電洞注入可滿足莫特轉變準則，以在電流IMI 下達成導電狀態至絕緣狀態的轉變。
用於在讀取操作中偵測CES元件之記憶體狀態的「讀取窗口」102可闡述為當CES元件處於絕緣狀態時第1圖之曲線中之部分106，與當CES元件在讀取電壓V讀取 下處於導電狀態時第1圖之曲線中之部分104之間的差。
類似地，在寫入操作中用於使CES元件置於絕緣或導電記憶體狀態之「寫入窗口」110可闡述為V重設 （在J重設 下）與V設定 （在J設定 下）之間的差。確定|V設定 |＞|V重設 |賦能導電與絕緣狀態之間的切換。V重設 可近似處於因相關性產生之能帶分裂電位下，及V設定 可近似為能帶分裂電位之兩倍。在特定實施方式中，可至少部分地藉由CES元件之材料與摻雜而決定寫入窗口110之尺寸。從高電阻（或高電容）到低電阻（或低電容）之轉變可由器件之單一阻抗表示。
第2圖繪示示例性可變阻抗器件（諸如CES器件）之等效電路之示意圖，如可變阻抗器件124。如本案所提及，可變阻抗器件124可包含可變電阻與可變電容兩者之特徵。例如，在一實施例中，用於可變阻抗器件之等效電路可包含可變電阻器，諸如與可變電容器並聯之可變電阻器126，諸如可變電容器128。儘管可變電阻器126及可變電容器128在第2圖中繪示為分立組件，但可變阻抗器件124可同樣包含大體上同質的CEM元件，其中CEM元件包含可變電容與可變電阻之特徵。下文表1繪示示例性可變阻抗器件之示例性真值表，該裝置為諸如可變阻抗器件124。 表1
第3圖根據本技術之實施例圖示示例性裝置202之示意圖200。在實施例中，裝置202可為具有包括閂鎖電路之一或多個邏輯電路的積體電路。裝置202可為，例如微處理器、微控制器、通信模組、記憶體器件、或包括一或多個閂鎖電路之任何裝置。裝置202可提供在電子設備中或作為電子設備之一部分，該電子設備諸如個人電腦、膝上型電腦、桌上型電腦、平板電腦、行動電話、智慧型電話、顯示器或顯示設備、電視、計算器、個人數位助理(personal digital assistant; PDA)等。
在實施例中，裝置202可包含閂鎖電路204。裝置202可進一步包含資料輸入212及資料輸出214。資料輸入212可經配置以接收將閂鎖在（儲存於）閂鎖電路204上（中）之資料訊號216。資料輸出210可經配置以輸出輸出訊號216。輸出訊號216表示閂鎖在（儲存在）閂鎖電路204中之資料。
閂鎖電路204可包括第一相關電子開關(Correlated Electron Switch; CES)元件206、第二CES元件208及控制電路210。如第3圖中描繪，控制電路210可經耦接至第一CES元件206及第二CES元件208。另外，控制電路210可包括用於接收至少一個控制訊號（未圖示）之至少一個控制輸入（未圖示）。在實施例中，該控制訊號可包括讀賦能訊號、寫賦能訊號、讀/寫賦能訊號等之一或多個。在一個實施方式中，控制電路210可經配置以執行寫入操作，以藉由取決於至少一個控制訊號程式化第一CES元件206及第二CES元件208之阻抗狀態，將由資料訊號216提供之資料閂鎖進閂鎖電路204中。例如，當斷定寫賦能訊號時控制電路210可將資料閂鎖進閂鎖電路204中。另外，控制電路210可經配置以執行讀取操作以自閂鎖電路204中讀取資料。例如，控制電路210經配置以基於第一CES元件206及第二CES元件208兩者之阻抗狀態提供輸出訊號216。
第4圖根據本技術之實施例圖示示例性閂鎖電路300。閂鎖電路300包括第一CES元件RA 及第二CES元件RB 。閂鎖電路300可進一步包括連接至第一CES元件RA 之第一電晶體M1 及第二電晶體M2 。閂鎖電路300亦可包括連接至第二CES元件RB 之第三電晶體M3 及第四電晶體M4 。閂鎖電路300可進一步包括連接在電晶體M2 與電晶體M3 之間之第五電晶體M5 。在實施例中，可設計電晶體M5 使得電晶體M5 當接通時提供電壓降。電晶體M1 至電晶體M5 可形成控制電路，諸如控制電路210。在實施例中，電晶體M1 及電晶體M4 可為PMOS電晶體且電晶體M2 、電晶體M3 、及電晶體M5 可為NMOS電晶體。應理解，這裡圖示及描述之電晶體之類型僅為示例性，且當使用不同類型電晶體來實施而不偏離本技術之範疇時可對閂鎖電路300進行適宜修改。
在一個實施方式中，電晶體M1 及電晶體M2 之閘極輸入可連接至資料訊號之互補訊號（由D’表示）並連接至第一控制訊號（由W’表示）。（該「資料訊號」亦可稱為並且在本文中稱為「位元線訊號」或「位元線」。資料訊號之「互補訊號」亦可稱為並且在本文中稱為「位元線條訊號」或「位元線條」）。在實施例中第一控制訊號為寫賦能資料訊號之互補訊號。資料訊號之互補訊號可藉由使用反相器（未圖示）反轉資料訊號（例如，資料訊號216）來獲得。類似地，寫賦能資料訊號之互補訊號可藉由使用反相器（未圖示）反轉寫賦能資料訊號來獲得。在連接至電晶體M1 及電晶體M2 之閘極輸入之前，使用位元OR操作來將訊號D'及W'組合。類似地，電晶體M3 及電晶體M4 之閘極輸入可連接至資料訊號（由D表示）並連接至第一控制訊號（由W’表示），其中訊號D及訊號W’使用位元OR操作組合。又，電晶體M5 之閘極輸入可連接至寫賦能資料訊號（由W表示）。
閂鎖電路300可進一步包括第一反相器302及驅動器304。第一反相器302可連接至第一CES元件RA 。第一反相器302之輸入可連接至讀賦能資料訊號之互補訊號（由R’表示）。讀賦能資料訊號之互補訊號可藉由使用反相器（未圖示）反轉讀賦能資料訊號（由R表示）來獲得。在當前實例中，使用獨立寫賦能資料訊號及讀賦能資料訊號。在實施例中，單個控制訊號可用於分別地賦能讀取操作及寫入操作。例如，可藉由將該控制訊號拉高來賦能讀取操作，且可藉由將控制訊號拉低（由R/W’表示）來賦能寫入操作。或者，可藉由將控制訊號拉高來賦能寫入操作，且可藉由將控制訊號拉低（由R’/W表示）來賦能讀取操作。可以對閂鎖電路300進行適宜修改以允許使用該控制訊號之操作。將驅動器304連接至第二CES元件RB 。驅動器304用以維持在單元邊界處之適宜邏輯位準。如所描繪，第二CES元件RB 亦連接接地。閂鎖電路300亦可包括由VDD 表示之電源。在實施例中，VDD 可等於約1.2V，但此僅為說明性而為非限制性實例。另外，可在連接至第一CES元件RA 或第二CES元件RB 之資料端子306處輸出資料。在當前實例中，資料輸出306經由驅動器304在節點Y處連接至第二CES元件RB 。在另一實施例中，資料輸出306可連接至第一CES元件RA 。在此情況下，驅動器304可連接至節點X。另外，在實施例中，第二CES元件RB 可連接至第一反相器302而非接地，且第一CES元件RA 可接地而非連接至第一反相器302。
現結合第5圖及第6圖詳細地描述閂鎖電路300之操作。第5圖根據本揭示案之實施例圖示閂鎖電路300之寫入操作。第5圖描繪兩個不同模式402及模式404，用於分別將資料訊號閂鎖在邏輯一及邏輯零。在當前實例中，藉由將寫賦能資料訊號(W)拉高來賦能寫入操作。因此，將寫賦能資料訊號(W’)之互補訊號拉低。又，藉由將讀賦能資料訊號(R)拉低來使讀取停止。
在模式402中，將W拉高且亦將D拉高。因此，將W’及D’兩者拉低。因此，訊號(D’+W’)變低且訊號(D+W’)變高。結果，電晶體M1 接通且電晶體M2 關閉。在此實例中，當接通電晶體M1 時，經由電晶體M1 在第一CES元件RA 上提供電源電壓VDD 。在一實施方式中，該電壓可等於第一CES元件RA 之設定電壓。另外，可設計電晶體M1 以便提供將第一CES元件RA 程式化至設定狀態所需之電流訊號（或電流密度）。因而，在該配置中，致使第一CES元件RA 處於設定狀態，即低阻抗狀態。在一個實例中，低阻抗狀態可為低電阻狀態、低電容狀態或其組合。
另外，由於訊號(D+W’)為高，電晶體M3 接通且電晶體M4 關閉。另外，因為W為高，電晶體M5 接通。因此，第二CES元件RB 經由電晶體M5 及電晶體M3 連接至電源。如上所述，可選擇電晶體M5 使得其當接通時提供電壓降。在實施例中，電壓降可為約0.6V，但此僅為說明性而為非限制性示例性值。由於該電壓降，RB 上之電壓等於約0.6V。在實施例中，該電壓可等於或大於第二CES元件RB 之重設電壓。另外，可設計電晶體M3 以便提供將第二CES元件RB 程式化至重設狀態所需之電流訊號（或電流密度）。因此，致使第二CES元件RB 處於重設狀態，即高阻抗狀態。在一個實例中，高阻抗狀態可為高電阻狀態、高電容狀態或其組合。因而，藉由將第一CES元件RA 程式化至低阻抗狀態且將第二CES元件RB 程式化至高阻抗狀態中，將資料訊號D=1儲存在閂鎖電路300中。
在模式404中，資料訊號處在邏輯0，即D=0。因此，訊號(D’+W’)為高且訊號(D+W’)為低。因此，電晶體M2 及電晶體M4 接通且電晶體M1 及電晶體M3 關閉。在該配置中，第二CES元件RB 上之電壓大體上等於VDD 。在實施例中，該電壓可等於第二CES元件RB 之設定電壓。另外，可設計/選擇電晶體M4 以便提供將第二CES元件RB 程式化至設定狀態所需之電流訊號（或電流密度）。因此，致使第二CES元件RB 處於設定狀態，即低高阻抗狀態。另外，在第一CES元件RA 上之電壓等於VDD 減去電晶體M5 處之電壓降。在當前實例中，在第一CES元件RA 上之電壓為約0.6V，但此僅僅為說明性而非限制性示例性值。在實施例中，在第一CES元件RA 上之電壓可等於或大於第一CES元件RA 之重設電壓。另外，可設計電晶體M2 以便提供用以切換重設狀態之第一CES元件RA 所必需之電流訊號（或電流密度）。因此，致使第一CES元件RA 處於重設狀態，即高阻抗狀態。因而，藉由將第一CES元件RA 程式化至高阻抗狀態且將第二CES元件RB 程式化至低阻抗狀態中，將資料訊號D=0儲存在閂鎖電路300中。
第6圖根據本技術之實施例描繪閂鎖電路系統300之讀取操作。在一個實施方式中，在讀取操作期間，將讀賦能訊號(R)拉高且讀賦能條訊號(R’)變低。另外，將寫賦能訊號(W)拉低且寫賦能條訊號(W’)變高。因此，電晶體M1 、電晶體M4 及電晶體M5 關閉且電晶體M2 及電晶體M3 接通。結果，經由電晶體M2 及電晶體M3 將第一CES元件RA 及第二CES元件RB 串聯連接。因為與第一CES元件RA 及第二CES元件RB 之阻抗相比電晶體M2 及電晶體M3 之阻抗可忽略，所以第一CES元件RA 及第二CES元件RB 形成阻抗分配器。在讀取操作期間，電路中之電流流過第一反相器302、第一CES元件RA 、電晶體M2 及電晶體M3 及第二CES元件RB 之輸入。可在連接至節點Y之驅動器304之資料輸出306處讀取已閂鎖之資料。
考慮閂鎖至閂鎖電路300中之資料具有邏輯1之值之實例。如上所述，當將閂鎖之資料具有邏輯1之值時，將第一CES元件RA 程式化至低阻抗狀態中（例如，處於低電阻狀態），且將第二CES元件RB 程式化至高阻抗狀態（例如，高電阻狀態）。假定第一CES元件RA 之電阻當處於低電阻狀態時為LR，且第二CES元件RB 之電阻當處於高電阻狀態時為HR，在第二CES元件RB 上之電壓降，即在節點Y處之電壓可由以下等式給定：
LR及HR之值可取決於第一CES元件RA 及第二CES元件RB 之設計。在實施例中，設置LR及HR之值使得在節點Y處之電壓可為約VDD 之0.9倍，即1.08伏特，但此僅僅為說明性而非限制性示例性數值。在節點Y處之電壓之值可由指示已閂鎖進閂鎖電路300中之在邏輯1處之資料的高輸出表示。因此，在資料輸出306處之輸出訊號處於邏輯一。
類似地，如結合第5圖所描述，當閂鎖進閂鎖電路300之資料具有邏輯0之值時，將第一CES元件RA 程式化至高阻抗狀態中（例如，處於高電阻狀態），且將第二CES元件RB 程式化至低阻抗狀態（例如，低電阻狀態）。在第二CES元件RB 上之電壓降，即在節點Y處之電壓可隨後由以下等式給定：
在實施例中，可設計LR及HR之值使得在節點Y處之電壓可為約VDD 之0.1倍，即0.12伏特，但此僅僅為說明性而非限制性示例性值。在節點Y處之電壓之值可表示低輸出，指示邏輯0值已閂鎖進閂鎖電路300中。因此，在資料輸出306處之輸出訊號處於邏輯零。
在實施例中，第一CES元件RA 及第二CES元件RB 之串聯連接（其中第一CES元件或第二CES元件處於展現電阻HR之高電阻狀態），在讀取操作期間限制流過第一CES元件RA 及第二CES元件RB 之电流，使得電流不超過閾值。閾值可為CES元件自一個阻抗狀態换至另一阻抗狀態之順應電流。在實施例中，LR可設置為約100K Ohm且HR可設置為約10M Ohm，但此些僅僅為說明性而非限制性示例性值。因而，穿過CES元件RA 及CES元件RB 之電流限制為約100nA，而順應電流可為約10uA。因為在讀取操作期間電流經限制為低於順應電流，可防止CES元件RA 及CES元件RB 之狀態之意外改變。
第7圖根據本技術之實施例圖示用於閂鎖資料之示例性方法600。該方法從接收將閂鎖之資料開始(S602)。在實例中，接收之資料可為二進位邏輯資料。視需要，亦可接收控制訊號(S604)，其可用以執行寫入操作，即用以將接收之資料閂鎖進閂鎖電路中，或用以執行讀取操作，即用以從閂鎖電路中讀取閂鎖之資料。在實施例中，該控制訊號可包括讀賦能訊號、寫賦能訊號、讀/寫賦能訊號等之一或多者。
取決於每個CES元件是否需要高阻抗狀態是低阻抗狀態，程式化第一CES元件之阻抗狀態（步驟S606）及程式化第二CES元件之阻抗狀態（步驟S608）。程式化CES元件之順序為非限制性的。阻抗狀態之程式化可視需要取決於控制訊號。在步驟S610，將接收之資料閂鎖進閂鎖電路（諸如閂鎖電路204或閂鎖電路300）中。閂鎖電路可包括第一CES元件及第二CES元件。在實施例中，藉由基於接收之資料程式化第一CES元件及第二CES元件的阻抗狀態來閂鎖资料。在一個實例中，阻抗狀態可包含電阻狀態、電容狀態或其組合。在實施例中，阻抗狀態可包含低阻抗狀態及高阻抗狀態。在一個實施方式中，當資料處於邏輯0時，可將第一CES元件程式化至高阻抗狀態且可將第二CES元件程式化至低阻抗狀態。另外，當資料處於邏輯1時，可將第一CES元件程式化至低阻抗狀態且可將第二CES元件程式化至高阻抗狀態。
一旦將資料閂鎖進閂鎖電路系統中，可藉由將第一CES元件及第二CES元件串聯耦接以形成阻抗分配器且根據第一CES元件及第二CES元件之阻抗狀態提供輸出訊號（指示閂鎖資料）來讀取資料。可在連接至第一CES元件及第二CES元件之一者之資料輸出處提供輸出訊號。
如本文所描述，本技術提供基於CES之閂鎖，其中資料以兩個CES元件之阻抗狀態之形式閂鎖。該等CES元件為非依電性元件。換言之，一旦經程式化，CES元件即使關閉電源亦保持其阻抗狀態。由於CES元件之非依電性特性，閂鎖亦能夠用以即使關閉閂鎖之電源亦保持所閂鎖資料。因此，在實施例中，基於CES之閂鎖可不需要額外保持閂鎖，進而省免宝贵晶片空間。另外，由於對於額外保持閂鎖不需要額外電源，或反之，功耗可降低。
本技術之實施例亦提供携带代碼之非暫時性資料載體，當在處理器上實施代碼時，將致使處理器執行本文所述之方法。處理器可設置在控制電路210內或耦接至控制電路210，控制電路210用以將CES元件206及CES元件208程式化至特定阻抗狀態中。
技術進一步提供處理器控制代碼以例如在通用電腦系統上或數位訊號處理器(digital signal processor; DSP)上實施上述方法。該等技術亦提供携带處理器控制代碼之載體以，當運行時實施上述方法之任一者，尤其在諸如磁碟、微處理器、CD-ROM或DVD-ROM之非暫時性資料載體上，諸如唯讀記憶體（韌體）之程式化記憶體，或在諸如光學或電訊號載體之資料載體上。代碼可設置在諸如磁碟、微處理器、CD-ROM或DVD-ROM之載體，諸如非依電性記憶體（例如，快閃記憶體）或唯讀記憶體（韌體）之程式化記憶體上。用以實施本技術之實施例之代碼（及/或資料）可包括在諸如C語言、或組合程式碼、用以設置或控制特殊應用積體電路(Application Specific Integrated Circuit; ASIC)或現場可程式閘陣列(Field Programmable Gate Array; FPGA)之代碼、或用於諸如VerilogTM 或超高速積體電路硬體描述語言(Very high speed integrated circuit Hardware Description Language; VHDL)之代碼之習知程式化語言（解釋或編譯）中之來源、物件或可執行碼。如熟習此技術者將理解，該代碼及/或資料可在彼此通訊之複數個耦接元件之間分佈。本技術可包含包括微處理器、工作記憶體及耦接至系統之元件之一或多個之程式記憶體的控制器。
用於執行上述技術之操作的電腦程式代碼可以一或更多個程式化語言（包括面向物件程式化語言及習知過程程式化語言）之任何組合來編寫。代碼部件可體現為程序、方法等，且可包括子部件，其可在抽象位準之任一者處採取指令或指令序列的形式，自本端指令集之直接機器指令至高階編譯或解釋語言建構。
熟習此技術者亦將清楚，根據本技術之較佳實施例，邏輯方法之全部或部分可在包含邏輯元件之邏輯裝置中適當地體現以執行上述方法之步驟，並且該邏輯元件可包含諸如在例如可程式化邏輯陣列或特殊應用積體電路中之邏輯閘之組件。該邏輯排列可進一步體現在，使用例如虛擬硬體描述語言賦能元件以在該陣列或電路中暫時或永久建立邏輯結構，虛擬硬體描述語言可使用固定或可傳輸載體媒體來儲存及傳輸。
在實施例中，本技術可以其上具有功能性資料之資料載體的形式體現，該功能性資料包含功能性電腦資料結構，當被加載進電腦系統或網路中及對電腦系統或網路操作時進而賦能電腦系統以執行上述方法之所有步驟。
此外，本揭示案能夠僅使用單個電源程式化兩個CES元件。因此，不需要多個電源電壓即可程式化CES元件置於不同阻抗狀態中。另外，借助於反相器及驅動器，所提議閂鎖電路能夠保持在單元邊界處之接近之邏輯位準，從而省免原本可需要之連接電路。又，對閂鎖電路中之電晶體進行精確調諧以匹配電壓降並非必需。
儘管已參考所附圖式詳細地描述本發明之說明性實施例，但應理解，本揭示案並不限於彼等精確實施例且熟習此項技術者可在不背離如隨附申請專利範圍所定義之本揭示案之範疇及精神之情況下在其中實施各種改變及修改。
102‧‧‧讀取窗口
104‧‧‧部分
106‧‧‧部分
108‧‧‧點
110‧‧‧寫入窗口
116‧‧‧點
124‧‧‧可變阻抗器件
126‧‧‧可變電阻器
128‧‧‧可變電容器
200‧‧‧示意圖
202‧‧‧裝置
204‧‧‧閂鎖電路
206‧‧‧第一CES元件
208‧‧‧第二CES元件
210‧‧‧控制電路
212‧‧‧資料輸入
214‧‧‧資料輸出
216‧‧‧輸出訊號
300‧‧‧閂鎖電路
302‧‧‧第一反相器
304‧‧‧驅動器
306‧‧‧端子
404‧‧‧模式
600‧‧‧方法
S602‧‧‧步驟
S604‧‧‧步驟
S606‧‧‧步驟
S608‧‧‧步驟
S610‧‧‧步驟
例如，在附圖中示意地圖示了該技術，其中：
第1圖圖示用於相關電子開關(Correlated Electron Switch; CES)元件之電流密度對電壓之曲線；
第2圖為CES裝置之等效電路的示意圖；
第3圖根據本揭示案之實施例圖示包含基於CES之閂鎖的示例性裝置；
第4圖根據本揭示案之實施例圖示用於基於CES之閂鎖的示例性電路；
第5圖根據本揭示案之實施例圖示當閂鎖資料時基於CES之閂鎖的操作；
第6圖根據本揭示案之實施例圖示當讀取資料時基於CES之閂鎖的操作；以及
第7圖根據本揭示案之實施例圖示用於閂鎖資料之示例性方法。
無
無
200‧‧‧示意圖
202‧‧‧裝置
204‧‧‧閂鎖電路
206‧‧‧第一CES元件
208‧‧‧第二CES元件
210‧‧‧控制電路
212‧‧‧資料輸入
214‧‧‧資料輸出
216‧‧‧輸出訊號

Claims (20)

  1. 一種裝置，包含： 用以接收一資料訊號之一資料輸入；以及 閂鎖電路系統，經配置以閂鎖該資料，該閂鎖電路系統包含： 一第一相關電子開關(CES)元件； 一第二CES元件；以及 一控制電路，耦接至該第一CES元件及該第二CES元件，該控制電路經配置以基於該資料訊號程式化該第一CES元件及該第二CES元件之阻抗狀態。
  2. 如請求項1所述之裝置，其中該控制電路當該資料訊號處在邏輯一時將該第一CES元件程式化至一第一阻抗狀態中且將該第二CES元件程式化至一第二阻抗狀態中。
  3. 如請求項2所述之裝置，其中該控制電路當該資料訊號處在邏輯零時將該第一CES元件程式化至該第二阻抗狀態中且將該第二CES元件程式化至該第一阻抗狀態中。
  4. 如請求項2所述之裝置，其中該控制電路包含： 連接在該第一CES元件與一電源之間之一第一電晶體，其中該第一電晶體之一閘極輸入連接至一第一控制訊號連接及至該資料訊號之一互補訊號； 連接至該第一CES元件之一第二電晶體，其中該第二電晶體之一閘極輸入連接至該第一控制訊號並連接至該資料訊號之該互補訊號； 連接至該第二CES元件之一第三電晶體，其中該第三電晶體之一閘極輸入連接至該資料訊號並連接至該第一控制訊號； 連接在該第二CES元件與該電源之間之一第四電晶體及一第二資料訊號，其中該第三電晶體之一閘極輸入連接至該資料訊號及該第一控制訊號；以及 連接至該第二電晶體、該第三電晶體及該電源之一第五電晶體，其中該第一電晶體之一閘極輸入連接至一第二控制訊號，其中該第五電晶體經配置以當接通時提供一電壓降。
  5. 如請求項4所述之裝置，其中該第二控制訊號為一寫賦能訊號且該第一控制訊號為該寫賦能訊號之一互補訊號。
  6. 如請求項4所述之裝置，其中當施加該第一控制訊號時，當該資料訊號處在邏輯一時接通該第一電晶體且關閉該第二電晶體，使得該第一電晶體提供一第一程式化訊號至該第一CES元件以將該第一CES元件程式化至該第一阻抗狀態。
  7. 如請求項4所述之裝置，其中當施加該第一控制訊號時，當該資料訊號處在邏輯零時關閉該第一電晶體且接通該第二電晶體，使得該第二電晶體提供一第二程式化訊號至該第一CES元件以將該第一CES元件程式化至該第二阻抗狀態。
  8. 如請求項4所述之裝置，其中當施加該第一控制訊號時，當該資料訊號處在邏輯一時接通該第三電晶體且關閉該第四電晶體，使得該第三電晶體提供一第三程式化訊號至該第二CES元件以將該第二CES元件程式化至該第二阻抗狀態。
  9. 如請求項4所述之裝置，其中當施加該第一控制訊號時，當該資料訊號處在邏輯零時關閉該第三電晶體且接通該第四電晶體，使得該第四電晶體提供一第四程式化訊號至該第二CES元件以將該第二CES元件程式化至該第一阻抗狀態。
  10. 如請求項4所述之裝置，其中該第一電晶體及該第四電晶體為PMOS電晶體，且其中該第二電晶體、該第三電晶體及該第五電晶體為NMOS電晶體。
  11. 如請求項2所述之裝置，其中該第一阻抗狀態為一低阻抗狀態且該第二阻抗狀態為一高阻抗狀態。
  12. 如請求項1所述之裝置，其中該控制電路進一步經配置以當施加一讀出訊號時將該第一CES元件及該第二CES元件串聯耦接，使得該第一CES元件及該第二CES元件形成一阻抗分配器。
  13. 如請求項1所述之裝置，進一步包含連接至該第一CES元件且該第二CES元件之一者，且經配置以取決於該連接之CES元件之該阻抗狀態提供一輸出訊號的一資料輸出。
  14. 一種方法，包含以下步驟： 接收將閂鎖在一閂鎖電路中之一資料訊號，該閂鎖電路包含一第一相關電子開關(CES)元件及一第二CES元件； 程式化該第一相關電子開關(CES)元件之一阻抗狀態； 程式化該第二CES元件之一阻抗狀態；以及 將該接收之資料訊號閂鎖在該閂鎖電路中。
  15. 如請求項14所述之方法，進一步包含以下步驟： 接收一控制訊號；以及 基於該接收之控制訊號程式化該第一CES元件且該第二CES元件之該阻抗狀態。
  16. 如請求項14所述之方法，其中程式化該第一CES元件及該第二CES元件之該阻抗狀態包含以下步驟：當該資料訊號對應於邏輯一時，將該第一CES元件程式化至一第一阻抗狀態且將該第二CES元件程式化至一第二阻抗狀態。
  17. 如請求項16所述之方法，其中程式化該第一CES元件及該第二CES元件之該阻抗狀態包含以下步驟：當該資料處在邏輯零時將該第一CES元件程式化至該第二阻抗狀態且將該第二CES元件程式化至該第一阻抗狀態。
  18. 如請求項16所述之方法，其中該第一阻抗狀態為一低阻抗狀態且該第二阻抗狀態為一高阻抗狀態。
  19. 如請求項14所述之方法，進一步包含以下步驟： 在一讀取操作期間將該第一CES元件及該第二CES元件串聯耦接使得該第一CES元件及該第二CES元件形成一阻抗分配器。
  20. 如請求項14所述之方法，進一步包含以下步驟： 取決於該第一CES元件及該第二CES元件之一者之該阻抗狀態提供一輸出訊號。
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