CN108475527B - 锁存设备和方法 - Google Patents
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Abstract
根据本公开的一个实施例，提供了一种装置。该装置包括用于接收数据信号的数据输入。该装置还包括锁存电路。锁存电路包括第一相关电子开关(CES)元件和第二CES元件。锁存电路还包括耦合到第一CES元件和第二CES元件的控制电路。控制电路被配置为基于数据信号来编程第一CES元件和第二CES元件的阻抗状态。
Description
技术领域
本公开涉及数据存储电路，并且更具体地涉及包括相关电子开关(CES)元件的锁存(latching)电路。
背景技术
触发器或锁存器是具有两个稳定状态并可用于存储状态信息的电路。这种电路通常用作数据存储元件。只要锁存电路通电，则单个锁存器存储一位数据。此外，只要使能信号被声明，则锁存电路的输出基于输入而变化。典型的锁存电路是易失性的，即，当锁存电路的电源断开时，存储在锁存电路中的数据会丢失。使得锁存电路能够保持数据的传统技术，包括将锁存电路用其自己的独立电源耦合到保持锁存器。在这种技术中，当锁存电路的电源切断时，存储在锁存电路中的数据被复制到保持锁存器。然而，这种方法需要冗余电路，这需要被另外保留的集成电路中额外的空间。此外，需要额外的电源，从而增加了锁存电路的整体功耗。
发明内容
根据本技术的第一方面，提供了一种装置。该装置包括用于接收数据信号的数据输入。该装置还包括锁存电路。锁存电路包括第一相关电子随机存取存储器(CES)元件和第二CES元件。锁存电路还包括耦合到第一CES元件和第二CES元件的控制电路。控制电路被配置为基于数据信号来编程第一CES元件和第二CES元件的阻抗状态。
在实施例中，当数据信号处于逻辑1时，控制电路将第一CES元件编程为第一阻抗状态并且将第二CES元件编程为第二阻抗状态。
在实施例中，当数据信号处于逻辑0时，控制电路将第一CES元件编程为第二阻抗状态并且将第二CES元件编程为第一阻抗状态。
控制电路可以包括：连接在第一CES元件和电源之间的第一晶体管，其中第一晶体管的栅极输入连接到第一控制信号并且连接到数据信号的补码；连接到第一CES元件的第二晶体管，其中第二晶体管的栅极输入连接到第一控制信号并且连接到数据信号的补码；连接到第二CES元件的第三晶体管，其中第三晶体管的栅极输入连接到数据信号和第一控制信号；连接在第二CES元件和电源之间的第四晶体管和第二数据信号，其中第三晶体管的栅极输入连接到数据信号和第一控制信号；以及连接到第二晶体管、第三晶体管和电源的第五晶体管，其中第一晶体管的栅极输入连接到第二控制信号，其中第五晶体管被配置为当连通时提供电压降。
第二控制信号可以是写入使能信号，并且第一控制信号可以是写入使能信号的补码。
在实施例中，当第一控制信号被声明(施加)时，当数据信号处于逻辑1时，第一晶体管接通并且第二晶体管断开，使得第一晶体管向第一CES元件提供第一编程信号，以将第一CES元件编程为第一阻抗状态。
在实施例中，当第一控制信号被施加时，当数据信号处于逻辑0时，第一晶体管断开并且第二晶体管接通，使得第二晶体管向第一CES元件提供第二编程信号，以将第一CES元件编程为第二阻抗状态。
在实施例中，当第一控制信号被施加时，当数据信号处于逻辑1时，第三晶体管接通并且第四晶体管断开，使得第三晶体管向第二CES元件提供第三编程信号以将第二CES元件编程为第二阻抗状态。
在实施例中，当第一控制信号被施加时，当数据信号处于逻辑0时，第三晶体管断开并且第四晶体管接通，使得第四晶体管向第二CES元件提供第四编程信号，以将第二CES元件编程为第一阻抗状态。
晶体管可以是PMOS晶体管或NMOS晶体管。在特定实施例中，第一晶体管和第四晶体管可以是PMOS晶体管，并且第二晶体管、第三晶体管和第五晶体管可以是NMOS晶体管。
第一阻抗状态可以是低阻抗状态并且第二阻抗状态可以是高阻抗状态。
控制电路还可以被配置为当施加读取信号时，将第一CES元件和第二CES元件串联耦合，使得第一CES元件和第二CES元件形成阻抗分配器。
该装置可以包括连接到第一CES元件和第二CES元件中的一个的数据输出，并且被配置为根据所连接的CES元件的阻抗状态来提供输出信号。
根据本技术的第二方面，提供了一种方法，包括：接收要被锁存在锁存电路中的数据信号，锁存电路包括第一相关电子开关(CES)元件和第二CES元件；编程第一相关电子开关(CES)元件的阻抗状态；编程第二CES元件的阻抗状态；并且将接收到的数据信号锁存在锁存电路中。
该方法还可以包括：接收控制信号；以及基于所接收的控制信号来编程第一CES元件和第二CES元件的阻抗状态。
编程第一CES元件和第二CES元件的阻抗状态可以包括：当数据信号对应于逻辑1时，将第一CES元件编程为第一阻抗状态，并将第二CES元件编程为第二阻抗状态。
编程第一CES元件和第二CES元件的阻抗状态可以包括：当数据为逻辑0时，将第一CES元件编程为第二阻抗状态，并将第二CES元件编程为第一阻抗状态。
如上所述，第一阻抗状态可以是低阻抗状态并且第二阻抗状态可以是高阻抗状态。
该方法还可以包括在读取操作期间将第一CES元件和第二CES元件串联耦合，使得第一CES元件和第二CES元件形成阻抗分配器。
该方法可以包括根据第一CES元件和第二CES元件中的一个的阻抗状态来提供输出信号。
在本技术的相关方面中，提供了一种承载代码的非暂态数据载体，该代码在处理器上实现时使得处理器执行本文所述的方法。
如本领域技术人员将理解的，本技术可以体现为系统、方法或计算机程序产品。因此，本技术可以采取完全硬件实施例、完全软件实施例或将软件和硬件方面相组合的实施例的形式。
此外，本技术可以采用体现在计算机可读介质中的计算机程序产品的形式，该计算机可读介质具有体现在其上的计算机可读程序代码。计算机可读介质可以是计算机可读信号介质或计算机可读存储介质。计算机可读介质可以是例如但不限于电子的、磁的、光学的、电磁的、红外的或半导体系统、装置或设备、或前述的任何合适的组合。
用于执行本技术的操作的计算机程序代码可以以一种或多种程序设计语言的任意组合来编写，包括面向对象的程序设计语言和传统的程序性程序设计语言。代码组件可以体现为过程、方法等，并且可以包括可以采取在从本机指令集的直接机器指令到高级编译或解释语言结构的任何抽象级别的指令或指令序列的形式的子组件。
附图说明
通过示例的方式，在附图说明中图示了这些技术，其中：
图1示出了相关电子开关(CES)元件的电流密度对电压的曲线图；
图2是到CES设备的等效电路的示意图；
图3示出了根据本公开的实施例的包括基于CES的锁存器的示例性装置；
图4示出了根据本公开的实施例的用于基于CES的锁存器的示例电路；
图5示出了根据本公开的实施例的当数据被锁存时基于CES的锁存器的操作；
图6示出了根据本公开的实施例的当数据被读取时基于CES的锁存器的操作；以及
图7示出根据本公开的实施例的用于锁存数据的示例性方法。
具体实施方式
广义地说，本技术的实施例提供了一种被配置为当电源已经断开或关闭时存储/锁存数据的锁存电路。被配置为锁存数据的锁存电路包括至少一个相关电子开关(CES)元件，其包括相关电子材料(CEM)。CES可以用作非易失性存储装置和可以实现电路连接性的电路元件二者。如下面更详细解释的，CES元件包括可以至少部分地基于材料(材料的至少一部分)在导电状态和绝缘状态之间的转变而在预定可检测存储状态之间转变的材料。CES元件是可编程的，使得它可以以非易失性方式存储配置，并使用其阻抗状态来实现连接性。
术语“相关电子开关”在本文中可以与“CES”、“CES元件”、“CES设备”、“相关电子随机存取存储器”、“CeRAM”和“CeRAM设备”互换使用。
非易失性存储器是这样一类存储器：其中存储器单元或元件在供应给设备的电力被移除后不会失去其状态。在闪存设备中，为了速度和更高的位密度而牺牲了保持随机存取(擦除/写入单个位)的能力。闪存仍然是一种非易失性存储器。尽管如此，人们普遍认识闪存技术在40纳米(nm)以下可能不易于扩展；因此，正在积极寻求能够缩放到更小尺寸的新型非易失性存储器设备。
CES是一种(全部或部分地)由CEM组成的特殊类型的开关。通常，CES可能表现出由电子相关而不是固态结构相变引起的突变导电或绝缘状态转变。(如上所述，固态结构相变的实例包括相变存储器(PCM)设备中的晶体/非晶体、或电阻性RAM设备中的细丝形成和导电)。CES中的突变导电/绝缘体转变可以响应量子力学现象，而不是熔融/固化或细丝形成。
CES在绝缘状态和导电状态之间的量子力学转变可以根据莫特(Mott)转变来理解。在莫特转变中，如果莫特转变条件发生，则材料可以从绝缘状态切换到导电状态。当达到临界载流子浓度以满足Mott标准时，Mott转变将发生并且状态将从高电阻/阻抗(或电容)变为低电阻/阻抗(或电容)。
CES元件的“状态”或“存储状态”可以取决于CES元件的阻抗状态或导电状态。在此上下文中，“状态”或“存储状态”是指存储器设备的可检测状态，该可检测状态指示值、符号、参数或条件，仅提供一些示例。在一个特定的实施方式中，如下所述，存储器设备的存储状态可以至少部分地基于在读取操作中在存储器设备的端子上检测到的信号来检测。在另一特定的实施方式中，如下所述，存储器设备可以通过在“写入操作”中跨存储器装置的端子施加一个或多个信号来置于特定存储状态以表示或存储特定值、符号或参数。
在特定的实施方式中，CES元件可以包括夹在导电端子之间的材料。通过在端子之间施加特定的电压和电流，材料可以在上述导电状态和绝缘状态之间转变。如在下面的具体示例的实施方式中讨论的，夹在导电端子之间的CES元件的材料可以通过在电流密度J重置处跨具有电压V重置和电流I重置的端子施加第一编程信号而处于绝缘状态，或者通过在电流密度J设置处跨具有电压V设置和电流I设置的端子施加第二编程信号而处于导电状态。
另外地或附加地，CES元件可以被提供为交叉点存储器阵列中的存储器单元，由此CES元件可以包括形成在半导体上的金属/CEM/金属(M/CEM/M)堆叠。例如，这样的M/CEM/M堆叠可以形成在二极管上。在示例的实施方式中，这样的二极管可以从包括结式二极管(junction diode)和肖特基二极管(Schottky diode)的组中选择。在这种情况下，应该理解，“金属”是指导体，即起金属作用的任何材料，包括例如多晶硅或掺杂半导体。
图1示出了跨CES元件的端子(未示出)的电流密度对电压的曲线图。至少部分地基于施加到CES元件的端子的电压(例如，在写入操作中)，可以将CES置于导电状态或绝缘状态。例如，施加电压V设置和电流密度J设置可以将CES元件置于导电存储状态，并且施加电压V重置和电流密度J重置可以将CES元件置于绝缘存储状态。
在将CES置于绝缘状态或导电状态之后，CES元件的特定状态可以通过施加电压V读取(例如，在读取操作中)并检测例如CES元件的端子处的电流或电流密度、或跨CES元件的端子的偏压而检测。
需要控制CES元件的电流和电压二者，从而切换CES元件状态。例如，如果CES元件处于导电状态，并且将设备置于绝缘存储状态所需的电压V重置施加到其上，则CES元件将不会切换到绝缘状态直到电流密度也处于所需的J重置值。这意味着，当CES元件被用于从存储器读取/写入时，可以防止意外重写，即使向CES元件施加足够的电压，存储状态改变将仅在也施加所需的电流密度时才会发生。
图1的CES元件可以包括任何过渡金属氧化物(TMO)，诸如钙钛矿、莫特绝缘体、电荷交换绝缘体和安德森无序绝缘体(Anderson disorder insulator)。在特定的实施方式中，CES元件可由诸如氧化镍、氧化钴、氧化铁、氧化钇和钙钛矿(诸如掺Cr的钛酸锶、钛酸镧)以及包括锰酸镧钙化物(praesydium calcium manganate)和镨镧锰氧化物(praesydium lanthanum manganite)的锰酸盐(manganate)家族之类的切换材料而形成，仅举几例。具体地，掺入具有不完全d和f轨道壳的元素的氧化物可以表现出足够的电阻切换特性以用于CES设备中。在实施例中，CES元件可以在没有电铸的情况下制备。在不偏离要求保护的主题的情况下，其他实施方式可以使用其他过渡金属化合物。例如，{M(chxn)2Br}Br2其中M可以包含Pt、Pd或Ni，并且chxn包含1R、2R-环己烷二胺，并且在不偏离要求保护的主题的情况下，可以使用其他这样的金属络合物。
当施加足够的偏压(例如，超过带分离电势)并且满足上述莫特条件(注入的电子空穴＝切换区域中的电子)时，CES元件可以通过莫特转变快速地从导电状态切换到绝缘状态。这可能发生在图1中的点108处。此时，电子不再被屏蔽并变得局部化。这种相关性可能导致强烈的电子-电子相互作用电势，其将能带分裂以形成绝缘体。当CES元件仍处于绝缘状态时，电流可能通过电子空穴的传输而产生。当在CES的端子上施加足够的偏压时，可以将电子注入金属-绝缘体-金属(MIM)设备的势垒上的MIM二极管中。当足够的电子被注入并且在端子之间施加足够的电势以将CES元件置于设置状态时，电子的增加可以屏蔽电子并且消除电子的局部化，这可能破坏形成金属的能带分离电势。
CES元件中的电流可以通过至少部分地基于在写入操作期间被限制的外部电流而确定的外部施加的“符合性”条件来控制，以将CES元件置于导电状态。该外部施加的符合性电流还可以设置用于随后的重置操作的电流密度的条件，以将CES置于绝缘状态。
如图1的特定的实施方式所示，在点116处在写入操作期间施加的将CES元件置于导电状态的电流密度J符合性可确定用于在随后的写入操作中将CES元件置于绝缘状态的符合性条件。例如，在点108处，可以通过在电压V重置处施加电流密度J重置≥J符合性，随后将CES元件置于绝缘状态，其中J符合性从外部施加。
因此，符合性条件可以在CES元件中设置多个电子，这些电子将被空穴“捕获”以用于Mott转变。换言之，在写入操作中施加的将CES元件置于导电存储状态的电流可以确定要注入到CES元件的空穴的数量，以用于随后将CES元件转变到绝缘存储状态。
如上所述，在点108处，重置条件可能响应于莫特转变而发生。如上文指出的，这样的莫特转变可以在CES设备中的下列条件下发生：其中电子浓度n等于电子空穴浓度p。
响应于从跨CES设备的端子施加的电压信号而注入空穴，可存在图1所示的曲线的区域104中的电流或电流密度。这里，当跨CES元件的端子施加临界电压VMI时，在电流IMI处，空穴的注入可以满足导电状态到绝缘状态转变的莫特转变标准。
用于在读取操作中检测CES元件的存储状态的“读取窗口”102可以被设置为在读取电压V读取下当CES元件处于绝缘状态时图1的曲线图的106部分和当CES设备处于导电状态时图1的曲线图的104部分之间的差。
类似地，用于在写入操作中将CES元件置于绝缘或导电存储状态的“写入窗口”110可以被设定为V重置(在J重置处)和V设置(在J设置处)之间的差。建立|V设置|>|V重置|能够在导电状态和绝缘状态之间切换。V重置可能大约处于由于相关引起的能带分离电势，并且V设置可能大约为能带分离电势的两倍。在特定实施方式中，写入窗口110的大小可以至少部分地由CES元件的材料和掺杂来确定。从高电阻(或高电容)到低电阻(或低电容)的转变可以由设备的单一阻抗来表示。
图2描绘了诸如可变阻抗器设备124之类的示例性可变阻抗器设备(诸如CES设备)的等效电路的示意图。如上所述，可变阻抗器设备124可以包括可变电阻和可变电容两者的特性。例如，在实施例中，用于可变阻抗器设备的等效电路可以包括与可变电容器(诸如可变电容器128)并联的可变电阻器，例如可变电阻器126。虽然在图2中描绘可变电阻器126和可变电容器128为分立组件，但可变阻抗器设备124可以等效地包括大体上均匀的CES元件，其中该CES元件包括可变电容和可变电阻的特性。下面的表1描绘了示例性可变阻抗设备(诸如，可变阻抗器设备124)的示例真值表。
表1：相关电子切换真值表
图3示出了根据本技术的实施例的示例性设备202的示意性图示200。在实施例中，装置202可以是具有包括锁存电路的一个或多个逻辑电路的集成电路。装置202可以是例如微处理器、微控制器、通信模块、存储器设备或包括一个或多个锁存电路的任何装置。装置202可以设置在电子设备(诸如，个人计算机、膝上型计算机、台式计算机、平板电脑、移动电话、智能手机、显示器或显示设备、电视机、计算器、个人数字助理(PDA)等)中，或是电子设备的一部分。
在实施方式中，装置202可以包括锁存电路204。装置202还可以包括数据输入212和数据输出214。数据输入212可以被配置为接收数据信号216以锁存到(存储在)锁存电路204。数据输出210可以被配置为输出输出信号216。输出信号216表示锁存在(存储在)锁存电路204中的数据。
锁存电路204可以包括第一相关电子开关(CES)元件206、第二CES元件208、和控制电路210。如图3所示，控制电路210可以耦合到第一CES元件206和第二CES元件208。此外，控制电路210可以包括至少一个控制输入(未示出)以接收至少一个控制信号(未示出)。在实施例中，控制信号可以包括读取使能信号、写入使能信号、读取/写入使能信号等中的一个或多个。在一个实施方式中，控制电路210可以被配置为执行写入操作以通过根据至少一个控制信号来编程第一CES元件206和第二CES元件208的阻抗状态，来将由数据信号216提供的数据锁存到锁存电路204中。例如，当写入使能信号被声明时，控制电路210可以将数据锁存到锁存电路204中。此外，控制电路210可以被配置为执行读取操作以从锁存电路204读取数据。例如，控制电路210被配置为基于第一CES元件206和第二CES元件208两者的阻抗状态来提供输出信号216。
图4示出了根据本技术的实施例的示例性锁存电路300。锁存电路300包括第一CES元件RA和第二CES元件RB。锁存电路300还可以包括连接到第一CES元件RA的第一晶体管M1和第二晶体管M2。锁存电路300还可以包括连接到第二CES元件RB的第三晶体管M3和第四晶体管M4。锁存电路300还可以包括连接在晶体管M2和M3之间的第五晶体管M5。在实施例中，晶体管M5可以被设计为使得晶体管M5在连通时提供电压降。晶体管M1至M5可以形成控制电路，诸如控制电路210。在实施例中，晶体管M1和M4可以是PMOS晶体管，并且晶体管M2、M3和M5可以是NMOS晶体管。可以理解，本文示出和描述的晶体管的类型仅仅是示例性的，并且当使用不同类型的晶体管实现时可以对锁存电路300进行适当的修改而不偏离本技术的范围。
在一个实施方式中，晶体管M1和M2的栅极输入可以连接到数据信号的补码(由D’表示)和第一控制信号(由W’表示)。(“数据信号”也可以被称为“位线信号”或“位线”。数据信号的“补码”也可以被称为并在本文中被称为“位线条信号”或“位线条”)。在实施例中，第一控制信号是写入使能数据信号的补码。数据信号的补码可以通过使用反相器(未示出)对数据信号(例如，数据信号216)进行取反来获得。类似地，写入使能数据信号的补码可以通过使用反相器(未示出)对写入使能数据信号进行取反来获得。信号D’和W’在连接到晶体管M1和M2的栅极输入之前使用按位“或(OR)”运算进行组合。类似地，晶体管M3和M4的栅极输入可以连接到数据信号(由D表示)和第一控制信号(由W’表示)，其中信号D和W’使用按位或运算来组合。而且，晶体管M5的栅极输入可连接到写入使能数据信号(由W表示)。
锁存电路300还可以包括第一反相器302和驱动器304。第一反相器302可以连接到第一CES元件RA。第一反相器302的输入可以连接到读取使能数据信号的补码(由R’表示)。读取使能数据信号的补码可以通过使用反相器(未示出)将读取使能数据信号(由R表示)进行取反来获得。在当前示例中，使用单独的写入使能和读取使能数据信号。在实施例中，可以使用单个控制信号来分别使能读取和写入操作。例如，读取操作可以通过拉高这样的控制信号来启用，并且写入操作可以通过拉低控制信号(由R/W’表示)来启用。或者，写入操作可通过拉高控制信号来启用，并且读取操作可通过拉低控制信号(由R’/W表示)来启用。可以对锁存电路300进行适当的修改以允许使用这样的控制信号进行操作。驱动器304连接到第二CES元件RB。驱动器304用于在单元边界处维持合适的逻辑电平。如图所示，第二CES元件RB还连接到地。锁存电路300还可以包括由VDD表示的电源。在实施例中，VDD可以等于约1.2V，但是这仅仅是说明性的而非限制性的示例。此外，可以在连接到第一CES元件RA或第二CES元件RB的数据端子306处输出数据。在当前示例中，数据输出306经由驱动器304在节点Y处连接到第二CES元件RB。在另一实施例中，数据输出306可以连接到第一CES元件RA。在这种情况下，驱动器304可以连接到节点X。此外，在实施例中，第二CES元件RB可以连接到第一反相器302而不是接地，并且第一CES元件RA可以连接到地而不是第一反相器302。
现在结合图5和图6详细描述锁存电路300的操作。图5示出了根据本公开的实施例的锁存电路300的写入操作。图5描绘了两个不同的模式402和404，分别用于在逻辑1和逻辑0下锁存数据信号。在当前的示例中，通过拉高写入使能数据信号(W)来启用写入操作。因此，写入使能数据信号的补码(W’)被拉低。此外，通过将读取使能数据信号(R)拉低来禁止读取。
在模式402中，W被拉高并且D也被拉高。因此，W’和D’都被拉低。结果，信号(D’+W’)变低并且信号(D+W’)变高。因此，晶体管M1接通，晶体管M2断开。在该示例中，当晶体管M1接通时，通过晶体管M1跨第一CES元件RA提供电源电压VDD。在实施方式中，该电压可以等于第一CES元件RA的SET(设置)电压。此外，晶体管M1可以被设计为提供将第一CES元件RA编程为设置状态所需的电流信号(或电流密度)。因此，在所述配置中，使得第一CES元件RA处于设置状态，即，低阻抗状态。在一个示例中，低阻抗状态可以是低电阻状态、低电容状态或其组合。
此外，由于信号(D+W’)为高，晶体管M3连通并且晶体管M4断开。另外，当W为高时，晶体管M5连通。因此，第二CES元件RB通过晶体管M5和M3连接到电源。如上所述，晶体管M5可以被选择为使得它在连通时提供电压降。在实施例中，电压降可以是大约0.6V，但是这仅仅是说明性的而非限制性的示例值。由于所述电压降，跨RB的电压等于约0.6V。在实施例中，该电压可以等于或大于第二CES元件RB的RESET(重置)电压。此外，晶体管M3可以被设计为提供将第二CES元件RB编程为重置状态所需的电流信号(或电流密度)。结果，使第二CES元件RB处于重置状态，即高阻抗状态。在一个示例中，高阻抗状态可以是高电阻状态、高电容状态或其组合。因此，通过将第一CES元件RA编程为低阻抗状态并且将第二CES元件RB程为高阻抗状态，将数据信号D＝1存储在锁存电路300中。
在模式404中，数据信号处于逻辑0，即D＝0。因此，信号(D’+W’)为高并且信号(D+W’)为低。结果，晶体管M2和M4连通，晶体管M1和M3断开。在这样的配置中，跨第二CES元件RB的电压基本上等于VDD。在实施例中，该电压可以等于第二CES元件RB的设置电压。此外，可以设计/选择晶体管M4，以提供用于将第二CES元件RB编程为设置状态所需的电流信号(或电流密度)。因此，使第二CES元件RB处于设置状态，即低阻抗状态。此外，跨第一CES元件RA的电压等于VDD减去晶体管M5处的电压降。在当前示例中，跨第一CES元件RA的电压大约为0.6V，但这仅仅是说明性的而非限制性的示例值。在实施例中，跨第一CES元件RA的电压可以等于或大于第一CES元件RA的重置电压。此外，晶体管M2可被设计位提供用于第一CES元件RA切换到重置状态所需的电流信号(或电流密度)。因此，使第一CES元件RA处于重置状态，即高阻抗状态。因此，通过将第一CES元件RA编程到高阻抗状态并将第二CES元件RB编程到低阻抗状态，将数据信号D＝0存储在锁存电路300中。
图6描绘了根据本技术的实施例的锁存电路300的读取操作。在一个实施方式中，在读取操作期间，读取使能信号(R)被拉高并且读取使能条信号(R’)变低。此外，写入使能信号(W)被拉低并且写入使能条信号(W’)变高。结果，晶体管M1、M4和M5断开并且晶体管M2和M3连通。结果，第一CES元件RA和第二CES元件RB通过晶体管M2和M3串联连接。由于与第一CES元件RA和第二CES元件RB的阻抗相比，晶体管M2和M3的阻抗可忽略，所以第一CES元件RA和第二CES元件RB形成阻抗分配器。在读取操作期间，电路中的电流流经第一反相器302、第一CES元件RA，晶体管M2和M3以及第二CES元件RB的输入。已经锁存的数据可以在连接到节点Y的驱动器304的数据输出306处被读取。
考虑锁存到锁存电路300中的数据具有逻辑1的值的示例。如上描述，当要锁存的数据具有逻辑1的值时，第一CES元件RA被编程为低阻抗状态(例如，处于低电阻状态)，并且第二CES元件RB被编程为高阻抗状态(例如，高电阻状态)。假设当处于低电阻状态时第一CES元件RA的电阻是LR，并且处于高电阻状态时第二CES元件RB的电阻是HR，则跨第二CES元件RB的电压降，即，节点Y处的电压，可以由以下等式给出：
LR和HR的值可以取决于第一CES元件RA和第二CES元件RB的设计。在实施例中，LR和HR的值被设置为使得节点Y处的电压可以是VDD的大约0.9倍，即1.08伏，但是这仅仅是说明性的而非限制性的示例值。节点Y处的该电压值可以表示高输出，指示逻辑1处的数据已被锁存到锁存电路300中。因此，数据输出306处的输出信号处于逻辑1。
类似地，如结合图5所描述的，当锁存到锁存电路300中的数据具有逻辑0值时，第一CES元件RA被编程为高阻抗状态(例如，高电阻状态)，并且第二CES元件RB被编程为低阻抗状态(例如，低电阻状态)。跨第二CES元件RB的电压降，即节点Y处的电压可由下式给出：
在实施例中，LR和HR的值可以被设计为使得节点Y处的电压可以是VDD的大约0.1倍，即0.12伏，但是这仅仅是示例性的而非限制性的示例值。节点Y处的电压值可以表示低输出，指示逻辑0处的数据已被锁存到锁存电路300中。因此，数据输出306处的输出信号处于逻辑0。
在实施例中，第一CES元件RA和第二CES元件RB的串联连接(其中第一CES元件或第二CES元件处于呈现电阻为HR的高电阻状态)限制在读操作期间流过第一CES元件RA和第二CES元件RB的电流，使得电流不超过阈值。阈值可以是CES元件从一个阻抗状态翻转到另一个阻抗状态时的符合性电流。在实施例中，LR可以设置为100K欧姆的量级，并且HR可以设置为10M欧姆的量级，但是这些仅仅是说明性的而非限制性的示例值。因此，通过CES元件RA和RB的电流被限制在大约100nA，而符合性电流可能是10uA的量级。由于读操作期间的电流被限制在低于符合性电流，因此可以防止CES元件RA和RB的状态的意外改变。
图7示出根据本技术的实施例的用于锁存数据的示例性方法600。该方法通过接收要锁存的数据开始(S602)。在示例中，接收到的数据可以是二进制逻辑数据。可选地，还可以接收控制信号(S604)，该控制信号可以用于执行写入操作，即将接收到的数据锁存到锁存电路中，或者用于执行读取操作，即从锁存电路读取锁存的数据。在实施例中，控制信号可以包括读取使能信号、写入使能信号、读取/写入使能信号等中的一个或多个。
根据每个CES元件是否需要高阻抗状态或低阻抗状态，对第一CES元件的阻抗状态进行编程(步骤S606)并且对第二CES元件的阻抗状态进行编程(步骤S608)。CES元件被编程的次序是非限制性的。阻抗状态的编程可以可选地取决于控制信号。在步骤S610，所接收的数据被锁存到诸如锁存电路204或锁存电路300之类的锁存电路中。锁存电路可以包括第一CES元件和第二CES元件。在实施例中，通过基于接收到的数据对第一CES元件和第二CES元件的阻抗状态进行编程来锁存数据。在一个示例中，阻抗状态可以包括电阻状态、电容状态或其组合。在实施例中，阻抗状态可以包括低阻抗状态和高阻抗状态。在一个实施方式中，当数据处于逻辑0时，第一CES元件可以被编程为高阻抗状态，并且第二CES元件可以被编程为低阻抗状态。此外，当数据处于逻辑1时，第一CES元件可以被编程为低阻抗状态，并且第二CES元件可以被编程到高阻抗状态。
一旦数据被锁存到锁存电路中，就可以通过将第一CES元件和第二CES元件串联耦合来形成阻抗分配器，并根据第一个CES元件和第二个CES元件的阻抗状态提供输出信号(表示锁存的数据)来读取数据。输出信号可以在连接到第一CES元件和第二CES元件中的一个元件的数据输出处被提供。
如本文所述，本技术提供基于CES的锁存器，其中数据以两个CES元件的阻抗状态的形式被锁存。CES元件是非易失性元件。换言之，一旦被编程，即使电源切断，CES元件仍保持其阻抗状态。由于CES元件的非易失性特性，即使切断锁存器的电源，锁存器也能够保留锁存的数据。因此，在实施例中，基于CES的锁存器可能不需要额外的保持锁存器，从而节省宝贵的芯片空间。另外，由于不需要额外的电源用于额外的保持锁存器，功耗可能会降低。
本技术的实施例还提供了一种承载代码的非暂态数据载体，该代码在处理器上实现时使处理器执行本文描述的方法。处理器可被提供在用于将CES元件206和208编程到特定阻抗状态的控制电路210内或耦合到该控制电路210。
这些技术还向处理器提供控制代码以(例如在通用计算机系统或数字信号处理器(DSP)上)实现上述方法。这些技术还提供承载处理器控制代码的载体，以当运行时，实现上述方法中的任何一种，特别是在非暂态数据载体(诸如磁盘、微处理器、CD-或DVD-ROM、诸如只读存储器(固件)之类的编程的存储器)上，或者在诸如光学或电信号载体的数据载体上。该代码可以被提供在诸如磁盘、微处理器、CD-或DVD-ROM、编程的存储器(诸如，非易失性存储器(例如，闪存)或只读存储器(固件))之类的载体上。用于实现这些技术的实施例的代码(和/或数据)可以包括以常规编程语言(解释或编译)的源代码、对象或可执行代码(诸如，C或汇编代码)，用于设置或控制ASIC(应用程序特定集成电路)或FPGA(现场可编程门阵列)，或用于硬件描述语言(诸如VerilogTM或VHDL(超高速集成电路硬件描述语言))的代码。如本领域技术人员将认识到的，这种代码和/或数据可以分布在彼此通信的多个耦合组件之间。该技术可以包括控制器，该控制器包括耦合到系统的一个或多个组件的微处理器、工作存储器和程序存储器。
用于执行上述技术的操作的计算机程序代码可以以一种或多种程序设计语言的任意组合来编写，该程序设计语言包括面向对象的程序设计语言和常规的程序性程序设计语言。代码组件可以体现为过程、方法等，并且可以包括子组件，其可以采取在任何抽象级别(从本机指令集合的直接机器指令到高级编译或解释语言结构)的指令或指令序列的形式。
本领域技术人员还将清楚，根据本技术的优选实施例的逻辑方法的全部或部分可以适当地体现在包括逻辑元件的逻辑装置中以执行上述方法的步骤，并且这样的逻辑元件可以包括诸如在例如可编程逻辑阵列或专用集成电路中的逻辑门的组件。这样的逻辑布置还可以体现为使能元件，用于在使用例如虚拟硬件描述符语言临时或永久地建立这种阵列或电路中的逻辑结构，该虚拟硬件描述符语言可以使用固定或可传输的载体介质来存储和发送。
在实施例中，本技术可以被实现为其上具有功能数据的数据载体的形式，所述功能数据包括功能计算机数据结构，以当被加载到计算机系统或网络中并在其上操作时，使得所述计算机系统能够执行上述方法的所有步骤。
而且，本公开能够仅使用单个电源对两个CES元件进行编程。因此，不需要多个电源电压来编程处于不同阻抗状态的CES元件。此外，在反相器和驱动器的帮助下，所提出的锁存电路能够在单元边界处保持接近逻辑电平，从而节省了可能需要的接口电路。此外，锁存电路中的晶体管精确调谐以匹配电压降不是必需的。
尽管已经参考附图说明在本文中详细描述了本公开的说明性实施例，但是应该理解的是，本公开不限于那些精确的实施例，并且本领域技术人员可以在其中实现各种变化和修改，而不背离由所附权利要求限定的本公开的范围和精神。
Claims (20)
1.一种用于锁存数据的装置，包括：
数据输入，用于接收数据信号；以及
锁存电路，被配置为锁存所述数据，所述锁存电路包括：
第一相关电子开关元件；
第二相关电子开关元件；以及
控制电路，耦合到所述第一相关电子开关元件和所述第二相关电子开关元件，所述控制电路被配置为基于所述数据信号向所述第一相关电子开关元件和所述第二相关电子开关元件施加编程信号以将所述第一相关电子开关元件和所述第二相关电子开关元件置于低阻抗状态、或高阻抗状态，其中，所述控制电路适配于执行以下操作：
在第一写入操作期间控制第一编程信号以将所述第一相关电子开关元件置于所述低阻抗状态，其中，在所述第一写入操作期间施加的电流密度确定所述第一相关电子开关元件中的电流密度条件，该电流密度条件用于随后的写入操作以将所述第一相关电子开关元件置于所述高阻抗状态；并且
在第二写入操作期间控制第二编程信号以将所述第一相关电子开关元件置于所述高阻抗状态，其中，在所述第二写入操作期间所述第一相关电子开关元件中的电流密度满足或超过所述电流密度条件。
2.根据权利要求1所述的装置，其中，当所述数据信号处于逻辑1时，所述控制电路将所述第一相关电子开关元件编程为第一阻抗状态并且将所述第二相关电子开关元件编程为第二阻抗状态。
3.根据权利要求2所述的装置，其中，当所述数据信号处于逻辑0时，所述控制电路将所述第一相关电子开关元件编程为所述第二阻抗状态并且将所述第二相关电子开关元件编程为所述第一阻抗状态。
4.根据权利要求2或3所述的装置，其中，所述控制电路包括：
连接在所述第一相关电子开关元件和电源之间的第一晶体管，其中，所述第一晶体管的栅极输入连接到第一控制信号并且连接到所述数据信号的补码；
连接到所述第一相关电子开关元件的第二晶体管，其中，所述第二晶体管的栅极输入连接到所述第一控制信号并且连接到所述数据信号的逆；
连接到所述第二相关电子开关元件的第三晶体管，其中，所述第三晶体管的栅极输入连接到所述数据信号和所述第一控制信号；
连接在所述第二相关电子开关元件和所述电源之间的第四晶体管和第二数据信号，其中，所述第三晶体管的栅极输入连接到所述数据信号和所述第一控制信号；以及
连接到所述第二晶体管、所述第三晶体管和所述电源的第五晶体管，其中，所述第一晶体管的栅极输入连接到第二控制信号，其中，所述第五晶体管被配置为当连通时提供电压降。
5.根据权利要求4所述的装置，其中，所述第二控制信号是写入使能信号，并且所述第一控制信号是所述写入使能信号的补码。
6.根据权利要求4所述的装置，其中，当所述第一控制信号被施加时，当所述数据信号处于逻辑1时，所述第一晶体管接通并且所述第二晶体管断开，使得所述第一晶体管向所述第一相关电子开关元件提供第一编程信号以将所述第一相关电子开关元件编程为所述第一阻抗状态。
7.根据权利要求4所述的装置，其中，当所述第一控制信号被施加时，当所述数据信号处于逻辑0时，所述第一晶体管断开并且所述第二晶体管接通，使得所述第二晶体管向所述第一相关电子开关元件提供第二编程信号以将所述第一相关电子开关元件编程为所述第二阻抗状态。
8.根据权利要求4所述的装置，其中，当所述第一控制信号被施加时，当所述数据信号处于逻辑1时，所述第三晶体管接通并且所述第四晶体管断开，使得所述第三晶体管向所述第二相关电子开关元件提供第三编程信号以将所述第二相关电子开关元件编程为所述第二阻抗状态。
9.根据权利要求4所述的装置，其中，当所述第一控制信号被施加时，当所述数据信号处于逻辑0时，所述第三晶体管断开并且所述第四晶体管接通，使得所述第四晶体管向所述第二相关电子开关元件提供第四编程信号，以将所述第二相关电子开关元件编程为所述第一阻抗状态。
10.根据权利要求4所述的装置，其中，所述第一晶体管和所述第四晶体管是PMOS晶体管，并且所述第二晶体管、所述第三晶体管和所述第五晶体管是NMOS晶体管。
11.根据权利要求2或3所述的装置，其中，所述第一阻抗状态是所述低阻抗状态并且所述第二阻抗状态是所述高阻抗状态。
12.根据权利要求1至3中任一项所述的装置，其中所述控制电路还被配置为，当施加读取信号时，将所述第一相关电子开关元件和所述第二相关电子开关元件串联耦合，使得所述第一相关电子开关元件和所述第二相关电子开关元件形成阻抗分配器。
13.根据权利要求1至3中任一项所述的装置，还包括连接到所述第一相关电子开关元件和所述第二相关电子开关元件中的一个的数据输出，并且被配置为根据所连接的相关电子开关元件的阻抗状态来提供输出信号。
14.一种用于锁存数据的方法，包括：
接收要被锁存在锁存电路中的数据信号，所述锁存电路包括第一相关电子开关元件和第二相关电子开关元件，所述第一相关电子开关元件和所述第二相关电子开关元件包括相关电子材料；
编程所述第一相关电子开关元件的阻抗状态；
编程所述第二相关电子开关元件的阻抗状态；以及
将所述接收到的数据信号锁存在所述锁存电路中，
其中，所述第一相关电子开关元件能响应于在第一写入操作第一编程信号被施加到所述第一相关电子开关元件而编程为低阻抗状态，所述第一编程信号赋予所述第一相关电子开关元件的相关电子材料中的第一电流密度，该第一电流密度确定所述第一相关电子开关元件中的电流密度条件，所述电流密度条件用于随后的写入操作以将所述第一相关电子开关元件置于高阻抗状态，其中，所述第一相关电子开关元件能响应于在第二写入操作中第二编程信号被施加而编程为所述高阻抗状态，所述第二编程信号赋予所述第一相关电子开关元件的相关电子材料中的第二电流密度以满足或超过所述电流密度条件。
15.根据权利要求14所述的方法，还包括：
接收控制信号；以及
基于所述接收到的控制信号来编程所述第一相关电子开关元件和所述第二相关电子开关元件的所述阻抗状态。
16.根据权利要求14或15所述的方法，其中，编程所述第一相关电子开关元件和所述第二相关电子开关元件的所述阻抗状态包括：当所述数据信号对应于逻辑1时，将所述第一相关电子开关元件编程为第一阻抗状态，并将所述第二相关电子开关元件编程为第二阻抗状态。
17.根据权利要求16所述的方法，其中，编程所述第一相关电子开关元件和所述第二相关电子开关元件的所述阻抗状态包括：当所述数据是逻辑0时，将所述第一相关电子开关元件编程为所述第二阻抗状态，并将所述第二相关电子开关元件编程为所述第一阻抗状态。
18.根据权利要求16所述的方法，其中，所述第一阻抗状态是所述低阻抗状态并且所述第二阻抗状态是所述高阻抗状态。
19.根据权利要求14或15所述的方法，还包括：
在读取操作期间将所述第一相关电子开关元件和所述第二相关电子开关元件串联耦合，使得所述第一相关电子开关元件和所述第二相关电子开关元件形成阻抗分配器。
20.根据权利要求14或15所述的方法，还包括：
根据所述第一相关电子开关元件和所述第二相关电子开关元件中的一个的所述阻抗状态来提供输出信号。
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