KR102642235B1 - 상관 전자 메모리 엘리먼트 기반 래치 회로 - Google Patents

상관 전자 메모리 엘리먼트 기반 래치 회로 Download PDF

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Abstract

본 발명의 일 실시 예에 따르면, 장치는 래치 회로를 포함하고, 상기 래치 회로는 적어도 하나의 상관 전자 스위치(CES) 엘리먼트를 포함한다. 상기 래치 회로는 상기 적어도 하나의 CES 엘리먼트에 결합된 제어 회로를 더 포함한다. 상기 제어 회로는 적어도 하나의 제어 신호를 수신하도록 구성된다. 상기 적어도 하나의 제어 신호에 기초하여, 래치 회로에 데이터를 저장하고 래치 회로로부터 데이터를 출력하는 것 중 적어도 하나를 수행한다.

Description

상관 전자 메모리 엘리먼트 기반 래치 회로
본 발명은 데이터 저장 회로에 관한 것으로, 보다 상세하게는 상관 전자 스위치(CES) 엘리먼트를 포함하는 래치 회로에 관한 것이다.
예를 들어 플립플롭과 래치와 같은 데이터 저장 회로는 디지털 전자 회로에 상태 정보를 저장하는 데 사용된다. 이러한 데이터 저장 회로는 데이터를 일시적으로 유지한다. 예를 들어, 단일 래치는 래치 회로에 전원이 공급되는한은 일 비트의 데이터를 저장한다. 그러나, 이러한 데이터 저장 회로는 사실상 휘발성이며, 즉, 이러한 데이터 회로로의 전력 공급이 스위치 오프될 때 저장된 데이터는 손실된다. 래치 및 플립플롭이 데이터를 유지할 수 있게 하는 종래 기술은 래치 또는 플립플롭을 자신의 자체 개별 전력 공급을 가진 보유 회로(retention circuit)에 결합하는 것을 포함한다. 이 기술에서, 래치 및 플립플롭에 대한 전력 공급이 스위치 오프될 때, 래치/플립플롭에 저장된 데이터는 보유 회로로 복사된다. 그러나, 이러한 접근법은 여분의 회로가 필요하고, 이는 집적 회로 내에 저장될 수 있는 추가 공간을 요구한다. 또한, 추가적인 전력 공급이 필요하고, 따라서 이러한 데이터 저장 회로의 전체 전력 소비를 증가시킨다.
본 발명에 따르면, 상관 전자 스위치(CES) 엘리먼트를 포함하는 래치 회로를 제공할 수 있다.
본 발명의 일 실시 예에 따르면, 장치는 래치 회로를 포함하며, 상기 래치 회로는 적어도 하나의 상관 전자 스위치(CES) 엘리먼트를 포함한다. 상기 래치 회로는 상기 적어도 하나의 CES 엘리먼트에 결합된 제어 회로를 더 포함한다. 상기 제어 회로는 적어도 하나의 제어 신호를 수신하도록 구성된다. 상기 적어도 하나의 CES 엘리먼트 및 상기 적어도 하나의 제어 신호에 기초하여, 데이터 저장 및 데이터 출력 중 적어도 하나를 수행한다.
본 발명의 다른 실시 예에 따르면, 방법이 제공된다. 상기 방법은 래치 회로에 의해 적어도 하나의 제어 신호를 수신하는 단계를 포함하고, 상기 래치 회로는 적어도 하나의 상관 전자 스위치(CES) 엘리먼트를 포함한다. 장치의 래치 회로에 의해, 적어도 하나의 제어 신호를 수신하는 단계를 포함한다. 상기 방법은 상기 적어도 하나의 제어 신호에 기초하여 상기 래치 회로에 데이터를 저장하는 단계 및 상기 래치 회로로부터 데이터를 출력하는 단계 중 적어도 하나를 수행하는 단계를 더 포함한다.
본 기술의 관련 양태에서, 프로세서상에 구현될 때 상기 프로세서가 본원에 설명된 방법을 수행하게 하는 코드를 전달하는 비일시적인 데이터 캐리어가 제공된다.
당업자라면 알 수 있듯이, 본 기술은 시스템, 방법 또는 컴퓨터 프로그램 제품으로서 구현될 수 있다. 따라서, 본 기술은 전적으로 하드웨어 실시 예, 전적으로 소프트웨어 실시 예, 또는 소프트웨어 및 하드웨어의 양태를 결합한 실시 예의 형태를 취할 수 있다.
또한, 본 기술은 컴퓨터 판독 가능 프로그램 코드가 구현된 컴퓨터 판독 가능 매체에서 구현된 컴퓨터 프로그램 제품의 형태를 취할 수 있다. 상기 컴퓨터 판독 가능 매체는 컴퓨터 판독 가능 신호 매체 또는 컴퓨터 판독 가능 저장 매체일 수 있다. 컴퓨터 판독 가능 매체는 예를 들어, 전자, 자기, 광학, 전자기, 적외선 또는 반도체 시스템, 장비 또는 장치, 또는 상술한 것의 임의의 적절한 조합일 수 있지만, 이에 한정되는 것은 아니다.
본 기술의 동작을 수행하기 위한 컴퓨터 프로그램 코드는 객체 지향 프로그래밍 언어 및 종래의 절차형 프로그래밍 언어를 포함하는 하나 이상의 프로그래밍 언어의 임의의 조합으로 기록될 수 있다. 코드 컴포넌트는 프로시저, 방법 등으로 구현될 수 있고, 원시 명령어 세트의 직접 기계 명령어로부터 하이 레벨 컴파일 또는 인터프리터 언어 구문까지의 임의의 추상 레벨의 명령어 또는 명령어의 시퀀스의 형태를 취할 수 있는 서브 컴포넌트를 포함할 수 있다.
상기 기술들은 첨부 도면들에 예시적으로 도식적으로 도시되어 있다:
도 1은 상관 전자 스위치(CES) 엘리먼트에 대한 전류 밀도 대 전압의 플롯을 도시한다.
도 2는 CES 장치에 대한 등가 회로의 개략도이다.
도 3은 CES 엘리먼트 기반 래치 회로의 블록도이다.
도 4는 기록 회로 및 판독 회로를 갖는 예시적인 CES 엘리먼트 기반 래치 회로를 도시한다.
도 5는 기록 회로 및 판독 회로를 갖는 추가적인 예시적인 CES 엘리먼트 기반 래치 회로를 도시한다.
도 6은 기록 회로, 판독 회로 및 복원 회로를 갖는 CES 엘리먼트 기반 래치를 위한 예시적인 플립플롭 회로를 도시한다.
도 7은 CES 엘리먼트 기반 래치를 위한 또 다른 예시적 플립플롭 회로를 도시한다.
도 8은 기록 회로, 복원 회로 및 리셋 회로를 갖는 예시적인 CES 엘리먼트 기반 래치 회로를 도시한다.
도 9는 CES 엘리먼트 기반 래치를 위한 예시적인 복원 회로를 도시한다.
도 10은 RESTORE 신호를 수신하도록 구성된 예시적인 CES 엘리먼트 기반 래치를 도시한다.
도 11은 RESTORE 신호 및 상보적인 RESTORE 신호를 수신하도록 구성된 예시적인 CES 엘리먼트 기반 래치를 도시한다.
도 12는 래치 회로의 노드의 상태를 복원하도록 구성된 예시적인 CES 엘리먼트 기반 래치 회로를 도시한다.
도 13은 사전 충전 신호를 수신하도록 구성된 예시적인 CES 엘리먼트 기반 래치를 도시한다..
광범위하게 말하면, 본 기술의 실시 예는 전력 공급이 차단되거나 턴오프될 때 데이터를 저장/래칭하도록 구성된 래치 회로를 제공한다. 데이터를 래칭하도록 구성된 래치 회로는 상관 전자 재료(CEM)를 포함하는 적어도 하나의 상관 전자 스위치(CES) 엘리먼트를 포함한다. CES는 회로 내에서 연결을 가능하게 하는 회로 소자뿐만 아니라 비휘발성 저장소로서 모두 사용될 수 있다. 아래에서 더 상세히 설명하는 바와 같이, CES 엘리먼트는 도전성 상태와 절연성 상태 사이에서 재료(적어도 일부분)의 트랜지션에 적어도 부분적으로 기초하여 미리정해진 검출 가능한 메모리 상태들 사이에서 트랜지션할 수 있는 재료를 포함한다. CES 엘리먼트는 구성을 비휘발성 방식으로 저장하고 자신의 임피던스 상태를 사용하여 연결을 가능하게할 수 있도록 프로그래밍할 수 있다.
"상관 전자 스위치"라는 용어는 본 명세서에서 "CES", "CES 엘리먼트", "CES 장치", "상관 전자 랜덤 액세스 메모리", "CeRAM"및 "CeRAM 장치"와 교환 가능하게 사용된다.
비휘발성 메모리는 메모리 셀 또는 엘리먼트가 장치에 공급된 전력이 제거된 후에 자신의 상태를 잃지 않는 클래스의 메모리이다. 플래시 메모리 장치에서, 속도와 비트 밀도를 높이기 위해 랜덤 액세스(소거/기록 단일 비트) 유지 기능을 희생했다. 플래시는 여전히 비휘발성 메모리의 선택을 유지한다. 그럼에도 불구하고 일반적으로 플래시 메모리 기술은 40 나노 미터(nm) 이하로 쉽게 스케일링되지 않을 수 있고; 따라서, 보다 작은 크기로 스케일링될 수 있는 새로운 비휘발성 메모리 장치가 활발히 연구되고 있다는 것이 인지된다.
CES는 CEM으로부터(전체적으로 또는 부분적으로) 형성된 특정 유형의 스위치이다. 일반적으로 말해서, CES는 고체 상태 구조 위상 변화보다는 전자 상관 관계에서 발생하는 급격한 도전성 또는 절연성 상태 트랜지션을 나타낼 수 있다.(고체 상태 구조 위상 변화의 예로는 상 변화 메모리(PCM) 장치에서의 결정/비정질, 또는 앞서 논의된 저항성 RAM 장치에서의 필라멘트 형성 및 전도가 포함된다). CES에서 급격한 도전체/절연체 트랜지션은 용융/응고 또는 필라멘트 형성과 달리 양자 역학 현상에 반응할 수 있다.
절연성 상태와 도전성 상태 사이에서 CES의 양자 역학적 트랜지션은 모트(MOTT) 트랜지션의 관점에서 이해될 수 있다. 모트 트랜지션에서, 모트 트랜지션 조건이 발생하면, 재료가 절연성 상태에서 도전성 상태로 전환될 수 있다. 모트 기준이 충족되도록 임계 캐리어 농도가 달성되면, 모트 트랜지션이 발생하고 상태는 고 저항/임피던스(또는 커패시턴스)에서 저 저항/임피던스(또는 커패시턴스)로 바뀔 것이다.
CES 엘리먼트의 "상태" 또는 "메모리 상태"는 CES 엘리먼트의 임피던스 상태 또는 도전성 상태에 따를 수 있다. 이 문맥에서, "상태" 또는 "메모리 상태"는 단지 몇 가지 예를 제공하기 위해 값, 심볼, 파라미터 또는 조건을 나타내는 메모리 장치의 감지 가능한 상태를 의미한다. 하나의 특정 구현 예에서, 후술되는 바와 같이, 메모리 장치의 메모리 상태는 판독 동작에서 메모리 장치의 단자에서 검출된 신호에 적어도 부분적으로 기초하여 검출될 수 있다. 후술되는 바와 같이, 다른 특정 구현 예에서, 메모리 장치는 "기록 동작"에서 메모리 장치의 단자를 가로지르는 하나 이상의 신호를 인가함으로써 특정 값, 심볼 또는 파라미터를 나타내거나 저장하기 위해 특정 메모리 상태에 배치될 수 있다.
특정 실시 예에서, CES 엘리먼트는 도전성 단자 사이에 개재된 재료를 포함할 수 있다. 단자들 사이에 특정 전압 및 전류를 인가함으로써, 재료는 상술한 도전성 상태와 절연성 상태 사이에서 트랜지션할 수 있다. 아래의 특정 예시적 구현 예에서 논의된 바와 같이, 도전성 단자들 사이에 개재된 CES 엘리먼트의 재료는 전류 밀도 Jreset에서 전압 Vreset 및 전류 Ireset을 갖는 단자를 가로지르는 제1 프로그래밍 신호의 인가에 의해 절연성 상태로 놓일 수 있거나, 전류 밀도 Jset에서 전압 Vset 및 전류 Iset를 갖는 단자를 가로지르는 제2 프로그래밍 신호의 인가에 의해 도전성 상태에 놓일 수 있다.
부가적으로 또는 대안적으로, CES 엘리먼트는 교차점 메모리 어레이에서 메모리 셀로서 제공될 수 있고, CES 엘리먼트는 반도체 상에 형성된 금속/CEM/금속(M/CEM/M) 스택을 포함할 수 있다. 이러한 M/CEM/M 스택은 예를 들어 다이오드 상에 형성될 수 있다. 예시적인 구현에서, 그러한 다이오드는 접합 다이오드 및 쇼트키 다이오드로 구성된 그룹으로부터 선택될 수 있다. 이러한 맥락에서, "금속"은 도전체, 즉, 예를 들어 폴리실리콘 또는 도핑된 반도체를 포함하여 금속과 같이 작용하는 임의의 재료를 의미하는 것으로 이해되어야한다.
도 1은 CES 엘리먼트에 대한 단자(도시되지 않음)를 가로지르는 전압 대 전류 밀도의 플롯을 도시한다. CES 엘리먼트의 단자에 인가되는 전압(예를 들어, 기록 동작시)에 적어도 부분적으로 기초하여, CES는 도전성 상태 또는 절연성 상태에 놓일 수 있다. 예를 들어, 전압 Vset 및 전류 밀도 Jset의 인가는 CES 엘리먼트를 도전성 메모리 상태로 놓을 수 있고, 전압 Vreset 및 전류 밀도 Jreset의 인가는 CES 엘리먼트를 절연성 메모리 상태로 놓을 수 있다.
절연성 상태 또는 도전성 상태의 CES의 배치에 후속하여, CES 엘리먼트의 특정 상태는 전압 Vread의 인가(예를 들어, 판독 동작에서) 및 예를 들어, 단자에서의 전류 또는 전류 밀도 또는 CES 엘리먼트의 단자를 가로지르는 바이어스의 검출에 의해 검출될 수 있다.
CES 엘리먼트 상태를 스위칭하기 위해서 CES 엘리먼트의 전류 및 전압을 모두 제어해야한다. 예를 들어, CES 엘리먼트가 도전성 상태에 있고, 장치를 절연성 메모리 상태로 두기 위해 요구되는 전압 Vreset이 그에 인가되면, 전류 밀도가 또한 Jreset의 요구되는 값에 있을 때까지 CES 엘리먼트는 절연성 상태로 스위칭되지 않을 것이다. 이것은 CES 엘리먼트가 메모리로부터 판독/기록에 사용되는 경우, CES 엘리먼트에 충분한 전압이 인가되더라도 필요한 전류 밀도가 인가될 경우에만 메모리 상태가 변경되기 때문에 의도하지 않은 재기록을 방지할 수 있음을 의미한다.
도 1의 CES 엘리먼트는 예를 들어 페로브스카이트(perovskites), 모트 절연체, 전하 교환 절연체 및 안데르센 장애 절연체(Anderson disorder insulators)와 같은 임의의 전이 금속 산화물(TMO)을 포함할 수 있다. 특정 구현 예에서, CES 엘리먼트는 단지 몇 가지 예를 제공하면 산화 니켈, 산화 코발트, 산화철, 산화 이트륨 및, Cr 도핑된 스트론튬 티타네이트, 란타늄 티타네이트와 같은 페로브스카이트, 및 프라세디움 칼슘 망가나이트 및 프라세디움 란타늄 망가나이트를 포함하는 망가나이트 패밀리와 같은 스위칭 재료로 형성될 수 있다. 특히, 불완전 d 및 f 오비탈 껍질을 갖는 원소를 함유하는 산화물은 CES 장치에서 사용하기에 충분한 저항성 스위칭 특성을 나타낼 수 있다. 일 실시 예에서, CES 엘리먼트는 전기 주조없이 제조될 수 있다. 다른 구현 예는 청구된 주제를 벗어나지 않고 다른 전이 금속 화합물을 사용할 수 있다. 예를 들어, {M(chxn)2Br}Br2(여기서, M은 Pt, Pd 또는 Ni를 포함할 수 있고, chxn은 1R, 2R-사이클로헥산디아민을 포함) 및 이러한 다른 금속 화합물이 청구된 주제를 벗어나지 않고 사용될 수 있다.
충분한 바이어스가 인가되고(예를 들어, 밴드 분할 전위를 초과하는) 상기 모트 조건이 충족되면(주입 전자 정공 = 스위칭 영역 내의 전자), CES 엘리먼트는 모트 트랜지션을 통해 도전성 상태로부터 절연성 상태로 빠르게 전환될 수 있다. 이것은 도 1의 플롯의 포인트(108)에서 발생할 수 있다. 이 지점에서, 전자는 더 이상 차폐되지 않고 로컬화된다. 이러한 상관 관계는 밴드를 분할하여 절연체를 형성하는 강한 전자-전자 상호 작용 전위를 가져올 수 있다. CES 엘리먼트가 여전히 절연성 상태에 있는 동안, 전류는 전자 정공의 이송에 의해 생성될 수 있다. 충분한 바이어스가 CES의 단자를 가로질러 인가되면, 전자는 금속-절연체-금속(MIM: metal-insulator-metal) 장치의 전위 장벽을 넘어서는 MIM 다이오드로 주입될 수 있다. 충분한 전자가 주입되고 충분한 전위가 단자들을 가로질러 인가되어 CES 엘리먼트를 설정 상태로 놓으면, 전자의 증가는 전자를 스크린하고 전자의 로컬화를 제거하여, 이는 금속을 형성하는 밴드 분할 전위를 붕괴시킬 수 있다.
CES 엘리먼트의 전류는 CES 엘리먼트를 도전성 상태로 놓기 위해 기록 동작 중에 제한된 외부 전류에 적어도 부분적으로 기초하여 판정된 외부적으로 인가된 "컴플라이언스" 조건에 의해 제어될 수 있다. 이 외부적으로 인가된 컴플라이언스 전류는 또한 CES를 절연성 상태로 두기 위해 후속하는 리셋 동작에 대한 전류 밀도의 조건을 설정할 수 있다.
도 1의 특정 구현 예에서 도시된 바와 같이, CES 엘리먼트를 도전성 상태로두기 위해 포인트(116)에서의 기록 동작 중에 인가되는 전류 밀도 Jcomp는 CES 엘리먼트를 후속하는 기록 동작에서 절연성 상태로 놓기 위한 컴플라이언스 조건을 판정할 수 있다. 예를 들어, CES 엘리먼트는 후속하여 Jcomp가 외부적으로 인가되는 포인트(108)에서 전압 Vreset에서 전류 밀도 Jreset ≥ Jcomp의 인가에 의해 절연성 상태에 배치될 수 있다.
따라서 컴플라이언스 조건은 모트 트랜지션를 위한 정공에 의해 "캡쳐"될 CES 엘리먼트 내의 다수의 전자를 설정할 수 있다. 즉, CES 엘리먼트를 도전성 메모리 상태로 두기 위해 기록 동작에 인가된 전류는 CES 엘리먼트에 주입되어서 후속하여 CES 엘리먼트를 절연성 메모리 상태로 트랜지션하기 위한 정공의 수를 판정할 수 있다.
위에서 지적한 바와 같이, 리셋 조건은 포인트(108)에서의 모트 트랜지션에 응답하여 발생할 수 있다. 상술한 바와 같이, 이러한 모트 트랜지션은 전자들의 농도 n이 전자 정공의 농도 p와 동일한 CES 엘리먼트에서의 조건에서 발생할 수 있다.
도 1에 도시된 플롯의 영역(104) 내의 전류 또는 전류 밀도는 CES 엘리먼트의 단자들을 가로질러 인가된 전압 신호로부터의 정공 주입에 응답하여 존재할 수 있다. 여기서, 정공 주입은 임계 전압 VMI가 CES 엘리먼트의 단자들을 가로질러 인가됨에 따라 전류 IMI에서 도전성 상태-절연성 상태의 트랜지션에 대한 모트 트랜지션 기준을 충족시킬 수 있다.
판독 동작에서 CES 엘리먼트의 메모리 상태를 검출하기 위한 "판독 윈도우(read window)"(102)는 판독 전압 Vread에서 CES 엘리먼트가 절연성 상태에 있는 동안 도 1의 플롯의 부분(106)과 CES 엘리먼트가 도전성 상태에 있는 동안 도 1의 플롯의 부분(104) 사이의 차이로서 설정될 수 있다.
유사하게, 기록 동작에서 CES 엘리먼트를 절연성 또는 도전성 메모리 상태로두기 위한 "기록 윈도우"(110)는 Vreset(Jreset에서)과 Vset(Jset에서) 사이의 차이로 설정될 수 있다. |Vset| > |Vreset|를 구축하는 것은 도전성 상태와 절연성 상태 사이를 스위칭할 수 있다. Vreset은 대략적으로 상관 관계로부터 발생하는 대역 분할 전위에서일 수 있고, Vset은 대략적으로 대역 분할 전위의 2배일 수 있다. 특정 구현 예에서, 기록 윈도우(110)의 크기는 CES 엘리먼트의 재료 및 도핑에 의해 적어도 부분적으로 판정될 수 있다. 고 저항(또는 고 커패시턴스)에서 저 저항(또는 저 커패시턴스)로의 트랜지션은 장치의 단일 임피던스로 나타낼 수 있다.
도 2는 가변 임피더 장치(124)와 같은 예시적인 가변 임피더 장치(CES 장치와 같은)의 등가 회로의 개략도를 도시한다. 언급된 바와 같이, 가변 임피더 장치(124)는 가변 저항과 가변 커패시턴스의 특성을 모두 포함할 수 있다. 예를 들어, 가변 임피더 장치에 대한 등가 회로는 일 실시 예에서 가변 커패시터(128)와 같은 가변 커패시터와 병렬인 가변 레지스터(126)과 같은 가변 레지스터를 포함할 수 있다. 가변 레지스터(126) 및 가변 커패시터(128)가 이산 컴포넌트로서 도 2에 도시되지만, 가변 임피더 장치(124)는 실질적으로 동질인 CES 엘리먼트를 동등하게 포함할 수 있고, CES 엘리먼트는 가변 커패시턴스 및 가변 저항의 특성을 포함한다. 아래의 표 1은 가변 임피더 장치(124)와 같은 예시적인 가변 임피던스 장치에 대한 예시적 진리 표를 나타낸다.
도 3은 본 기술의 일 실시 예에 따른 래치 회로(200)의 블록도를 도시한다. 래치 회로(200)는 디지털 전자 회로로 구현될 수 있다. 디지털 전자 회로는 마이크로 프로세서, 마이크로 컨트롤러, 메모리 장치, 통신 모듈 또는 래치 회로를 포함하는 임의의 장치와 같은 장치로 나타낼 수 있다. 이러한 장치는 랩톱, 데스크탑, 태블릿, 이동 전화, 계산기, 개인 휴대 정보 단말기(PDA) 등과 같은 전자 장치 또는 소비자 전자 장치에 통합될 수 있다.
래치 회로(200)는 적어도 하나의 상관 전자 스위치(CES) 엘리먼트(202) 및 제어 회로(204)를 포함할 수 있다. 래치 회로(200)는 예를 들어, 플립플롭, 래치, 또는 데이터를 저장하도록 구성된 회로의 형태를 취할 수 있지만, 이들은 비 제한적 예일 수 있음을 이해할 것이다. 래치 회로(200)가 플립플롭인 예에서, 플립플롭은 마스터 플립플롭 및 슬레이브 플립플롭을 포함할 수 있다. 적어도 하나의 CES 엘리먼트(202)는 마스터 플립플롭, 또는 슬레이브 플립플롭, 또는 둘다에 결합될 수 있다.
제어 회로(204)는 적어도 하나의 제어 신호를 수신하도록 구성된다. 제어 신호에 기초하여, 제어 회로(204)는 데이터 저장 및 데이터 출력 중 적어도 하나의 동작을 수행하도록 구성된다. 데이터를 저장하기 위해, 제어 회로(204)는 저장될 데이터에 기초하여 CES 엘리먼트(202)를 복수의 임피던스 상태 중 하나로 프로그래밍할 수 있다. 일 예시에서, 저장될 데이터가 데이터 입력(210)을 통해 수신될 수 있다. 예를 들어, 저장될 데이터가 제1 논리 레벨에 있을 때, 제어 회로(204)는 적어도 하나의 CES 엘리먼트(202)를 제1 임피던스 상태로 프로그래밍할 수 있다. 제1 임피던스 상태는 하기에서 보다 상술되는 바와 같이 저 임피던스 상태 또는 고 임피던스 상태일 수 있다. 유사하게, 저장될 데이터가 제2 논리 레벨에 있을 때, 제어 회로(204)는 적어도 하나의 CES 엘리먼트(202)를 제2 임피던스 상태로 프로그래밍할 수 있다. 제2 임피던스 상태는 하기에서 보다 상술되는 바와 같이 저 임피던스 상태 또는 고 임피던스 상태일 수 있다. CES 엘리먼트(202)의 임피던스 상태는 저항 상태, 용량성 상태 또는 이들의 조합에 대응할 수 있다. 실시 예에서, CES 엘리먼트(202)는 데이터 입력이 논리 0에 있을 때 저 임피던스 상태일 수 있고, 데이터 입력이 논리 1에 있을 때 CES 엘리먼트(202)는 고 임피던스 상태일 수 있다.
제어 회로(204)가 CES 엘리먼트(202)를 사용하여 데이터를 저장하는 이들 예시에서, 제어 회로(204)에 의해 수신된 제어 신호는 기록 인에이블 신호 및 클록 신호 중 적어도 하나일 수 있다. 일 예시에서, 래치 회로(200)는 적어도 하나의 제어 입력(206)을 통해 제어 신호를 수신할 수 있다.
출력하기 위해, 제어 회로(204)는 적어도 하나의 CES 엘리먼트(202)의 임피던스 상태에 기초하여 데이터를 출력하도록 구성될 수 있다. 예를 들어, 적어도 하나의 CES 엘리먼트(202)가 제1 임피던스 상태에 있을 때, 제어 회로는 제1 출력을 출력한다. 유사하게, 적어도 하나의 CES 엘리먼트(202)가 제2 임피던스 상태에 있을 때, 제어 회로(204)는 제2 출력을 출력할 수 있다. 제어 회로(204)가 CES 엘리먼트(202)의 상태에 기초하여 데이터를 출력하는 이들 예시에서, 제어 회로(204)에 의해 수신된 제어 신호는 판독 인에이블 신호 또는 클록 신호 중 적어도 하나 일 수 있다. 일 예시에서, 제어 회로(200)는 데이터 출력(208)을 통해 데이터를 출력할 수 있다.
일 실시 예에서, 제어 회로(204)는 적어도 하나의 CES 엘리먼트(202)의 임피던스 상태에 기초하여 래치 회로(200)의 상태를 복원하도록 구성된다. 예를 들어, 적어도 하나의 CES 엘리먼트(202)가 제1 임피던스 상태에 있을 때, 제어 회로(204)는 래치 회로(200)를 제1 상태로 복원할 수 있다. 다른 예시에서, 제어 회로(204)는 적어도 하나의 CES 엘리먼트(202)가 제2 임피던스 상태에 있을 때 래치 회로(200)를 제2 상태로 복원시킨다. 이들 예시에서, 제어 신호는 복원 신호 또는 클록 신호일 수 있다. 복원 신호는 래치 회로(200)의 상태를 복원하기 위해 제어 회로(204)를 트리거할 수 있는 임의의 아날로그 또는 디지털 신호로서 이해될 수 있다. 제어 회로(204)는 파워 온 상태 동안, 즉 래치 회로(200)로의 전력 공급이 스위치 온될 때, 래치 회로(200)의 상태를 복원하도록 구성될 수 있다.
래치 회로(200)의 다양한 실시 예가 도 4 내지 도 14와 관련하여 기술된다. 실시 예들 사이에 공통인 부분들을 나타내기 위해 도 4 내지 도 14의 실시 예들에 동일한 참조 번호들이 사용되며, 각 도면의 설명은 주로 다른 실시 예들과 다른 구조적 또는 동작 특징들에서 사용될 수 있다.
도 4는 기록 회로 및 판독 회로를 갖는 예시적인 CES 엘리먼트 기반 래치 회로를 도시한다. 래치 회로(380)는 기록 회로(300) 및 판독 회로(302)를 포함한다. 기록 회로(300)는 CES 엘리먼트(202)를 사용하여 데이터를 저장하도록 구성될 수 있다. 판독 회로(302)는 CES 엘리먼트(202)에 기초하여 데이터를 출력하도록 구성될 수 있다. 적어도 하나의 제어 신호는 기록 인에이블 신호(WRITE로 표시됨) 및 판독 인에이블 신호(READ로 표시됨)를 포함한다. 일 예시에서, WRITE 신호 및 READ 신호는 중첩되지 않는 방식으로 어서트되며, 즉 한 번에 WRITE 신호 및 READ 신호 중 하나만이 어서트된다.
특정 구현 예에서, 기록 회로(300)는 트랜지스터(304), 트랜지스터(306), 및 트랜지스터(308)를 포함할 수 있다. 일 예시에서, 트랜지스터(304)는 PMOS 트랜지스터일 수 있고, 트랜지스터(306)는 NMOS 트랜지스터일 수 있으며, 트랜지스터(308)는 PMOS 트랜지스터일 수 있다. 트랜지스터(304)의 소스 입력은 도 4에서 V1로 도시된 공급 전압에 결합된다. 공급 전압은 규정된 전압, 예를 들어 VDD 전원을 공급하는데 사용될 수 있다. 예시적인 구현 예에서, VDD는 약 1.2V이지만, 이는 단지 예시적이고 비 제한적인 예시 값일 뿐이다. 트랜지스터(304)의 게이트 입력은 인버터(310)로부터 입력을 수신하도록 구성된다. 인버터(310)의 입력은 WRITE로 표시되는 기록 인에이블 신호를 수신하도록 구성된다. 트랜지스터(306)의 드레인 입력은 트랜지스터(306) 및 트랜지스터(308)의 소스 입력에 결합된다. 트랜지스터(306)의 게이트 입력은 도 4에서 D로 도시된 데이터를 수신하도록 구성된다. 트랜지스터(306)의 드레인 입력은 CES 엘리먼트(202)의 제1 입력에 결합된다. 트랜지스터(308)의 게이트 입력은 데이터(D)를 수신하도록 구성된다. 트랜지스터(308)의 드레인 입력은 CES 엘리먼트(202)의 제1 입력에 결합된다. CES 엘리먼트(202)의 제2 입력은 제2 전원(V2)에 결합된다. 일 예시에서, 제2 전원(V2)은 접지 GND 소스일 수 있다.
데이터(D)를 저장하기 위한 기록 동작에서, WRITE 신호가 어서트되고, 즉 하이로 풀링된다. 그 결과, 트랜지스터(304)가 스위치 온된다. 또한, 기록 회로(300)는 저장될 데이터(D)에 기초하여 CES 엘리먼트(202)를 복수의 임피던스 상태 중 하나로 프로그래밍하도록 구성된다. 예를 들어, 데이터(D)가 논리 0에 있을 때, 트랜지스터(306)는 스위치 오프되고 트랜지스터(308)는 스위치 온된다. 그 결과, VDD 전체가 CES 엘리먼트(204)에 공급된다. 일 예시에서, VDD는 CES 엘리먼트(202)의 SET 전압 이상일 수 있다. 또한, 트랜지스터(304, 308)는, SET 상태에 필요한 전류 밀도를 제공하도록 설계될 수 있다. 따라서, 이 예시에서, CES 엘리먼트(202)는 SET 상태, 즉 저 임피던스 상태로 프로그래밍된다.
데이터 (D)가 논리 1에 있는 다른 예시에서, 트랜지스터(306)는 스위치 온되고 트랜지스터(308)는 스위치 오프된다. 이러한 구성에서, 트랜지스터(304 및 306)를 통해 VDD로부터 CES 엘리먼트(202)로 전류가 흐른다. 트랜지스터(306)는 전압 강하에 영향을 미치도록(유발하도록) 설계되어, CES 엘리먼트(202)에 공급되는 유효 전압이 공급 전압에서 트랜지스터(306)에 의해 도입되는 전압강하를 뺀 것과 같다. 일 실시 예에서, 전압 강하는 약 0.6V일 수 있지만, 이것은 단지 예시적이고 비 제한적인 예시적인 값일 뿐이다. 따라서, CES 엘리먼트(202)에 공급되는 전압은 약 0.6V이다. 일 예시에서, CES 엘리먼트(202)에 공급되는 전압은 CES 엘리먼트(202)의 RESET 전압보다 크거나 같다. 또한, 트랜지스터(304 및 306)는 CES엘리먼트(202)의 RESET 전류 밀도보다 크거나 같은 전류 밀도를 제공하도록 설계될 수 있다. 따라서, CES 엘리먼트(202)는 RESET 상태, 즉 고 임피던스 상태로 프로그래밍된다.
상술한 바와 같이, 판독 회로(302)는 CES 엘리먼트(202)에 기초하여 데이터를 출력하도록 구성될 수 있다. 구현 예에서, 판독 회로(302)는 트랜지스터(312), 트랜지스터(314) 및 트랜지스터(316)를 포함한다. 일 예시에서, 트랜지스터(312), 트랜지스터(314) 및 트랜지스터(316)는 NMOS 트랜지스터일 수 있다. 또한, 트랜지스터(312) 및 트랜지스터(316)의 임피던스 값은 트랜지스터(314)의 임피던스 값의 2배와 동일할 수 있다. 트랜지스터(312)의 소스 입력은 제3 전원, 예를 들어, 도 4에서 Vcore로 도시된 코어 전압을 수신하도록 구성된다. 트랜지스터(312)의 드레인 입력은 출력 노드(318)에 결합된다. 트랜지스터(314)의 소스 입력은 출력 노드(318)에 결합된다. 트랜지스터(314)의 드레인 입력은 트랜지스터(316)의 소스 입력에 결합된다. 트랜지스터(316)의 소스 입력은 CES 엘리먼트(202)의 제1 입력에 더 결합된다. 트랜지스터(316)의 드레인 입력은 제2 전원에 결합된다. 또한, 트랜지스터(312, 314 및 316)의 게이트 입력은 READ 신호에 결합된다.
판독 동작에서, READ 신호가 어서트된다. 트랜지스터(314, 316 및 318)는 턴온된다. 판독 회로(302)는 CES 엘리먼트(202)의 임피던스 상태에 기초하여 데이터를 출력하도록 구성된다. 예를 들어, CES 엘리먼트(202)가 저 임피던스 상태에 있을 때, 판독 회로(302)는 제1 출력을 출력할 수 있다. 이 경우, 트랜지스터(316)와 CES 엘리먼트(202)는 병렬로 연결된다. CES 엘리먼트(202)는 저 임피던스 상태에서 임피던스가 트랜지스터(316)의 저항보다 현저하게 낮도록 설계된다. 따라서, 트랜지스터(316)는 효과적으로 단락된다. 결과적으로, 특정 실시 예에서, 출력 노드(318)에서의 전압은 트랜지스터(312)의 저항이 트랜지스터(314)의 저항의 약 2배가 되면서 트랜지스터들(312 및 314)이 저항 분배기를 형성하기 때문에 제1 전원의 1/3과 같게 된다. 출력 노드(318)는 피드백 회로(320)에 더 연결된다. 피드백 회로(320)는 인버터(322) 및 인버터(324)를 포함한다. 피드백 회로(320)로부터의 출력은 제1 출력이 제공되는 인버터(326)에 공급된다. 출력 노드(318)에서의 전압이 제1 전원의 약 1/3이기 때문에, 제1 출력은 논리 0에 있다. 따라서, CES 엘리먼트(202)가 저 임피던스 상태(데이터 입력이 논리 0에 있을 때 CES 엘리먼트(202)가 저 임피던스 상태에 있는)에 있을 때, 데이터 출력은 논리 0에 있고, 이에 따라 저장된 데이터를 정확하게 출력한다.
CES 엘리먼트(202)가 고 임피던스 상태에 있는 다른 예에서, 판독 회로(302)는 제2 출력을 출력할 수 있다. 일 실시 예에서, CES 엘리먼트(202)는 고 임피던스 상태에서의 자신의 이러한 임피던스가 트랜지스터(316)의 임피던스보다 현저히 높은 방식으로 설계된다. 따라서, 이러한 배열에서의 CES 엘리먼트(202)는 개방 엘리먼트로서 기능할 수 있고, 높은 저항을 제공한다. 결과적으로, 특정 실시 예에서, 출력 노드(318)에 공급된 유효 전압은 제1 전원의 3/5와 같고, 따라서 제2 출력은 논리 1이다(CES 엘리먼트(202)는 데이터 입력이 논리 1에 있을 때 고 임피던스 상태에 있음). 따라서, 판독 회로(302)는 저장된 데이터를 정확하게 출력한다.
상술한 바와 같이, 기록 회로(300) 및 판독 회로(302)는 각각 개별 WRITE 신호 및 READ 신호에 의해 인에이블된다. 따라서, WRITE 신호 또는 READ 신호 모두가 인에이블되지 않을 때, 기록 회로(300)와 판독 회로(302)는 모두 디스에이블되어, 래치 회로(380)로부터의 우발적인 기록 및 판독을 방지한다. 또한, 기록 회로(300) 및 판독 회로(302)에는 누설 경로가 없다.
도 5는 기록 회로 및 판독 회로를 갖는 CES 엘리먼트 기반 래치 회로(480)의 또 다른 예를 도시한다. 래치 회로(480)는 기록 회로(400) 및 판독 회로(402)를 포함할 수 있다. 기록 회로(400)는 CES 엘리먼트(202)를 사용하여 데이터를 저장하도록 구성될 수 있다. 판독 회로(402)는 CES 엘리먼트(202)에 기초하여 데이터를 출력하도록 구성될 수 있다. 적어도 하나의 제어 신호는 기록 인에이블 신호(WRITE로 표시됨) 및 판독 인에이블 신호(READ로 표시됨)를 포함한다. 일 예시에서, WRITE 신호 및 READ 신호는 중첩되지 않는 방식으로 어서트되며, 즉 한 번에 WRITE 신호 및 READ 신호 중 하나만이 어서트된다.
특정 구현 예에서, 기록 회로(400)는 트랜지스터(404), 트랜지스터(406) 및 트랜지스터(408)를 포함할 수 있다. 일 예시에서, 트랜지스터(404)는 NMOS 트랜지스터일 수 있고, 트랜지스터(406)는 PMOS 트랜지스터일 수 있으며, 트랜지스터(408)는 PMOS 트랜지스터일 수 있다. 트랜지스터(404)의 소스 입력은 트랜지스터(406)의 소스 입력에 결합된다. 또한, 트랜지스터(404)의 소스 입력은 전원(V1)을 수신하도록 구성된다. 트랜지스터(404)의 게이트 입력은 도 5에서 D로 도시된 데이터를 수신하도록 구성된다. 트랜지스터(404)의 바디 입력은 전원(V2), 예를 들어 Vss를 수신하도록 구성된다. 트랜지스터(404)의 드레인 입력은 트랜지스터(408)의 소스 입력에 결합된다. 트랜지스터(404)의 소스 입력에 결합되는 것 이외에, 트랜지스터(406)의 소스 입력은 또한 V1을 수신하도록 구성된다. 트랜지스터(406)의 게이트 입력은 데이터에 결합되고, 트랜지스터(406)의 바디 입력은 트랜지스터(406)의 소스 입력에 결합된다. 트랜지스터(406)의 드레인 입력은 트랜지스터(408)의 소스 입력에 결합된다. 트랜지스터(408)의 게이트 입력은 인버터(410)로부터 입력을 수신하도록 구성된다. 인버터(410)는 WRITE 신호를 수신하도록 구성된다. 트랜지스터(408)의 바디 입력은 V1을 수신하도록 구성된다. 트랜지스터(408)의 드레인 입력은 CES 엘리먼트(202)의 제1 입력에 결합된다. 또한, CES 엘리먼트(202)의 제2 입력은 전원(V3)에 결합된다. 일 예시에서, 전원(V3)은 접지 GND 소스일 수 있다.
데이터를 저장하기 위한 기록 동작에서, WRITE 신호가 어서트된다. 그 결과, 트랜지스터(408)가 스위치 온된다. 또한, 기록 회로(400)는 저장될 데이터(D)에 기초하여 CES 엘리먼트(202)를 복수의 임피던스 상태 중 하나로 프로그래밍하도록 구성된다. 예를 들어, 데이터(D)가 논리 0에 있을 때, 트랜지스터(404)는 스위치 오프되고 트랜지스터(406)는 스위치 온된다. 결과적으로, V1은 CES 엘리먼트(202)에 전체적으로 공급된다. 일 예시에서, V1은 약 1.2V와 같을 수 있지만, 이는 단지 예시이고 비 제한적인 예시 값일 뿐이다. 예시적인 구현 예에서, V1은 CES 엘리먼트(202)의 SET 전압보다 크거나 동일할 수 있다. 더욱이, 트랜지스터들(406 및 408)은 CES 엘리먼트(202)를 통한 전류 밀도가 CES 엘리먼트(202)가 SET 상태로 스위칭하는 임계 전류 밀도보다 크도록 설계될 수 있다. 따라서, 이 예시에서, CES 엘리먼트(202)는 데이터(D)가 논리 0에 있을 때 SET 상태, 즉 저 임피던스 상태로 프로그래밍된다.
데이터가 논리 1에 있을 때, 트랜지스터(404)는 스위치 온되고 트랜지스터(406)는 스위치 오프된다. 트랜지스터(404)는 전압 강하를 제공하도록 설계될 수 있고, 따라서 CES 엘리먼트(202)에 공급된 유효 전압은 V1에서 트랜지스터(404)에 의해 도입된 전압 강하를 뺀 것과 동일하다. 일 실시 예에서, 트랜지스터(404)에 의해 도입된 전압 강하는 약 0.6V일 수 있지만, 이는 단지 예시적이고 비 제한적인 예시적인 값일 뿐이다. 따라서, CES 엘리먼트(202)에 공급되는 유효 전압은 약 0.6V이다. 예시적인 구현 예에서, 이 전압은 CES 엘리먼트(202)의 RESET 전압 이상일 수 있다. 또한, 트랜지스터(404, 408)는 CES 엘리먼트(202)가 RESET 상태로 스위칭하는 전류 밀도를 제공하도록 설계될 수 있다. 따라서, 데이터(D)가 논리 1에 있을 때, CES 엘리먼트(202)는 RESET 상태, 즉 고 임피던스 상태로 프로그래밍된다.
판독 회로(402)는 트랜지스터(412), 트랜지스터(414) 및 출력 노드(416)를 포함한다. 일 예시에서, 트랜지스터(412) 및 트랜지스터(414)는 NMOS 트랜지스터일 수 있다. 트랜지스터(412)의 소스 입력은 공급 전압(V4)을 수신하도록 구성된다. 일 실시 예에서, V4는 예를 들어 약 0.9V와 같은 코어 전압일 수 있지만, 이는 단지 예시적이고 비 제한적인 예시적인 값이다. 트랜지스터(412)의 게이트 입력은 도 5에서 READ 신호를 수신하도록 구성된다. 트랜지스터(412)의 드레인 입력은 출력 노드(416)에 연결된다. 트랜지스터(414)의 소스 입력은 출력 노드(416)에 연결된다. 트랜지스터(414)의 게이트 입력은 READ 신호를 수신하도록 구성된다. 트랜지스터(414)의 드레인 입력은 CES 엘리먼트(202)의 제1 입력에 연결된다.
판독 동작에서, READ 신호가 어서트된다. 또한, 판독 회로(402)는 CES 엘리먼트(202)의 임피던스 상태에 기초하여 데이터를 출력하도록 구성된다. 예를 들어, CES 엘리먼트(202)가 저 임피던스 상태에 있을 때, 판독 회로(402)는 출력 노드(416)를 통해 제1 출력 신호를 출력한다. 이 예시에서, CES 엘리먼트(202)가 저 임피던스 상태에 있기 때문에, 출력 노드(416)는 접지 노드로 푸시된다. 출력 노드(416)는 피드백 회로(418)에 연결된다. 피드백 회로(418)는 인버터(420) 및 인버터(422)를 포함한다. 일 예시에서, 인버터(422)는 도시된 바와 같이 제어 신호 READ 및 READ_B를 갖는 3-상태 인버터이다. READ_B 신호는 READ 신호의 상보적 버전이다. 피드백 회로(418)로부터의 출력은 인버터(424)에 대한 입력으로서 제공된다. 후속하여, 인버터(424)의 출력에 연결된 데이터 출력은 논리 0에 있다. 따라서, CES 엘리먼트(202)가 저 임피던스 상태(데이터 입력이 논리 0에 있을 때 CES 엘리먼트(202)가 저 임피던스 상태에 있는)에 있을 때, 데이터 출력은 논리 0에 있고, 이에 따라 저장된 데이터를 정확하게 출력한다.
유사하게, CES 엘리먼트(202)가 고 임피던스 상태에 있을 때, 판독 회로(402)는 출력 노드(416)를 통해 제2 출력을 출력한다. 이 예시에서, 출력 노드(416)는 하이로 풀링되며 결과적으로 데이터 출력은 논리 1에 있다. 따라서, CES 엘리먼트(202)가 고 임피던스 상태(데이터 입력이 논리 1에 있을 때 CES 엘리먼트(202)가 고 임피던스 상태에 있는) 일 때, 데이터 출력은 논리 1에 있어, 저장된 데이터를 정확하게 출력한다.
기술된 바와 같이, 기록 회로(400) 및 판독 회로(402)는 각각 개별 WRITE 신호 및 READ 신호에 의해 인에이블된다. 따라서, WRITE 신호 또는 READ 신호 모두가 인에이블되지 않을 때, 기록 회로(400)와 판독 회로(402)는 모두 디스에이블되어, 래치 회로(480)로부터의 우발적인 기록 및 판독을 방지한다. 또한, 기록 회로(400) 및 판독 회로(402)에 누설 경로가 없다. 또한, 판독 회로(402)는 판독 동작 동안 DC 경로를 회피한다. 또한, 기록 회로(400)는 기록 동작 동안 셋업 및 충전 저장 문제를 개선한다.
일 실시 예에서, 래치 회로(380, 480)의 부가적인 변형은 기록 회로와 판독 회로를 상호교환함으로써 형성될 수 있다. 예를 들어, 래치 회로(380)(도 4에 도시된)에서, 기록 회로(300)는 기록 회로(400)로 대체될 수 있거나 판독 회로(302)가 판독 회로(402)로 대체될 수 있다. 유사하게, 래치 회로(480)(도 5에 도시된)에서, 기록 회로(400)는 기록 회로(300)로 대체될 수 있거나 또는 판독 회로(402)가 판독 회로(302)로 대체될 수 있다.
도 6은 CES 엘리먼트 기반 래치 회로(580)에 대한 예시적인 플립플롭 회로를 도시한다. 일 예시에서, 래치 회로(580)는 플립플롭, 예를 들어 마스터 슬레이브 플립플롭일 수 있다. 일 실시 예에 따르면, 래치 회로(580)는 마스터 슬레이브 D 플립플롭이며, 이는 CES 엘리먼트의 비휘발성으로 인해 전원이 턴 오프 되더라도 상태를 유지한다. 래치 회로(580)는 기록 회로(500), 판독 회로(502), 및 복원 회로(504)를 포함한다. 기록 회로(500)는 CES 엘리먼트(202)를 사용하여 데이터를 저장하도록 구성된다. 판독 회로(502)는 CES 엘리먼트(202)에 기초하여 데이터를 출력하도록 구성된다. 복원 회로(504)는 CES 엘리먼트(202)에 기초하여 래치 회로(580)의 상태를 복원하도록 구성된다.
특정 실시 예에서, 기록 회로(500)는 트랜지스터 스택(506) 및 트랜지스터 스택(508)을 포함한다. 트랜지스터 스택(506) 및 트랜지스터 스택(508)은 모두 CES 엘리먼트(202)에 결합된다. 트랜지스터 스택(506) 및 트랜지스터 스택(508)은 함께 래치 회로(580)의 마스터 스테이지로의 입력을 형성할 수 있다. 트랜지스터 스택(506)은 트랜지스터(510), 트랜지스터(512), 트랜지스터(514) 및 트랜지스터(516)를 포함한다. 트랜지스터 스택(508)은 트랜지스터(518), 트랜지스터(520), 트랜지스터(522), 및 트랜지스터(524)를 포함한다. 일 예시에서, 트랜지스터(510), 트랜지스터(512), 트랜지스터(518), 트랜지스터(522) 및 트랜지스터(524) 각각은 NMOS 트랜지스터일 수 있다. 트랜지스터(514), 트랜지스터(516), 및 트랜지스터(520) 각각은 PMOS 트랜지스터일 수 있다. 일 예시에서, 트랜지스터(510)의 게이트 입력은 도 6에서 D로 도시된 데이터를 수신하도록 구성된다. 트랜지스터(514), 트랜지스터(518) 및 트랜지스터(522) 각각의 게이트 입력은 도 6에서 D_B로 도시된 상보적 데이터를 수신하도록 구성된다. 또한, 트랜지스터(512) 및 트랜지스터(524)의 게이트 입력은 도 6에서 CLK로 도시된 클록 신호를 수신하도록 구성된다. 트랜지스터(516) 및 트랜지스터(520)의 게이트 입력은 도 6에서 CLK_B로 도시된 상보적 클록 신호를 수신하도록 구성된다. 또한, 트랜지스터(516)의 소스 입력 및 트랜지스터(520)의 소스 입력은 제1 전원(V1로 표시됨)에 연결된다. 일 예시에서, 제1 전원은 VDD일 수 있다. 트랜지스터(512)의 소스 입력 및 트랜지스터(524)의 소스 입력은 제2 전원(V2로 표시됨)에 연결된다. 일 예시에서, 제2 전원은 접지 노드일 수 있다. 각각의 트랜지스터 스택 내의 트랜지스터들의 위치들은 상호 교환될 수 있음을 이해할 것이다. 예를 들어, 도 6에 도시된 바와 같이 트랜지스터(510)를 CES 엘리먼트에 그리고 트랜지스터(512)를 접지 노드에 연결하는 대신에, 트랜지스터(512)를 CES 엘리먼트(202)에 연결하고 트랜지스터(510)는 접지 노드에 연결되는 등이 이루어진다.
판독 동작에서, 기록 회로(500)는 CLK가 제1 논리 레벨에 있을 때, 예를 들어 CLK가 하이일 때, 즉 논리 레벨 1에 있을 때 CES 엘리먼트(202)를 사용하여 데이터를 저장한다. 예를 들어, 데이터가 논리 1에 있는 경우, 트랜지스터 스택(506)은 CES 엘리먼트(202)를 저 임피던스로 프로그래밍하도록 구성된다. 이 예시에서, D가 논리 1이고 CLK가 논리 1인 경우, 트랜지스터(510), 트랜지스터(512), 트랜지스터(514) 및 트랜지스터(516)가 각각 스위칭 온된다. 결과적으로, VDD는 CES 엘리먼트(202) 양단에 인가된다. 일 예시에서, VDD는 약 1.2V와 같을 수 있지만, 이는 단지 예시적이고 비 제한적인 예시적인 값일 뿐이다. VDD는 CES 엘리먼트(202)의 SET 전압보다 크거나 동일할 수 있다. 또한, 트랜지스터 스택(506)은 CES 엘리먼트(202)가 SET 상태로 스위칭하는 임계 전류 밀도 이상의 전류 밀도를 갖는 전류를 공급하도록 구성된다. 상기 동작 조건하에서, CES 엘리먼트(202)는 SET 상태, 즉 저 임피던스 상태로 프로그램된다.
데이터가 논리 0에 있을 때, 트랜지스터 스택(508)은 CES 엘리먼트(202)를 고 임피던스 상태로 프로그래밍하도록 구성된다. 이 예시에서, D가 논리 0이고 CLK가 논리 1일 때, 트랜지스터(518), 트랜지스터(520), 트랜지스터(522) 및 트랜지스터(524) 각각이 스위칭 온된다. 트랜지스터 스택(508)은 CES 엘리먼트(202)가 RESET 상태로 스위칭하는 임계 전류 밀도 이상인 전류 밀도를 갖는 전류를 공급하도록 구성된다. 또한, 트랜지스터(518)는 전압 강하를 제공하도록 구성될 수 있다. 따라서, CES 엘리먼트(202) 양단의 전압은 VDD에서 전압 강하를 뺀 것과 같다. 일 예시에서, 트랜지스터(518)에 의해 제공되는 전압 강하는 약 0.6V일 수 있지만, 이는 단지 예시적이고 비 제한적인 예시적인 값일 뿐이다. 결과적으로, CES 엘리먼트(202) 양단의 전압은 약 0.6V와 동일하다. 일 예시에서, 이 전압은 CES 엘리먼트(202)의 RESET 전압이상일 수 있다. 상기 동작 조건하에서, CES 엘리먼트(202)는 RESET 임피던스 상태, 즉 고 임피던스 상태로 프로그래밍된다. 일 예시에서, 트랜지스터(518)는 전압 강하를 제공하는 네거티브 채널 전계효과 트랜지스터일 수 있다. 트랜지스터(518)의 산화물의 두께는 원하는 전압 강하를 달성하도록 변화될 수 있다. 다른 예시에서, 트랜지스터(518)에 의해 도입된 전압 강하를 향상시키기 위해 다른 회로 엘리먼트, 예를 들어, 다른 트랜지스터(도 6에 도시되지 않음)가 트랜지스터(518)에 연결될 수 있다. 다른 트랜지스터의 게이트 입력은 다이오드 드롭을 달성하기 위해 다른 트랜지스터의 소스에 연결될 수 있다.
판독 회로(502)는 트랜지스터(526), 트랜지스터(528), 트랜지스터(530) 및 트랜지스터(532)를 포함한다. 트랜지스터(528)는 도시된 바와 같이 노드(548)에 연결된다. 노드(548)는 CES 엘리먼트(202)의 제1 입력에 연결된다. 트랜지스터(530)는 CES 엘리먼트(202)의 제2 입력에 연결된 노드(550)에 연결된다. 트랜지스터(528 및 530)는 피드백 트랜지스터로서 동작한다. 일 예시에서, 트랜지스터(526) 및 트랜지스터(528) 각각은 PMOS 트랜지스터일 수 있고 직렬로 연결될 수 있다. 일 예시에서, 트랜지스터(530) 및 트랜지스터(532)는 NMOS 트랜지스터일 수 있고 직렬로 연결될 수 있다. 또한, 트랜지스터(526)의 게이트 입력은 도 6에서 CLKD로 도시된 제2 클록 신호에 연결될 수 있다. CLKD 신호는 CLK_B 신호 및 RST_B 신호의 NAND 동작을 수행함으로써 생성된다. 트랜지스터(532)의 게이트 입력은 도 6에서 CLKD_B로 도시된 상보적 제2 클록 신호에 결합될 수 있다. 일 실시 예에서, 트랜지스터(526) 및 트랜지스터(528)는 스위치 온되었을 때 트랜지스터(526)와 트랜지스터(528)의 합성 임피던스가 약 1메가 오옴(1MΩ)이 되도록 설계될 수 있다. 또한, 트랜지스터(530) 및 트랜지스터(532)는, 트랜지스터(530)와 트랜지스터(532)의 합성 임피던스가 약 20,000 옴(20,000Ω)이 되도록 설계된다. 판독 회로(502)는 또한 인버터(534), 패스 게이트 트랜지스터(536) 및 패스 게이트 트랜지스터(538)에 더 결합된다. 패스 게이트 트랜지스터(536 및 538)는 함께 래치 회로(580)의 슬레이브 스테이지에 대한 입력을 형성할 수 있다. 인버터의 입력은 노드(548)에 연결되고 인버터의 출력(540)은 패스 게이트 트랜지스터(536 및 538)에 연결된다. 패스 게이트 트랜지스터(536 및 538)는 또한 데이터 출력(542)에 연결된다. 간략화를 이유로, 래치 회로(580)의 슬레이브 스테이지의 동작은 슬레이브 스테이지의 동작이 마스터 슬레이브 플립플롭의 종래의 슬레이브 스테이지와 유사하기 때문에 생략된다.
판독 동작에서, 판독 회로(502)는 마스터 스테이지에 데이터를 유지하면서 클록이 제2 논리 레벨, 예를 들어 논리 0일 때 슬레이브 스테이지의 입력을 통해 데이터를 출력한다. 또한, RST 신호가 논리 0으로 유지된다. 결과적으로, CLKD는 논리 0이다. CLKD가 논리 0일 때, 트랜지스터(526) 및 트랜지스터(532)는 스위치 온된다. 또한, 패스 게이트 트랜지스터(536) 및 패스 게이트 트랜지스터(538)가 스위치 온된다. 예시적인 구현 예에서, CES 엘리먼트(202)는 저 임피던스 상태의 CES 엘리먼트(202)가 약 10만 옴(100,000Ω 또는 0.1MΩ)의 임피던스를 가질 수 있고 고 임피던스 상태에서 약 10메가 옴(10MΩ)의 임피던스를 가질 수 있도록 설계될 수 있다. 따라서, 판독 동작 동안, CES 엘리먼트(202)가 저 임피던스 상태에 있을 때, 노드(548)는 로우로 풀링된다. 결과적으로, 출력(540)은 하이로 풀링되고 데이터 출력(542)은 논리 1에 있게 된다. 유사하게, CES 엘리먼트가 고 임피던스 상태에 있을 때, 노드(548)는 하이로 풀링된다. 결과적으로, 출력(540)은 로우로 풀링되고, 데이터 출력(542)은 논리 0이다. 따라서, 판독 회로(502)는 CES 엘리먼트(202)의 임피던스 상태에 따라 데이터를 정확하게 출력한다.
복원 회로(504)는 트랜지스터(544) 및 트랜지스터(546)를 포함한다. 트랜지스터(544)의 소스 입력은 전원(V1)을 수신하도록 구성된다. 트랜지스터(544)의 게이트 입력은 RST_B로 도시된 상보적 복원 신호를 수신하도록 구성된다. 트랜지스터(544)의 드레인 입력은 노드(548)에 연결된다. 트랜지스터(546)의 드레인 입력은 전원(V2)을 수신하도록 구성된다. 일 예시에서, 전원(V2)은 접지 노드 또는 GND 소스일 수 있다. 트랜지스터(546)의 게이트 입력은 RST 신호를 수신하도록 구성된다. 트랜지스터(546)의 소스 입력은 노드(550)에 결합된다. 트랜지스터(544)는 스위치 ON될 때 트랜지스터(544)의 저항이 대략 1메가 오옴(1MΩ)이 되도록 설계된다. 트랜지스터(546)는 스위치 ON될 때 트랜지스터(546)의 저항이 대략 20킬로오옴(20kΩ)이 되도록 설계된다.
상술한 바와 같이, 복원 회로(504)는 CES 엘리먼트(202)의 임피던스 상태에 기초하여 래치 회로(580)의 상태를 복원하도록 구성된다. 복원 동작에서, RST 신호가 어서트된다. 일 실시 예에서, RST 신호는 파워 온 리셋 신호일 수 있다. RST가 어서트되면 RST_B는 로우가 되고 트랜지스터(544 및 546)는 턴 온된다. 또한, CLK는 디어서트(de-asserted), 즉 로우로 된다. 결과적으로 CLKD는 하이가 되고 CLKD_B는 로우가 된다. 그 결과, 트랜지스터(526, 532)가 턴오프된다. CES 엘리먼트(202)가 약 100킬로오옴(100kΩ)의 저항을 갖는 저 임피던스 상태에 있을 때, 노드(548)는 로우로 풀링되고 출력(540)은 하이로 풀링된다. 유사하게, CES 엘리먼트(202)가 약 10메가 오옴(10MΩ)의 저항을 갖는 고 임피던스 상태에 있을 때, 노드(548)는 하이로 풀링되고 출력(540)은 로우로 풀링된다. 따라서, 복원 회로(504)는 래치 회로(580)의 상태를 CES 엘리먼트(202)의 임피던스 상태에 기초하여 적절한 상태로 복원할 수 있다.
따라서, 래치 회로(580)는 비휘발성 마스터 슬레이브 플립플롭으로서 동작할 수 있다. 또한, 마스터 스테이지에 입력된 데이터가 변경될 때마다 CES 엘리먼트(202)에 데이터가 기록될 수 있다. 또한, 복원 회로(504)는 파워 온 리셋 신호일 수 있는 RESTORE 신호를 사용하여 인에이블된다. 그러므로, 래치 회로(580)는 논리 회로에서 종래의 휘발성 마스터 슬레이브 플립플롭을 쉽게 대체할 수 있다.
도 7은 CES 엘리먼트 기반 래치 회로(680)를 위한 또 다른 예시적인 플립플롭 회로를 도시한다. 일 예시에서, 래치 회로(680)는 플립플롭일 수 있다. 플립플롭은 예를 들어 마스터 슬레이브 플립플롭일 수 있다. 래치 회로(680)는 기록 회로(600), 판독 회로(602), 및 복원 회로(640)를 포함한다. 기록 회로(600)는 CES 엘리먼트(202)를 사용하여 데이터를 저장하도록 구성된다. 판독 회로(602)는 CES 엘리먼트(202)에 기초하여 데이터를 출력하도록 구성된다. 복원 회로(640)는 CES 엘리먼트(202)의 임피던스 상태에 기초하여 래치 회로(680)의 상태를 복원하도록 구성된다.
일 실시 예에서, 기록 회로(600)는 트랜지스터(604), 트랜지스터(606), 트랜지스터(608) 및 트랜지스터(610)를 포함한다. 트랜지스터(604) 및 트랜지스터(608)는 PMOS 트랜지스터일 수 있다. 트랜지스터(606) 및 트랜지스터(610)는 NMOS 트랜지스터일 수 있다. 트랜지스터(604 및 606)의 소스 입력은 제1 전원(V1)을 수신하도록 구성된다. 일 예시에서, V1은 VDD일 수 있다. 트랜지스터(604 및 606)의 게이트 입력은 도 7에서 D로 도시된 데이터를 수신하도록 구성된다. 트랜지스터(608)의 게이트 입력은 도 7에서 WE_B로 도시된 상보적 기록 인에이블 신호를 수신하도록 구성된다. 도 7에 도시된 바와 같이, 트랜지스터(608)의 드레인 입력은 노드(612)에 결합된다. 노드(612)는 CES 엘리먼트(202)의 제1 입력에 결합된다. 트랜지스터(610)의 소스 입력은 도 7에 도시된 바와 같이 노드(614)에 결합된다. 노드(614)는 CES 엘리먼트의 제2 입력에 결합된다. 트랜지스터(610)의 게이트 입력은 도 7에서 WE로 도시된 기록 인에이블 신호를 수신하도록 구성된다. 트랜지스터(610)의 드레인 입력은 제2 전원(V2)을 수신하도록 구성된다. 일 예시에서, 전원(V2)은 접지 노드 또는 GND 전원일 수 있다.
저장 동작을 수행하기 전에, 데이터(D)는 먼저 입력 mux(660)를 통해 래치 회로(680)에 설정된다. 입력 mux는 트랜지스터(662) 및 트랜지스터(664)를 포함하고, 입력으로서 데이터(D)를 수신하도록 구성된다. 일 예시에서, 트랜지스터(662)는 NMOS 트랜지스터일 수 있고, 트랜지스터(664)는 PMOS 트랜지스터일 수 있다. 클록 신호(CLK로 표시)에 기초하여, 입력 mux(660)는 래치 회로(680)에 래칭되는 데이터(D)를 출력한다. 트랜지스터(662)의 게이트 입력은 CLK 신호를 수신하도록 구성되고, 트랜지스터(664)의 게이트 입력은 상보적 클록 신호(CLK_B로 표시됨)를 수신하도록 구성된다. 클록이 논리 1일 때, 데이터(D)는 래치 회로(680)에 래칭된다.
기록 동작에서, WRITE 신호가 어서트되고, 즉, 하이로 유지된다(WRITE_B 신호가 로우로 된다). 결과적으로, 트랜지스터(608 및 610)는 턴온된다. D가 제1 논리 레벨, 예를 들어 논리 0에 있을 때, 트랜지스터(604)는 스위칭 온되고 트랜지스터(606)는 스위치 오프된다. 결과적으로, VDD는 CES 엘리먼트(202) 양단에 인가된다. 일 예시에서, VDD는 약 1.2V와 같을 수 있지만, 이는 단지 예시적이고 비 제한적인 예시적인 값이며, CES 엘리먼트의 SET 전압 이상일 수 있다. 또한, 트랜지스터(604)는 CES 엘리먼트(202)의 SET 상태에 필요한 전류 밀도를 제공하도록 하는 방식으로 설계된다. 이러한 동작 조건하에서, CES 엘리먼트(202)는 SET 상태, 즉 저 임피던스 상태로 프로그래밍된다.
D가 논리 1일 때, 트랜지스터(604)는 스위치 오프되고 트랜지스터(606)는 스위치 온된다. 트랜지스터(606)는 스위치 ON될 때 전압 강하, 예컨대 Vth를 도입한다. 따라서, CES 엘리먼트(202) 양단에 인가된 유효 전압은 VDD 마이너스 Vth이다. 일 실시 예에서, 유효 전압은 0.6V와 같을 수 있고(그러나, 이것은 단지 예시적이고 비 제한적인 예시적인 값이다), CES 엘리먼트(202)의 RESET 전압 이상일 수도 있다. 또한, 트랜지스터(606)는 CES 엘리먼트(202)의 RESET 상태에 필요한 전류 밀도를 제공하도록 설계된다. 이러한 동작 조건하에서, CES 엘리먼트는 RESET 상태, 즉 고 임피던스 상태로 프로그래밍된다. 일 실시 예에서, 트랜지스터(606)의 산화물층의 두께는 CES 엘리먼트(202) 양단의 전압 강하를 증가 또는 감소시키기 위해 변화될 수 있다. 다른 구현 예에서, 트랜지스터(606)보다 더 큰 전압 강하를 달성하기 위한 단일 트랜지스터 또는 트랜지스터들의 조합(도 7에 도시되지 않음)은 CES 엘리먼트(202) 양단의 전압 강하를 증가시키는데 사용될 수 있다. 또 다른 구현 예에서, 다이오드(도 7에 도시되지 않음)는 전압 강하를 더 증가시키기 위해 트랜지스터(606)에 결합될 수 있다.
일 실시 예에서, 판독 회로(602)는 트랜지스터(616, 618, 620 및 622)를 포함한다. 판독 회로는 또한 인버터(624) 및 출력 mux(626)를 포함한다. 트랜지스터(616 및 618)는 PMOS 트랜지스터일 수 있다. 트랜지스터(620 및 622)는 NMOS 트랜지스터일 수 있다. 트랜지스터(616)의 소스 입력은 전원(V1)을 수신하도록 구성되고, 트랜지스터(616)의 게이트 입력은 제2 클록 신호(CLKD로 표시됨)를 수신하도록 구성되고, 트랜지스터(616)의 드레인 입력은 트랜지스터(618)의 소스 입력에 결합된다. CLKD 신호는 CLK_B 신호와 RST_B 신호의 NAND 동작을 수행함으로써 생성된다. 트랜지스터(618)의 게이트 입력은 래치 회로(680)의 노드(628)에 결합된다. 트랜지스터(620)의 게이트 입력은 노드(628)에 결합된다. 트랜지스터(622)의 게이트 입력은 상보적 제2 클록 신호(CLKD_B로 표기됨)를 수신하도록 결합되고, 트랜지스터(622)의 드레인 입력은 전원(V2)에 결합된다. 출력 mux(626)는 트랜지스터(630) 및 트랜지스터(632)를 포함한다. 트랜지스터(630)는 PMOS 트랜지스터일 수 있고, 트랜지스터(632)는 NMOS 트랜지스터일 수 있다. 일 예시에서, 판독 회로는 출력 mux(626)를 통해 데이터를 출력할 수 있고, 그런 다음 이는 출력 노드(634)를 통해 데이터를 출력한다.
판독 동작에서, 판독 회로(602)는 클록이 제2 논리 레벨, 예를 들어 논리 0일 때 데이터를 출력한다. 일 예시에서, 판독 회로(602)는 종래의 방식으로 데이터를 출력할 수 있다.
일 예시에서, 복원 회로(640)는 트랜지스터(642) 및 트랜지스터(644)를 포함한다. 트랜지스터(642)의 소스 입력은 노드(614)에 결합된다. 트랜지스터(642)는 NMOS 트랜지스터일 수 있고 트랜지스터(644)는 PMOS 트랜지스터일 수 있다. 트랜지스터(642)의 게이트 입력은 복원 신호(RST로 표시됨)를 수신하도록 구성된다. 트랜지스터(642)의 드레인 입력은 전원(V2)에 결합된다. 트랜지스터(644)의 소스 입력은 전원(V1)을 수신하도록 구성된다. 트랜지스터(644)의 게이트 입력은 상보적 복원 신호(RST_B로 표시됨)를 수신하도록 구성된다. 트랜지스터(644)의 드레인 입력은 노드(612)에 연결된다.
상술한 바와 같이, 복원 회로(640)는 래치 회로(680)의 상태를 복원한다. 복원 동작에서, CLK 신호는 논리 0이다. 그 결과, 입력 mux(660)는 스위치 OFF된다. 또한 CLKD 신호는 V1(CLKD_B가 로우로 강제됨)로 강제된다. 결과적으로, 판독 회로(602)의 트랜지스터에 의해 형성된 피드백 인버터는 턴 오프된다. 결과적으로 복원 작업 중 경합이 방지된다. 래치 회로(680)의 상태를 복원하기 위해, RST 신호가 어서트된다. 이로 인해 RST_B 신호가 로우가 된다. 그 결과, 트랜지스터(642, 644)가 스위치 온된다. 트랜지스터(642) 및 트랜지스터(644)는 스위칭 ON될 때 상태를 복원하기 위해 CES 엘리먼트(202) 양단에 전압을 구축한다. 일 실시 예에서, 트랜지스터(642 및 644)는 트랜지스터(644)의 임피던스 상태가 CES 엘리먼트(202)의 저 임피던스 상태보다 더 크고, 트랜지스터(642)의 임피던스가 CES 엘리먼트(202)의 저 임피던스 상태보다 더 낮도록 하는 방식으로 설계된다. 결과적으로, CES 엘리먼트(202)가 저 임피던스 상태에 있을 때, 노드(612)는 로우로, 즉 논리 0으로 풀링된다. 반면에, CES 엘리먼트가 고 임피던스 상태에 있을 때, 노드(612)는 하이, 즉 논리 1로 풀링된다. 따라서, CES 엘리먼트(202)의 임피던스 상태에 기초하여 래치 회로(680)의 적절한 상태가 복원된다.
도 8은 기록 회로, 복원 회로 및 리셋 회로를 갖는 예시적인 CES 엘리먼트 기반 래치 회로(700)를 도시한다. 래치 회로(700)는 라이브 슬레이브 플립플롭 또는 라이브 마스터 플립플롭의 래치로서 구현될 수 있다. 래치 회로(700)는 제1 CES 엘리먼트(702) 및 제2 CES 엘리먼트(704)를 포함한다. 또한, 특정 구현 예에서, 래치 회로(700)는 CES 엘리먼트(702 및 704)가 임의의 외부 전압 공급을 이용하지 않고 상태를 스위칭하는 것을 용이하게 하는 방식으로 동작할 수 있다. 즉, 래치 회로(700)는 래치 회로(700)가 CES 엘리먼트(202)의 스위칭을 용이하게 하도록 구현되는 장치의 동작 전압을 이용할 수 있다. 장치의 동작 전압은 장치가 동작하는 전압으로서 이해될 수 있다. 추가적으로 또는 대안으로, 래치 회로(700)는 CES 엘리먼트(702 및 704)를 원하는 임피던스 상태로 스위칭하는 것을 용이하게 하기 위해 다른 전압, 예를 들어 내부 전압원 또는 외부 전압원으로부터 유도된 전압을 이용할 수 있다. 또한, 적어도 하나의 제어 신호는 기록 인에이블 신호(SAVE로 표시), 복원 신호(RESTORE로 표시) 및 리셋 신호(RESET으로 표시)를 포함한다. 일 예시에서, WRITE 신호, RESTORE 신호 및 RESET 신호는 중첩되지 않는 방식으로 어서트되고, 즉 한 번에 WRITE 신호, RESTORE 신호 및 RESET 신호 중 하나만이 어서트된다.
래치 회로(700)는 예시에서, 기록 회로, 복원 회로 및 리셋 회로를 포함한다. 기록 회로는 CES 엘리먼트(702 및 704)를 사용하여 데이터를 저장하도록 구성된다. 복원 회로는 CES 엘리먼트(702 및 704)의 임피던스 상태에 기초하여 래치 회로(700)의 적어도 하나의 래치 노드의 상태를 복원하도록 구성된다. 리셋 회로는 CES 엘리먼트(702 및 704)를 규정된 임피던스 상태로 리셋하도록 구성된다.
일 예시에서, 래치 회로(700)는 인버터(704), 전송 게이트(708), 드라이버 인버터(710), 및 피드백 인버터(712), 래치 노드(714) 및 래치 노드(716)를 포함한다. 데이터(도 8에서 D로 표시)는 인버터(704)에 대한 입력으로서 제공된다.
래치 회로(700)의 기록 회로는 트랜지스터(718) 및 트랜지스터(720)를 포함한다. 일 예시에서, 트랜지스터(718) 및 트랜지스터(720)는 PMOS 트랜지스터일 수 있다. 트랜지스터(718) 및 트랜지스터(720)의 게이트 입력은 상보적 SAVE 신호(SAVE_B로 표시됨)를 수신하도록 구성된다. 트랜지스터(718)의 드레인 입력은 제1 CES 엘리먼트(702)의 제1 입력에 결합된다. CES 엘리먼트(702)의 제2 입력은 전원(V1)을 수신하도록 구성된다. 트랜지스터(720)의 드레인 입력은 제2 CES 엘리먼트(704)의 제1 입력에 결합된다. CES 엘리먼트(704)의 제2 입력은 전원(V1)을 수신하도록 구성된다. 일 예시에서, 전원(V1)은 접지 노드 또는 GND 소스 일 수 있다.
이 예시에서, 래치 회로(700)의 상태를 저장하기 위해, SAVE 신호는 하이로 풀링되며, 따라서 SAVE_B 신호는 로우로 풀링된다. 이는 트랜지스터(708 및 714)를 스위칭 온하게 한다. 일 실시 예에서, CES 엘리먼트(702, 704)는 고 임피던스 상태로 프로그래밍된다. 래치 노드(714)가 논리 0일 때, 래치 노드(716)는 논리 1이다. 그 결과, 공급 전압(VDD)은 래치 노드(716) 및 트랜지스터(718)를 통해 CES 엘리먼트(702) 양단에 인가된다. 일 예시에서, VDD는 CES 엘리먼트(702)의 SET 전압 이상일 수 있다. 또한, 트랜지스터(708)는 SET 상태에 필요한 전류 밀도를 제공하도록 설계될 수 있다. 따라서, 이 예시에서, CES 엘리먼트(702)는 SET 상태, 즉 저 임피던스 상태로 프로그래밍된다. 또한, 래치 노드(714)가 논리 0에 있기 때문에, CES 엘리먼트(704) 양단의 전압은 0에 가깝다. 따라서, CES 엘리먼트(704)는 임피던스 상태를 변화시키지 않고 고 임피던스 상태를 유지한다.
래치 노드(714)가 논리 1일 때, 래치 노드(716)는 논리 0이다. 그 결과, 공급 전압(VDD)은 래치 노드(714) 및 트랜지스터(720)를 통해 CES 엘리먼트(704) 양단에 인가된다. 일 예시에서, VDD는 CES 엘리먼트(704)의 SET 전압 이상일 수 있다. 또한, 트랜지스터(720)는 SET 상태에 필요한 전류 밀도를 제공하도록 설계될 수 있다. 따라서, 상기 경우에, CES 엘리먼트(704)는 SET 상태, 즉 저 임피던스 상태로 프로그래밍된다. 또한, 래치 노드(716)가 논리 0에 있기 때문에, CES 엘리먼트(702) 양단의 전압은 0에 근접한다. 따라서, CES 엘리먼트(702)는 임피던스 상태를 변화시키지 않고 고 임피던스 상태를 유지한다.
예시에서, 상기 두 경우 모두, VDD가 CES 엘리먼트(702) 및 CES 엘리먼트(704) 중 어느 하나를 저 임피던스 상태로 프로그램하기에 충분하지 않을 때, 외부 전압 부스터(도 8에 도시되지 않음), 예를 들어 PMIC가 사용될 수 있다. 다른 예에서, 추가 전압 컨트롤러(도 8에 도시되지 않음)는 SET 전압으로 전압을 상승시키기 위해 사용될 수 있다.
복원 회로는 트랜지스터(722) 및 트랜지스터(724)를 포함한다. 일 예시에서, 트랜지스터(722 및 724)는 NMOS 트랜지스터이다. 트랜지스터(722 및 724)의 게이트 입력은 RESTORE 신호를 수신하도록 구성된다. 트랜지스터(722)의 소스 입력은 래치 노드(714)에 결합된다. 트랜지스터(722)의 드레인 입력은 CES 엘리먼트(702)의 제1 입력에 결합된다. 트랜지스터(724)의 소스 입력은 래치 노드(716)에 결합된다. 트랜지스터(724)의 드레인 입력은 CES 엘리먼트(704)의 제1 입력에 결합된다.
일 예시에서, 복원 회로는 래치 회로(700)가 파워 업할 때 래치 노드(714)의 상태를 복원하도록 구성된다. 복원 동작에서, RESET 신호가 어서트, 즉 하이로 풀링되고 트랜지스터(722 및 724)는 스위칭 온된다. CES 엘리먼트(702)가 저 임피던스 상태에 있고 RESTORE 신호가 어서트될 때, 래치 노드(714)의 상태는 논리 0으로 복구된다. 유사하게, CES 엘리먼트(704)가 저 임피던스 상태에 있고 RESTORE 신호가 어서트될 때, 래치 노드(714)의 상태는 논리 1로 복구된다. 복원 회로의 동작에 대한 상세한 설명은 도 9 및 도 10을 참조하여 아래에 제공된다.
리셋 회로는 트랜지스터(726) 및 트랜지스터(728)를 포함한다. 일 예시에서, 트랜지스터(726 및 728)는 NMOS 트랜지스터일 수 있다. 트랜지스터(726 및 728)의 게이트 입력은 RESET 신호를 수신하도록 구성된다. 또한, 트랜지스터(726)의 소스 입력은 VDD를 수신하도록 구성된다. 트랜지스터(726)의 드레인 입력은 CES 엘리먼트(702)의 제1 입력에 결합된다. 트랜지스터(728)의 소스 입력은 VDD를 수신하도록 구성된다. 트랜지스터(728)의 드레인 입력은 CES 엘리먼트(704)의 제1 입력에 결합된다. 트랜지스터(726 및 728)는 스위치 ON시 전압 강하를 도입하도록 설계된다.
상술한 바와 같이, 리셋 회로는 CES 엘리먼트(702 및 704)를 규정된 임피던스 상태로 프로그래밍하도록 구성된다. 일 예시에서, 규정된 임피던스 상태는 고 임피던스 상태이다. 리셋 동작에서, RESET 신호가 어서트되고, 즉 하이로 풀링된다. 그 결과, 트랜지스터(726, 728)가 스위칭 온된다.
트랜지스터(726)는 전압 강하 Vth를 야기하고, 따라서 CES 엘리먼트(702) 양단에 인가된 유효 전압은 VDD 마이너스 Vth이다. 일 예시에서, 유효 전압은 CES 엘리먼트(702)의 RESET 전압 이상일 수 있다. 또한, 트랜지스터(726)는 RESET 상태에 필요한 전류 밀도를 제공하는 방식으로 설계될 수 있다. 따라서, 트랜지스터(726)는 CES 엘리먼트(702)를 리셋 상태 또는 고 임피던스 상태로 스위칭시킨다. 일 예시에서, VDD는 1.2일 수 있고 Vth는 0.6일 수 있지만, 이들은 단지 예시적이고 비 제한적인 예시 값이다. 유사하게, 트랜지스터(728)는 CES 엘리먼트(704)가 고 임피던스 상태로 스위칭하도록 할 수 있다.
래치 회로(700)의 복원 회로의 동작이 도 9를 참조하여 더 상술된다. 도시된 바와 같이, 인버터(706) 및 전송 게이트(708)는 트랜지스터(800), 트랜지스터(802), 트랜지스터(804) 및 트랜지스터(804)를 사용하여 구현될 수 있다. 드라이버 인버터(710)는 트랜지스터(808) 및 트랜지스터(810)를 포함할 수 있다. 피드백 인버터(714)는 트랜지스터(812), 트랜지스터(814), 트랜지스터(816) 및 트랜지스터(818)를 포함할 수 있다. 일 예시에서, 트랜지스터(800, 802, 808, 812 및 814)는 PMOS 트랜지스터일 수 있고 트랜지스터(804, 806, 816 및 818)는 NMOS 트랜지스터일 수 있다.
일 예시에서, 트랜지스터(800 및 806)의 게이트 입력은 데이터(D)를 수신하도록 구성된다. 트랜지스터(804 및 802)의 게이트 입력은 각각 클록 신호(CK로 표기됨) 및 상보적 클록 신호((CK_B로 표기됨)를 수신하도록 구성된다. 트랜지스터(808) 및 트랜지스터(810)의 게이트 입력은 래치 노드(716)에 결합된다. 트랜지스터(812) 및 트랜지스터(818)의 게이트 입력은 래치 노드(714)에 결합된다. 트랜지스터(814) 및 트랜지스터(816)의 게이트 입력은 각각 CK 신호 및 CK_B 신호를 수신하도록 구성된다.
복원 동작에서, RESTORE 신호가 어서트되고, 즉 하이로 풀링된다. 그 결과, 트랜지스터(722, 724)가 스위칭 온된다. 또한, CK 신호는 로우로 풀링된다. 결과적으로, 트랜지스터(802 및 804)는 스위칭 오프되고, 트랜지스터(814 및 816)는 스위칭 온된다.
일 예시에서, 래치 노드(714)의 저장된 상태가 논리 1이고 래치 노드(714)가 논리 0에서 파워업될 때(결과적으로, 래치 노드(716)가 논리 1인 경우), 복원 회로는 래치 노드(714)를 자신의 적절한 상태로 복원하도록 구성된다. 래치 노드(714)의 저장된 상태가 논리 1일 때, CES 엘리먼트(704)는 저 임피던스 상태에 있고 CES 엘리먼트(702)는 고 임피던스 상태에 있다. 이 예시에서, VDD, 트랜지스터(812, 814), 트랜지스터(724) 및 CES 엘리먼트(704)로부터 전류가 흐른다. 트랜지스터(812 및 814)를 적절하게 설계함으로써, CES 엘리먼트(704)가 저 임피던스 상태에 있을 때 래치 노드(716)가 로우로 풀링된다. 결과적으로, 래치 노드(714)는 트랜지스터(808)로 인해 하이로 풀링된다. 또한, 트랜지스터(814 및 816)는 포지티브 피드백을 제공한다. 그 결과, 래치 노드(714)는 그 적절한 상태, 즉 논리 1로 복구한다.
다른 예시에서, 래치 노드(714)의 저장된 상태가 논리 0이고 래치 노드(714)가 논리 1에서 갑자기 파워 업하는 경우(결과적으로 래치 노드(716)가 논리 0인 경우), 복원 회로는 래치 노드(714)를 자신의 적절한 상태로 복원하도록 구성된다. 이 예시에서, VDD, 트랜지스터(808), 트랜지스터(722) 및 CES 엘리먼트(702)로부터 전류가 흐른다. 트랜지스터(808)는 래치 노드(714)를 하이로 풀링하려고 시도할 수 있고 로우 임피던스 상태에 있는 CES 엘리먼트(702)는 래치 노드(714)를 로우로 풀링하려고 시도할 수 있다. 트랜지스터(808) 및 CES 엘리먼트(702)의 적절한 설계 및 피드백 인버터(706)에 의해 제공된 포지티브 피드백은 트랜지스터(808)를 약화시킬 수 있고, 래치 노드(714)는 로우로, 즉 논리 0으로 풀링되어 래치 노드(714)를 자신의 적절한 상태로 복원한다.
도 10은 RESTORE 신호를 수신하도록 구성된 예시적인 CES 기반 래치 회로(900)를 도시한다. 이 실시 예에서, 구동 인버터(710)는 트랜지스터(902)를 포함할 수 있다. 트랜지스터(902)는 도 9에 도시된 바와 같이 트랜지스터(808)에 연결될 수 있다. 일 예시에서, 트랜지스터(902)는 PMOS 트랜지스터일 수 있다. 트랜지스터(902)의 게이트 입력은 RESTORE 신호를 수신하도록 구성된다.
동작 중에, RESTORE 신호가 어서트, 즉 하이로 풀링될 때, 트랜지스터(902)는 스위칭 오프된다. 이는 트랜지스터(808)를 통과하는 회로 경로가 분기하도록 한다. 그 결과, 트랜지스터(722) 및 CES 엘리먼트(702)는 임의의 경합없이 래치 노드(714)를 로우 상태로 풀링할 수 있다. 따라서, 래치 노드(714)는 논리 0의 적절한 상태로 복원된다.
또한, 래치 노드(714)가 논리 0의 갑작스러운 상태로 파워 업할 때 래치 노드(714)를 자신의 적절한 상태로 복원하기 위해, 래치 회로(900)는 상술한 바와 같이 도 9에서 상술한 것과 유사한 방식으로 동작하여 래치 노드(714)를 논리 1의 자신의 적절한 상태로 복원한다.
도 11은 RESTORE 신호 및 상보적인 RESTORE 신호를 수신하도록 구성된 예시적인 CES 엘리먼트 기반 래치 회로(1000)를 도시한다. 래치 회로(1000)는 래치 회로(1000)가 회로(1002) 및 회로(1004)를 더 포함하는 것을 제외하고는 래치 회로(900)와 유사하다. 이전에 기술된 다양한 제어 신호들에 추가하여, 적어도 하나의 제어 신호는 상보적 복원 신호(RESTORE_B로 표기됨)를 더 포함한다. 일 예시에서, 제어 신호들 중 임의의 제어 신호는 중첩되지 않는 방식으로 인가될 수 있고, 즉, 한 번에 단 하나의 제어 신호 만이 어서트된다.
회로(1002)는 트랜지스터(1006), 트랜지스터(1008), 트랜지스터(1010), 트랜지스터(1012), 및 트랜지스터(1014) 및 CES 엘리먼트(1016)를 포함한다. 일 예시에서, 트랜지스터들(1006, 1010 및 1012)은 PMOS 트랜지스터들일 수 있고, 트랜지스터(1008 및 1014)는 NMOS 트랜지스터일 수 있다. 트랜지스터(1006)의 게이트 입력은 SAVE 신호를 수신하도록 구성된다. 트랜지스터(1008, 1010 및 1012)의 게이트 입력은 RESTORE_B 신호를 수신하도록 구성된다. 트랜지스터(1014)의 게이트 입력은 RESET_B 신호를 수신하도록 구성된다. CES 엘리먼트(1016)의 제1 입력은 트랜지스터(1006 및 1010)의 드레인 입력에 결합된다. CES 엘리먼트(1016)의 제2 입력은 트랜지스터(1008 및 1012)의 소스 입력에 결합된다.
회로(1004)는 트랜지스터(1018, 1020, 1022, 1024, 및 1026), 및 CES 엘리먼트(1028)를 포함한다. 일 예시에서, 트랜지스터들(1018, 1022 및 1024)은 PMOS 트랜지스터들일 수 있고, 트랜지스터들(1020 및 1026)은 NMOS 트랜지스터들일 수 있다. 트랜지스터(1018)의 게이트 입력은 SAVE 신호를 수신하도록 구성된다. 트랜지스터(1020, 1022 및 1024)의 게이트 입력은 RESTORE_B 신호를 수신하도록 구성된다. 트랜지스터(1026)의 게이트 입력은 RESET_B 신호를 수신하도록 구성된다. CES 엘리먼트(1028)의 제1 입력은 트랜지스터(1018 및 1022 및 1010)의 드레인 입력에 결합된다. CES 엘리먼트(1028)의 제2 입력은 트랜지스터(1020 및 1024)의 소스 입력에 결합된다.
회로들(1002 및 1004)은 CES 엘리먼트들(1016 및 1028)의 임피던스 상태에 기초하여 래치 노드(714)의 상태를 복원하도록 구성된다. 더욱이, 트랜지스터들(1014 및 1026)은 CES 엘리먼트들(1016 및 1028)을 각각 정의된 임피던스 상태로 리셋하도록 구성된다.
데이터를 저장하기 위해, SAVE 신호가 어서트되고, 즉 하이로 풀링되며, 결과적으로 SAVE_B 신호는 로우로 풀링된다. 결과적으로, 트랜지스터들(718, 720, 1006 및 1018)은 스위칭 ON된다. 또한, RESTORE 신호는 로우로 풀링된다. 그 결과, 트랜지스터(1008, 1020)가 스위칭 온된다.
래치 노드(714)가 논리 0일 때, 래치 노드(716)는 논리 1이다. 트랜지스터(718)와 함께 래치 노드(716)는 도 8에서 상술한 방식으로 CES 엘리먼트(702)를 저 임피던스 상태로 프로그래밍한다. 또한, 전원(VDD)의 전체는 래치 노드(716), 트랜지스터(1006), 및 트랜지스터(1008)를 통해 CES 엘리먼트(1016) 양단에 인가된다. 일 예시에서, VDD는 CES 엘리먼트(1016)의 SET 전압 이상이다. 일 예시에서, VDD는 약 1.2V와 동일하지만, 이것은 단지 예시적인 것이며, 비제한적인 예시적 값이다. 또한, 트랜지스터(1006, 1008)는 SET 상태에 필요한 전류 밀도를 공급할 수 있는 방식으로 설계된다. 따라서, CES 엘리먼트(1016)는 SET 상태로 프로그래밍된다.
래치 노드(714)가 논리 1에 있을 때, 래치 노드(714)는 트랜지스터(720)와 함께 도 8에서 설명된 방식으로 CES 엘리먼트(704)를 저 임피던스 또는 SET 상태로 프로그램한다. 또한, 공급 전압(VDD)은 래치 노드(714), 트랜지스터들(1018 및 1020)을 통해 CES 엘리먼트(1028) 양단에 인가된다. 일 예시에서, VDD는 SET 전압 이상이다. 또한, 트랜지스터(1018, 1020)는 SET 상태에 필요한 전류 밀도를 공급하는 방식으로 설계된다. 따라서, CES 엘리먼트(1028)는 SET 상태 또는 저 임피던스 상태로 프로그래밍된다.
데이터 복원을 위해, RESTORE 신호가 하이로 풀링되어, RESTORE_B 신호가 로우가 된다. 결과적으로, 트랜지스터들(722, 724, 1010, 1012, 1022 및 1024)은 스위칭 ON된다.
래치 노드(714)가 논리 0 상태로부터 저장되고 래치 노드(714)가 갑자기 논리 1(래치 노드(716)가 현재 논리 0에 있음)로 파워 업될 때, CES 엘리먼트(702)는 도 8에서 상술한 방식으로 래치 노드(714)의 상태를 논리 0으로 복구하는 것을 돕는다. 또한, 래치 노드(716)는 저 임피던스 상태에서 트랜지스터(1010 및 1012) 및 CES 엘리먼트(1016)를 통해 VDD에 연결된다. 따라서, 래치 노드(714)는 자신의 적절한 상태로 복구된다.
래치 노드(714)가 논리 1 상태로부터 저장되고 래치 노드(714)가 갑자기 논리 0으로 파워업할 때(래치 노드(716)는 현재 논리 1에 있음), CES 엘리먼트(704)는 도 8에서 상술한 방식으로 래치 노드(716)의 상태를 논리 0으로 복구하는 것을 돕는다. 또한, 래치 노드(714)는 트랜지스터들(1022 및 1024) 및 CES 엘리먼트(1028)를 통해 VDD에 연결된다. 결과적으로, 래치 노드(714)는 풀업되고 논리 1의 자신의 적절한 상태로 복구된다.
CES 엘리먼트(1016 및 1028)를 리셋하기 위해, RESET_B 신호는 하이로 풀링된다. 그 결과, 트랜지스터(1014, 1026)가 스위칭 온된다. 일 예시에서, 트랜지스터(1014)는 전압 강하 Vth를 제공하는 방식으로 설계된다. 따라서, 스위치 온될 때, CES 엘리먼트(1016) 양단에 공급된 유효 전압은 VDD 마이너스 Vth이다. 일 예시에서, 유효 전압은 CES 엘리먼트(1016)의 RESET 전압 이상이다. 또한, 트랜지스터(1014)는 CES 엘리먼트(106)를 RESET 상태로 프로그래밍하는데 필요한 임계 전류 밀도 이상의 전류 밀도를 제공하도록 설계된다. 따라서, CES 엘리먼트(1016)는 리셋 상태 또는 고 임피던스 상태로 프로그래밍된다. 트랜지스터(1026)는 트랜지스터(1014)와 유사한 방식으로 설계되고, 스위치 온될 때, CES 엘리먼트(1016)가 고 임피던스 상태로 프로그래밍되는 것과 동일한 방식으로 CES 엘리먼트(1028)를 RESET 상태 또는 고 임피던스 상태로 프로그래밍한다.
도 12는 래치 회로의 노드의 상태를 복원하도록 구성된 예시적인 CES 엘리먼트 기반 래치 회로(1100)를 도시한다. 래치 회로(1100)는 래치 회로(700)의 변형이다. 이 실시 예에서, 데이터는 래치 노드(716)로부터만 저장되고, 데이터는 래치 노드(714)로부터만 복원된다. 일 예시에서, 래치 회로(1100)는 CES 엘리먼트(702 및 704)를 사용하여 데이터를 저장하고, CES 엘리먼트(702 및 704)의 임피던스 상태에 기초하여 래치 회로(1100)의 적어도 하나의 노드의 상태를 복원하도록 구성된다. 또한, 래치 회로(1100)는 CES 엘리먼트(702 및 704)를 규정된 상태로 리셋하도록 구성된다. 일 예시에서, 제어 신호들 중 임의의 제어 신호는 중첩되지 않는 방식으로 인가될 수 있다. 즉, 한 번에 단 하나의 제어 신호 만이 어서트된다.
래치 회로(1100)는 도 12에 도시된 바와 같은 트랜지스터(1102)를 포함한다. 트랜지스터(1102)의 소스 입력은 트랜지스터(810)의 드레인 입력과 결합될 수 있고, 트랜지스터(1102)의 게이트 입력은 RESTORE_B 신호를 수신하도록 구성될 수 있다. 따라서, 드라이버 인버터(710)는 이 실시 예에서 RESTORE 신호를 사용하여 게이팅된다. 또한, 래치 회로(1100)에서, 트랜지스터(720)의 게이트 입력은 RESTORE_B 신호를 수신하도록 구성되고, 트랜지스터(724)의 게이트 입력은 SAVE_B 신호를 수신하도록 구성되고, 트랜지스터(726)의 게이트 입력은 RESET 신호를 수신하도록 구성되고, 트랜지스터(728)의 게이트 입력은 상보적 RESET_B 신호(RESET_B로 표시됨)를 수신하도록 구성된다. 트랜지스터(728)의 소스 입력은 공급 전압(VSS)을 수신하도록 구성된다. 또한, CES 엘리먼트(704)의 제2 입력은 전원(VDD)을 수신하도록 구성된다.
데이터를 저장하기 위해, SAVE 신호는 하이(SAVE_B 신호를 로우로 가게 함)로 풀링된다. 그 결과, 트랜지스터(718, 724)가 스위치 온된다. 래치 노드(714)가 논리 0일 때, 래치 노드(716)는 논리 1이다. 또한, CK 신호가 트랜지스터(802)를 스위치 온하는 논리 1에 있다. 결과적으로, VDD는 트랜지스터들(800 및 802), 래치 노드(716) 및 트랜지스터(718)를 통해 CES 엘리먼트(702) 양단에 인가된다. 일 실시 예에서, VDD는 CES 엘리먼트(702)의 SET 전압이상이다. 일 예시에서, VDD는 약 1.2V와 동일하지만, 이는 예시적이고 비 제한적인 예시적인 값이다. 또한, 트랜지스터(800, 802, 718)는 SET 상태에 필요한 전류 밀도를 공급하기 위한 방식으로 설계된다. 따라서, CES 엘리먼트(1016)는 SET 상태로 프로그래밍된다.
래치 노드(714)가 논리 1일 때, 래치 노드(716)는 논리 0이다. 결과적으로, VDD는 트랜지스터(724), 래치 노드(716) 및 트랜지스터(804 및 806)를 통해 CES 엘리먼트(704) 양단에 인가된다. 상술한 바와 같이, VDD가 SET 전압 이상이고 트랜지스터(724)가 SET 상태에 필요한 전류 밀도를 공급하도록 하는 방식으로 설계되는 경우, CES 엘리먼트(704)는 SET 상태로 프로그램된다.
데이터를 복원하기 위해, RESTORE 신호가 하이로 풀링된다(RESTORE_B가 로우가 된다). 그 결과, 트랜지스터(722, 720)가 스위칭 온된다. 래치 노드(714)가 논리 0 상태로부터 저장되고 래치 노드(714)가 갑자기 논리 1로 파워업 될 때, 래치 노드(714)는 CES 엘리먼트(702)(저 임피던스 상태에 있다)에 의해 자신의 적절한 상태로 복구된다. 이 경우, CES 엘리먼트(702)는 자신의 저 임피던스 상태로 인해 래치 노드(714)를 로우로 풀링한다. 그 결과, 래치 노드(714)는 논리 0의 자신의 적절한 상태로 복구된다. 또한, 드라이버 인버터(710)가 게이팅됨에 따라, 즉 트랜지스터(900) 및 트랜지스터(1102)의 게이트 입력이 RESTORE 신호 및 RESTORE_B 신호를 각각 수신하도록 구성되면, 래치 회로(1100)에서의 경합이 회피된다. 일단 래치 노드(714)가 논리 0에 있으면, 래치 노드(716)는 피드백 인버터(712)에 의해 하이로 풀링된다.
또 다른 경우에, 래치 노드(714)가 논리 1 상태로부터 저장되고 래치 노드(714)가 갑작기 논리 0으로 파워업할 때, 래치 노드(714)는 CES 엘리먼트(704)에 의해 자신의 적절한 상태로 복귀된다. 이 예시에서, 래치 노드(714)는 CES 엘리먼트(704) 및 트랜지스터(720)를 통해 VDD로 하이로 풀링되며, 그에 의해 래치 노드(714)를 논리 1의 자신의 적절한 상태로 복귀시킨다. 일단 래치 노드(714)가 하이가 되면, 래치 노드(716)는 피드백 인버터(712)로 인해 로우로 풀링된다.
CES 엘리먼트(702 및 704)를 리셋하기 위해, RESET 신호는 하이로 풀링된다(이는 RESET_B 신호가 로우가 되게 한다). 그 결과, 트랜지스터(726, 728)가 스위칭 온된다. 일 예시에서, 트랜지스터(726)는 전압 강하 Vth를 제공하고 CES 엘리먼트(702)를 RESET 상태로 스위칭하는데 필요한 임계 전류 밀도 이상의 전류 밀도를 제공하도록 하는 방식으로 설계된다. 따라서, 스위치 온될 때, CES 엘리먼트(702) 양단에 공급된 유효 전압은 VDD 마이너스 Vth이다. 일 실시 예에서, 유효 전압은 CES 엘리먼트(702)의 RESET 전압 이상이고, CES 엘리먼트(702)는 RESET 상태 또는 고 임피던스 상태로 프로그래밍된다.
반면, 트랜지스터(724)는 CES 엘리먼트(704)를 리셋한다. 트랜지스터(724)는 CES 엘리먼트(704)를 가로 질러 VDD 마이너스 Vth(Vth는 트랜지스터(728)와 연관된 전압 강하)의 전압 강하에 영향을 미친다(발생시킨다). 또한, 트랜지스터(728)는 CES 엘리먼트(704)를 리셋 상태로 스위칭하는 데 필요한 임계 전류 밀도 이상의 전류 밀도를 제공하도록 설계될 수 있다. 일 실시 예에서, 유효 전압은 CES 엘리먼트(704)의 RESET 전압 이상이고, CES 엘리먼트(704)는 RESET 상태 또는 고 임피던스 상태로 프로그래밍된다.
도 13은 사전 충전 신호를 수신하도록 구성된 예시적인 CES 엘리먼트 기반 래치 회로(1200)를 도시한다. 일 예시에서, 래치 회로(1200)는 CES 엘리먼트(702)를 사용하여 데이터를 저장하고 CES 엘리먼트(702)의 임피던스 상태에 기초하여 래치 회로(1200)의 적어도 하나의 노드의 상태를 복원하도록 구성된다. 또한, 래치 회로는 CES 엘리먼트(702)를 규정된 상태로 리셋하도록 구성된다. 앞서 설명된 다양한 제어 신호들에 추가하여, 적어도 하나의 제어 신호는 사전 충전 신호(PRECH로 표시됨)를 더 포함한다. 일 예시에서, 제어 신호들 중 임의의 제어 신호는 중첩되지 않는 방식으로 인가될 수 있다. 즉, 한 번에 단 하나의 제어 신호 만이 어서트된다.
래치 회로(1200)는 트랜지스터(1202)를 포함한다. 트랜지스터(1202)의 게이트 입력은 PRECH 신호를 수신하도록 구성된다.
데이터 저장을 위해, 트랜지스터(718)를 스위칭 온하는 SAVE 신호가 로우로 풀링된다. 래치 노드(714)가 논리 0일 때, 래치 노드(716)는 논리 1에 있다. 그 결과, VDD는 CES 엘리먼트(702) 양단에 인가된다. 일 예시에서, VDD는 CES 엘리먼트(702)의 SET 전압 이상이다. 또한, 트랜지스터(718)는 SET 상태에 필요한 전류 밀도를 제공하도록 구성된다. 따라서, CES 엘리먼트(702)는 SET 상태, 즉 저 임피던스 상태로 프로그래밍된다. 다른 경우에, 래치 노드(714)가 논리 1에 있고 래치 노드(716)가 논리 0에 있을 때, CES 엘리먼트(702) 양단의 전압은 대략 0이다. 따라서, CES 엘리먼트(702)는 RESET 상태, 즉 고 임피던스 상태로 유지된다.
복원 동작에서, 파워 업시, PRECH 신호가 어서트, 즉 하이로 풀링된다. 그 결과, 트랜지스터(1202)가 스위치 온된다. 트랜지스터(1202)는 래치 노드(714)가 논리 1에 있음을 보장한다. 예를 들어, 래치 노드(714)가 논리 0에서 파워 업하는 경우, 래치 노드(716)는 피드백 인버터(712)로 인해 논리 1에 있다. 이 예시에서, 트랜지스터(1202)는 래치 노드(716)를 로우로 풀링하도록 하는 방식으로 설계된다. 그 결과, 래치 노드(714)는 논리 1로 하이로 풀링된다. 래치 노드(714)가 논리 1에서 파워 업하는 또 다른 경우에, 래치 노드(716)는 피드백 인버터(712)로 인해 논리 0에 있다. 또한, 트랜지스터(1202)는 래치 노드(716)가 논리 0을 유지하는 것을 보장한다. 따라서, 파워 업시, 래치 회로(1200)는 래치 회로(1200)가 파워 업하는 것에 관계없이 논리 1의 래치 노드(714) 및 논리 0의 래치 노드(716)에 대해 복원한다.
상술한 상태가 복원되면, PREACH 신호는 로우로 풀링되고 RESTORE 신호는 하이로 풀링된다. RESTORE가 하이로 풀링될 때, 트랜지스터(722)는 스위칭 온된다. 또한, 트랜지스터들(902 및 1102)은 스위치 오프되고 드라이버 인버터(710)는 디스 에이블된다. 래치 노드(714)는 이미 논리 1 상태에 있다. 래치 노드(714)가 논리 1 상태로부터 저장되면, 래치 노드(714)는 이미 자신의 정확한 상태로 복원된다. 반면에, 래치 노드(714)가 논리 0 상태로부터 저장될 때, 저 임피던스 상태에 있는 CES 엘리먼트(702)는 래치 노드(714)를 로우로 풀링한다. 따라서, 래치 노드(714)는 자신의 적절한 상태로 복구된다.
래치 회로(1200)는 앞서 도 8에서 설명된 방식으로 리셋 동작을 수행하고, 래치 회로(1200)는 CES 엘리먼트(702)를 고 임피던스 상태로 리셋한다.
일부 실시 예들에서, 디바이스는 래치 회로를 포함할 수 있으며, 래치 회로는: 적어도 하나의 상관 전자 랜덤 액세스 메모리(CES) 엘리먼트; 및 상기 적어도 하나의 CES 엘리먼트에 결합된 제어 회로;를 포함하고, 상기 제어 회로는: 적어도 하나의 제어 신호를 수신하고; 상기 적어도 하나의 CES 엘리먼트 및 상기 적어도 하나의 제어 신호에 기초하여 데이터를 저장하고 데이터를 출력하는 것 중 적어도 하나를 수행;하도록 구성된다. 제어 회로는 기록 회로를 포함할 수 있고, 기록 회로는: 데이터를 수신하고; 수신된 데이터에 기초하여 적어도 하나의 CES 엘리먼트를 복수의 임피던스 상태 중 하나로 프로그래밍;하도록 구성된다. 제어 회로는 판독 회로를 포함할 수 있고, 판독 회로는 적어도 하나의 CES 엘리먼트의 임피던스 상태에 기초하여 저장된 데이터를 출력하도록 구성된다. 제어 회로는 복원 회로를 포함할 수 있고, 복원 회로는 적어도 하나의 CES 엘리먼트의 임피던스 상태에 기초하여 래치 회로의 상태를 복원하도록 구성된다.
기록 회로는 데이터가 제1 논리 레벨에 있을 때 적어도 하나의 CES 엘리먼트를 제1 임피던스 상태로 프로그래밍하고; 및 상기 데이터가 제2 논리 레벨에 있을 때 적어도 하나의 CES 엘리먼트를 제2 임피던스 상태로 프로그래밍;하도록 구성된다. 기록 회로는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함할 수 있고, 여기서, 상기 제1 트랜지스터의 소스 입력은 제1 전원을 수신하도록 구성되고; 상기 제1 트랜지스터의 드레인 입력은 상기 제2 트랜지스터 및 상기 제3 트랜지스터 각각의 대응하는 소스 입력에 결합되고; 상기 제2 트랜지스터의 게이트 입력은 상기 데이터를 수신하도록 구성되며; 상기 제2 트랜지스터의 드레인 입력은 상기 CES 엘리먼트의 제1 입력에 결합되고; 상기 제3 트랜지스터의 게이트 입력은 상기 데이터를 수신하도록 구성되고; 상기 제3 트랜지스터의 드레인 입력은 상기 CES 엘리먼트의 상기 제1 입력에 결합된다. 제2 트랜지스터는 데이터가 제1 논리 레벨에 있을 때 인에이블될 수 있고; 제3 트랜지스터는 상기 데이터가 상기 제1 논리 레벨에 있을 때 디스에이블될 수 있다. 제2 트랜지스터는 인에이블될 때 전압 강하를 발생시키도록 구성될 수 있다. 제2 트랜지스터는 데이터가 제2 논리 레벨에 있을 때 디스에이블될 수 있고; 제3 트랜지스터는 상기 데이터가 제2 논리 레벨에 있을 때 인에이블될 수 있다.
판독 회로는 출력 노드, 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함할 수 있고, 여기서, 상기 제1 트랜지스터의 소스 입력은 제1 전원을 수신하도록 구성되고; 상기 제1 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제1 트랜지스터의 드레인 입력은 상기 출력 노드에 연결되고; 상기 제2 트랜지스터의 소스 입력은 상기 출력 노드에 연결되고; 상기 제2 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제2 트랜지스터의 드레인 입력은 상기 제3 트랜지스터의 소스 입력에 연결되며; 상기 제3 트랜지스터의 소스 입력은 상기 제2 트랜지스터의 드레인 입력 및 상기 적어도 하나의 CES 엘리먼트의 제1 입력에 연결되고, 여기서, 상기 적어도 하나의 CES 엘리먼트의 제2 입력은 제2 전원에 결합되며; 상기 제3 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 제3 트랜지스터의 드레인 입력은 제2 전원에 연결된다. 판독 회로는, 상기 적어도 하나의 CES 엘리먼트가 제1 임피던스 상태에 있을 때에 기초하여 상기 출력 노드에서 제1 출력을 제공하고; 상기 적어도 하나의 CES 엘리먼트가 제2 임피던스 상태에 있을 때 상기 출력 노드에서 제2 출력을 제공;하도록 구성된다. 상기 제1 트랜지스터 및 상기 제3 트랜지스터의 임피던스 값은 상기 제2 트랜지스터의 임피던스 값의 적어도 두 배일 수 있다.
기록 회로는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함할 수 있고, 여기서, 상기 제1 트랜지스터의 소스 입력은 상기 제2 트랜지스터의 소스 입력에 결합되고, 상기 제1 트랜지스터의 소스 입력은 제1 전원을 수신하도록 구성되고; 상기 제1 트랜지스터의 게이트 입력은 상기 데이터를 수신하도록 구성되고; 상기 제1 트랜지스터의 바디 입력은 제2 전원을 수신하도록 구성되고; 상기 제1 트랜지스터의 드레인 입력은 상기 제3 트랜지스터의 소스 입력에 결합되고; 상기 제2 트랜지스터의 소스 입력은 상기 제1 트랜지스터의 소스 입력에 결합되고, 상기 제2 트랜지스터의 소스 입력은 상기 제1 전원을 수신하도록 구성되고; 상기 제2 트랜지스터의 게이트 입력은 상기 데이터에 결합되고; 상기 제2 트랜지스터의 바디 입력은 상기 제2 트랜지스터의 소스 입력에 결합되고; 상기 제2 트랜지스터의 드레인 입력은 상기 제3 트랜지스터의 소스 입력에 결합되고; 상기 제3 트랜지스터의 바디 입력은 상기 제1 전원을 수신하도록 구성되고; 상기 제3 트랜지스터의 드레인 입력은 상기 적어도 하나의 CES 엘리먼트의 제1 입력에 결합되고, 상기 적어도 하나의 CES 엘리먼트의 제2 입력은 제3 전원에 결합된다. 제1 트랜지스터는 상기 데이터가 상기 제1 논리 레벨에 있을 때 인에이블될 수 있고; 제2 트랜지스터는 상기 데이터가 상기 제1 논리 레벨에 있을 때 디스에이블될 수 있다. 제1 트랜지스터는 인에이블될 때 전압 강하를 발생시키도록 구성될 수 있다. 상기 제1 트랜지스터는 상기 데이터가 상기 제2 논리 레벨에 있을 때 디스에이블될 수 있고; 상기 제2 트랜지스터는 상기 데이터가 상기 제2 논리 레벨에 있을 때 인에이블될 수 있다.
상기 판독 회로는 출력 노드, 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있고, 여기서, 상기 제1 트랜지스터의 소스 입력은 제1 전원을 수신하도록 구성되고; 상기 제1 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제1 트랜지스터의 드레인 입력은 상기 출력 노드에 연결되고; 상기 제2 트랜지스터의 소스 입력은 상기 출력 노드에 연결되고; 상기 제2 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제2 트랜지스터의 드레인 입력은 상기 적어도 하나의 CES 엘리먼트의 제1 단자에 연결되고, 상기 적어도 하나의 CES 엘리먼트의 제2 입력은 제2 전원에 결합된다. 상기 판독 회로는: 상기 적어도 하나의 CES 엘리먼트가 제1 임피던스 상태에 있을 때에 기초하여 상기 출력 노드에서 제1 출력을 제공하고; 상기 적어도 하나의 CES 엘리먼트가 제2 임피던스 상태에 있을 때, 상기 출력 노드에서 제2 출력을 제공;하도록 구성된다.
기록 회로는: 데이터가 제1 논리 레벨에 있을 때 상기 복수의 임피던스 상태들로부터 제1 임피던스 상태로 상기 적어도 하나의 CES 엘리먼트를 프로그래밍하도록 구성된 제1 트랜지스터 스택; 및 상기 데이터가 제2 논리 레벨에 있을 때 상기 복수의 임피던스 상태들로부터 제2 임피던스 상태로 상기 적어도 하나의 CES 엘리먼트를 프로그래밍하도록 구성된 제2 트랜지스터 스택;을 포함한다. 상기 제1 트랜지스터 스택은 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함할 수 있고, 상기 제1 트랜지스터의 게이트 입력은 상기 데이터를 수신하도록 구성되고; 상기 제2 트랜지스터의 게이트 입력은 클록 신호를 수신하도록 구성되고; 상기 제3 트랜지스터의 게이트 입력은 상보적 데이터를 수신하도록 구성되고; 상기 제4 트랜지스터의 게이트 입력은 상보적 클록 신호를 수신하도록 구성된다. 상기 제2 트랜지스터 스택은 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터 및 제8 트랜지스터를 포함할 수 있고, 상기 제5 트랜지스터의 게이트 입력은 상보적 데이터를 수신하도록 구성되고; 상기 제6 트랜지스터의 게이트 입력은 상보적 클록 신호를 수신하도록 구성되고; 상기 제7 트랜지스터의 게이트 입력은 상기 상보적 데이터를 수신하도록 구성되고; 상기 제8 트랜지스터의 게이트 입력은 클록 신호를 수신하도록 구성된다. 상기 제5 트랜지스터는 상기 적어도 하나의 CES 엘리먼트를 상기 제2 임피던스 상태로 프로그래밍하기 위해 상기 기록 회로에서 제1 전압 강하를 발생시키도록 구성될 수 있고; 상기 제6 트랜지스터는 상기 적어도 하나의 CES 엘리먼트를 상기 제2 임피던스 상태로 프로그래밍하기 위해 상기 기록 회로에서 제2 전압 강하를 발생시키도록 구성될 수 있다.
판독 회로는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함할 수 있고, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 직렬로 결합되고; 제3 및 제4 트랜지스터는 직렬로 결합된다. 적어도 하나의 CES 엘리먼트가 제1 임피던스 상태에 있을 때, 판독 회로는 제1 출력을 출력할 수 있다. 적어도 하나의 CES 엘리먼트가 제2 임피던스 상태에 있을 때, 판독 회로는 제2 출력을 출력할 수 있다.
복원 회로는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있고, 상기 제1 트랜지스터의 소스 입력은 제1 전원을 수신하도록 구성되고; 상기 제1 트랜지스터의 게이트 입력은 상보적 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제1 트랜지스터의 드레인 입력은 상기 래치 회로의 제1 노드에 결합되고, 상기 제1 노드는 상기 적어도 하나의 CES 엘리먼트의 제1 입력에 연결되고; 상기 제2 트랜지스터의 소스 입력은 제2 전원을 수신하도록 구성되고; 상기 제2 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제2 트랜지스터의 드레인 입력은 상기 래치 회로의 제2 노드에 결합되고, 상기 제2 노드는 상기 적어도 하나의 CES 엘리먼트의 제2 입력에 연결된다. 복원 회로는 적어도 하나의 CES 엘리먼트가 제1 임피던스 상태에 있을 때 래치 회로의 제1 노드를 제1 전압으로 프로그래밍하고; 및 상기 적어도 하나의 CES 엘리먼트가 제2 임피던스 상태에 있을 때 상기 래치 회로의 상기 제1 노드를 제2 전압으로 프로그래밍;하도록 구성될 수 있다.
기록 회로는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터를 포함할 수 있고, 상기 제1 트랜지스터의 게이트 입력은 상기 데이터를 수신하도록 구성되고; 상기 제2 트랜지스터의 게이트 입력은 상기 데이터를 수신하도록 구성되고; 상기 제3 트랜지스터의 게이트 입력은 상보적인 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제4 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성된다. 상기 제1 트랜지스터는 상기 데이터가 제1 논리 레벨에 있을 때 인에이블될 수 있고; 상기 제2 트랜지스터는 상기 데이터가 상기 제1 논리 레벨에 있을 때 디스에이블될 수 있고; 상기 적어도 하나의 CES 엘리먼트는 상기 복수의 임피던스 상태들로부터 제1 임피던스 상태로 프로그래밍된다.
제1 트랜지스터는 인에이블될 때 제1 전압 강하를 발생시키도록 구성될 수 있다. 상기 제1 트랜지스터는 상기 데이터가 제2 논리 레벨에 있을 때 디스에이블될 수 있고; 상기 제2 트랜지스터는 상기 데이터가 상기 제2 논리 레벨에 있을 때 인에이블될 수 있고; 상기 적어도 하나의 CES 엘리먼트는 상기 복수의 임피던스 상태들로부터 제2 임피던스 상태로 프로그래밍된다. 상기 기록 회로는 상기 제2 트랜지스터와 직렬로 연결된 제5 트랜지스터를 더 포함할 수 있고, 상기 제5 트랜지스터는 제2 전압 강하를 제공하는 다이오드로서 구성된다.
복원 회로는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있고, 상기 제1 트랜지스터의 소스 입력은 제1 전원을 수신하도록 구성되고; 상기 제1 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고, 상기 제1 트랜지스터는 상기 적어도 하나의 제어 신호가 어서트될 때 인에이블되고; 상기 제1 트랜지스터의 드레인 입력은 상기 적어도 하나의 CES 엘리먼트의 제1 입력에 결합되고; 상기 제2 트랜지스터의 소스 입력은 제2 전원을 수신하도록 구성되고; 상기 제2 트랜지스터의 게이트 입력은 상보적인 적어도 하나의 제어 신호를 수신하도록 구성되고, 상기 제2 트랜지스터는 상보적인 적어도 하나의 제어 신호가 어서트될 때 인에이블되고; 상기 제2 트랜지스터의 드레인 입력은 상기 적어도 하나의 CES 엘리먼트의 제2 입력에 결합된다. 복원 회로는 적어도 하나의 CES 엘리먼트가 제1 임피던스 상태에 있을 때 래치 회로의 제1 노드를 제1 전압으로 프로그래밍하고; 상기 적어도 하나의 CES 엘리먼트가 제2 임피던스 상태에 있을 때 상기 래치 회로의 상기 제1 노드를 제2 전압으로 프로그래밍;하도록 구성되고, 여기서, 상기 래치 회로의 상기 제1 노드는 상기 적어도 하나의 CES 엘리먼트의 제1 입력에 연결된다. 적어도 하나의 CES 엘리먼트는 제1 CES 엘리먼트 및 제2 CES 엘리먼트를 포함할 수 있다.
제어 회로는 기록 회로를 포함할 수 있고, 상기 기록 회로는 상기 데이터가 제1 논리 레벨에 있을 때 상기 제1 CES 엘리먼트를 제1 임피던스 상태로 프로그래밍하고, 상기 데이터가 제2 논리 레벨에 있을 때 상기 제2 CES 엘리먼트를 상기 제1 임피던스 상태로 프로그램하도록 구성된다.
기록 회로는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있고, 상기 제1 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제1 트랜지스터의 드레인 입력은 상기 제1 CES 엘리먼트의 제1 입력에 결합되고; 상기 제1 트랜지스터의 소스 입력은 제1 래치 노드에 결합되고; 상기 제2 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제2 트랜지스터의 드레인 입력은 상기 제2 CES 엘리먼트의 제1 입력에 결합되고; 상기 제2 트랜지스터의 소스 입력은 제2 래치 노드에 결합된다.
제어 회로는 제1 CES 엘리먼트 및 제2 CES 엘리먼트 중 적어도 하나의 임피던스 상태에 기초하여 래치 회로의 적어도 하나의 노드를 제1 논리 레벨 및 제2 논리 레벨 중 하나로 프로그램하도록 구성된 복원 회로를 포함할 수 있다.
복원 회로는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있고, 상기 제1 트랜지스터의 소스 입력은 상기 래치 회로의 제1 노드에 결합되고; 상기 제1 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제1 트랜지스터의 드레인 입력은 상기 제1 CES 엘리먼트의 제1 입력에 결합되고, 상기 제1 CES 엘리먼트의 제2 입력은 제1 공급 전압에 결합되고; 상기 제2 트랜지스터의 소스 입력은 상기 래치 회로의 제2 노드에 결합되고; 상기 제2 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제2 트랜지스터의 드레인 입력은 상기 제2 CES 엘리먼트의 제1 입력에 결합되고, 상기 제1 CES 엘리먼트의 제2 입력은 상기 제1 공급 전압에 결합된다.
제어 회로는 리셋 회로를 포함할 수 있고, 상기 리셋 회로는: 상기 제1 CES 엘리먼트의 제1 입력에 결합된 제1 트랜지스터로서, 상기 제1 트랜지스터는, 적어도 하나의 제어 신호가 상기 제1 트랜지스터의 게이트 입력에 어서트될 때 상기 제1 CES 엘리먼트를 제1 임피던스 상태로 프로그래밍하도록 구성되고, 상기 제1 CES 엘리먼트의 제2 입력은 제1 공급 전압에 결합되는 상기 제1 트랜지스터; 및 상기 제2 CES 엘리먼트의 제1 입력에 결합된 제2 트랜지스터로서, 상기 제2 트랜지스터는, 상기 적어도 하나의 제어 신호가 상기 제2 트랜지스터의 게이트 입력에서 어서트될 때 상기 제2 CES 엘리먼트를 상기 제1 임피던스 상태로 프로그래밍하도록 구성되고, 상기 제2 CES 엘리먼트의 제2 입력은 상기 제1 공급 전압에 결합되는 제2 트랜지스터;를 포함한다. 제1 트랜지스터는 인에이블될 때 전압 강하를 발생시키도록 구성될 수 있다. 제2 트랜지스터는 인에이블될 때 전압 강하를 발생시키도록 구성될 수 있다.
복원 회로는 적어도 하나의 제어 신호에 기초하여 래치 회로의 드라이버 인버터를 디스에이블하도록 구성될 수 있다. 복원 회로는: 제3 CES 엘리먼트를 구비하는 제1 회로로서, 상기 제1 회로는 상기 제3 CES 엘리먼트의 임피던스 상태에 기초하여 상기 제1 노드를 상기 제1 논리 레벨로 프로그램하도록 구성되고, 상기 제3 CES 엘리먼트는 상기 데이터가 제1 논리 레벨에 있을 때 상기 제1 임피던스 상태로 프로그래밍되는 상기 제1 회로; 및 제4 CES 엘리먼트를 구비하는 제2 회로로서, 상기 제2 회로는 제4 CES 엘리먼트의 임피던스 상태에 기초하여 상기 제1 노드를 상기 제2 논리 레벨로 프로그래밍하도록 구성되고, 상기 제4 CES 엘리먼트는 상기 데이터가 제2 논리 레벨에 있을 때 상기 제1 임피던스 상태로 프로그래밍되는 상기 제2 회로;를 더 포함할 수 있다. 상기 제1 회로는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 포함할 수 있고, 여기서, 상기 제1 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고, 상기 제1 트랜지스터의 드레인 입력은 상기 제3 CES 엘리먼트의 제1 입력에 결합되고; 상기 제2 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고, 상기 제2 트랜지스터의 드레인 입력은 상기 제3 CES 엘리먼트의 상기 제1 입력에 결합되고; 상기 제3 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고, 상기 제3 트랜지스터의 소스 입력은 상기 제3 CES 엘리먼트의 상기 제1 입력에 결합되고; 상기 제4 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고, 상기 제4 트랜지스터의 소스 입력은 상기 제3 CES 엘리먼트의 상기 제1 입력에 결합되고; 상기 제5 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고, 상기 제5 트랜지스터의 소스 입력은 상기 제3 CES 엘리먼트의 제1 입력에 결합된다.
상기 제2 회로는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터 및 제5 트랜지스터를 포함할 수 있고, 상기 제1 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고, 상기 제1 트랜지스터의 드레인 입력은 상기 제4 CES 엘리먼트의 제1 입력에 결합되고; 상기 제2 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고, 상기 제2 트랜지스터의 드레인 입력은 상기 제4 CES 엘리먼트의 상기 제1 입력에 결합되고; 상기 제3 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고, 상기 제3 트랜지스터의 소스 입력은 상기 제4 CES 엘리먼트의 상기 제1 입력에 결합되고; 상기 제4 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고, 상기 제4 트랜지스터의 소스 입력은 상기 제4 CES 엘리먼트의 상기 제1 입력에 결합되고; 상기 제5 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고, 상기 제5 트랜지스터의 소스 입력은 상기 제4 CES 엘리먼트의 상기 제1 입력에 결합된다.
기록 회로는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있고, 여기서, 상기 제1 트랜지스터의 소스 입력은 상기 래치 회로의 제1 노드에 결합되고; 상기 제1 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제1 트랜지스터의 드레인 입력은 상기 제1 CES 엘리먼트의 제1 입력에 결합되고; 상기 제2 트랜지스터의 소스 입력은 상기 래치 회로의 상기 제1 노드에 결합되고; 상기 제2 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제2 트랜지스터의 드레인 입력은 상기 제2 CES 엘리먼트의 제1 입력에 결합된다.
복원 회로는 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있고, 상기 제1 트랜지스터의 소스 입력은 상기 래치 회로의 제1 노드에 결합되고; 상기 제1 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제1 트랜지스터의 드레인 입력은 상기 제1 CES 엘리먼트의 제1 입력에 결합되고; 상기 제1 CES 엘리먼트의 제2 입력은 제1 공급 전압에 결합되고; 상기 제2 트랜지스터의 소스 입력은 상기 제1 노드에 결합되고; 상기 제2 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제2 트랜지스터의 드레인 입력은 상기 제2 CES 엘리먼트의 제1 입력에 결합되고, 상기 제2 CES 엘리먼트의 제2 입력은 제2 공급 전압에 결합된다.
상기 제어 회로는 리셋 회로를 포함할 수 있고, 상기 리셋 회로는: 상기 제1 CES 엘리먼트의 제1 입력에 결합된 제1 트랜지스터로서, 상기 제1 트랜지스터는 적어도 하나의 제어 신호가 상기 제1 트랜지스터의 게이트 입력에서 어서트될 때 상기 제1 CES 엘리먼트를 제1 임피던스 상태로 프로그램하도록 구성되고, 상기 제1 CES 엘리먼트의 제2 입력은 제1 공급 전압에 결합되는 상기 제1 트랜지스터; 및 제2 CES 엘리먼트의 제1 입력에 결합된 제2 트랜지스터로서, 상기 제2 트랜지스터는 상기 적어도 하나의 제어 신호가 상기 제2 트랜지스터의 게이트 입력에서 어서트될 때 상기 제2 CES 엘리먼트를 제1 임피던스 상태로 프로그램하도록 구성되고, 상기 제2 CES 엘리먼트의 제2 입력은 제2 공급 전압에 결합되고, 상기 제2 트랜지스터의 소스 입력은 제3 공급을 수신하도록 구성되는 상기 제2 트랜지스터;를 포함한다.
기록 회로는 제1 트랜지스터를 포함할 수 있으며, 상기 제1 트랜지스터의 소스 입력은 상기 래치 회로의 제1 노드에 결합되고; 상기 제1 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되며; 상기 제1 트랜지스터의 드레인 입력은 상기 적어도 하나의 CES 엘리먼트의 제1 입력에 결합되고, 상기 CES 엘리먼트의 제2 입력은 제1 공급을 수신하도록 구성된다.
상기 복원 회로는 상기 적어도 하나의 CES 엘리먼트의 임피던스 상태에 기초하여 상기 래치 회로의 제1 래치 노드를 제1 논리 레벨 및 제2 논리 레벨 중 하나로 프로그램하도록 구성될 수 있다. 상기 복원 회로는 제1 트랜지스터를 포함할 수 있으며, 상기 제1 트랜지스터의 소스 입력은 상기 래치 회로의 상기 제1 래치 노드에 결합되고; 상기 제1 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되며; 상기 제1 트랜지스터의 드레인 입력은 상기 적어도 하나의 CES 엘리먼트의 제1 입력에 결합되고, 상기 CES 엘리먼트의 제2 입력은 제1 전원을 수신하도록 구성된다. 상기 복원 회로는 상기 적어도 하나의 래치 노드를 상기 제2 논리 레벨로 강제하도록 구성될 수 있다. 제어 회로는 적어도 하나의 CES 엘리먼트를 규정된 임피던스 상태로 프로그래밍하도록 구성된 리셋 회로를 포함할 수 있다.
리셋 회로는 제1 트랜지스터를 포함할 수 있고, 상기 제1 트랜지스터의 소스 입력은 제1 전원에 결합되고; 상기 제1 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 상기 제1 트랜지스터의 드레인 입력은 상기 적어도 하나의 CES 엘리먼트의 제1 입력에 결합되고, 상기 CES 엘리먼트의 제2 입력은 제2 전원을 수신하도록 구성된다. 적어도 하나의 제어 신호는 판독 인에이블 신호, 기록 인에이블 신호, 판독/기록 신호 중 하나를 포함할 수 있다. 적어도 하나의 제어 신호는 클록 신호를 포함할 수 있다. 적어도 하나의 제어 신호는 복원 신호를 포함할 수 있다. 래치 회로는 래치 또는 플립 플립 중 적어도 하나를 포함할 수 있다.
방법은: 래치 회로에 의해 적어도 하나의 제어 신호를 수신하는 단계로서, 상기 래치 회로는 적어도 하나의 상관 전자 랜덤 액세스 메모리(CES) 엘리먼트를 포함하는 단계; 및 상기 래치 회로에 데이터를 저장하는 단계 및 상기 적어도 하나의 제어 신호에 기초하여 상기 래치 회로로부터 데이터를 출력하는 단계 중 적어도 하나를 수행하는 단계;를 포함한다. 상기 수행하는 단계는 상기 데이터에 기초하여 상기 적어도 하나의 CES 엘리먼트를 복수의 임피던스 상태 중 하나로 프로그래밍하는 단계를 포함할 수 있다. 상기 수행하는 단계는 상기 적어도 하나의 CES 엘리먼트의 임피던스 상태에 기초하여 상기 데이터를 출력하는 단계를 포함할 수 있다. 상기 방법은 상기 적어도 하나의 CES 엘리먼트에 기초하여 상기 래치 회로의 상태를 복원하는 단계를 더 포함할 수 있다.
본 개시물의 예시적인 실시 예가 첨부된 도면을 참조하여 본원에 상세히 설명되었지만, 본 개시물은 이들 정확한 실시 예에 한정되지 않고 다양한 변경 및 수정이 첨부된 청구범위에 의해 정의된 바와 같은 본 개시물의 취지 및 범위를 벗어나지 않고 당업자에 의해 이루어질 수 있음을 이해해야 한다.

Claims (20)

  1. 래치 회로를 포함하고, 상기 래치 회로는,
    적어도 하나의 상관 전자 스위치(CES) 엘리먼트; 및
    상기 적어도 하나의 CES 엘리먼트에 결합된 제어 회로;
    를 포함하고,
    상기 제어 회로는:
    적어도 하나의 제어 신호를 수신하고; 및
    상기 적어도 하나의 CES 엘리먼트 및 상기 적어도 하나의 제어 신호에 기초하여 데이터를 저장하는 단계 및 데이터를 출력하는 단계 중 적어도 하나를 수행하도록 구성되고,
    상기 제어 회로는 기록 회로를 포함하고, 상기 기록 회로는, 데이터를 수신하고; 및 수신된 상기 데이터에 기초하여 상기 적어도 하나의 CES 엘리먼트를 복수의 임피던스 상태 중 하나로 프로그래밍하고,
    상기 기록 회로는 상기 데이터가 제1 논리 레벨에 있을 때 상기 적어도 하나의 CES 엘리먼트를 제1 임피던스 상태로 프로그래밍하고; 및 상기 데이터가 제2 논리 레벨에 있을 때 상기 적어도 하나의 CES 엘리먼트를 제2 임피던스 상태로 프로그래밍하도록 구성되고,
    상기 기록 회로는 제1 트랜지스터, 제2 트랜지스터, 및 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 소스 입력은 제1 전원을 수신하도록 구성되고;
    상기 제1 트랜지스터의 드레인 입력은 상기 제2 트랜지스터의 소스 입력 및 상기 제3 트랜지스터의 드레인 입력에 결합되고;
    상기 제2 트랜지스터의 게이트 입력은 상기 데이터를 수신하도록 구성되고;
    상기 제2 트랜지스터의 드레인 입력은 상기 CES 엘리먼트의 제1 입력에 결합되고;
    상기 제3 트랜지스터의 게이트 입력은 상기 데이터를 수신하도록 구성되고; 및
    상기 제3 트랜지스터의 소스 입력은 상기 CES 엘리먼트의 제1 입력에 결합되는 것을 특징으로 하는 장치.
  2. 제1 항에 있어서, 상기 제어 회로는 판독 회로를 포함하고, 상기 판독 회로는 상기 적어도 하나의 CES 엘리먼트의 임피던스 상태에 기초하여 저장된 상기 데이터를 출력하도록 구성되는 것을 특징으로 하는 장치.
  3. 제1 항 또는 제2 항에 있어서, 상기 제어 회로는 복원 회로를 포함하고, 상기 복원 회로는 상기 적어도 하나의 CES 엘리먼트의 임피던스 상태에 기초하여 상기 래치 회로의 상태를 복원하도록 구성되는 것을 특징으로 하는 장치.
  4. 제1 항에 있어서,
    상기 제2 트랜지스터는 상기 데이터가 상기 제1 논리 레벨에 있을 때 인에이블되고; 및
    상기 제3 트랜지스터는 상기 데이터가 상기 제1 논리 레벨에 있을 때 디스에이블되는 것을 특징으로 하는 장치.
  5. 제4 항에 있어서, 상기 제2 트랜지스터는 인에이블될 때 전압 강하를 야기하도록 구성되는 것을 특징으로 하는 장치.
  6. 제1 항, 제4항 및 제5항 중 어느 한 항에 있어서,
    상기 제2 트랜지스터는 상기 데이터가 상기 제2 논리 레벨에 있을 때 디스에이블되고; 및
    상기 제3 트랜지스터는 상기 데이터가 상기 제2 논리 레벨에 있을 때 인에이블되는 것을 특징으로 하는 장치.
  7. 래치 회로를 포함하고, 상기 래치 회로는,
    적어도 하나의 상관 전자 스위치(CES) 엘리먼트; 및
    상기 적어도 하나의 CES 엘리먼트에 결합된 제어 회로;
    를 포함하고,
    상기 제어 회로는:
    적어도 하나의 제어 신호를 수신하고; 및
    상기 적어도 하나의 CES 엘리먼트 및 상기 적어도 하나의 제어 신호에 기초하여 데이터를 저장하는 단계 및 데이터를 출력하는 단계 중 적어도 하나를 수행하도록 구성되고,
    상기 제어 회로는 판독 회로를 포함하고, 상기 판독 회로는 상기 적어도 하나의 CES 엘리먼트의 임피던스 상태에 기초하여 저장된 상기 데이터를 출력하도록 구성되고,
    상기 판독 회로는, 출력 노드, 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 소스 입력은 제1 전원을 수신하도록 구성되고;
    상기 제1 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고;
    상기 제1 트랜지스터의 드레인 입력은 상기 출력 노드에 연결되고;
    상기 제2 트랜지스터의 소스 입력은 상기 출력 노드에 연결되고;
    상기 제2 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고;
    상기 제2 트랜지스터의 드레인 입력은 상기 제3 트랜지스터의 소스 입력에 연결되고;
    상기 제3 트랜지스터의 소스 입력은 상기 제2 트랜지스터의 드레인 입력 및 상기 적어도 하나의 CES 엘리먼트의 제1 입력에 연결되고, 상기 적어도 하나의 CES 엘리먼트의 제2 입력은 제2 전원에 결합되며;
    상기 제3 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 및
    상기 제3 트랜지스터의 드레인 입력은 제2 전원에 연결되는 것을 특징으로 하는 장치.
  8. 제7 항에 있어서, 상기 판독 회로는,
    상기 적어도 하나의 CES 엘리먼트가 제1 임피던스 상태에 있을 때 상기 출력 노드에서 제1 출력을 제공하고; 및
    상기 적어도 하나의 CES 엘리먼트가 제2 임피던스 상태에 있을 때 상기 출력 노드에서 제2 출력을 제공;
    하도록 구성되는 것을 특징으로 하는 장치.
  9. 제7 항 또는 제8 항에 있어서, 상기 제1 트랜지스터 및 상기 제3 트랜지스터의 임피던스 값은 상기 제2 트랜지스터의 임피던스 값의 적어도 2배인 것을 특징으로 하는 장치.
  10. 래치 회로를 포함하고, 상기 래치 회로는,
    적어도 하나의 상관 전자 스위치(CES) 엘리먼트; 및
    상기 적어도 하나의 CES 엘리먼트에 결합된 제어 회로;
    를 포함하고,
    상기 제어 회로는:
    적어도 하나의 제어 신호를 수신하고; 및
    상기 적어도 하나의 CES 엘리먼트 및 상기 적어도 하나의 제어 신호에 기초하여 데이터를 저장하는 단계 및 데이터를 출력하는 단계 중 적어도 하나를 수행하도록 구성되고,
    상기 제어 회로는 기록 회로를 포함하고, 상기 기록 회로는, 데이터를 수신하고; 및
    수신된 상기 데이터에 기초하여 상기 적어도 하나의 CES 엘리먼트를 복수의 임피던스 상태 중 하나로 프로그래밍하고,
    상기 기록 회로는 상기 데이터가 제1 논리 레벨에 있을 때 상기 적어도 하나의 CES 엘리먼트를 제1 임피던스 상태로 프로그래밍하고; 및
    상기 데이터가 제2 논리 레벨에 있을 때 상기 적어도 하나의 CES 엘리먼트를 제2 임피던스 상태로 프로그래밍하도록 구성되고,
    상기 기록 회로는 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 소스 입력은 상기 제2 트랜지스터의 소스 입력에 결합되고, 상기 제1 트랜지스터의 소스 입력은 제1 전원을 수신하도록 구성되고;
    상기 제1 트랜지스터의 게이트 입력은 상기 데이터를 수신하도록 구성되고;
    상기 제1 트랜지스터의 바디 입력은 제2 전원을 수신하도록 구성되고;
    상기 제1 트랜지스터의 드레인 입력은 상기 제3 트랜지스터의 소스 입력에 결합되고;
    상기 제2 트랜지스터의 소스 입력은 상기 제1 트랜지스터의 소스 입력에 결합되고, 상기 제2 트랜지스터의 소스 입력은 상기 제1 전원을 수신하도록 구성되고;
    상기 제2 트랜지스터의 게이트 입력은 상기 데이터에 결합되고;
    상기 제2 트랜지스터의 바디 입력은 상기 제2 트랜지스터의 소스 입력에 결합되고;
    상기 제2 트랜지스터의 드레인 입력은 상기 제3 트랜지스터의 소스 입력에 결합되고;
    상기 제3 트랜지스터의 바디 입력은 상기 제1 전원을 수신하도록 구성되고; 및
    상기 제3 트랜지스터의 드레인 입력은 상기 적어도 하나의 CES 엘리먼트의 제1 입력에 결합되고, 상기 적어도 하나의 CES 엘리먼트의 제2 입력은 제3 전원에 결합되는 것을 특징으로 하는 장치.
  11. 제10 항에 있어서,
    상기 제1 트랜지스터는 상기 데이터가 상기 제1 논리 레벨에 있을 때 인에이블되고; 및
    상기 제2 트랜지스터는 상기 데이터가 상기 제1 논리 레벨에 있을 때 디스 에이블되는 것을 특징으로 하는 장치.
  12. 제11 항에 있어서, 상기 제1 트랜지스터는 인에이블될 때 전압 강하를 야기하도록 구성되는 것을 특징으로 하는 장치.
  13. 제10 항, 제11항 및 제12항 중 어느 한 항에 있어서,
    상기 제1 트랜지스터는 상기 데이터가 상기 제2 논리 레벨에 있을 때 디스에이블되고; 및
    상기 제2 트랜지스터는 상기 데이터가 상기 제2 논리 레벨에 있을 때 인에이블되는 것을 특징으로 하는 장치.
  14. 래치 회로를 포함하고, 상기 래치 회로는,
    적어도 하나의 상관 전자 스위치(CES) 엘리먼트; 및
    상기 적어도 하나의 CES 엘리먼트에 결합된 제어 회로;
    를 포함하고,
    상기 제어 회로는:
    적어도 하나의 제어 신호를 수신하고; 및
    상기 적어도 하나의 CES 엘리먼트 및 상기 적어도 하나의 제어 신호에 기초하여 데이터를 저장하는 단계 및 데이터를 출력하는 단계 중 적어도 하나를 수행하도록 구성되고,
    상기 제어 회로는 판독 회로를 포함하고, 상기 판독 회로는 상기 적어도 하나의 CES 엘리먼트의 임피던스 상태에 기초하여 저장된 상기 데이터를 출력하도록 구성되고,
    상기 판독 회로는 출력 노드, 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터의 소스 입력은 제1 전원을 수신하도록 구성되고;
    상기 제1 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고;
    상기 제1 트랜지스터의 드레인 입력은 상기 출력 노드에 연결되고;
    상기 제2 트랜지스터의 소스 입력은 상기 출력 노드에 연결되고;
    상기 제2 트랜지스터의 게이트 입력은 상기 적어도 하나의 제어 신호를 수신하도록 구성되고; 및
    상기 제2 트랜지스터의 드레인 입력은 상기 적어도 하나의 CES 엘리먼트의 제1 단자에 연결되고, 상기 적어도 하나의 CES 엘리먼트의 제2 입력은 제2 전원에 결합되는 것을 특징으로 하는 장치.
  15. 제14 항에 있어서, 상기 판독 회로는,
    상기 적어도 하나의 CES 엘리먼트가 제1 임피던스 상태에 있을 때 상기 출력 노드에서 제1 출력을 제공하고;
    상기 적어도 하나의 CES 엘리먼트가 제2 임피던스 상태에 있을 때 상기 출력 노드에서 제2 출력을 제공;
    하도록 구성되는 것을 특징으로 하는 장치.
  16. 제1 항에 있어서, 상기 기록 회로는,
    상기 데이터가 제1 논리 레벨에 있을 때 상기 복수의 임피던스 상태들로부터 제1 임피던스 상태로 상기 적어도 하나의 CES 엘리먼트를 프로그래밍하도록 구성된 제1 트랜지스터 스택; 및
    상기 데이터가 제2 논리 레벨에 있을 때 상기 복수의 임피던스 상태들로부터 제2 임피던스 상태로 상기 적어도 하나의 CES 엘리먼트를 프로그래밍하도록 구성된 제2 트랜지스터 스택;
    을 포함하는 것을 특징으로 하는 장치.
  17. 래치 회로에 의해 적어도 하나의 제어 신호를 수신하는 단계로서, 상기 래치 회로는 적어도 하나의 상관 전자 스위치(CES) 엘리먼트를 포함하는 상기 수신하는 단계; 및
    상기 적어도 하나의 제어 신호에 기초하여 상기 래치 회로에 데이터를 저장하는 단계 및 상기 래치 회로로부터의 데이터를 출력하는 단계;를 포함하고,
    상기 래치 회로에 데이터를 저장하는 단계는 제1 트랜지스터, 제2 트랜지스터, 및 제3 트랜지스터를 포함하는 기록 회로를 이용하는 단계를 더 포함하고,
    상기 제1 트랜지스터의 소스 입력은 제1 전원을 수신하도록 구성되고;
    상기 제1 트랜지스터의 드레인 입력은 상기 제2 트랜지스터의 소스 입력 및 상기 제3 트랜지스터의 드레인 입력에 결합되고;
    상기 제2 트랜지스터의 게이트 입력은 상기 데이터를 수신하도록 구성되고;
    상기 제2 트랜지스터의 드레인 입력은 상기 CES 엘리먼트의 제1 입력에 결합되고;
    상기 제3 트랜지스터의 게이트 입력은 상기 데이터를 수신하도록 구성되고; 및
    상기 제3 트랜지스터의 소스 입력은 상기 CES 엘리먼트의 제1 입력에 결합되는 것을 특징으로 하는 방법.
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