CN111279417A - 可重配置电路体系架构 - Google Patents

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CN111279417A CN201880064971.9A CN201880064971A CN111279417A CN 111279417 A CN111279417 A CN 111279417A CN 201880064971 A CN201880064971 A CN 201880064971A CN 111279417 A CN111279417 A CN 111279417A
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Abstract

一种重配置方法和可重配置电路体系架构包括可配置易失性存储电路和非易失性存储器电路元件；其中非易失性存储器电路元件存储用于重配置的多个位状态，该多个位状态从非易失性存储器电路元件中读取并写入到可配置的易失性存储电路中以进行重配置。非易失性存储器电路元件和可配置的易失性存储电路被设置在共同的管芯上。

Description

可重配置电路体系架构
技术领域
本技术涉及可重配置电路体系架构。这样的体系架构包括三维配置高速缓存，用于在诸如现场可编程门阵列(FPGA)和粗粒度可重配置阵列(CGRA)之类的硬件中同时部署多个配置。此外，该技术涉及结合了相关电子材料的可重配置电路体系架构及其操作和编程方法。
背景技术
可重配置电路体系架构或可编程片上系统基于可编程逻辑构建。由于客户对计算系统的定义、设计和部署方面的灵活性的需求，这种体系架构变得越来越普遍，并且其结构可以由最终用户在编译时或在运行时通过完全或部分重配置的方式来修改。但是，当前一代的可重配置体系架构：FPGA和CGRA遭受与存储配置所需的大面积以及配置存储器的高功耗相关的问题。
发明内容
本技术试图通过部分改善FPGA和CGRA的功能密度和功率分布来解决这些问题。
因此，在本技术的第一方面，提供了一种可重配置的电路体系架构，其包括可配置的易失性存储电路和非易失性存储器电路元件；其中非易失性存储器电路元件存储用于重配置的多个位状态，该多个位状态从非易失性存储器电路元件中读取并写入到可配置的易失性存储电路中以进行重配置，其中非易失性存储器电路元件和可配置的易失性存储电路被设置在共同的管芯上。
因此，在本技术的第二方面，提供了一种机器实现的重配置方法，该方法包括在非易失性存储器电路元件中存储用于重配置的多个位状态；从非易失性存储器电路元件读取多个位状态；以及将多个位状态写入到可配置的易失性存储电路中，其中非易失性存储器电路元件和可配置的易失性存储电路被设置在共同的管芯上。
在实施例中，CeRAM(相关电子随机存取存储器)单元的堆叠用在FPGA或CGRA逻辑上方的金属层中，以存储多个配置。这样的布置提供了用于在运行时重加载活动配置位的高能效系统。
当过渡金属氧化物(TMO)夹在金属层之间时形成的CeRAM装置具有两个相态：金属和绝缘体，其特征在于改变物理(或材料)和电(介电)特性的相变。这种装置从根本上不同于其它非易失性存储器技术，诸如电阻RAM(ReRAM)或自旋转移力矩RAM(STT-RAM或STT-MRAM)。与需要使用施加的临界偏置来形成丝状物(filament)或导电路径的ReRAM不同，CeRAM更为稳健，因为它需要施加的临界偏置和临界电流—因此，它不仅实现了电阻切换，而且还实现了高精确性的介电切换。
由于构造和操作上的这些差异，CeRAM装置会具有比ReRAM更好的耐用性，并且需要较低的供电电压。此外，相对于STT-RAM，CeRAM装置需要的用于访问存储器单元的能量较少。
附图说明
在附图中通过示例的方式示意性地图示了这些技术，其中：
图1A是根据实施例的包括相关电子材料的相关电子开关装置的示例实施例的框图；
图1B是相关电子开关的示例符号；
图2是相关电子开关的示例等效电路；
图3示出了相关电子开关的电流密度与电压的示例曲线图；
图4是根据实施例的可重配置电路体系架构的示意图；
图5是根据实施例的可重配置电路体系架构的示意图；
图6是根据实施例的具有SRAM和CeRAM单元的重配置电路的示意图；
图7是根据实施例的可重配置存储器的三维电路体系架构的示意图。
具体实施方式
在以下详细描述中对附图进行参考，附图形成其一部分，其中相似的标号可以始终表示相似的部件以指示对应的和/或类似的部件。应该认识到的是，附图中示出的部件不一定按比例绘制，例如为了说明的简单和/或清楚。例如，一些部件的尺寸可以相对于其它部件被夸大。另外，应该理解的是，可以使用其它实施例。此外，在不脱离所要求保护的主题的情况下，可以进行结构和/或其它改变。还应当注意的是，例如，诸如上、下、顶部、底部等的方向和/或引用可以用于使得容易对附图进行讨论以及/或者不旨在限制所要求保护的主题的应用。因此，以下详细描述不应被视为限制所要求保护的主题和/或等同物。
贯穿本说明书对一个实现、实现、一个实施例、实施例和/或类似的引用意味着结合特定实现和/或实施例描述的特定特征、结构和/或特点包括在所要求保护的主题的至少一个实现和/或实施例中。因此，例如，在整个说明书中的各个地方出现这样的短语不一定旨在指相同的实现或所描述的任何一个特定实现。此外，例如，应该理解的是，所描述的特定特征、结构和/或特点能够在一个或多个实现中以各种方式组合，并且因此在预期的权利要求范围内。当然，一般而言，这些和其它问题因上下文而异。因此，描述和/或使用的特定上下文提供了关于要作出的推论的有用指导。
如本文所使用的，术语“耦合”、“连接”和/或类似的术语在一般意义上使用。应当理解的是，这些术语不旨在是同义词。相反，“连接”一般用于指示两个或更多个部件，例如，处于直接物理接触(包括电接触)；而“耦合”一般用于表示两个或更多个部件潜在地处于直接物理接触(包括电接触)；但是，“耦合”一般也用于还表示两个或更多个部件不一定直接接触，但仍然能够协作和/或交互。术语“耦合”一般也理解为表示间接连接，例如，在适当的上下文中。
如本文使用的，术语“和”、“或”、“和/或”和/或类似的术语包括各种含义，这些含义也预期至少部分地取决于在其中使用这些术语的特定上下文。通常，如果将“或”用于关联列表，诸如A、B或C，那么“或”旨在表示A、B和C(在这里在包含性意义上使用)以及A、B或C(在这里在排他性意义上使用)。此外，术语“一个或多个”和/或类似的术语用于描述单数形式的任何特征、结构和/或特点，以及/或者还用于描述多个特征、结构和/或特点以及/或者特征、结构和/或特点的某种其它组合。同样，术语“基于”和/或类似的术语被理解为不一定意图传达排他性的一组因素，而是允许存在未必明确描述的额外的因素。当然，对于所有前述内容，描述和/或使用的特定上下文提供了关于要作出的推论的有用指导。应当注意的是，以下描述仅仅提供一个或多个说明性示例，并且所要求保护的主题不限于这一个或多个说明性示例；但是，再次，描述和/或使用的特定上下文提供了关于要作出的推论的有用指导。
本技术的一个方面公开了一种可重配置电路体系架构，该可重配置电路体系架构包括可配置的易失性存储电路和非易失性存储器(NVM)电路元件；其中非易失性存储器电路元件存储用于重配置的多个位状态，该多个位状态从非易失性存储器电路元件读取并写入到可配置的易失性存储电路中以进行重配置，其中NVM电路元件和可配置的易失性存储电路被设置在共同的管芯上。可配置的易失性存储电路可以用FPGA逻辑、可编程逻辑阵列(PLA)或粗粒度可重配置阵列(CGRA)来实现。NVM电路元件被设置在与形成易失性存储电路的层垂直或在其上方共同定位(co-located)在管芯堆叠上的层中。在这样的布置中，NVM电路元件可以设置在形成易失性存储电路的层的上方的金属层的堆叠中，并且该堆叠可以布置成使得其与布置在该堆叠下方的存取晶体管的覆盖区(footprint)相匹配。
在实施例中，NVM电路元件可以包括相关电子开关元件的阵列。这些可以是具有多个状态的多个NVM电路元件和用于发起将状态写入到可配置的易失性存储电路中的配置功率门。与将状态写入到NVM电路元件中相比，将状态写入到可配置的易失性存储电路中可以被执行多次，并且在将状态写入到易失性存储电路中之后，非易失性存储器元件被断电。电路的输出可以连接到多路复用器以在查找表中的条目之间进行选择。
本技术的另一方面提供了一种机器实现的重配置方法，该方法包括在非易失性存储器电路元件中存储用于重配置的多个位状态；从非易失性存储器电路元件读取多个位状态；以及将多个位状态写入到可配置的易失性存储电路中，其中非易失性存储器电路元件和可配置的易失性存储电路被设置在共同的管芯上。该方法可以包括：与将状态写入到非易失性存储器电路元件相比，将状态多次写入到可配置的易失性存储电路中。此外，该方法可以包括在将状态写入到易失性存储电路之后将非易失性存储器元件断电。此外，该方法可以包括将信号输出到多路复用器以用于选择查找表中的条目。
本公开的特定实施例结合了相关电子材料(CEM)以形成相关电子开关(CES)，该相关电子开关(CES)具有在可以与大范围的电子电路类型一起使用的存储器和/或逻辑装置中作为相关电子随机存取存储器(CERAM)的应用。
在这个上下文中，CES可以表现出由电子相关性而非固态结构相变引起的基本上突然的导体/绝缘体转变(例如，相变存储器(PCM)装置中的晶体/非晶体或电阻RAM装置中的丝状形成和传导)。在一个实施例中，例如，与熔化/凝固或丝状物(filament)形成相比，CES中基本上突然的导体/绝缘体转变可以响应于量子力学现象。如本文所使用的，术语“导通状态”、“较低阻抗状态”和/或“金属状态”可以是可互换的，以及/或者有时可以称为“导通/较低阻抗状态”。类似地，术语“绝缘状态”和“较高阻抗状态”在本文中可以互换使用，以及/或者有时可以称为“绝缘/较高阻抗状态”。
在绝缘/较高阻抗状态和导通/较低阻抗状态之间的相关电子开关材料的量子力学转变可以按照Mott转变来理解。在Mott转变中，如果发生Mott转变条件，那么材料可以从绝缘/较高阻抗状态切换到导通/较低阻抗状态。Mott标准由(nc)1/3a≈0.26定义，其中nc是电子的浓度，并且“a”是Bohr半径。当达到临界载流子浓度使得满足Mott标准时，将发生Mott转变并且CES的状态将从较高电阻/较高电容状态(即，绝缘/较高阻抗状态)变为较低电阻/较低电容状态(即，导通/较低阻抗状态)。
可以通过电子的局部化来控制Mott转变。当载流子被局部化时，电子之间的强库仑相互作用将CEM的带拆分以创建绝缘体。当电子不再被局部化时，弱库仑相互作用占主导地位并且带拆分被去除，从而产生金属(导通)带。这有时被解释为“拥挤的电梯”现象。在电梯中只有少数人时，人们可以轻松地走来走去，这类似于导通/较低阻抗状态。另一方面，当电梯达到一定浓度的人们时，人们不再能够移动，这类似于绝缘/较高阻抗状态。但是，应当理解的是，为说明性目的而提供的该经典解释，像是量子现象的所有经典解释，仅仅是不完全的类比，并且所要求保护的主题不限于这个方面。
另外，在实施例中，除了电阻的改变之外，从绝缘/较高阻抗状态到导通/较低阻抗状态的切换会带来电容的改变。例如，CES可以包括可变电阻的特性连同可变电容的特性。即，CES装置的阻抗特点可以包括电阻和电容分量两者。例如，在金属状态下，CEM可以具有基本上为零的电场，并且因此具有基本上为零的电容。类似地，在绝缘/较高阻抗状态(其中电子屏蔽可能由于较低的自由电子密度而非常不完美)，外部电场可以能够穿透CEM，并且因此CEM将由于CEM的介电功能中的物理改变而具有电容。因此，例如，在实施例中，在CES中从绝缘/较高阻抗状态到导通/较低阻抗状态的转变可以导致电阻和电容两者的改变。
在实施例中，CES装置可以响应于CES装置的CEM的大部分体积中的Mott转变来切换阻抗状态。在实施例中，CES装置可以包括“体开关”。如本文所使用的，术语“体开关”是指(诸如响应于Mott转变)切换阻抗状态的CES装置的CEM的至少大部分体积。例如，在实施例中，CES装置的CEM的基本上所有可以响应于Mott转变而从绝缘/较高阻抗状态切换到导通/较低阻抗状态或者从导通/较低阻抗状态切换到绝缘/较高阻抗状态。在实施例中，CEM可以包括一种或多种过渡金属氧化物(TMO)、一种或多种稀土氧化物、周期表中的一种或多种f-区元素的一种或多种氧化物、一种或多种稀土过渡金属氧化物钙钛矿、钇和/或镱，但是要求保护的主题在这方面的范围不受限制。在实施例中，诸如CES装置之类的装置可以包括CEM，CEM包括选自包括铝、镉、铬、钴、铜、金、铁、锰、汞、钼、镍、钯、铼、钌、银、锡、钛、钒和锌的组的一种或多种材料(其可以与诸如氧或其它类型的配体的阳离子联合)或其组合，但是要求保护的主题在这方面的范围不受限制。
图1A示出了CES装置100的示例实施例，该CES装置100包括夹在导电端子(诸如导电端子101和103)之间的CEM(诸如材料102)。在实施例中，诸如CES装置100的CES装置可以包括可变阻抗器装置。如本文所使用的，术语“相关电子开关”和“可变阻抗器”可以是可互换的。至少部分地通过在端子之间(诸如在导电端子101和103之间)施加临界电压和临界电流，CEM(诸如材料102)可以在上面提到的导电/较低阻抗状态和绝缘/较高阻抗状态之间转变。如前面所提到的，由于相关电子开关材料的由于施加的临界电压和施加的临界电流的量子力学转变，可变阻抗器装置(诸如CES装置100)中的CEM(诸如材料102)可以在第一阻抗状态和第二阻抗状态之间转变，如下面更详细描述的。而且，如上面所提到的，可变阻抗器装置(诸如可变阻抗器装置100)可以表现出可变电阻和可变电容两者的特性。
在特定实施例中，可变阻抗器装置(诸如CES装置100)可以包括CEM，该CEM可以至少部分地基于CEM的至少大部分由于相关电子开关材料的量子力学转变而在绝缘/较高阻抗状态和导通/较低阻抗状态之间的转变而在多个可检测阻抗状态之间或之中转变。例如，在实施例中，CES装置可以包括体开关，其中CES装置的CEM的基本上所有都可以响应于Mott转变而从绝缘/较高阻抗状态切换到导通/较低阻抗状态或者从导通/较低阻抗状态切换到绝缘/较高阻抗状态。在此上下文中，“阻抗状态”表示可变阻抗器装置的可检测状态，其指示值、符号、参数和/或条件，这仅仅提供一些示例。在一个特定实施例中，如下所述，可以至少部分地基于在读取和/或感测操作中在CES装置的端子上检测到的信号来检测CES装置的阻抗状态。在另一个特定实施例中，如下所述，CES装置可以被置于特定阻抗状态以表示或存储特定值、符号和/或参数，以及/或者通过在例如“写入”和/或“编程”操作中跨CES装置的端子施加一个或多个信号来实现CES装置的特定电容值。当然，要求保护的主题不限于本文描述的特定示例实施例的范围。
图1B描绘了示例符号110，其可以例如在电路示意图中用于表示CES/可变阻抗器装置。示例符号110旨在提醒观众CES/可变阻抗器装置(诸如CES装置100)的可变电阻和可变电容特性。示例符号110并不意味着表示实际电路图，而仅仅意味着作为电路图符号。当然，要求保护的主题在这些方面的范围不受限制。
图2描绘了示例CES/可变阻抗器装置(诸如CES装置100)的等效电路的示意图。如所提到的，CES/可变阻抗器装置可以包括可变电阻和可变电容两者的特性。即，CES/可变阻抗器装置(诸如CES装置100)的阻抗特点可以至少部分地取决于装置的电阻和电容特点。例如，在实施例中，用于可变阻抗器装置的等效电路可以包括可变电阻器，诸如与可变电容器(诸如可变电容器220)并联的可变电阻器210。当然，虽然可变电阻器210和可变电容器220在图2中描绘为包括分立部件，但是可变阻抗器装置(诸如CES 100)可以包括基本上同质的CEM(诸如CEM 102)，其中CEM包括可变电容和可变电阻的特点。
下面的表1描绘了示例可变阻抗器装置(诸如CES装置100)的示例真值表。
电阻 电容 阻抗
R<sub>high</sub>(V<sub>applied</sub>) C<sub>high</sub>(V<sub>applied</sub>) Z<sub>high</sub>(V<sub>applied</sub>)
R<sub>low</sub>(V<sub>applied</sub>) C<sub>low</sub>(V<sub>applied</sub>)～0 Z<sub>low</sub>(V<sub>applied</sub>)
表1-相关电子开关真值表
在实施例中，表1中所示的示例真值表示出可变阻抗器装置(诸如CES装置100)的电阻可以在较低电阻状态和较高电阻状态之间转变，这种转变至少部分地根据跨CEM施加的电压。在实施例中，较低电阻状态的电阻可以比较高电阻状态的电阻低10至100000倍，但是所要求保护的主题在这方面的范围不受限制。类似地，表1示出了可变阻抗器装置(诸如CES装置100)的电容可以在较低电容状态(对于示例实施例，其可以包括近似零或非常小的电容)和较高电容状态之间转变，这种转变至少部分地根据跨CEM施加的电压。而且，如表1中所示，可变阻抗器装置从较高电阻/较高电容状态到较低电阻/较低电容状态的转变可以被表示为从较高阻抗状态到较低阻抗状态的转变。类似地，从较低电阻/较低电容状态到较高电阻/较高电容状态的转变可以被表示为从较低阻抗状态到较高阻抗状态的转变。
应当注意的是，可变阻抗器(诸如CES 100)不是电阻器，而是包括具有可变电容和可变电阻两者的特性的装置。在实施例中，电阻和/或电容值以及因此阻抗值至少部分地取决于所施加的电压。
图3示出了根据实施例的CES装置(诸如示例CES装置100)的电流密度与跨导电端子(诸如导电端子101和103)的电压的曲线图。至少部分地基于施加到可变阻抗器装置(诸如可变阻抗器装置100)的端子的电压(例如，在写入操作中)，CEM(诸如CEM 102)可以被置于导通/较低阻抗状态或绝缘/较高阻抗状态。例如，施加电压Vreset和电流密度Jreset可以将CES装置置于绝缘/较高阻抗状态，并且施加电压Vset和电流密度Jset可以将CES装置置于导通/较低阻抗状态。即，在实施例中，“置位”条件可以将可变阻抗器装置(例如CES装置100)置于导通/较低阻抗状态中，并且“重置”条件可以将可变阻抗器装置(诸如CES装置100)置于绝缘/较高阻抗状态。在将CES装置置于较低阻抗状态或较高阻抗状态之后，可以至少部分地通过施加电压Vread(例如，在读取操作中)和检测可变阻抗器装置(诸如CES装置100)的端子(诸如导电端子101和103)处的电流或电流密度来检测CES装置的特定状态。
在实施例中，CES装置的CEM可以包括例如任何过渡金属氧化物(TMO)，诸如例如钙钛矿(peroskovite)、Mott绝缘体、电荷交换绝缘体和/或Anderson无序绝缘体。在特定实施例中，CES装置可以由诸如氧化镍、氧化钴、氧化铁、氧化钇以及钙钛矿(诸如Cr掺杂的钛酸锶、钛酸镧以及包括亚锰酸镨钙(praesydium calcium manganite)和亚锰酸镨镧(praesydium lanthanum manganite)的亚锰酸盐家族(manganite family)之类)之类的材料形成，以提供几个示例。在实施例中，结合具有不完全的d和f轨道壳的元素的氧化物可以表现出足够的阻抗切换特性以用于CES装置。在实施例中，可以在没有电铸的情况下制备CES。其它实施例可以采用其它过渡金属化合物而不背离所要求保护的主题。例如，可以使用{M(chxn)2Br}Br2(其中M可以包含Pt、Pd或Ni，并且chxn包括1R、2R-环己烷二胺(cyclohexanediamine))以及其它这样的金属络合物而不偏离所要求保护的主题的范围。
在一个实施例中，图1A的CES装置可以包括包含TMO可变阻抗材料的材料，但应当理解的是，这些仅仅是示例性的，而不旨在限制所要求保护的主题的范围。特定实现也可以采用其它可变阻抗材料。公开了氧化镍NiO作为一种特定的TMO。在实施例中，本文讨论的NiO材料可以掺杂有外部配体，外部配体可以通过钝化界面并允许可调整的电压和阻抗来稳定可变阻抗特性。在特定实施例中，本文公开的NiO可变阻抗材料可以包括含碳配体，其可以由NiO(Cx)指示。在这里，在实施例中，本领域技术人员可以简单地通过平衡化合价来确定任何特定含碳配体和含碳配体与NiO的任何特定组合的x值。在另一个特定的示例实施例中，掺杂有外部配体的NiO可以表示为NiO(Lx)，其中Lx是配体元素或化合物，并且x指示一个NiO单元的配体单元数。在实施例中，本领域技术人员可以简单地通过平衡化合价来确定任何特定配体和配体与NiO或任何其它过渡金属的任何特定组合的x值。
根据实施例，如果施加足够的偏置(例如，超过带拆分电位)并且满足上面提到的Mott条件(注入的电子空穴＝切换区域中的电子)，那么CES装置可以经由Mott转变快速地从导通/较低阻抗状态切换到绝缘体状态。这可以发生在图3中的曲线的点308处。在该点，电子不再被屏蔽并变得局部化。这种相关性将带拆分以形成绝缘体。虽然CES装置的CEM仍处于绝缘/较高阻抗状态，但是可以通过空穴的运输生成电流。如果跨CES装置的端子施加足够的偏置，那么可以在MIM装置的势垒之上将电子注入到金属-绝缘体-金属(MIM)二极管中。如果已注入足够的电子并且跨端子施加足够的电位以实现置位条件，那么电子的增加可以屏蔽电子并去除电子的局部化，这会使形成金属的带拆分电位坍塌，从而将CES装置置于导通/较低阻抗状态。
如上面所指出的，响应于点308处的Mott转变，可以发生到绝缘/较高阻抗状态的转变。如上面所指出的，这种Mott转变可以发生在CES装置的CEM中电子的浓度n等于电子空穴的浓度p的情况下。这种情况在满足以下Mott标准时发生，如由如下的表达式(1)所表示的：
Figure BDA0002438669830000121
Figure BDA0002438669830000122
其中：λTF是Thomas Fermi屏蔽长度；并且对于Mott转变，C是等于大约0.26的常数。
根据实施例，响应于从跨可变阻抗器装置(诸如CES装置100)的端子(诸如端子101和103)施加的电压信号注入空穴，可以存在图3所示的曲线图的区域304中的电流或电流密度。在这里，当跨可变阻抗器装置(诸如CES装置100)的端子(诸如端子101和103)施加临界电压VMI时，空穴的注入可以满足用于在电流IMI处的导通到绝缘体转变的Mott转变标准。这可以根据如下表达式(2)建模：
Figure BDA0002438669830000123
Q(VMI)＝qn(VMI) (2)
其中Q(VMI)是注入的电荷(空穴或电子)并且是所施加电压的函数。如本文所使用的，符号“MI”表示金属到绝缘体转变，并且符号“IM”表示绝缘体到金属转变。即，“VMI”是指将CEM从导通/较低阻抗状态转变到绝缘/较高阻抗状态的临界电压，并且“IMI”是指将CEM从导通/较低阻抗状态转变到绝缘/较高阻抗状态的临界电流。类似地，“VIM”是指将CEM从绝缘/较高阻抗状态转变到导通/较低阻抗状态的临界电压，并且“IIM”是指将CEM从绝缘/较高阻抗状态转变到导通/较低阻抗状态的临界电流。
可以在带之间并且响应于临界电压VMI和临界电流IMI发生使得实现Mott转变的空穴的注入。通过由表达式(2)中的IMI根据表达式(1)注入的空穴，通过使电子浓度n与所需电荷浓度相等来以引起Mott转变，可以如下根据表达式(3)建模这种临界电压VMI对ThomasFermi屏蔽长度λTF的依赖性：
Figure BDA0002438669830000131
Figure BDA0002438669830000132
其中ACEM是可变阻抗器装置(诸如CES装置100)的CEM(诸如CEM 102)的横截面积，并且其中Jreset(VMI)(在示例曲线300的点308处描绘)是通过CEM(诸如CEM 102)的电流密度，其以临界电压VMI施加到CEM以将CES装置的CEM置于绝缘/较高阻抗状态。在实施例中，CEM可以至少部分地通过歧化(disproportionation)反应而在导通/较低阻抗状态和绝缘/较高阻抗状态之间切换。
根据实施例，可变阻抗器装置(诸如CES装置100)的CEM(诸如CEM 102)可以通过注入足够数量的电子以满足Mott转变标准而被置于导通/较低阻抗状态(例如，通过从绝缘/较高阻抗状态转变)。
在将CES装置的CEM转变到导通/较低阻抗状态时，随着足够的电子被注入并且跨可变阻抗器装置的端子的电位克服了临界切换电位(例如，Vset)，注入的电子开始屏蔽并且去局部化双重占据的电子以逆转歧化(disproportion)反应并关闭带隙。用于在使得能够转变到导通/较低阻抗状态的临界电压VIM下在金属-绝缘体Mott转变中将CES装置的CEM转变到导通/较低阻抗状态的电流密度Jset(VIM)(在图3的点314处描绘)可以根据如下表达式(4)表示：
Figure BDA0002438669830000141
Q(VIM)＝qn(VIM)
Figure BDA0002438669830000142
Figure BDA0002438669830000143
其中：aB是Bohr半径。
根据实施例，用于在读取操作中检测CES装置的存储器状态的“读取窗口”302可以被设置为在读取电压Vread下图3的曲线的当CES装置的CEM处于绝缘/较高阻抗状态时的部分306与图3的曲线的当CES装置的CEM处于导通/较低阻抗状态时的部分304之间的差。在特定实现中，读取窗口302可以被用于确定可变阻抗器装置(诸如CES装置100)的CEM(诸如相关电子开关材料102)的Thomas Femi屏蔽长度λTF。例如，在电压Vreset下，电流密度Jreset和Jset可以如下根据表达式(4a)相关：
Figure BDA0002438669830000144
其中Joff表示在Vreset下处于绝缘/较高阻抗状态的CEM的电流密度。参见例如图3的点309。
在另一个实施例中，用于在写入操作中将CES装置的CEM置于绝缘/较高阻抗或导通/较低阻抗状态的“写入窗口”310可以被设置为Vreset与Vset之间的差。建立|Vset|＞|Vreset|可以使得能够在导通/较低阻抗和绝缘/较高阻抗状态之间进行切换。Vreset可以大约包括由相关引起的带拆分电位，并且Vset可以包括带拆分电位的大约两倍，使得读取窗口可以包括大约带拆分电位。在特定实现中，写入窗口310的尺寸可以至少部分地由CES装置的CEM的材料和掺杂来确定。
在实施例中，用于读取表示为可变阻抗器装置(诸如CES装置100)的阻抗状态的值的处理可以包括施加到CES装置的CEM的电压。在实施例中，可以测量CES装置的CEM内的电流和/或电流密度中的至少一个，并且可以至少部分地基于测得的电流和/或电流密度来确定CES装置的CEM的阻抗状态。
此外，在实施例中，阻抗状态的阻抗可以至少部分地取决于CES装置的CEM的电容和电阻的组合。在实施例中，所确定的阻抗状态可以包括多个阻抗状态中的一个。例如，第一阻抗状态可以包括较低电阻和较低电容，而第二阻抗状态可以包括较高电阻和较高电容。而且，在实施例中，多个阻抗状态的阻抗之比可以与CES装置的CEM的物理特性成比例。在实施例中，CES装置的CEM的物理特性可以包括Thomas Fermi屏蔽长度和Bohr半径中的至少一个。另外，在实施例中，多个阻抗状态的各个阻抗状态可以与数据值相关联。此外，在实施例中，在预定电压下第一阻抗状态与第二阻抗状态之间的电流差提供了读取窗口的指示。但是，所要求保护的主题在这些方面的范围不受限制。
在实施例中，可以将多个电子提供给CES装置的CEM，使得CES进入第一阻抗状态。可以向CEM提供多个空穴，使得CES进入第二阻抗状态。而且，在实施例中，多个电子可以使跨CES的电压大于置位电压阈值，并且多个空穴可以使跨CES的电压等于或大于重置电压阈值。另外，在实施例中，跨CEM的电压可以使CEM中的电流密度等于或大于置位电流密度和/或置位电流，并且跨CEM的电压可以使CEM中的电流密度等于或大于重置电流密度和/或重置电流。
而且，在实施例中，跨CEM的置位电压和通过CES装置的CEM的置位电流密度可以被超过。此外，跨CEM的重置电压和通过CES装置的CEM的重置电流密度可以被超过。另外，在实施例中，多个阻抗状态中的各个阻抗状态可以与数据值相关联。
在实施例中，重置电压、置位电压以及置位电压与重置电压之间的差中的至少一个与CES装置的CEM的物理特性成比例。例如，CEM的物理特性可以包括由于局部化引起的强电子电位和/或电子的相关性中的至少一个。而且，在实施例中，置位电压与重置电压的差可以提供写入/编程窗口中的至少一个的尺寸的指示。
图4是根据实施例的可重配置电路体系架构400的示意图，其包括与易失性存储器模块404共同定位并制造在共同的管芯406上的非易失性存储模块402。非易失性存储模块402通过电连接408连接到易失性存储模块404。可配置架构模块410通过输入电连接412和输出电连接414连接到易失性存储器模块404。
所描述的本技术采用了使用常规FPGA或CGRA逻辑上方的金属层中的CeRAM(相关电子随机存取存储器)单元的堆叠来存储多个配置的方式，以及用于在运行时重加载活动配置位的高能效系统。
因此，在IoT边缘节点的示例中，可以设想仅运行准系统(barebone)(最低)配置来节省电力，然后快速给(一个或多个)CeRAM层通电，从而重加载SRAM单元，并且然后运行其它配置(如果有替代选择)，或者可能期望一些更高级的功能。在实施例中，可以仅出于对易失性存储器进行编程的目的而非在整个操作持续时间中给CeRAM通电。
本技术也适用于结合了加速器的云框架中遇到的常见问题。在云环境中资源的虚拟化是有益的，因为它使得能够动态供给并使利用率最大化。但是，当存在I/O或其它延迟时，固定功能加速器无法使能服务提供商回收物理装置区域以用于其它用途。
通过我们的发明，可以能够将云中的加速器虚拟化，因为若干个应用可以在同时运行并使用不同配置的同时动态共享加速器架构。这样可以优化整体拥有成本(TCO)。
虽然可以完全用CeRAM单元构建FPGA中的配置存储，但我们选择将SRAM单元保留在可重配置的架构中，因为SRAM具有比CeRAM更好的耐久性特性。在实施例中，SRAM被覆写多次，而CeRAM被覆写的次数少于SRAM。这种写入布置与SRAM的比CeRAM更高的耐久性相结合，有助于提高系统的整体耐久性。一般而言，SRAM可以用于需要许多更新的设计的部分。更具体而言，查看图6所示的电路，还可以看到，通过分段进行存储器更新，存储电路可以总体上消耗较少的功率，因为在混合SRAM单元保持的任何逻辑状态下都没有在Vdd和地之间的路径。另一方面，当CeRAM电路的电阻器处于导通或低电阻状态时，CeRAM电路将具有在Vdd和地之间的路径(有电流流过)。另外，我们设想在更新架构时执行一些磨损均衡：因此，架构的不同部分将具有大致相同数量的备份配置。
CeRAM的非易失性在用于存储多个配置时可以节省功率，因为当选择一种配置并将其加载到SRAM时，可以将备份的非活动配置断电。
CeRAM存储器元件比6T SRAM单元(包括编程和读取电路系统)小。
根据本技术提供了即时的重配置。多个非易失性存储器元件可以将它们的状态写入到基于SRAM的易失性存储器中。在将它们的状态写入到基于SRAM的易失性存储器之后，可以将非易失性存储器元件断电。用于虚拟化FPGA资源的替代方法几乎总是以更大的FPGA结束或需要多个FPGA。除了明显的空间缺点之外，拥有多个FPGA也成问题，因为随之而来的I/O资源通常会消耗大量能量。
图5是根据实施例的可重配置电路体系架构500的示意图。可重配置电路体系架构500包括存储多种配置的非易失性存储器层502、具有活动电路配置的易失性存储器层504和具有活动逻辑电路的可配置硬件层506。
配置数据存储库508被更详细地示出并且包括函数510和连接到查找表514的内容模块512，查找表514形成布置在可配置硬件层506上的逻辑块516的一部分。输入阵列518从路由520连接到查找表514。逻辑块516还包括逻辑模块522，从而提供诸如多路复用器、触发器和胶合逻辑(均未在图5中示出)之类的部件。
除了逻辑块516和路由520之外，可配置硬件层506还包括存储器块524和硬件块526，诸如数字信号处理硬件。
图6是根据实施例的具有SRAM 602和CeRAM 604单元的重配置电路600的示意图。
参考图6，非易失性存储器模块606包括四个并联连接的CeRAM装置CR1、CR2、CR3和CR4的阵列，每个CeRAM装置具有在一个电极处到地端子608的连接。CeRAM装置CR1、CR2、CR3和CR4中的每一个具有第二电极，其连接到相应的n-沟道存取晶体管M1、M2、M3和M4的漏极端子，使得CR1连接到M1，CR2连接到M2，CR3连接到M3，并且CR4连接到M4。每个存取晶体管M1、M2、M3和M4包括连接到相应的控制输入端A、B、C、D的栅极端子，使得M1连接到控制输入端A，M2连接到B，M3连接到C并且M4连接到D。每个存取晶体管M1、M2、M3和M4包括连接到节点610的源极端子。
节点610连接到节点612，该节点612连接到n-沟道晶体管M5和p-沟道晶体管M6。P-沟道晶体管M6连接到二极管D1的阳极端子，二极管D1的阴极端子连接到地，并且n-沟道晶体管M5连接到Vprogram输入，以接收重置(RESET)电压的置位(SET)，如以下结合重配置电路600的操作更详细描述的。n-沟道晶体管M5的栅极端子和p-沟道晶体管M6的栅极端子连接到在操作中被设置为高(HIGH)或低(LOW)状态的Program Ctrl输入，如以下结合重配置电路600的操作更详细地描述的。
节点612连接到节点614，节点614连接到p-沟道晶体管M7，该p-沟道晶体管M7的栅极端子连接到在操作中被设置为高或低状态的nRead Enable输入，如下面结合重配置电路600的操作更详细地描述的。P-沟道晶体管M7在节点616处连接到供电电压轨Vdd。供电轨Vdd上的节点618连接到p-沟道晶体管M9，该p-沟道晶体管M9串联连接到n-沟道晶体管M8，该n-沟道晶体管M8连接到地GND。p-沟道晶体管M9和n-沟道晶体管M8的栅极端子都连接到节点620，节点620连接回节点614。
易失性存储器模块包括SRAM 602，诸如锁存电路，其包括如可以在SRAM存储器系统中使用的六晶体管(6T)SRAM存储器单元602。6T存储器单元602包括两个p-沟道晶体管M13、M15以及两个n-沟道晶体管M12和M14。在M13和M12之间设置节点622，并且类似地，在M15和M14之间设置节点624。在使用中，两组晶体管M13、M12和M15、M14是交叉耦合的反相器，其形成具有读取和写入能力的能够存储二进制信息的双稳态装置。当节点622处于地电势(GND)并且节点624处于供电电压Vdd时，可以配置第一状态。当节点624处于供电电势Vdd并且节点622处于地电势(GND)时，可以配置第二状态。N-沟道传输晶体管M10连接在M13和M12与节点626之间，节点626连接在节点614和节点620之间。M10的栅极端子连接到字线WL，字线WL连接到n-沟道晶体管M11的栅极端子，该n-沟道晶体管M11连接在M14和M15之间并且连接到查找表多路复用器，如下面结合重配置电路600的操作更详细地描述的。M11也连接到设置在M8和M9之间的节点628。
供电电压轨Vdd包括具有输入nReconfig Enable的配置功率门630和连接到设置在M13和M15之间的节点634的节点632。
在重配置电路600的操作中，在四个适当地夹在一起的CeRAM装置(CR1、CR2、CR3和CR4)与编程和读取电路系统两者之间进行连接。电路600的输出可以直接馈入到多路复用器中，该多路复用器在FPGA的查找表(LUT)中的条目之间进行选择。FPGA通常使用4至6输入LUT，并在包含这些查找表的块之间形成连接以实现任意逻辑。每个查找表有效地实例化布尔数组或真值表，该布尔数组或真值表可以捕获4到6个输入的任何函数。
例如，为了编程CR2，我们可以使用以下序列：
1)断言nReconfigEnable，使得在正常操作期间通常断电的重配置高速缓存块被通电。
2)将nReadEnable设置为高
3)将WL设置为低
4)用置位或重置电压设置Vprogram。实际值由CeRAM装置参数确定，并且通常Vset>Vreset。写入裕量(Vset-Vreset)从CeRAM装置的磁滞(IV)曲线得出，并且这是从装置的物理构造导出的。
5)通过将B设置为高并将A、C和D设置为低，选择(隔离)CR2。存取晶体管M1、M2、M3和M4的选择器控制信号可以从多路分解器704导出，如图7所示。
6)将ProgramCtrl设置为高
7)如果Vprogram足够高(Vset)，那么CeRAM电阻器CR2最终以低阻抗状态结束。否则，如果电压较低(Vreset)，那么CR2最终以高阻抗状态结束。注意的是，如果CeRAM装置已经为导通(低电阻)，那么施加Vset脉冲没有效果；类似地，如果它已经为关断(高电阻)，那么Vreset脉冲无效。
8)将ProgramCtrl设置为低
9)取消断言nReconfigEnable，使得重配置高速缓存块断电，直到下一个配置重加载或重编程周期。
例如，为了读取CR2，我们可以使用以下序列：
1)断言nReconfigEnable，使得在正常操作期间通常断电的重配置高速缓存块被通电。
2)将ProgramCtrl设置为低
3)将nReadEnable设置为低
4)通过将B设置为高并且将A、C和D设置为低来选择(隔离)CR2。存取晶体管M1、M2、M3和M4的选择器控制信号可以从多路分解器704导出，如图7所示。
5)将WL设置为高
6)CR2在整个供电循环中将保持其状态。
注意的是，读取裕量是在以足够低的电压(即小于Vreset)下探测装置时观察到的电阻差。因此，编程或读取CeRAM装置应在不同的偏置点或电压机制(regime)内进行。
因此，如果CR2处于低阻抗状态(导通)，那么Vo会被拉到接近地。M6将接通并且D1将产生非常低的电势差(因此它将表现出高阻抗)。当Vo～0馈入下一级时，交叉耦合的6晶体管SRAM单元将存储逻辑“1”。另一方面，如果CR2处于高阻抗状态(关断)，那么Vo被拉到接近Vdd。注意的是，不希望Vo的值变得太高，因为这将取决于确切的级别而“重置”或“置位”CR2。
D1的目的是对CR2两端的电压施加强限制，因为当Vo开始上升时会强制施加半导体结偏置电压。D1产生比以前低的阻抗，并且随后使电流离开通过CR2的路径。由于Vo未达到全轨电压，因此晶体管M8和M9被设计为使得其阈值电压足够低以对此进行补偿。即，假设所述的Vo处于0.6V附近，那么M8接通并且M9关断。相应地，M13接通并且M12关断，从而使得在M10的漏极和源极两端出现电势差。
通过精心设计传输晶体管M10，使得这样的Vds不会使其偏离标准工作点，我们可以避免引入更多的晶体管来纠正不平衡。因此，在这种情况下，交叉耦合的6晶体管SRAM单元存储逻辑“0”。
7)取消断言WL
8)将nReadEnable设置为高
9)取消断言nReconfigEnable，使得重配置高速缓存块断电，直到下一个配置重加载或重编程周期。
图7是根据实施例的可重配置存储器600的三维电路体系架构700的示意图。图7图示了图6的可重配置电路600，用于以相对于使用SRAM技术的常规方法减少每位的晶体管的总数的方式来创建三维架构。堆叠和通孔被布置为使得它们与金属层L1、L2、L3和L4下方的存取晶体管M1-M4的覆盖区匹配。与常规方法相比，本技术对于可重配置存储产生高得多的位密度。此外，次要无源(随从)配置与需要它们的主要区域非常接近，这使得重加载或激活新配置特别快。
注意的是，图7示出了如何有利地堆叠两层过渡金属氧化物，诸如CeRAM元件CR1、CR2、CR3和CR4，这是目前可行的而不会在常规制造工艺中产生不成比例的高制造成本或违反电路设计规则的方法。本技术也可以被泛化并扩展到甚至更多的金属层。另外，Vo金属平面中的串扰和/或电负载问题(参见图6和图7)以及控制通孔702的密度的相关电路设计规则会阻止过多的额外层。

Claims (14)

1.一种可重配置电路体系架构，包括可配置的易失性存储电路和非易失性存储器NVM电路元件；其中非易失性存储器电路元件存储用于重配置的多个位状态，所述多个位状态从非易失性存储器电路元件中读取并写入到可配置的易失性存储电路中以进行重配置，其中NVM电路元件和可配置的易失性存储电路被设置在共同的管芯上。
2.如权利要求1所述的可重配置电路体系架构，其中可配置的易失性存储电路用FPGA逻辑、可编程逻辑阵列PLA或粗粒度可重配置阵列CGRA来实现。
3.如权利要求1或2所述的可重配置电路体系架构，其中NVM电路元件被设置在与形成易失性存储电路的层垂直共同定位在管芯堆叠上的层中。
4.如权利要求3所述的可重配置电路体系架构，其中NVM电路元件被设置在形成易失性存储电路的层上方的金属层的堆叠中。
5.如权利要求4所述的可重配置电路体系架构，其中所述堆叠被布置为使得其与布置在所述堆叠下方的存取晶体管的覆盖区匹配。
6.如前述权利要求中的任一项所述的可重配置电路体系架构，其中NVM电路元件包括相关电子开关元件的阵列。
7.如前述权利要求中的任一项所述的可重配置电路体系架构，其中所述电路包括具有多个状态的多个NVM电路元件以及用于发起将状态写入到可配置的易失性存储电路中的配置功率门。
8.如权利要求7所述的可重配置电路体系架构，其中在任何重编程周期内，与将状态写入到NVM电路元件相比，将状态写入到可配置的易失性存储电路被执行更多次。
9.如前述权利要求中的任一项所述的可重配置电路体系架构，其中在将状态写入到易失性存储电路中之后，将非易失性存储器元件断电。
10.如前述权利要求中的任一项所述的可重配置电路体系架构，其中所述电路的输出连接到多路复用器，以在查找表中的条目之间进行选择。
11.一种机器实现的重配置方法，包括：在非易失性存储器电路元件中存储用于重配置的多个位状态；从非易失性存储器电路元件读取多个位状态；以及将所述多个位状态写入到可配置的易失性存储电路中，其中非易失性存储器电路元件和可配置的易失性存储电路被设置在共同的管芯上。
12.如权利要求11所述的方法，其中在任何重编程周期内，与将状态写入到非易失性存储器NVM电路元件相比，将状态写入到可配置的易失性存储电路被执行更多次。
13.如权利要求11或12所述的方法，包括在将状态写入到易失性存储电路中之后使非易失性存储器元件断电。
14.如权利要求11至15中的任一项所述的方法，包括将信号输出到多路复用器以选择查找表中的条目。
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