CN108701482A - 基于相关电子存储器元件的锁存电路 - Google Patents

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Abstract

根据本公开的一个实施例，一种装置包括锁存电路，其中锁存电路包括至少一个相关电子开关(以下称为CES)元件。锁存电路进一步包括耦接至至少一个CES元件的控制电路。控制电路被配置为接收至少一个控制信号。基于所述至少一个控制信号，执行将数据存储到所述锁存电路中以及从所述锁存电路输出数据中的至少一个。

Description

基于相关电子存储器元件的锁存电路
技术领域
本公开涉及数据存储电路，更具体地，涉及包括相关电子开关(CES)元件的锁存电路。
背景技术
数据存储电路，例如触发器和锁存器，用于在数字电子电路中存储状态信息。这种数据存储电路暂时保存数据。例如，只要锁存电路通电，单个锁存器就存储一位数据。然而，这种数据存储电路本质上是易失性的，即，当关闭对这些数据存储电路的电源时，存储的数据会丢失。使锁存器和触发器保存数据的常规技术包括将锁存器或触发器耦接至具有其自己的独立电源的保存电路。在该技术中，当关闭锁存器和触发器的电源时，锁存器/触发器中存储的数据被复制到保存电路。然而，这种方法需要冗余电路，这需要集成电路中的额外空间，否则可能已经节省了空间。此外，需要额外的电源，从而增加了这种数据存储电路的总功耗。
发明内容
根据本公开的一个实施例，一种装置包括锁存电路，其中锁存电路包括至少一个相关电子开关(CES)元件。锁存电路进一步包括耦接至至少一个CES元件的控制电路。控制电路被配置为接收至少一个控制信号。基于至少一个CES元件和至少一个控制信号，执行存储数据和输出数据中的至少一个。
根据本公开的另一个实施例，提供了一种方法。该方法包括：由锁存电路接收至少一个控制信号，其中锁存电路包括至少一个相关电子开关(CES)元件；由装置的锁存电路接收至少一个控制信号。该方法进一步包括执行以下各项中的至少一个：将数据存储到锁存电路中，以及基于至少一个控制信号从锁存电路输出数据。
在本技术的相关方面，提供了一种承载代码的非暂时性数据载体，该代码当在处理器上实现时，使得处理器执行本文所述的方法。
如本领域技术人员将理解的，本技术可以实施为系统、方法或计算机程序产品。因此，本技术可以采用全硬件实施例、全软件实施例或结合软件和硬件方面的实施例的形式。
此外，本技术可以采取在其上实施计算机可读程序代码的计算机可读介质中的计算机程序产品的形式。计算机可读介质可以是计算机可读信号介质或计算机可读存储介质。计算机可读介质可以是例如但不限于电子、磁、光、电磁、红外或半导体系统、设备或装置或前述的任何合适的组合。
用于执行本技术的操作的计算机程序代码可以被编写成一种或多种编程语言的任何组合，包括面向对象编程语言和常规的过程编程语言。代码组件可以实施为过程、方法等，并且可以包括子组件，其可以采用任何抽象级别的指令或指令序列的形式，从本机指令集的直接机器指令到高级编译或解释性语言结构。
附图说明
在附图中通过示例的方式示意性地示出了这些技术，其中：
图1显示了相关电子开关(CES)元件的电流密度与电压的曲线图。
图2是CES器件的等效电路的示意图；
图3是基于CES元件的锁存电路的框图；
图4示出了具有写入电路和读取电路的示例的基于CES元件的锁存电路；
图5示出了具有写入电路和读取电路的另外示例的基于CES元件的锁存电路；
图6示出了具有写入电路、读取电路和恢复电路的用于基于CES元件的锁存器的示例的触发器电路；
图7示出了用于基于CES元件的锁存器的另外示例的触发器电路；
图8示出了具有写入电路、恢复电路和重置电路的示例的基于CES元件的锁存电路；
图9示出了用于基于CES元件的锁存器的示例的恢复电路；
图10示出了被配置为接收恢复信号的示例的基于CES元件的锁存器；
图11示出了被配置为接收恢复信号和互补恢复信号的示例的基于CES元件的锁存器；
图12示出了被配置为恢复锁存电路的节点状态的示例的基于CES元件的锁存电路；
图13示出了被配置为接收预充电信号的示例的基于CES元件的锁存器。
具体实施方式
一般而言，本技术的实施例提供了一种锁存电路，该锁存电路被配置为在电源已经断开或关闭时存储/锁存数据。被配置为锁存数据的锁存电路包括至少一个相关电子开关(CES)元件，其包括相关电子材料(CEM)。CES既可以用作非易失性存储器，也可以用作能够实现电路连接的电路元件。如下面更详细说明的，CES元件包含能够至少部分地基于导电状态和绝缘状态之间的材料(至少一部分)转变而在预定的可检测存储状态之间转变的材料。CES元件是可编程的，使得它可以以非易失性方式存储配置，并使用其阻抗状态来实现连接。
术语“相关电子开关”在本文中可以与“CES”、“CES元件”、“CES器件”、“相关电子随机存取存储器”、“CeRAM”和“CeRAM器件”互换使用。
非易失性存储器是一类存储器，其中在去除供应到装置的电源之后存储器单元或元件不会失去其状态。在闪存装置中，为了速度和更高的位密度，牺牲了保持随机访问(擦除/写入单个位)的能力。闪存仍然是首选的非易失性存储器。然而，人们普遍认为快闪存储器技术可能不容易地缩放在40纳米(nm)以下；因此，正在积极地寻求能够缩放到更小尺寸的新的非易失性存储装置。
CES是由CEM(全部或部分)形成的特定类型的开关。一般而言，CES可以表现出由电子相关性而非固态结构相变引起的突然导电或绝缘状态转变。(固态结构相变的实例包括相变存储器(PCM)装置中的晶体/非晶体，或电阻RAM装置中的丝状形成和传导，如上所述)。与熔化/凝固或细丝形成相比，CES中的突然导体-绝缘体转变可以响应于量子力学现象。
可以根据莫脱转变(Mott transition)来理解绝缘状态与导电状态之间的CES的量子力学转变。根据莫脱转变，如果发生莫脱转变条件，则材料可以从绝缘状态切换到导电状态。当达到临界载流子浓度使得满足莫脱标准时，将发生莫脱转变并且状态将从高电阻/阻抗(或电容)变为低电阻/阻抗(或电容)。
CES元件的“状态”或“存储状态”可以取决于CES元件的阻抗状态或导电状态。在此上下文中，“状态”或“存储状态”是指存储装置的可检测状态，其表示值、符号、参数或条件，仅举几个实例。在下面描述的一种特定实施方式中，可以至少部分地基于在读取操作中在存储装置的端子上检测到的信号来检测存储装置的存储状态。在如下所述的另一特定实施方式中，可以将存储装置置于特定存储状态，以通过在“写入操作”中在存储装置的端子之间施加一个或多个信号来表示或存储特定值、符号或参数。
在特定实施方式中，CES元件可以包含夹在导电端子之间的材料。通过在端子之间施加特定的电压和电流，材料可以在上述导电和绝缘状态之间转变。如下面的特定示例的实施方式中所讨论的，通过在具有电流密度Jreset的电压Vreset和电流Ireset的端子之间施加第一编程信号，可以将夹在导电端子之间的CES器件的材料置于绝缘状态，通过在具有电流密度Jset的电压Vset和电流Jset的端子之间施加第二编程信号，将其置于导通状态。
附加地或可替代地，可以将CES元件提供为交叉点存储器阵列中的存储器单元，由此CES元件可以包括在半导体上形成的金属/CEM/金属(M/CEM/M)堆叠。例如，这种M/CEM/M堆叠可以形成在二极管上。在示例的实施方式中，这种二极管可以选自结型二极管和肖特基二极管。在本文中，应该理解“金属”是指导体，即，任何像金属一样起作用的材料，包括例如多晶硅或掺杂半导体。
图1示出了电流密度与CES元件的端子(未示出)之间的电压的曲线图。至少部分地基于施加到CES元件的端子上的电压(例如，在写入操作中)，CES可以被置于导电状态或绝缘状态。例如，施加电压Vset和电流密度Jset可以将CES元件置于导电存储状态，并且施加电压Vreset和电流密度Jreset可以将CES元件置于绝缘存储状态。
在将CES置于绝缘状态或导电状态后，可以通过施加电压Vread(例如，在读取操作期间)并且检测例如端子处的电流或电流密度或CES元件的端子之间的偏压来检测CES元件的特定状态。
需要控制CES元件的电流和电压以便切换CES元件状态。例如，如果CES元件处于导电状态，并且施加将器件置于绝缘存储状态所需的电压Vreset，则CES元件将不会切换到绝缘状态，直到电流密度也处于Jreset的所需值。这意味着，当CES元件用于从存储器读/写时，可以防止意外的重写，因为即使向CES元件施加足够的电压，只有在还施加所需的电流密度时才会发生存储器状态改变。
图1的CEM元件可以包括任何过渡金属氧化物(TMO)(比如钙钛矿)、莫脱绝缘体、电荷交换绝缘体和安德森无序绝缘体。在特定实施例中，CES元件可以由开关材料形成，比如氧化镍、氧化钴、氧化铁、氧化钇和钙钛矿，例如掺铬的钛酸锶、钛酸镧和锰酸盐族，包括锰酸镨钙和镧锰酸镧，仅举几个实例。特别地，与具有不完整“d”和“f”轨道电子层的元件结合的氧化物可以表现出足够的电阻转换特性以用于CES器件。在实施例中，可以在没有电铸的情况下制备CES元件。在不背离所要求保护的主题的情况下，其它实施方式可以使用其它过渡金属化合物。例如，{M(chxn)2Br}Br2，其中M可以包含Pt、Pd或Ni，并且chxn包含1R、2R-环己烷二胺，并且可以在不脱离所要求保护的主题的情况下使用其它这样的金属络合物。
当施加足够的偏压(例如，超过分带电位)并且满足上述莫脱条件(注入的电子空穴＝开关区域中的电子)时，CES元件可以通过莫脱转变从导电状态快速切换到绝缘状态。这可能发生在图1中的曲线图的点108处。此时，电子不再被屏蔽并变得被定域。该相关性可以导致使带分裂以形成绝缘体的强电子-电子相互作用电位。在CES元件仍然处于绝缘状态时，可以通过电子空穴的传输产生电流。当在CES的端子之间施加足够的偏压时，则可以越过金属-绝缘体-金属(metal-insulator-metal(MIM))器件的势垒将电子注入到金属-绝缘体-金属二极管中。当已经注入足够的电子并在端子之间施加足够的电位以将CES元件置于设置状态时，电子的增加可以屏蔽电子并消除电子的定域，这可能会使形成金属的分带电位崩溃。
通过至少部分地基于在写入操作期间限制的外部电流所确定的外部施加的“顺应”条件可以控制CES元件中的电流，以将CES元件置于导电状态。该外部施加的顺应电流还可以为随后的重置操作设置电流密度的条件，以将CES置于绝缘状态。
如图1的特定实施方式所示，在点116处在写入操作期间施加的以将CES元件置于导电状态的电流密度Jcomp可以确定在随后的写入操作中将CES元件置于绝缘状态的顺应条件。例如，随后可以通过在点108处所示的电压Vreset下施加电流密度Jreset≥Jcomp来将CES元件置于绝缘状态，其中Jcomp是外部施加的。
因此，顺应条件可以设置将被用于莫脱转变的空穴“捕获”的CES元件中的多个电子。换言之，在写入操作中施加以将CES元件置于导电存储状态的电流可以确定要注入CES元件的多个空穴，用于随后使CES元件转变到绝缘存储状态。
如上所述，响应于点108处的莫脱转变，可以发生重置条件。如上所述，在CES元件中的这样一种条件下可能发生莫脱转变：电子浓度n等于电子空穴浓度p。
响应于从施加在CES元件的端子之间的电压信号注入空穴，可以存在图1中所示的曲线的区域104中的电流或电流密度。这里，当在CES元件的端子之间施加临界电压VMI时，空穴的注入可以满足用于在电流IMI处的导电状态到绝缘状态转变的莫脱转变标准。
用于在读取操作中检测CES元件的存储状态的“读取窗口”102可以对于图1中所示的曲线的部分106(当CES元件处于绝缘状态时)与图1的曲线的部分104(当CES元件处于导电状态)之间的差异而被设置成不同。
类似地，用于在写入操作中将CES元件置于绝缘或导电存储状态的“写入窗口”110可以对于Vreset(在Jreset处)和Vset(在Jset处)之间的差异而被设置成不同。建立|Vset|>|Vreset|使得能够在导电和绝缘状态之间切换。Vreset可以近似在由相关引起的分带电位处，并且Vset可以是分带电位的大约两倍。在特定实施方式中，写入窗口110的大小可至少部分地由CES元件的材料和掺杂来确定。从高电阻(或高电容)到低电阻(或低电容)的转变可以由器件的单个阻抗表示。
图2描绘了示例的可变阻抗器件(比如CES器件)的等效电路的示意图，比如可变阻抗器件124。如上所述，可变阻抗器件124可以包括可变电阻和可变电容两者的特性。在实例中，用于可变阻抗器件的等效电路在实施例中可以包括与可变电容器并联(比如可变电容器128)的可变电阻器(比如可变电阻器126)。尽管可变电阻器126和可变电容器128在图2中被描绘为分立部件，但是可变阻抗器器件124可以同样包括基本上均匀的CES元件，其中CES元件包括可变电容和可变电阻的特性。下面的表1描绘了示例的可变阻抗器件的示例的真值表，比如可变阻抗器件124。
电阻 电容 阻抗
Rhigh(Vapplied) Chigh(Vapplied) Zhigh(Vapplied)
Rlow(Vapplied) Clow(Vapplied)～0 Zlow(Vapplied)
表1-相关电子开关真值表
图3示出了根据本技术的实施例的锁存电路200的框图。锁存电路200可以实施为数字电子电路。数字电子电路可以存在于比如微处理器、微控制器、存储器设备，通信模块或包括锁存电路的任何装置的装置中。这种装置可以结合在电子设备或消费电子设备中，比如笔记本电脑、台式机、平板电脑、移动电话、计算器、个人数字助理(PDA)等。
锁存电路200可以包括至少一个相关电子开关(CES)元件202和控制电路204。锁存电路200可以采用例如触发器、锁存器或被配置用于存储数据的电路的形式，但是应当理解，这些是非限制性实例。在锁存电路200是触发器的实例中，触发器可以包括主触发器和从触发器。至少一个CES元件202可以耦接至主触发器，或耦接至从触发器，或两者。
控制电路204被配置为接收至少一个控制信号。基于控制信号，控制电路204被配置为执行以下动作中的至少一个：存储数据和输出数据。为了存储数据，控制电路204可以基于要存储的数据将CES元件202编程为多个阻抗状态之一。在实例中，可以通过数据输入210接收要存储的数据。例如，当要存储的数据处于第一逻辑电平时，控制电路204可以将至少一个CES元件202编程为第一阻抗状态。第一阻抗状态可以是低阻抗状态或高阻抗状态，如下面更详细地说明的。类似地，当要存储的数据处于第二逻辑电平时，控制电路204可以将至少一个CES元件202编程为第阻抗状态。第二阻抗状态可以是低阻抗状态或高阻抗状态，如下面更详细地说明的。CES元件202的阻抗状态可以对应于电阻状态、电容状态或其组合。在实施例中，当数据输入处于逻辑0时，CES元件202可以处于低阻抗状态，并且当数据输入处于逻辑1时，CES元件202可以处于高阻抗状态。
在控制电路204使用CES元件202存储数据的这些实例中，由控制电路204接收的控制信号可以是写使能信号和时钟信号中的至少一个。在实例中，锁存电路200可以通过至少一个控制输入206接收控制信号。
为了输出，控制电路204可以被配置为基于至少一个CES元件202的阻抗状态输出数据。例如，当至少一个CES元件202处于第一阻抗状态时，控制电路204可以输出第一输出。类似地，当至少一个CES元件202处于第二阻抗状态时，控制电路204可以输出第二输出。在控制电路204基于CES元件202的状态输出数据的这些实例中，由控制电路204接收的控制信号可以是读使能信号或时钟信号中的至少一个。在实例中，控制电路200可以通过数据输出208输出数据。
在实施例中，控制电路204被配置为基于至少一个CES元件202的阻抗状态来恢复锁存电路200的状态。例如，如果至少一个CES元件202处于第一阻抗状态，则控制电路204可以将锁存电路200恢复到第一状态。在另一实例中，当至少一个CES元件202处于第二阻抗状态时，控制电路204将锁存电路200恢复到第二状态。在这些示例中，控制信号可以是恢复信号或时钟信号。恢复信号可以被理解为可以触发控制电路204恢复锁存电路200的状态的任何模拟或数字信号。控制电路204可以被配置为在通电状态期间，即，当接通锁存电路200的电源时，恢复锁存电路200的状态。
结合图4至14描述了锁存电路200的各种实施例。在图4至14的实施例中使用相同的附图标记来表示在实施例中共同的部件，并且每个附图的描述主要针对与其它实施例不同的结构或操作特征。
图4示出了基于CES元件的示例性锁存电路，其具有写入电路和读取电路。锁存电路380包括写入电路300和读取电路302。写入电路300可以被配置为使用CES元件202存储数据。读取电路302可以被配置为基于CES元件202输出数据。该至少一个控制信号包括写使能信号(由WRITE表示)和读使能信号(由READ表示)。在实例中，WRITE信号和READ信号以非重叠方式被断言，即，一次仅断言WRITE信号和READ信号中的一个。
在特定实施方案中，写入电路300可包含晶体管304、晶体管306和晶体管308。在实例中，晶体管304可以是PMOS晶体管，晶体管306可以是NMOS晶体管，并且晶体管308可以是PMOS晶体管。晶体管304的源极输入耦接至电源电压，如图4中的V1所示。电源电压可用于提供限定的电压，例如VDD电源。在示例的实施方式中，VDD等于大约1.2V，但是这仅仅是说明性的非限制性的示例值。晶体管304的栅极输入被配置为从反相器310接收输入。反相器310的输入被配置为接收由WRITE表示的写使能信号。晶体管304的漏极输入耦接至晶体管306和晶体管308的源极输入。晶体管306的栅极输入被配置为接收数据，如图4中的D所示。晶体管306的漏极输入耦接至CES元件202的第一输入。晶体管308的栅极输入被配置为接收数据D。晶体管308的漏极输入耦接至CES元件202的第一输入。CES元件202的第二输入耦接至第二电压源V2。在实例中，第二电压源V2可以是地GND源。
在用于存储数据D的写入操作中，WRITE信号被断言(asserted)，即被拉到高电平。结果，晶体管304导通。此外，写入电路300被配置为基于要存储的数据D将CES元件202编程为多个阻抗状态之一。例如，当数据D处于逻辑0时，晶体管306截止并且晶体管308导通。结果，整个VDD被供应到CES元件204。在实例中，VDD可以大于或等于CES元件202的SET电压。此外，可以设计晶体管304和308以便提供SET状态所需的电流密度。因此，在此实例中，CES元件202被编程为SET状态，即，低阻抗状态。
在数据D处于逻辑1的另一实例中，晶体管306导通并且晶体管308截止。在这样的配置中，电流经由晶体管304和306从VDD流到CES元件202。晶体管306可以被设计为影响(引起)电压降，因此，供应到CES元件202的有效电压等于电源电压减去由晶体管306引入的电压降。在实施例中，电压降可以是约0.6V，但是这仅仅是说明性的非限制性的示例值。因此，供应到CES元件202的电压约为0.6V。在实例中，供应到CES元件202的电压大于或等于CES元件202的RESET电压。此外，晶体管304和306可以被设计为提供大于或等于CES元件202的RESET电流密度的电流密度。因此，CES元件202被编程为RESET状态，即高阻抗状态。
如上所述，读取电路302可以被配置为基于CES元件202输出数据。在实施方式中，读取电路302包括晶体管312、晶体管314和晶体管316。在实例中，晶体管312、晶体管314和晶体管316可以是NMOS晶体管。此外，晶体管312和晶体管316的阻抗值可以等于晶体管314的阻抗值的两倍。晶体管312的源极输入被配置为接收第三电压源，例如，核心电压，在图4中被描绘为Vcore。晶体管312的漏极输入耦接至输出节点318。晶体管314的源极输入耦接至输出节点318。晶体管314的漏极输入耦接至晶体管316的源极输入。晶体管316的源极输入进一步耦接至CES元件202的第一输入。晶体管316的漏极输入耦接至第二电源。此外，晶体管312、314和316的栅极输入耦接至READ信号。
在读取操作中，READ信号被置位。晶体管314、316和318导通。读取电路302被配置为基于CES元件202的阻抗状态输出数据。例如，当CES元件202处于低阻抗状态时，读取电路302可以输出第一输出。在所述情况下，晶体管316和CES元件202并联连接。CES元件202被设计成使得低阻抗状态下的阻抗显著低于晶体管316的电阻。因此，晶体管316有效地短路。结果，在特定实施例中，输出节点318处的电压等于第一电源的三分之一，因为晶体管312和314形成电阻分压器，使得晶体管312的电阻约为晶体管314的电阻的两倍。输出节点318进一步连接到反馈电路320。反馈电路320包括反相器322和反相器324。来自反馈电路320的输出被馈送到逆变器326，从该逆变器提供第一输出。由于输出节点318处的电压约为第一电源电压的三分之一，因此第一输出处于逻辑零。因此，当CES元件202处于低阻抗状态(当数据输入处于逻辑0时CES元件202处于低阻抗状态)时，数据输出处于逻辑0，从而正确地输出存储的数据。
在另一实例中，在CES元件202处于高阻抗状态的情况下，读取电路302可以输出第二输出。在实施例中，CES元件202以这样的方式设计，使得其在高阻抗状态下的阻抗显著高于晶体管316的阻抗。因此，这种布置的CES元件202可以用作开路元件，并且提供高电阻。因此，在特定实施例中，供应到输出节点318的有效电压等于第一电源电压的五分之三，因此，第二输出是逻辑1(当数据输入处于逻辑1时，CES元件202处于高阻抗状态)。因此，读取电路302正确地输出所存储的数据。
如上所述，写入电路300和读取电路302分别由单独的WRITE信号和READ信号使能。因此，当WRITE信号或READ信号均未被使能时，写入电路300和读取电路302都被禁用，从而防止从锁存电路380的意外写入和读取。此外，在写入电路300和读取电路302中没有泄漏路径。
图5示出了具有写入电路和读取电路的基于CES元件的另外的示例锁存电路480。锁存电路480可以包括写入电路400和读取电路402。写入电路400可以被配置为使用CES元件202存储数据。读取电路402可以被配置为基于CES元件202输出数据。该至少一个控制信号包括写使能信号(由WRITE表示)和读使能信号(由READ表示)。在实例中，WRITE信号和READ信号以非重叠方式被断言，即，每次WRITE信号和READ信号中的仅一个、被断言。
在特定实施方案中，写入电路400可包含晶体管404、晶体管406和晶体管408。在实例中，晶体管404可以是NMOS晶体管，晶体管406可以是PMOS晶体管，并且晶体管408可以是PMOS晶体管。晶体管404的源极输入耦接至晶体管406的源极输入。此外，晶体管404的源极输入被配置为接收电源V1。晶体管404的栅极输入被配置为接收数据，如图5中的D所示。晶体管404的体输入被配置为接收电源V2，例如Vss。晶体管404的漏极输入耦接至晶体管408的源极输入。除了耦接至晶体管404的源极输入之外，晶体管406的源极输入进一步被配置为接收V1。晶体管406的栅极输入耦接至数据，并且晶体管406的体输入耦接至晶体管406的源极输入。晶体管406的漏极输入耦接至晶体管408的源极输入。晶体管408的栅极输入被配置为从反相器410接收输入。反相器410被配置为接收WRITE信号。晶体管408的体输入被配置为接收V1。晶体管408的漏极输入耦接至CES元件202的第一输入。此外，CES元件202的第二输入耦接至电压源V3。在实例中，电压源V3可以是地GND源。
在用于存储数据的写入操作中，WRITE信号被断言。结果，晶体管408导通。此外，写入电路400被配置为基于要存储的数据D将CES元件202编程为多个阻抗状态之一。例如，当数据D处于逻辑0时，晶体管404截止并且晶体管406导通。结果，V1被整体供应到CES元件202。在实例中，V1可以等于约1.2V，但是这仅仅是说明性的非限制性的示例值。在示例的实施方式中，V1可以大于或等于CES元件202的SET电压。此外，晶体管406和408可以被设计为使得通过CES元件202的电流密度大于CES元件202切换到SET状态的阈值电流密度。因此，在该示例中，当数据D处于逻辑0时，CES元件202被编程为SET状态，即低阻抗状态。
当数据处于逻辑1时，晶体管404导通，并且晶体管406截止。晶体管404可以被设计为提供电压降，因此，供应到CES元件202的有效电压等于V1减去由晶体管404引入的电压降。在实施例中，由晶体管404引入的电压降可以是约0.6V，但是这仅仅是说明性的非限制性的示例值。因此，供应到CES元件202的有效电压约为0.6V。在示例的实施方式中，该电压可以大于或等于CES元件202的RESET电压。此外，晶体管404和408可以被设计为提供CES元件202切换到RESET状态的电流密度。因此，当数据D处于逻辑1时，CES元件202被编程为RESET状态，即高阻抗状态。
读取电路402包括晶体管412、晶体管414和输出节点416。在实例中，晶体管412和晶体管414可以是NMOS晶体管。晶体管412的源极输入被配置为接收电源电压V4。在实施例中，V4可以是等于例如约0.9V的核心电压，但是这仅仅是说明性的非限制性的示例值。晶体管412的栅极输入被配置为接收图5中的READ信号。晶体管412的漏极输入连接到输出节点416。晶体管414的源极输入连接到输出节点416。晶体管414的栅极输入被配置为接收READ信号。晶体管414的漏极输入连接到CES元件202的第一输入。
在读取操作中，READ信号被置位。此外，读取电路402被配置为基于CES元件202的阻抗状态输出数据。例如，当CES元件202处于低阻抗状态时，读取电路402通过输出节点416输出第一输出信号。在该示例中，由于CES元件202处于低阻抗状态，输出节点416被推到接地节点。输出节点416连接到反馈电路418。反馈电路418包括反相器420和反相器422。在实例中，反相器422是具有如图所示的控制信号READ和READ_B的三态反相器。READ_B信号是READ信号的互补版本。来自反馈电路418的输出被提供作为反相器424的输入。随后，连接到反相器424的输出的数据输出处于逻辑0。因此，当CES元件202处于低阻抗状态(当数据输入处于逻辑0时CES元件202处于低阻抗状态)时，数据输出处于逻辑0，从而正确地输出存储的数据。
类似地，当CES元件202处于高阻抗状态时，读取电路402通过输出节点416输出第二输出。在该示例中，输出节点416被拉高，因此数据输出处于逻辑1。因此，当CES元件202处于高阻抗状态(当数据输入处于逻辑1时CES元件202处于高阻抗状态)时，数据输出处于逻辑0，从而正确地输出存储的数据。
如上所述，写入电路400和读取电路402分别由单独的WRITE信号和READ信号启用。因此，当WRITE信号或READ信号均未被启用时，写入电路400和读取电路402都被禁用，从而防止从锁存电路480的意外写入和读取。此外，在写入电路400和读取电路402中没有泄漏路径。另外，读取电路402在读取操作期间避免DC路径。此外，写入电路400改善了写入操作期间的设置和电荷存储问题。
在实施例中，可以通过交换写入电路和读取电路来形成锁存电路380和480的附加变型。例如，在锁存电路380(图4中示出)中，写入电路300可以被替换为写入电路400，或者读取电路302可以被替换为读取电路402。类似地，在锁存电路480(图5中示出)中，写入电路400可以被替换为写入电路300，或者读取电路402可以被替换为读取电路302。
图6示出了用于基于CES元件的锁存电路580的示例的触发器电路。在实例中，锁存电路580可以是触发器，例如，主从触发器。根据一个实施例，锁存电路580是主从D触发器，其即使在关闭电源时也由于CES元件的非易失性质而保存状态。锁存电路580包括写入电路500、读取电路502和恢复电路504。写入电路500被配置为使用CES元件202存储数据。读取电路502被配置为基于CES元件202输出数据。恢复电路504被配置为基于CES元件202恢复锁存电路580的状态。
在特定实施方式中，写入电路500包括晶体管堆叠506和晶体管堆叠508。晶体管堆叠506和晶体管堆叠508都耦接至CES元件202。晶体管堆栈506和晶体管508可以一起形成到锁存电路580的主级的输入。晶体管堆506包括晶体管510、晶体管512、晶体管514和晶体管516。晶体管堆508包括晶体管518、晶体管520、晶体管522和晶体管524。在实例中，晶体管510、晶体管512、晶体管518、晶体管522和晶体管524中的每一个可以是NMOS晶体管。晶体管514、晶体管516和晶体管520中的每一个可以是PMOS晶体管。在实例中，晶体管510的栅极输入被配置为接收数据，如图6中的D所示。晶体管514、晶体管518和晶体管522中的每一个的栅极输入被配置为接收互补数据，如图6中的D_B所示。此外，晶体管512和晶体管524的栅极输入被配置为接收时钟信号，如图6中的CLK所示。晶体管516和晶体管520的栅极输入被配置为接收互补时钟信号，如图6中的CLK_B所示。此外，晶体管516的源极输入和晶体管520的源极输入连接第一电源(由V1表示)。在实例中，第一电源可以是VDD。晶体管512的源极输入和晶体管524的源极输入连接到第二电源(用V2表示)。在实例中，第二电源可以是接地节点。应该理解，每个晶体管堆叠中的晶体管的位置可以互换。例如，代替将晶体管510连接到CES元件并将晶体管512连接到接地节点(如图6所示)，晶体管512可以连接到CES元件202，晶体管510可以连接到接地节点，等等。
在读取操作中，当CLK处于第一逻辑电平时，例如，当CLK为高时，即，处于逻辑电平1时，写入电路500使用CES元件202存储数据。在实例中，当数据处于逻辑1时，晶体管堆栈506被配置为将CES元件202编程为低阻抗。在该示例中，当D处于逻辑1并且CLK处于逻辑1时，晶体管510、晶体管512、晶体管514和晶体管516中的每一个都导通。结果，在CES元件202上施加VDD。在实例中，VDD可以等于约1.2V，但是这仅仅是说明性的非限制性的示例值。VDD可以大于或等于CES元件202的SET电压。此外，晶体管堆叠506被配置为提供电流密度等于或大于CES元件202切换到SET状态的阈值电流密度的电流。在上述操作条件下，CES元件202被编程为SET状态，即低阻抗状态。
当数据处于逻辑0时，晶体管堆栈508被配置为将CES元件202编程为高阻抗状态。在该示例中，当D处于逻辑0并且CLK处于逻辑1时，晶体管518、晶体管520、晶体管522和晶体管524中的每一个都导通。晶体管堆叠508被配置为提供电流密度等于或大于CES元件202切换到RESET状态的阈值电流密度的电流。此外，晶体管518可以被配置为提供电压降。因此，CES元件202两端的电压等于VDD减去电压降。在实例中，由晶体管518提供的电压降可以是约0.6V，但是这仅仅是说明性的非限制性的示例值。因此，CES元件202两端的电压等于约0.6V。在实例中，该电压可以大于或等于CES元件202的RESET电压。在上述操作条件下，CES元件202被编程为RESET阻抗状态，即高阻抗状态。在实例中，晶体管518可以是负通道场效应晶体管(Negative Channel Field Effect Transistor)以提供电压降。可以改变晶体管518的氧化物厚度以实现期望的电压降。在另一示例中，其它电路元件，例如，另一个晶体管(图6中未示出)可以连接到晶体管518，以增强由晶体管518引入的电压降。另一个晶体管的栅极输入可以连接到另一个晶体管的源极以实现二极管电压降。
读取电路502包括晶体管526、晶体管528、晶体管530和晶体管532。如图所示，晶体管528连接到节点548。节点548连接到CES元件202的第一输入。晶体管530连接到节点550，该节点连接到CES元件202的第二输入。晶体管528和530用作反馈晶体管。在实例中，晶体管526和晶体管528中的每一个可以是PMOS晶体管并且可以串联连接。在实例中，晶体管530和晶体管532可以是NMOS晶体管并且可以串联连接。此外，晶体管526的栅极输入可以连接到第二时钟信号，如图6中的CLKD所示。通过执行CLK_B信号和RST_B信号的NAND操作来产生CLKD信号。晶体管532的栅极输入耦接至互补的第二时钟信号，如图6中的CLKD_B所示。在实施例中，晶体管526和晶体管528可以被设计成使得晶体管526和晶体管528在接通时的组合阻抗大约是1兆欧姆(1MΩ)。此外，晶体管530和晶体管532被设计成使得晶体管530和晶体管532的组合阻抗大约为2万欧姆(20,000Ω)。读取电路502还耦接至反相器534、传输栅极晶体管536和传输栅极晶体管538。传输栅极晶体管536和538可以一起形成锁存电路580的从级的输入。反相器的输入连接到节点548，反相器的输出540连接到传输栅极晶体管536和538。传输栅极晶体管536和538还连接到数据输出542。出于简洁的原因，省略了锁存电路580的从级的操作，因为从级的操作类似于主从触发器的常规从级的操作。
在读取操作中，当时钟处于第二逻辑电平(例如，在保存主级中的数据时的逻辑0)时，读取电路502通过从级的输入输出数据。此外，RST信号保持在逻辑0。因此，CLKD处于逻辑0。当CLKD处于逻辑0时，晶体管526和晶体管532导通。另外，传输栅极晶体管536和传输栅极晶体管538导通。在示例的实施方式中，CES元件202可以被设计为使得CES元件202在低阻抗状态下可以具有约十万欧姆(100,000Ω或0.1MΩ)的阻抗，并且在高阻抗状态下可以具有约十兆欧姆(10MΩ)的阻抗。因此，在读取操作期间，当CES元件202处于低阻抗状态时，节点548被拉低。因此，输出540被拉高并且数据输出542处于逻辑1。类似地，当CES元件处于高阻抗状态时，节点548被拉高。因此，输出540被拉低并且数据输出542处于逻辑0。因此，读取电路502根据CES元件202的阻抗状态正确地输出数据。
恢复电路504包括晶体管544和晶体管546。晶体管544的源极输入被配置为接收电源电压V1。晶体管544的栅极输入被配置为接收互补恢复信号，描绘为RST_B。晶体管544的漏极输入耦接至节点548。晶体管546的漏极输入被配置为接收电源电压V2。在实例中，电源电压V2可以是接地节点或GND源。晶体管546的栅极输入被配置为接收RST信号。晶体管546的源极输入耦接至节点550。晶体管544被设计成使得晶体管544在导通时的电阻约为1兆欧姆(1MΩ)。晶体管546被设计成使得晶体管546在导通时的电阻约为20千欧姆(20kΩ)。
如上所述，恢复电路504被配置为基于CES元件202的阻抗状态来恢复锁存电路580的状态。在恢复操作中，RST信号被断言。在实施例中，RST信号可以是上电复位信号。当RST被断言时，RST_B变为低并且晶体管544和546导通。此外，CLK被断言，即变低。因此，CLKD变高并且CLKD_B变低。结果，晶体管526和532截止。当CES元件202处于具有约100千欧姆(100kΩ)的电阻的低阻抗状态时，节点548被拉低并且输出540被拉高。类似地，当CES元件202处于具有约10兆欧姆(10MΩ)的电阻的高阻抗状态时，节点548被拉高并且输出540被拉低。因此，恢复电路504能够基于CES元件202的阻抗状态将锁存电路580的状态恢复到适当的状态。
因此，锁存电路580可以用作非易失性主从触发器。此外，每次输入到主级的数据改变时，可以将数据写入CES元件202。此外，使用RESTORE信号使能恢复电路504，RESTORE信号可以是上电复位信号。因此，锁存电路580可以容易地替换逻辑电路中的常规易失性主从触发器。
图7示出了用于基于CES元件的锁存电路680的另外的示例的触发器电路。在实例中，锁存电路680可以是触发器。触发器可以是例如主从触发器。锁存电路680包括写入电路600、读取电路602和恢复电路640。写入电路600被配置为使用CES元件202存储数据。读取电路602被配置为基于CES元件202输出数据。恢复电路640被配置为基于CES元件202的阻抗状态恢复锁存电路680的状态。
在实施方式中，写入电路600包括晶体管604、晶体管606、晶体管608和晶体管610。晶体管604和晶体管608可以是PMOS晶体管。晶体管606和晶体管610可以是NMOS晶体管。晶体管604和606的源极输入被配置为接收第一电源电压V1。在实例中，V1可以是VDD。晶体管604和606的栅极输入被配置为接收数据，如图7中的D所示。晶体管608的栅极输入被配置为接收互补的写使能信号，如图7中的WE_B所示。晶体管608的漏极输入耦接至节点612，如图7所示。节点612耦接至CES元件202的第一输入。晶体管610的源极输入耦接至节点614，如图7所示。节点614耦接至CES元件的第二输入。晶体管610的栅极输入被配置为接收写使能信号，如图7中的WE所示。晶体管610的漏极输入被配置为接收第二电压源V2。在实例中，电压源V2可以是接地节点或GND电源。
在执行存储操作之前，首先通过输入多路复用器660将数据D设置到锁存电路680。输入多路复用器包括晶体管662和晶体管664，并且被配置为接收数据D作为输入。在实例中，晶体管662可以是NMOS晶体管，并且晶体管664可以是PMOS晶体管。基于时钟信号(由CLK表示)，输入多路复用器660输出数据D，然后数据D被锁存到锁存电路680。晶体管662的栅极输入被配置为接收CLK信号，并且晶体管664的栅极输入被配置为接收互补时钟信号(由CLK_B表示)。当时钟处于逻辑1时，数据D被锁存到锁存电路680。
在写入操作中，WRITE信号被断言，即保持高电平(这导致WRITE_B信号变低)。结果，晶体管608和610导通。当D处于第一逻辑电平时，例如，在逻辑0时，晶体管604导通，并且晶体管606截止。结果，在CES元件202上施加VDD。在实例中，VDD可以等于约1.2V，但是这仅仅是说明性的非限制性的示例值，并且可以大于或等于CES元件202的SET电压。此外，晶体管604以某种方式设计，以便提供CES元件202的SET状态所需的电流密度。在这样的操作条件下，CES元件202被编程为SET状态，即低阻抗状态。
当D处于逻辑1时，晶体管604截止，并且晶体管606导通。晶体管606在导通时引入电压降，比如说Vth。因此，施加在CES元件202上的有效电压是VDD减去Vth。在实例中，有效电压可以等于0.6V(但这仅是说明性的非限制性的示例值)并且可以等于或大于CES元件202的RESET电压。此外，晶体管606被设计为提供CES元件202的RESET状态所需的电流密度。在这样的操作条件下，CES元件被编程为RESET状态，即高阻抗状态。在实施方式中，可以改变晶体管606的氧化物层的厚度，以增加或减小CES元件202上的电压降。在另一实施方式中，用于实现大于晶体管606的电压降的单个晶体管或晶体管的组合(图7中未示出)可以用于增加CES元件202上的电压降。在又一实施方式中，二极管(图7中未示出)可以耦接至晶体管606以进一步增加电压降。
在实例中，读取电路602包括晶体管616、618、620和622。读取电路进一步包括反相器624和输出多路复用器626。晶体管616和618可以是PMOS晶体管。晶体管620和622可以是NMOS晶体管。晶体管616的源极输入被配置为接收电压源V1，晶体管616的栅极输入被配置为接收第二时钟信号(由CLKD表示)，并且晶体管616的漏极输入耦接至晶体管618的源极输入。通过执行CLK_B信号和RST_B信号的NAND操作来产生CLKD信号。晶体管618的栅极输入耦接至锁存电路680的节点628。晶体管620的栅极输入耦接至节点628。晶体管622的栅极输入被耦接以接收互补的第二时钟信号(由CLKD_B表示)，并且晶体管622的漏极输入耦接至电压源V2。输出多路复用器626包括晶体管630和晶体管632。晶体管630可以是PMOS晶体管，并且晶体管632可以是NMOS晶体管。在实例中，读取电路可以通过输出多路复用器626输出数据，输出多路复用器继而通过输出节点634输出数据。
在读取操作中，当时钟处于第二逻辑电平(例如，逻辑0)时，读取电路602输出数据。在实例中，读取电路602可以以常规方式输出数据。
在实例中，恢复电路640包括晶体管642和晶体管644。晶体管642的源极输入耦接至节点614。晶体管642可以是NMOS晶体管，晶体管644可以是PMOS晶体管。晶体管642的栅极输入被配置为接收恢复信号(由RST表示)。晶体管642的漏极输入耦接至电源V2。晶体管644的源极输入被配置为接收电源V1。晶体管644的栅极输入被配置为接收互补恢复信号(由RST_B表示)。晶体管644的漏极输入连接到节点612。
如上所述，恢复电路640恢复锁存电路680的状态。在恢复操作中，CLK信号处于逻辑0。结果，输入多路复用器660被关闭。此外，CLKD信号被强制为V1(CLKD_B被强制为低电平)。结果，由读取电路602的晶体管形成的反馈反相器截止。结果，避免了恢复操作期间的争用。为了恢复锁存电路680的状态，RST信号被断言。这导致RST_B信号变低。结果，晶体管642和644导通。晶体管642和晶体管644当接通时在CES元件202上建立电压以恢复状态。在实施例中，晶体管642和644以一种方式设计，使得晶体管644的阻抗状态大于CES元件202的低阻抗状态，并且晶体管642的阻抗低于CES元件202的低阻抗状态。结果，当CES元件202处于低阻抗状态时，节点612被拉低，即降至逻辑0。另一方面，当CES元件处于高阻抗状态时，节点612被拉高，即达到逻辑1。因此，基于CES元件202的阻抗状态，恢复锁存电路680的适当状态。
图8示出了具有写入电路、恢复电路和重置电路的示例的基于CES元件的锁存电路700。锁存电路700可以被实施为实时从触发器或实时主触发器中的锁存器。锁存电路700包括第一CES元件702和第二CES元件704。此外，在特定实施方式中，锁存电路700可以以一种方式操作，使得其促进CES元件702和704在不使用任何外部电压供应的情况下切换状态。也就是说，锁存电路700可以利用在其中实施锁存电路700的装置的工作电压以促进CES元件202的切换。装置的工作电压可以理解为装置工作的电压。附加地或可替代地，锁存电路700可以利用其它电压，例如，从内部电压源或外部电压源获得的电压，以便于将CES元件702和704切换到期望的阻抗状态。此外，至少一个控制信号包括写使能信号(由SAVE表示)、恢复信号(由RESTORE表示)和复位信号(由RESET表示)。在实例中，WRITE信号、RESTORE信号和RESET信号以非重叠方式被断言，即，一次仅断言WRITE信号、RESTORE信号和RESET信号中的一个。
在示例中，锁存电路700包括写入电路、恢复电路和复位电路。写入电路被配置为使用CES元件702和704存储数据。恢复电路被配置为基于CES元件702和704的阻抗状态来恢复锁存电路700的至少一个锁存节点的状态。重置电路被配置为将CES元件702和704重置为限定的阻抗状态。
在实例中，锁存电路700包括反相器704、传输栅极708、驱动反相器710和反馈反相器712、锁存节点714和锁存节点716。数据(在图8中用D表示)被提供作为反相器704的输入。
锁存电路700的写入电路包括晶体管718和晶体管720。在实例中，晶体管718和晶体管720可以是PMOS晶体管。晶体管718和晶体管720的栅极输入被配置为接收互补的SAVE信号(由SAVE_B表示)。晶体管718的漏极输入耦接至第一CES元件702的第一输入。CES元件702的第二输入被配置为接收电压源V1。晶体管720的漏极输入耦接至第二CES元件704的第一输入。CES元件704的第二输入被配置为接收电压源V1。在实例中，电源V1可以是接地节点或GND源。
在该示例中，为了存储锁存电路700的状态，SAVE信号被拉高，因此SAVE_B信号被拉低。这使晶体管708和714导通。在实施例中，CES元件702和704被编程为高阻抗状态。当锁存节点714处于逻辑0时，锁存节点716处于逻辑1。因此，经由锁存节点716和晶体管718在CES元件702上施加电源电压VDD。在实例中，VDD可以大于或等于CES元件702的SET电压。此外，可以设计晶体管708以便提供SET状态所需的电流密度。因此，在此实例中，CES元件702被编程为SET状态，即，低阻抗状态。另外，当锁存节点714处于逻辑0时，CES元件704两端的电压接近零。因此，CES元件704不改变阻抗状态并保持在高阻抗状态。
当锁存节点714处于逻辑1时，锁存节点716处于逻辑0。因此，经由锁存节点714和晶体管720在CES元件704上施加电源电压VDD。在实例中，VDD可以大于或等于CES元件704的SET电压。此外，可以设计晶体管720以便提供SET状态所需的电流密度。因此，在所述情况下，CES元件704被编程为SET状态，即，低阻抗状态。另外，当锁存节点716处于逻辑0时，CES元件702两端的电压接近零。因此，CES元件702不改变阻抗状态并保持在高阻抗状态。
在示例中，在上述两种情况下，当VDD不足以将CES元件702和CES元件704中的任一个编程为低阻抗状态时，可以使用外部电压升压器(图8中未示出)，例如，PMIC。在另一示例中，可以使用附加电压控制器(图8中未示出)来将电压升压到SET电压。
恢复电路包括晶体管722和晶体管724。在实例中，晶体管722和724是NMOS晶体管。晶体管722和724的栅极输入被配置为接收RESTORE信号。晶体管722的源极输入耦接至锁存节点714。晶体管722的漏极输入耦接至CES元件702的第一输入。晶体管724的源极输入耦接至锁存节点716。晶体管724的漏极输入耦接至CES元件704的第一输入。
在实例中，恢复电路被配置为在锁存电路700上电时恢复锁存节点714的状态。在恢复操作中，RESET信号被断言，即被拉高并且晶体管722和724接通。当CES元件702处于低阻抗状态并且RESTORE信号被断言时，锁存节点714的状态恢复到逻辑0。类似地，当CES元件704处于低阻抗状态并且RESTORE信号被断言时，锁存节点714的状态恢复到逻辑1。下面参考图9和图10提供恢复电路的操作的详细描述。
复位电路包括晶体管726和晶体管728。在实例中，晶体管726和728可以是NMOS晶体管。晶体管726和728的栅极输入被配置为接收RESET信号。此外，晶体管726的源极输入被配置为接收VDD。晶体管726的漏极输入耦接至CES元件702的第一输入。晶体管728的源极输入被配置为接收VDD。晶体管728的漏极输入耦接至CES元件704的第一输入。晶体管726和728设计成在接通时引入电压降。
如上所述，复位电路被配置为将CES元件702和704编程为限定的阻抗状态。在实例中，定义的阻抗状态是高阻抗状态。在复位操作中，RESET信号被断言，即被拉高。结果，晶体管726和728导通。
晶体管726引起电压降Vth，因此，施加在CES元件702两端的有效电压是VDD减去Vth。在实例中，有效电压可以大于或等于CES元件702的RESET电压。此外，晶体管726可以以一种方式设计，使得提供RESET状态所需的电流密度。因此，晶体管726使CES元件702切换到RESET状态或高阻抗状态。在实例中，VDD可以是1.2并且Vth可以是0.6，但是这些仅仅是说明性的非限制性的示例值。类似地，晶体管728可以使CES元件704切换到高阻抗状态。
参考图9更详细地描述锁存电路700的恢复电路的操作。如图所示，反相器706和传输栅极708可以使用晶体管800、晶体管802、晶体管804和晶体管806来实施。驱动反相器710可以包括晶体管808和晶体管810。反馈反相器714可以包括晶体管812、晶体管814、晶体管816和晶体管818。在实例中，晶体管800、802、808、812和814可以是PMOS晶体管，并且晶体管804、806、816和818可以是NMOS晶体管。
在实例中，晶体管800和806的栅极输入被配置为接收数据D。晶体管804和802的栅极输入被配置为分别接收时钟信号(由CK表示)和互补时钟信号(由(CK_B)表示)。晶体管808和晶体管810的栅极输入耦接至锁存节点716。晶体管812和晶体管818的栅极输入耦接至锁存节点714。晶体管814和晶体管816的栅极输入被配置为分别接收CK信号和CK_B信号。
在恢复操作中，RESTORE信号被断言，即被拉高。结果，晶体管722和724导通。此外，CK信号被拉低。结果，晶体管802和804断开，晶体管814和816导通。
在锁存节点714的保存状态是逻辑1的一个实例中，并且当锁存节点714以逻辑0上电时(结果，锁存节点716处于逻辑1)，恢复电路被配置为将锁存节点714恢复到其适当状态。当锁存节点714的保存状态是逻辑1时，CES元件704处于低阻抗状态并且CES元件702处于高阻抗状态。在该示例中，电流从VDD、晶体管812、814、晶体管724和CES元件704流出。通过适当地设计晶体管812和814，当CES元件704处于低阻抗状态时，锁存节点716被拉低。因此，由于晶体管808，锁存节点714被拉高。此外，晶体管814和816提供正反馈。结果，锁存节点714恢复到其适当的状态，即逻辑1。
在锁存节点714的保存状态是逻辑0并且锁存节点714在逻辑1中突然上电(结果，锁存节点716处于逻辑0)的另一实例中，恢复电路被配置为将锁存节点714恢复到其适当状态。在该示例中，电流从VDD、晶体管808、晶体管722和CES元件702流出。晶体管808可以寻求将锁存节点714拉高并且处于低阻抗状态的CES元件702可以寻求将锁存节点714拉低。晶体管808和CES元件702的适当设计以及反馈反相器706提供的正反馈可以弱化晶体管808，并且锁存节点714被拉低，即，低至逻辑0，从而将锁存节点714恢复到其适当状态。
图10示出了被配置为接收RESTORE信号的示例的基于CES的锁存电路900。在该实施例中，驱动反相器710可以包括晶体管902。晶体管902可以连接到晶体管808，如图9所示。在实例中，晶体管902可以是PMOS晶体管。晶体管902的栅极输入被配置为接收RESTORE信号。
在操作中，当RESTORE信号被断言，即被拉高时，晶体管902截止。这导致通过晶体管808的电路路径断开。结果，晶体管722和CES元件702能够将锁存节点714拉到低状态而没有任何争用。因此，锁存节点714恢复到其逻辑0的适当状态。
此外，为了将锁存节点714恢复到其适当状态，当它上电到逻辑0的突然状态时，锁存电路900，如本文所述，被配置为以与上面在图9中描述的类似方式操作，用于将锁存节点714恢复到其逻辑1的适当状态。
图11示出了被配置为接收RESTORE信号和互补RESTORE信号的示例的基于CES元件的锁存电路1000。锁存电路1000类似于锁存电路900，不同之处在于锁存电路1000进一步包括电路1002和电路1004。除先前描述的各种控制信号之外，至少一个控制信号进一步包括互补恢复信号(由RESTORE_B表示)。在实例中，可以以非重叠的方式施加任何控制信号，即，一次仅断言一个控制信号。
电路1002包括晶体管1006、晶体管1008、晶体管1010、晶体管1012和晶体管1014以及CES元件1016。在实例中，晶体管1006、1010和1012可以是PMOS晶体管，并且晶体管1008和1014可以是NMOS晶体管。晶体管1006的栅极输入被配置为接收SAVE信号。晶体管1008、1010和1012的栅极输入被配置为接收RESTORE_B信号。晶体管1014的栅极输入被配置为接收RESET_B信号。CES元件1016的第一输入耦接至晶体管1006和1010的漏极输入。CES元件1016的第二输入耦接至晶体管1008和1012的源极输入。
电路1004包括晶体管1018、1020、1022、1024和1026以及CES元件1028。在实例中，晶体管1018、1022和1024可以是PMOS晶体管，并且晶体管1020和1026可以是NMOS晶体管。晶体管1018的栅极输入被配置为接收SAVE信号。晶体管1020、1022和1024的栅极输入被配置为接收RESTORE_B信号。晶体管1026的栅极输入被配置为接收RESET_B信号。CES元件1028的第一输入耦接至晶体管1018和1022和1010的漏极输入。CES元件1028的第二输入耦接至晶体管1020和1024的源极输入。
电路1002和1004被配置为基于CES元件1016和1028的阻抗状态来恢复锁存节点714的状态。此外，晶体管1014和1026被配置为分别将CES元件1016和1028复位到限定的阻抗状态。
为了存储数据，SAVE信号被断言，即被拉高，因此SAVE_B信号被拉低。结果，晶体管718、720、1006和1018导通。此外，RESTORE信号被拉低。结果，晶体管1008和1020导通。
当锁存节点714处于逻辑0时，锁存节点716处于逻辑1。锁存节点716与晶体管718一起以如上面在图8中描述的方式将CES元件702编程为低阻抗状态。另外，整个电源电压VDD通过锁存节点716、晶体管1006和晶体管1008被施加在CES元件1016上。在实例中，VDD等于或大于CES元件1016的SET电压。在示例中，VDD等于约1.2V，但是这仅仅是说明性的非限制性的示例值。此外，晶体管1006和1008以一种方式设计，以便提供SET状态所需的电流密度。因此，CES元件1016被编程为SET状态。
当锁存节点714处于逻辑1时，锁存节点714连同晶体管720以图8中所描述的方式将CES元件704编程为低阻抗或SET状态。另外，电源电压VDD通过锁存节点714、晶体管1018和1020施加在CES元件1028上。在实例中，VDD等于或大于SET电压。此外，晶体管1018和1020以一种方式设计，以便提供SET状态所需的电流密度。因此，CES元件1028被编程为SET状态或低阻抗状态。
为了恢复数据，RESTORE信号被拉高，因此RESTORE_B信号变低。结果，晶体管722、724、1010、1012、1022和1024导通。
当从逻辑0状态保存锁存节点714时并且当锁存节点714突然上电到逻辑1时(锁存节点716现在处于逻辑0)，CES元件702便于以上面在图8中描述的方式将锁存节点714的状态恢复到逻辑0。另外，锁存节点716通过晶体管1010和1012以及处于低阻抗状态的CES元件1016连接到VDD。因此，锁存节点714恢复到其适当的状态。
当从逻辑1状态保存锁存节点714时并且当锁存节点714突然上电到逻辑0时(锁存节点716现在处于逻辑1)，CES元件704便于以上面在图8中描述的方式将锁存节点716的状态恢复到逻辑0。另外，锁存节点714通过晶体管1022和1024以及CES元件1028连接到VDD。结果，锁存节点714被上拉并恢复到其逻辑1的适当状态。
为了重置CES元件1016和1028，RESET_B信号被拉高。结果，晶体管1014和1026导通。在实例中，晶体管1014以一种方式设计，以便提供电压降Vth。因此，当接通时，在CES元件1016两端供应的有效电压是VDD减去Vth。在实例中，有效电压等于或大于CES元件1016的RESET电压。此外，晶体管1014被设计为提供大于或等于将CES元件106编程为RESET状态所需的阈值电流密度的电流密度。因此，CES元件1016被编程为RESET状态或高阻抗状态。晶体管1026以类似于晶体管1014的方式设计，并且当导通时，以与CES元件1016被编程为高阻抗状态相同的方式将CES元件1028编程为RESET状态或高阻抗状态。
图12示出了被配置为恢复锁存电路的节点状态的示例性的基于CES元件的锁存电路1100。锁存电路1100是锁存电路700的变型。在该实施例中，仅从锁存节点716存储数据，并且仅从锁存节点714恢复数据。在实例中，锁存电路1100被配置为使用CES元件702和704存储数据，并且基于CES元件702和704的阻抗状态来恢复锁存电路1100的至少一个节点的状态。此外，锁存电路1100被配置为将CES元件702和704重置为定义的状态。在实例中，可以以非重叠的方式施加任何控制信号，即，一次仅断言一个控制信号。
锁存电路1100包括如图12所示的晶体管1102。晶体管1102的源极输入可以与晶体管810的漏极输入耦接，并且晶体管1102的栅极输入可以被配置为接收RESTORE_B信号。因此，在该实施例中使用RESTORE信号门控驱动反相器710。此外，在锁存电路1100中，晶体管720的栅极输入被配置为接收RESTORE_B信号，晶体管724的栅极输入被配置为接收SAVE_B信号，晶体管726的栅极输入被配置为接收RESET信号，并且晶体管728的栅极输入被配置为接收互补的RESET_B信号(由RESET_B表示)。晶体管728的源极输入被配置为接收电源电压VSS。此外，CES元件704的第二输入被配置为接收电源VDD。
为了存储数据，SAVE信号被拉高(这导致SAVE_B信号变低)。结果，晶体管718和724导通。当锁存节点714处于逻辑0时，锁存节点716处于逻辑1。另外，CK信号处于逻辑1，这使晶体管802导通。结果，通过晶体管800和802、锁存节点716和晶体管718在CES元件702两端施加VDD。在实施例中，VDD等于或大于CES元件702的SET电压。在示例中，VDD等于约1.2V，但是这仅仅是说明性的非限制性的示例值。此外，晶体管800、802和718以一种方式设计，以便提供SET状态所需的电流密度。因此，CES元件1016被编程为SET状态。
当锁存节点714处于逻辑1时，锁存节点716处于逻辑0。结果，通过晶体管724、锁存节点716和晶体管804和806在CES元件704两端施加VDD。如上所述，当VDD等于或大于SET电压并且当晶体管724以这样一种方式被设计成以便供应SET状态所需的电流密度时，CES元件704被编程为SET状态。
为了恢复数据，RESTORE信号被拉高(这导致RESTORE_B变低)。结果，晶体管722和720导通。当从逻辑0状态保存锁存节点714时并且当锁存节点714突然上电到逻辑1时，CES元件702(处于低阻抗状态)将锁存节点714恢复到其适当状态。在这种情况下，CES元件702由于其低阻抗状态而将锁存节点714拉低。结果，锁存节点714恢复到其逻辑0的适当状态。另外，当驱动反相器710被门控时，即，晶体管900和晶体管1102的栅极输入被配置为分别接收RESTORE信号和RESTORE_B信号，避免了锁存电路1100中的争用。一旦锁存节点714处于逻辑0，则反馈反相器712拉高锁存节点716。
在另一种情况下，当从逻辑1状态保存锁存节点714时并且当锁存节点714突然上电到逻辑0时，CES元件704将锁存节点714返回到其适当状态。在该示例中，锁存节点714经由CES元件704和晶体管720被拉高至VDD，从而使锁存节点714返回到其逻辑1的适当状态。一旦锁存节点714为高，则由于反馈反相器712，锁存节点716被拉低。
为了重置CES元件702和704，RESET信号被拉高(这导致RESET_B信号变低)。结果，晶体管726和728导通。在实例中，晶体管726以一种方式被设计为以便提供电压降Vth并提供大于或等于将CES元件702切换到RESET状态所需的阈值电流密度的电流密度。因此，当接通时，在CES元件702两端供应的有效电压是VDD减去Vth。在实施例中，有效电压等于或大于CES元件702的RESET电压，并且CES元件702被编程为RESET状态或高阻抗状态。
另一方面，晶体管728重置CES元件704。晶体管724影响(引起)CES元件704两端的电压降，VDD减去Vth(Vth是与晶体管728相关联的电压降)。此外，晶体管728可以被设计为提供大于或等于将CES元件704切换为RESET状态所需的阈值电流密度的电流密度。在实施例中，有效电压等于或大于CES元件704的RESET电压，并且CES元件704被编程为RESET状态或高阻抗状态。
图13示出了被配置为接收预充电信号的示例的基于CES元件的锁存电路1200。在实例中，锁存电路1200被配置为使用CES元件702存储数据，并且基于CES元件702的阻抗状态来恢复锁存电路1200的至少一个节点的状态。此外，锁存电路1200被配置为将CES元件702重置为定义的状态。除先前描述的各种控制信号之外，至少一个控制信号进一步包括预充电信号(由PRECH表示)。在实例中，可以以非重叠的方式施加任何控制信号，即，一次仅断言一个控制信号。
锁存电路1200包括晶体管1202。晶体管1202的栅极输入被配置为接收PRECH信号。
为了存储数据，SAVE信号被拉低，这使晶体管718导通。当锁存节点714处于逻辑0时，锁存节点716处于逻辑1。结果，在CES元件702两端施加VDD。在实例中，VDD等于或大于CES元件702的SET电压。此外，晶体管718被配置为提供SET状态所需的电流密度。因此，CES元件702被编程为SET状态，即低阻抗状态。在另一种情况下，当锁存节点714处于逻辑1并且锁存节点716处于逻辑0时，CES元件702两端的电压约为零。因此，CES元件702保持在RESET状态，即高阻抗状态。
在恢复操作中，在上电时，PRECH信号被断言，即被拉高。结果，晶体管1202导通。晶体管1202确保锁存节点714处于逻辑1。例如，在锁存节点714以逻辑0上电的情况下，由于反馈反相器712，锁存节点716处于逻辑1。在该示例中，晶体管1202以一种方式设计，以便将锁存节点716拉低。结果，锁存节点714被拉高至逻辑1。在锁存节点714以逻辑1上电的另一种情况下，由于反馈反相器712，锁存节点716处于逻辑0。此外，晶体管1202确保锁存节点716保持在逻辑0。因此，在上电时，锁存电路1200以逻辑0恢复到锁存节点714并且在逻辑0恢复到锁存节点716，而不管锁存电路1200上电的状态如何。
一旦上述状态被恢复，PREACH信号被拉低并且RESTORE信号被拉高。当RESTORE被拉高时，晶体管722导通。此外，晶体管902和1102截止并且驱动反相器710被禁用。锁存节点714已经处于逻辑1状态。如果从逻辑1状态保存锁存节点714，则锁存节点714已经恢复到其适当状态。另一方面，当从逻辑0状态保存锁存节点714时，处于低阻抗状态的CES元件702将锁存节点714拉低。因此，锁存节点714恢复到其适当的状态。
锁存电路1200以先前在图8中描述的方式执行复位操作，并且锁存电路1200将CES元件702重置为高阻抗状态。
在一些实施例中，装置可以包括锁存电路，所述锁存电路包括：至少一个相关电子随机存取存储器(CES)元件；以及耦接至所述至少一个CES元件的控制电路，其中所述控制电路被配置为：接收至少一个控制信号；并且基于所述至少一个CES元件和所述至少一个控制信号执行存储数据和输出数据中的至少一个。所述控制电路可以包括写入电路，其中所述写入电路被配置为：接收数据；并且基于所接收的数据将所述至少一个CES元件编程为多个阻抗状态之一。所述控制电路可以包括读取电路，其中所述读取电路被配置为基于所述至少一个CES元件的阻抗状态输出存储的数据。所述控制电路可以包括恢复电路，其中所述恢复电路被配置为基于所述至少一个CES元件的阻抗状态来恢复所述锁存电路的状态。
所述写入电路可以被配置为：当所述数据处于第一逻辑电平时将所述至少一个CES元件编程为第一阻抗状态；当所述数据处于第二逻辑电平时，将所述至少一个CES元件编程为第二阻抗状态。所述写入电路可以包括第一晶体管、第二晶体管和第三晶体管，其中：所述第一晶体管的源极输入被配置为接收第一电源；所述第一晶体管的漏极输入耦接至所述第二晶体管和所述第三晶体管中的每一个的相应源极输入；所述第二晶体管的栅极输入被配置为接收所述数据；所述第二晶体管的漏极输入耦接至所述CES元件的第一输入；所述第三晶体管的栅极输入被配置为接收所述数据；所述第三晶体管的漏极输入耦接至所述CES元件的第一输入。所述第二晶体管可以在所述数据处于所述第一逻辑电平时被启用；并且所述第三晶体管可以在所述数据处于所述第一逻辑电平时被禁用。所述第二晶体管可以被配置为在被启用时引起电压降。所述第二晶体管可以在所述数据处于所述第二逻辑电平时被禁用；并且所述第三晶体管可以在所述数据处于所述第二逻辑电平时被启用。
所述读取电路可以包括输出节点、第一晶体管、第二晶体管和第三晶体管，其中：所述第一晶体管的源极输入被配置为接收第一电源；所述第一晶体管的栅极输入被配置为接收至少一个控制信号；所述第一晶体管的漏极输入连接到输出节点；所述第二晶体管的源极输入连接到输出节点；所述第二晶体管的栅极输入被配置为接收至少一个控制信号；所述第二晶体管的漏极输入连接到第三晶体管的源极输入；所述第三晶体管的源极输入连接到第二晶体管的漏极输入和至少一个CES元件的第一输入，并且其中至少一个CES元件的第二输入耦接至第二电源；所述第三晶体管的栅极输入被配置为接收至少一个控制信号；并且所述第三晶体管的漏极输入连接到所述第二电源。所述读取电路可以被配置为：基于何时所述至少一个CES元件处于第一阻抗状态，在所述输出节点处提供第一输出；当所述至少一个CES元件处于第二阻抗状态时，在所述输出节点处提供第二输出。所述第一晶体管和所述第三晶体管的阻抗值可以等于所述第二晶体管的阻抗值的至少两倍。
所述写入电路可以包括第一晶体管、第二晶体管和第三晶体管，其中：所述第一晶体管的源极输入耦接至所述第二晶体管的源极输入，并且其中所述第一晶体管的源极输入被配置为接收第一电源；所述第一晶体管的栅极输入被配置为接收所述数据；所述第一晶体管的体输入被配置为接收第二电源；所述第一晶体管的漏极输入耦接至所述第三晶体管的源极输入；所述第二晶体管的源极输入耦接至所述第一晶体管的源极输入，并且其中所述第二晶体管的源极输入被配置为接收所述第一电源；所述第二晶体管的栅极输入耦接至所述数据；所述第二晶体管的体输入耦接至所述第二晶体管的源极输入；所述第二晶体管的漏极输入耦接至所述第三晶体管的源极输入；所述第三晶体管的体输入被配置为接收所述第一电源；并且所述第三晶体管的漏极输入耦接至所述至少一个CES元件的第一输入，并且其中所述至少一个CES元件的第二输入耦接至第三电源。所述第一晶体管可以在所述数据处于所述第一逻辑电平时被启用；并且所述第三晶体管可以在所述数据处于所述第一逻辑电平时被禁用。所述第一晶体管可以被配置为在被启用时引起电压降。所述第一晶体管可以在所述数据处于所述第二逻辑电平时被禁用；并且所述第二晶体管可以在所述数据处于所述第二逻辑电平时被启用。
所述读取电路可以包括输出节点、第一晶体管和第二晶体管，其中：所述第一晶体管的源极输入被配置为接收第一电源；所述第一晶体管的栅极输入被配置为接收所述至少一个控制信号；所述第一晶体管的漏极输入连接到所述输出节点；所述第二晶体管的源极输入连接到所述输出节点；所述第二晶体管的栅极输入被配置为接收所述至少一个控制信号；所述第二晶体管的漏极输入连接到所述至少一个CES元件的第一端子，并且其中所述至少一个CES元件的第二输入耦接至第二电源。所述读取电路可以被配置为：基于何时所述至少一个CES元件处于第一阻抗状态，在所述输出节点处提供第一输出；当所述至少一个CES元件处于第二阻抗状态时，在所述输出节点处提供第二输出。
所述写入电路可以包括：第一晶体管堆叠，被配置为当所述数据处于第一逻辑电平时将所述至少一个CES元件从所述多个阻抗状态编程为第一阻抗状态；以及第二晶体管堆栈，被配置为当所述数据处于第二逻辑电平时将所述至少一个CES元件从所述多个阻抗状态编程为第二阻抗状态。所述第一晶体管堆叠可以包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中：所述第一晶体管的栅极输入被配置为接收所述数据；所述第二晶体管的栅极输入被配置为接收时钟信号；所述第三晶体管的栅极输入被配置为接收互补数据；并且所述第四晶体管的栅极输入被配置为接收互补时钟信号。所述第二晶体管堆栈可以包括第五晶体管、第六晶体管、第七晶体管和第八晶体管，其中：所述第五晶体管的栅极输入被配置为接收互补数据；所述第六晶体管的栅极输入被配置为接收互补时钟信号；所述第七晶体管的栅极输入被配置为接收所述互补数据；所述第八晶体管的栅极输入被配置为接收时钟信号。所述第五晶体管可以被配置为在所述写入电路中引起第一电压降，用于将所述至少一个CES元件编程为所述第二阻抗状态；并且所述第六晶体管可以被配置为在所述写入电路中引起第二电压降，用于将所述至少一个CES元件编程为所述第二阻抗状态。
所述读取电路可以包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中：所述第一晶体管和所述第二晶体管串联耦接；并且所述第三和第四晶体管串联耦接。当至少一个CES元件处于第一阻抗状态时，读取电路可以输出第一输出。当至少一个CES元件处于第二阻抗状态时，读取电路可以输出第二输出。
所述恢复电路可以包括第一晶体管和第二晶体管，其中：所述第一晶体管的源极输入被配置为接收第一电源；所述第一晶体管的栅极输入被配置为接收互补的至少一个控制信号；所述第一晶体管的漏极输入耦接至所述锁存电路的第一节点，其中所述第一节点连接到所述至少一个CES元件的第一输入；所述第二晶体管的源极输入被配置为接收第二电源；所述第二晶体管的栅极输入被配置为接收所述至少一个控制信号；所述第二晶体管的漏极输入耦接至所述锁存电路的第二节点，其中所述第二节点连接至所述至少一个CES元件的第二输入。所述恢复电路可以被配置为：当所述至少一个CES元件处于第一阻抗状态时，将所述锁存电路的第一节点编程为第一电压；并且当所述至少一个CES元件处于第二阻抗状态时，将所述锁存电路的第一节点编程为第二电压。
所述写入电路可以包括第一晶体管、第二晶体管、第三晶体管和第四晶体管，其中：所述第一晶体管的栅极输入被配置为接收所述数据；所述第二晶体管的栅极输入被配置为接收所述数据；所述第三晶体管的栅极输入被配置为接收互补的至少一个控制信号；并且所述第四晶体管的栅极输入被配置为接收所述至少一个控制信号。所述第一晶体管可以当数据处于第一逻辑电平时被启用；所述第二晶体管可以当数据处于所述第一逻辑电平时被禁用；并且所述至少一个CES元件所述多个阻抗状态被编程为第一阻抗状态。
所述第一晶体管可以被配置为在被启用时引起第一电压降。所述第一晶体管可以当数据处于第二逻辑电平时被禁用；所述第二晶体管可以当数据处于所述第二逻辑电平时被启用；并且所述至少一个CES元件所述多个阻抗状态被编程为第二阻抗状态。所述写入电路可以进一步包括与所述第二晶体管串联连接的第五晶体管，其中所述第五晶体管被配置为二极管以提供第二电压降。
所述恢复电路可以包括第一晶体管和第二晶体管，其中：所述第一晶体管的源极输入被配置为接收第一电源；所述第一晶体管的栅极输入被配置为接收所述至少一个控制信号，其中当所述至少一个控制信号被断言时，所述第一晶体管被启用；所述第一晶体管的漏极输入耦接至所述至少一个CES元件的第一输入；所述第二晶体管的源极输入被配置为接收第二电源；所述第二晶体管的栅极输入被配置为接收互补的至少一个控制信号，并且其中当所述互补的至少一个控制信号被断言时，所述第二晶体管被启用；并且所述第二晶体管的漏极输入耦接至所述至少一个CES元件的第二输入。所述恢复电路可以被配置为：当所述至少一个CES元件处于第一阻抗状态时，将所述锁存电路的第一节点编程为第一电压；并且当所述至少一个CES元件处于第二阻抗状态时，将所述锁存电路的第一节点编程为第二电压，其中所述锁存电路的第一节点连接到所述至少一个CES元件的第一输入。所述至少一个CES元件可包括第一CES元件和第二CES元件。
所述控制电路可以包括写入电路，其中所述写入电路被配置为当所述数据处于第一逻辑电平时将所述第一CES元件编程为第一阻抗状态，当所述数据处于第二逻辑电平时将所述第二CES元件编程为第一阻抗状态。
所述写入电路可以包括第一晶体管和第二晶体管，其中：所述第一晶体管的栅极输入被配置为接收所述至少一个控制信号；所述第一晶体管的漏极输入耦接至所述第一CES元件的第一输入；所述第一晶体管的源极输入耦接至第一锁存节点；所述第二晶体管的栅极输入被配置为接收所述至少一个控制信号；所述第二晶体管的漏极输入耦接至所述第二CES元件的第一输入；并且所述第二晶体管的源极输入耦接至第二锁存节点。
所述控制电路可以包括恢复电路，所述恢复电路被配置为基于所述第一CES元件和所述第二CES元件中的至少一个的阻抗状态将所述锁存电路的至少一个节点编程为第一逻辑电平和第二逻辑电平之一。
所述恢复电路可以包括第一晶体管和第二晶体管，其中：所述第一晶体管的源极输入耦接至锁存电路的第一节点；所述第一晶体管的栅极输入被配置为接收所述至少一个控制信号；所述第一晶体管的漏极输入耦接至所述第一CES元件的第一输入，其中所述第一CES元件的第二输入耦接至第一电源电压；所述第二晶体管的源极输入耦接至所述锁存电路的第二节点；所述第二晶体管的栅极输入被配置为接收所述至少一个控制信号；所述第二晶体管的漏极输入耦接至所述第二CES元件的第一输入，其中所述第一CES元件的第二输入耦接至所述第一电源电压。
所述控制电路可以包括复位电路，其中所述复位电路包括：第一晶体管，耦接至所述第一CES元件的第一输入，其中所述第一晶体管被配置为当在所述第一晶体管的栅极输入处断言所述至少一个控制信号时将所述第一CES元件编程为第一阻抗状态，并且其中所述第一CES元件的第二输入耦接至第一电源电压；第二晶体管，耦接至所述第二CES元件的第一输入，其中所述第二晶体管被配置为当在所述第二晶体管的栅极输入处断言所述至少一个控制信号时将所述第二CES元件编程为第一阻抗状态，并且其中所述第二CES元件的第二输入耦接至所述第一电源电压。所述第一晶体管可以被配置为在被启用时引起电压降。所述第二晶体管可以被配置为在被启用时引起电压降。
所述恢复电路可以被配置为基于所述至少一个控制信号禁用所述锁存电路的驱动反相器。所述恢复电路可以进一步包括：第一电路，包括第三CES元件，其中所述第一电路被配置为基于所述第三CES元件的阻抗状态将所述第一节点编程为第一逻辑电平，并且其中当所述数据处于第一逻辑电平时，所述第三CES元件被编程为第一阻抗状态；第二电路，包括第四CES元件，其中所述第二电路被配置为基于所述第四CES元件的阻抗状态将所述第一节点编程为第二逻辑电平，并且其中当所述数据处于第二逻辑电平时，所述第四CES元件被编程为第一阻抗状态。所述第一电路可以包括第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，其中：所述第一晶体管的栅极输入被配置为接收所述至少一个控制信号，并且其中所述第一晶体管的漏极输入耦接至所述第三CES元件的第一输入；所述第二晶体管的栅极输入被配置为接收所述至少一个控制信号，并且其中所述第二晶体管的漏极输入耦接至所述第三CES元件的第一输入；所述第三晶体管的栅极输入被配置为接收至少一个控制信号，并且其中所述第三晶体管的源极输入耦接至所述第三CES元件的第一输入；所述第四晶体管的栅极输入被配置为接收所述至少一个控制信号，并且其中所述第四晶体管的源极输入耦接至所述第三CES元件的第一输入；并且第五晶体管的栅极输入被配置为接收所述至少一个控制信号，并且其中所述第五晶体管的源极输入耦接至所述第三CES元件的第一输入。
所述第二电路可以包括第一晶体管、第二晶体管、第三晶体管、第四晶体管和第五晶体管，其中：所述第一晶体管的栅极输入被配置为接收所述至少一个控制信号，并且其中所述第一晶体管的漏极输入耦接至所述第四CES元件的第一输入；所述第二晶体管的栅极输入被配置为接收所述至少一个控制信号，并且其中所述第二晶体管的漏极输入耦接至所述第四CES元件的第一输入；所述第三晶体管的栅极输入被配置为接收至少一个控制信号，并且其中所述第三晶体管的源极输入耦接至所述第四CES元件的第一输入；所述第四晶体管的栅极输入被配置为接收所述至少一个控制信号，并且其中所述第四晶体管的源极输入耦接至所述第四CES元件的第一输入；并且第五晶体管的栅极输入被配置为接收所述至少一个控制信号，并且其中所述第五晶体管的源极输入耦接至所述第四CES元件的第一输入。
所述写入电路可以包括第一晶体管和第二晶体管，其中：所述第一晶体管的源极输入耦接至所述锁存电路的第一节点；所述第一晶体管的栅极输入被配置为接收所述至少一个控制信号；所述第一晶体管的漏极输入耦接至所述第一CES元件的第一输入；所述第二晶体管的源极输入耦接至所述锁存电路的第一节点；所述第二晶体管的栅极输入被配置为接收所述至少一个控制信号；并且所述第二晶体管的漏极输入耦接至所述第二CES元件的第一输入。
所述恢复电路可以包括第一晶体管和第二晶体管，其中：所述第一晶体管的源极输入耦接至锁存电路的第一节点；所述第一晶体管的栅极输入被配置为接收所述至少一个控制信号；所述第一晶体管的漏极输入耦接至所述第一CES元件的第一输入，其中所述第一CES元件的第二输入耦接至第一电源电压；所述第二晶体管的源极输入耦接至所述第一节点；所述第二晶体管的栅极输入被配置为接收所述至少一个控制信号；所述第二晶体管的漏极输入耦接至所述第二CES元件的第一输入，其中所述第二CES元件的第二输入耦接至所述第二电源电压。
所述控制电路可以包括复位电路，其中所述复位电路包括：第一晶体管，耦接至所述第一CES元件的第一输入，其中所述第一晶体管被配置为当在所述第一晶体管的栅极输入处断言所述至少一个控制信号时将所述第一CES元件编程为第一阻抗状态，并且其中所述第一CES元件的第二输入耦接至第一电源电压；第二晶体管，耦接至所述第二CES元件的第一输入，其中所述第二晶体管被配置为当在所述第二晶体管的栅极输入处断言所述至少一个控制信号时将所述第二CES元件编程为第一阻抗状态，并且其中所述第二CES元件的第二输入耦接至所述第二电源电压，并且其中第二晶体管的源极输入被配置为接收第三电源。
所述写入电路可以包括第一晶体管，其中：所述第一晶体管的源极输入耦接至所述锁存电路的第一节点；所述第一晶体管的栅极输入被配置为接收所述至少一个控制信号；所述第一晶体管的漏极输入耦接至所述至少一个CES元件的第一输入，并且其中所述CES元件的第二输入被配置为接收第一电源。
所述恢复电路可以被配置为基于所述至少一个CES元件的阻抗状态将所述锁存电路的第一锁存节点编程为第一逻辑电平和第二逻辑电平之一。所述恢复电路可以包括第一晶体管，其中：所述第一晶体管的源极输入耦接至所述锁存电路的第一锁存节点；所述第一晶体管的栅极输入被配置为接收所述至少一个控制信号；所述第一晶体管的漏极输入耦接至所述至少一个CES元件的第一输入，并且其中所述CES元件的第二输入被配置为接收第一电源。所述恢复电路可以被配置为将所述至少一个锁存节点强制为所述第二逻辑电平。所述控制电路可以包括复位电路，所述复位电路被配置为将所述至少一个CES元件编程为限定的阻抗状态。
所述复位电路可以包括第一晶体管，其中：所述第一晶体管的源极输入耦接至第一电源；所述第一晶体管的栅极输入被配置为接收所述至少一个控制信号；所述第一晶体管的漏极输入耦接至所述至少一个CES元件的第一输入，并且其中所述CES元件的第二输入被配置为接收第二电源。至少一个控制信号可以包括读使能信号、写使能信号、读/写信号之一。至少一个控制信号可以包括时钟信号。至少一个控制信号可以包括恢复信号。锁存电路可以包括锁存器或触发器中的至少一个。
一种方法可以包括：通过锁存电路接收至少一个控制信号，其中所述锁存电路包括至少一个相关电子随机存取存储器(CES)元件；并且执行将数据存储到所述锁存电路中并且基于所述至少一个控制信号从所述锁存电路输出数据中的至少一个。所述执行可以包括基于所述数据将所述至少一个CES元件编程为多个阻抗状态之一。所述执行可以包括基于所述至少一个CES元件的阻抗状态输出所述数据。所述方法可以进一步包括基于所述至少一个CES元件恢复所述锁存电路的状态。
尽管这里已经参考附图详细描述了本公开的说明性实施例，但是应当理解，本公开不限于那些精确的实施例，并且本领域技术人员可以在不脱离由所附权利要求限定的本公开的范围和精神的情况下在其中实现各种改变和修改。

Claims (20)

1.一种装置，包括：
锁存电路，所述锁存电路包括：
至少一个相关电子开关CES元件；以及
控制电路，所述控制电路耦接至所述至少一个CES元件，其中所述控制电路被配置为：
接收至少一个控制信号；并且
基于所述至少一个CES元件和所述至少一个控制信号中的至少一个执行存储数据和输出数据。
2.根据权利要求1所述的装置，其中，所述控制电路包括写入电路，其中所述写入电路被配置为：
接收数据；并且
基于所接收的数据将所述至少一个CES元件编程为多个阻抗状态之一。
3.根据权利要求1或2所述的装置，其中，所述控制电路包括读取电路，其中所述读取电路被配置为基于所述至少一个CES元件的阻抗状态输出所存储的数据。
4.根据权利要求1、2或3所述的装置，其中，所述控制电路包括恢复电路，其中所述恢复电路被配置为基于所述至少一个CES元件的阻抗状态来恢复所述锁存电路的状态。
5.根据权利要求2所述的装置，其中，所述写入电路被配置为：
当所述数据处于第一逻辑电平时，将所述至少一个CES元件编程为第一阻抗状态；并且
当所述数据处于第二逻辑电平时，将所述至少一个CES元件编程为第二阻抗状态。
6.根据权利要求5所述的装置，其中，所述写入电路包括第一晶体管、第二晶体管和第三晶体管，其中：
所述第一晶体管的源极输入被配置为接收第一电源；
所述第一晶体管的漏极输入耦接至所述第二晶体管和所述第三晶体管中的每一个的相应源极输入；
所述第二晶体管的栅极输入被配置为接收所述数据；
所述第二晶体管的漏极输入耦接至所述CES元件的第一输入；
所述第三晶体管的栅极输入被配置为接收所述数据；并且
所述第三晶体管的漏极输入耦接至所述CES元件的第一输入。
7.根据权利要求6所述的装置，其中：
所述第二晶体管当所述数据处于第一逻辑电平时被启用；并且
所述第三晶体管当所述数据处于第一逻辑电平时被禁用。
8.根据权利要求7所述的装置，其中，所述第二晶体管被配置为在被启用时引起电压降。
9.根据权利要求6、7或8所述的装置，其中：
所述第二晶体管当所述数据处于所述第二逻辑电平时被禁用；并且
所述第三晶体管当数据处于第二逻辑电平时被启用。
10.根据权利要求3所述的装置，其中，所述读取电路包括输出节点、第一晶体管、第二晶体管和第三晶体管，其中：
所述第一晶体管的源极输入被配置为接收第一电源；
所述第一晶体管的栅极输入被配置为接收所述至少一个控制信号；
所述第一晶体管的漏极输入连接到所述输出节点；
所述第二晶体管的源极输入连接到所述输出节点；
所述第二晶体管的栅极输入被配置为接收所述至少一个控制信号；
所述第二晶体管的漏极输入连接到所述第三晶体管的源极输入；
所述第三晶体管的源极输入连接到所述第二晶体管的漏极输入和所述至少一个CES元件的第一输入，并且其中所述至少一个CES元件的第二输入耦接至第二电源；
所述第三晶体管的栅极输入被配置为接收所述至少一个控制信号；并且
所述第三晶体管的漏极输入连接到所述第二电源。
11.根据权利要求10所述的装置，其中，所述读取电路被配置为：
当所述至少一个CES元件处于第一阻抗状态时在所述输出节点处提供第一输出；并且
当所述至少一个CES元件处于第二阻抗状态时在所述输出节点处提供第二输出。
12.根据权利要求10或11所述的装置，其中，所述第一晶体管和所述第三晶体管的阻抗值等于所述第二晶体管的阻抗值的至少两倍。
13.根据权利要求5所述的装置，其中，所述写入电路包括第一晶体管、第二晶体管和第三晶体管，其中：
所述第一晶体管的源极输入耦接至所述第二晶体管的源极输入，并且其中所述第一晶体管的源极输入被配置为接收第一电源；
所述第一晶体管的栅极输入被配置为接收所述数据；
所述第一晶体管的体输入被配置为接收第二电源；
所述第一晶体管的漏极输入耦接至所述第三晶体管的源极输入；
所述第二晶体管的源极输入耦接至所述第一晶体管的源极输入，并且其中所述第二晶体管的源极输入被配置为接收所述第一电源；
所述第二晶体管的栅极输入耦接至所述数据；
所述第二晶体管的体输入耦接至所述第二晶体管的源极输入；
所述第二晶体管的漏极输入耦接至所述第三晶体管的源极输入；
所述第三晶体管的体输入被配置为接收所述第一电源；并且
所述第三晶体管的漏极输入耦接至所述至少一个CES元件的第一输入，并且其中所述至少一个CES元件的第二输入耦接至第三电源。
14.根据权利要求13所述的装置，其中：
所述第一晶体管当所述数据处于第一逻辑电平时被启用；并且
所述第二晶体管当所述数据处于第一逻辑电平时被禁用。
15.根据权利要求14所述的装置，其中，所述第一晶体管被配置为在被启用时引起电压降。
16.根据权利要求13、14或15所述的装置，其中：
当所述数据处于所述第二逻辑电平时，所述第一晶体管被禁用；并且
当所述数据处于所述第二逻辑电平时，所述第二晶体管被启用。
17.根据权利要求3所述的装置，其中，所述读取电路包括输出节点、第一晶体管和第二晶体管，其中：
所述第一晶体管的源极输入被配置为接收第一电源；
所述第一晶体管的栅极输入被配置为接收所述至少一个控制信号；
所述第一晶体管的漏极输入连接到所述输出节点；
所述第二晶体管的源极输入连接到所述输出节点；
所述第二晶体管的栅极输入被配置为接收所述至少一个控制信号；并且
所述第二晶体管的漏极输入连接到所述至少一个CES元件的第一端子，并且其中所述至少一个CES元件的第二输入耦接至第二电源。
18.根据权利要求17所述的装置，其中，所述读取电路被配置为：
当所述至少一个CES元件处于第一阻抗状态时在所述输出节点处提供第一输出；并且
当所述至少一个CES元件处于第二阻抗状态时在所述输出节点处提供第二输出。
19.根据权利要求2所述的装置，其中，所述写入电路包括：
第一晶体管堆叠，被配置为当所述数据处于第一逻辑电平时将所述至少一个CES元件从所述多个阻抗状态编程为第一阻抗状态；以及
第二晶体管堆叠，被配置为当所述数据处于第二逻辑电平时将所述至少一个CES元件从所述多个阻抗状态编程为第二阻抗状态。
20.一种方法，包括：
由锁存电路接收至少一个控制信号，其中所述锁存电路包括至少一个相关电子开关(CES)元件；并且
基于所述至少一个控制信号执行将数据存储到所述锁存电路中以及从所述锁存电路输出数据中的至少一个。
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