TWI716546B - 以ces為基礎的鎖存電路 - Google Patents

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Abstract

根據本揭示內容的一個具體實施例，一種裝置包含鎖存電路系統，其中鎖存電路系統包含至少一個關連電子隨機存取記憶體(CeRAM)元件。鎖存電路系統進一步包含控制電路，控制電路耦合至至少一個CeRAM元件。控制電路經配置以接收至少一個控制訊號。基於至少一個控制訊號，執行下列步驟之至少一者：將資料儲存入鎖存電路系統，以及從鎖存電路系統輸出資料。

Description

以CES為基礎的鎖存電路
本公開內容相關於資料儲存電路，且更特定而言，相關於包含關連電子切換器(correlated electron switch,CES)元件的鎖存電路。
在數位電子電路中，使用資料儲存電路(例如正反器(flip-flops)與鎖存器(latch))儲存狀態資訊。此種資料儲存電路暫時性地保存資料。例如，單一鎖存器儲存一個位元的資料，只要鎖存器電路被供電。然而，此種資料儲存電路本質上是揮發性(volatile)的，亦即，在對於這些資料儲存電路的電源供應器被切換關閉時，所儲存的資料將損失。使鎖存器與正反器能夠維持資料的習知技術，包含將鎖存器或正反器耦合至具有自身的個別電源供應器的保持電路。在此技術中，在對於鎖存器與正反器的電源供應器被切換關閉時，鎖存器/正反器儲存的資料被複製到保持電路。然而，此種作法需要冗餘的電路系統，冗餘的電路系統在積體電路中需要原本可被省下的額外空間。再者，需要額外的電源供應器，從而增加了此種資料儲存電路的總和消耗功率。
根據本揭示內容的一個具體實施例，一種裝置包含鎖存電路系統，其中鎖存電路系統包含至少一個關連電子隨機存取記憶體(CeRAM)元件。鎖存電路系統進一步包含控制電路，控制電路耦合至至少一個CeRAM元件。控制電路經配置以接收至少一個控制訊號。基於至少一個CeRAM元件與至少一個控制訊號，執行下列動作之至少一者：儲存資料與輸出資料。
根據本揭示內容之另一具體實施例，提供一種方法。方法包含藉由鎖存電路系統接收至少一個控制訊號，其中鎖存電路系統包含至少一個關連電子隨機存取記憶體(CeRAM)元件。藉由裝置的鎖存電路系統接收至少一個控制訊號。方法進一步包含：基於至少一個控制訊號，執行下列步驟之至少一者：將資料儲存入鎖存電路系統，以及從鎖存電路系統輸出資料。
在本技術的相關態樣中，提供一非暫態性資料載體，資料載體上承載了碼，這些碼在實施在處理器上時，使得處理器執行本文所述之方法。
如在本發明領域中具有通常知識者所將理解的，本技術可被實施為系統、方法或電腦程式產品。因此，本技術的形式可為完全硬體具體實施例、完全軟體具體實施例、或結合軟體與硬體態樣的具體實施例。
再者，本技術的形式可為電腦程式產品，此電腦程式產品實施在電腦可讀取媒體中，電腦可讀取媒體中上實施了電腦可讀取程式碼。電腦可讀取媒體可為電腦可 讀取訊號媒體或電腦可讀取儲存媒體。電腦可讀取媒體可例如為(但不限於)電性、磁性、光學性、電磁性、紅外線、或半導體系統、設備、或裝置、或前述之任何適合的結合者。
用於執行本技術之作業的電腦程式碼可由一或多種程式語言之任意結合者來撰寫，包含物件導向程式語言以及傳統程序性程式語言。碼部件可被實施為處理程序、方法等等，並可包含子部件，子部件的形式可為指令或指令序列，位於任何抽象化階層(從固有指令集的直接機器指令至高度編譯或解譯的語言建構)。
102:讀取訊窗
104:導電狀態
106:絕緣狀態
108:導電狀態快速切換至絕緣狀態的點
110:寫入訊窗
116:CES元件置於導電狀態的點
124:可變阻抗裝置
126:可變電阻器
128:可變電容器
200:鎖存電路系統
202:關連電子切換(CES)元件
204:控制電路系統
206:至少一個控制輸入
208:資料輸出
210:資料輸入
300:寫入電路
302:讀取電路
304:電晶體
306:電晶體
308:電晶體
310:反相器
312:電晶體
314:電晶體
316:電晶體
318:輸出節點
320:回授電路
322:反相器
324:反相器
326:反相器
400:寫入電路
402:讀取電路
404:電晶體
406:電晶體
408:電晶體
410:反相器
412:電晶體
414:電晶體
416:電晶體
418:回授電路
420:反相器
422:反相器
424:反相器
500:寫入電路
502:讀取電路
504:回復電路
506:電晶體堆疊
508:電晶體堆疊
510:電晶體
512:電晶體
514:電晶體
516:電晶體
518:電晶體
520:電晶體
522:電晶體
524:電晶體
526:電晶體
528:電晶體
530:電晶體
532:電晶體
534:反相器
536:通道閘(pass gate)電晶體
538:通道閘電晶體
540:輸出
542:資料輸出
544:電晶體
546:電晶體
548:節點
550:節點
580:鎖存電路系統
600:寫入電路
602:讀取電路
604:電晶體
606:電晶體
608:電晶體
610:電晶體
612:節點
614:節點
616:電晶體
618:電晶體
620:電晶體
622:電晶體
624:反相器
626:輸出多工器
628:節點
630:電晶體
632:電晶體
634:輸出節點
640:回復電路
642:電晶體
644:電晶體
660:輸入多工器
662:電晶體
664:電晶體
680:鎖存電路系統
700:鎖存電路系統
702:第一CES元件
704:第二CES元件
706:反相器
708:傳輸閘
710:驅動器反相器
712:回授反相器
714:鎖存節點
716:鎖存節點
718:電晶體
720:電晶體
722:電晶體
724:電晶體
726:電晶體
728:電晶體
800:電晶體
802:電晶體
804:電晶體
806:電晶體
808:電晶體
810:電晶體
812:電晶體
814:電晶體
816:電晶體
818:電晶體
900:鎖存電路系統
1002:電路
1004:電路
1006:電晶體
1008:電晶體
1010:電晶體
1012:電晶體
1014:電晶體
1016:CES元件
1018:電晶體
1020:電晶體
1022:電晶體
1024:電晶體
1026:電晶體
1028:CES元件
1102:電晶體
1200:鎖存電路系統
1202:電晶體
作為範例，在附加圖式中示意圖示了技術，其中：第1圖圖示關連電子切換器(CES)元件的電流密度對電壓圖表；第2圖為CES裝置的均等電路的示意圖；第3圖為以CES元件為基礎的鎖存電路系統的方塊圖；第4圖圖示說明以CES元件為基礎的鎖存電路系統的範例，此範例具有寫入電路與讀取電路；第5圖圖示說明以CES元件為基礎的鎖存電路系統的另一範例，此範例具有寫入電路與讀取電路； 第6圖圖示說明用於以CES元件為基礎的鎖存器的範例正反器電路，此範例正反器電路具有寫入電路、讀取電路以及回復電路；第7圖圖示說明用於以CES元件為基礎的鎖存器的另一範例正反器電路；第8圖圖示說明以CES元件為基礎的鎖存電路系統的範例，此範例具有寫入電路、讀取電路與重置電路；第9圖圖示說明用於以CES元件為基礎的鎖存器的範例回復電路；第10圖圖示說明以CES元件為基礎的鎖存器的範例，此鎖存器經配置以接收RESTORE訊號；第11圖圖示說明以CES元件為基礎的鎖存器的範例，此鎖存器經配置以接收RESTORE訊號以及互補RESTORE訊號；第12圖圖示說明以CES元件為基礎的鎖存電路系統的範例，此鎖存電路系統經配置以回復鎖存電路系統的一節點的狀態；第13圖圖示說明以CES元件為基礎的鎖存器的範例，此鎖存器經配置以接收預充電訊號。
廣義而言，本技術的具體實施例提供一種鎖存電路，此鎖存電路經配置以在電源供應器被斷接或關閉時儲存/鎖存資料。經配置以鎖存資料的鎖存電路系統，包 含至少一個關連電子切換器(CES)元件，CES元件包含關連電子材料(correlated electron material,CEM)。CES可作為非揮發性儲存器，以及可致能電路中連接性的電路元件。如將於下文更詳細解釋的，CES元件包含一種材料，此材料可至少部分基於(至少一部分的)材料在導電態與絕緣態之間的轉移，而在預定的可偵測式記憶體狀態之間轉移。CES元件可被編程，使得CES元件可由非揮發性方式儲存配置，並使用CES元件的阻抗值狀態以致能連接性。
本文中的用詞「關連電子切換器」可與「CES」、「CES元件」、「CES裝置」、「關連電子隨機存取記憶體」、「CeRAM」以及「CeRAM裝置」互換使用。
非揮發性記憶體為一種記憶體類型，其中記憶體單元或元件在供應至裝置的電源被移除時不會損失記憶體單元或元件的狀態。在快閃記憶體裝置中，犧牲了保持為隨機存取(抹除/寫入單一位元)的能力，以換取速度以及較高的位元密度。快閃記憶體依舊為常被選擇的非揮發性記憶體。儘管如此，一般而言認知到，快閃記憶體科技可無法輕易地縮小至40奈米(nm)以下；因此，當前正活躍地尋找能夠縮小至更小尺寸的新非揮發性記憶體裝置。
CES為由CEM(整體或部分地)形成的特定類型切換器。一般而言，CES可展示突然的導電或絕緣 狀態轉移，此係由電子關連而產生，而非由固態結構相變產生。(固態結構相變的範例，包含相變記憶體(phase change memory,PCM)裝置中的晶體/非晶，或電阻性RAM裝置中的細絲形成和傳導，如上所述。)與熔融/固化或細絲形成相反，CES中的突然的導電/絕緣體轉變係可回應於量子力學現象。
在絕緣狀態和導電狀態之間的CES的量子力學轉變可以根據莫特轉變來理解。在莫特轉變中，若發生莫特轉變條件，則材料可從絕緣狀態切換到導電狀態。當達成臨界載子濃度使得滿足莫特準則時，將發生莫特轉變，且狀態將從高電阻/阻抗(或電容)值變為低電阻/阻抗(或電容)值。
CES元件的「狀態」或「記憶體狀態」可取決於CES元件的阻抗狀態或導電狀態。在此背景內容下，「狀態」或「記憶體狀態」表示記憶體裝置的一種可被偵測的狀態，作為一些範例，此狀態指示值、符號、參數或條件。在一種特定實施例中，如下述，可至少部分基於在讀取作業中在記憶體裝置的端點上偵測到的訊號，來偵測記憶體裝置的記憶體狀態。在另一特定實施例中，如下述，可藉由在「寫入作業」中在記憶體裝置的端點上施加一或更多個訊號，將記憶體裝置置於特定記憶體狀態中，以呈現或儲存特定的值、符號或參數。
在特定實施例中，CES元件可包含夾在導電端點之間的材料。藉由在端點之間施加特定的電壓與電 流，材料可在前述的導電與絕緣狀態之間轉變。如下面的特定範例實施例所論述的，夾在導電端點之間的CES元件的材料，可藉由將第一編程訊號(具有電壓Vreset、電流Ireset且電流密度為Jreset)施加於端點上而被置於絕緣狀態，或可藉由將第二編程訊號(具有電壓Vset、電流Iset且電流密度為Jset)施加於端點上而被置於導電狀態。
額外或替代地，可在交叉點記憶體陣列中提供CES元件作為記憶體單元，由此CES元件可包含形成在半導體上的金屬/CEM/金屬(M/CEM/M)堆疊。此種M/CEM/M堆疊可例如被形成在二極體上。在範例實施例中，此種二極體可選自由接面二極體與蕭特基二極體所構成之群組。在此背景內容中，應瞭解到「金屬」表示導電體，亦即任何作動如金屬的材料，例如多晶矽或摻雜半導體。
第1圖圖示跨於CES元件端點(未圖示)上的電流密度對電壓圖表。至少部分基於(例如在寫入作業中)施加至CES元件端點的電壓，可將CES置於導電狀態或絕緣狀態。例如，施加電壓Vset與電流密度Jset，可將CES元件置於導電記憶體狀態中，而施加電壓Vreset與電流密度Jreset可將CES元件置於絕緣記憶體狀態中。
在將CES置於絕緣狀態或導電狀態之後，可藉由(例如在讀取作業中)施加電壓Vread並偵測(例如) CES元件端點處(或跨於CES端點偏壓)的電流或電流密度，來偵測CES元件的特定狀態。
CES元件的電流與電壓皆需要被控制，以切換CES元件的狀態。例如，若CES元件位於導電狀態，且對CES元件施加將裝置置於絕緣記憶體狀態所需的電壓Vreset，則CES元件將不會切換入絕緣狀態，直到電流密度亦位於所需值Jreset為止。此表示，在使用CES元件讀取/寫入記憶體時，可避免無意地再寫入，因為即使施加足夠的電壓至CES元件，記憶體狀態改變將僅在所需電流密度亦被施加時發生。
第1圖的CES元件可包含任何過渡金屬氧化物(transition metal oxide,TMO)，例如鈣鈦礦、莫特絕緣子、電荷交換絕緣體和安德森無序絕緣體。在特定實施例中，作為範例，可由諸如氧化鎳、氧化鈷、氧化鐵、氧化釔的交換材料，諸如摻雜鉻的鈦酸鍶、鈦酸鑭的鈣鈦礦，以及包含錳酸錳酸鈣的錳酸鹽族，以及亞錳酸鑭，來形成CES元件。詳言之，含有不完全 d 和 f 軌域的元素的氧化物可表現出足夠的電阻性切換特性以用於CES元件。在一具體實施例中，可不使用電鑄(electroforming)以製備CES元件。其他實施例可採用其他過渡金屬化合物而不脫離所請技術主題。例如，可使用{M(chxn)2Br}Br2(其中M可包含Pt、Pd或Ni，且chxn包含1R，2R-環己二胺)和其他此類金屬錯合物，而不脫離所請技術主題。
在施加了足夠的偏壓時(例如超過帶分割電位)且滿足前述的莫特條件(注入的電洞等於切換域中電子)時，CES元件可經由莫特轉變從導電狀態快速切換至絕緣狀態。此可發生在第1圖圖表中的點108處。此時，電子不再被篩選並變得局部化。此相關性可產生強的電子-電子互動電位，而分割帶以形成絕緣體。儘管CES元件仍於絕緣狀態中，電流可由電洞的傳輸而產生。在跨於CES的端點上施加足夠的偏壓時，電子可被注入金屬-絕緣體-金屬(MIM)裝置的電位屏障上的MIM二極體。在足夠的電子已被注入且足夠的電位已被施加跨於端點上而將CES元件置於設定狀態中時，電子的提升可篩選電子並移除電子的局部化，此可使帶分割電位瓦解而形成金屬。
可由外部施加的「合規」條件來控制CES元件中的電流，此條件係至少部分基於在寫入作業中將CES元件置於導電狀態所限制的外部電流。此外部施加的合規電流亦可設定對於隨後重置作業的電流密度以將CES置於絕緣狀態的條件。
如第1圖的特定實施例所示，在點116在寫入作業中施加以將CES元件置於導電狀態的電流密度J comp ，可決定在隨後寫入作業中將CES元件置於絕緣狀態的合規條件。例如，隨後在點108可藉由施加大於J comp 的電流密度J reset (於電壓Vreset)(其中J comp 為外部施加的)，以將CES元件置於絕緣狀態中。
合規條件因此可設定對於莫特轉變要被電洞「捕獲」的CES元件中的電子數量。換言之，在寫入作業中將CES元件置於導電記憶體狀態中所施加的電流，可決定隨後用於將CES元件轉變為絕緣記憶體狀態所要注入CES元件的電洞數量。
如上文指出的，在點108可回應於莫特轉變而發生重置條件。如上文指出的，此種莫特轉變可於CES元件中的條件發生，其中電子濃度n等於電洞濃度p。
第1圖圖示的圖表中的區域104中的電流或電流密度，可回應於跨CES元件端點施加的電壓訊號所注入的電洞而存在。在此，電洞的注入可滿足從導電狀態轉變至絕緣狀態的於電流IMI的莫特轉變準則，此時關鍵電壓VMI被施加跨於CES元件端點上。
用於在讀取作業中偵測CES元件記憶體狀態的「讀取訊窗」102，可被設為CES元件在絕緣狀態中的第1圖圖表部分106以及CES元件在導電狀態中(於讀取電壓Vread)的第1圖圖表部分104之間的差異。
類似的，在寫入作業中用於將CES元件置於絕緣或導電記憶體狀態中的「寫入訊窗」110可被設為Vreset(於J reset )與Vset(於J set )之間的差異。建立|Vset|>|Vreset|致能導電狀態與絕緣狀態之間的切換。Vreset可大約於相關性所產生的帶分割電位，而Vset可大約為帶分割電位的兩倍。在特定實施例中，可至少部分基於CES元件的材料與摻雜，來決定寫入訊窗110的大 小。從高電阻值(或高電容值)到低電阻值(或低電容值)的轉變，可由裝置的奇異阻抗來呈現。
第2圖繪製範例可變阻抗裝置(諸如CES裝置)(諸如可變阻抗裝置124)的等效電路示意圖。如先前提及的，可變阻抗裝置124可包含可變電容值與可變電阻值兩者的特性。例如在一具體實施例中，可變阻抗裝置的等效電路可包含可變電阻器(諸如可變電阻器126)以及並聯的可變電容器(諸如可變電容器128)。儘管第2圖中的可變電阻器126與可變電容器128被繪製為離散部件，但可變阻抗裝置124可均等包含實質上同質的CES元件，其中CES元件包含可變電容值與可變電阻值的特性。下面的表1繪製範例可變阻抗裝置(諸如可變阻抗裝置124)的範例真值表。
Figure 106105848-A0305-02-0013-1
第3圖根據本技術的具體實施例圖示說明鎖存電路系統200的方塊圖。可在數位電子電路中實施鎖存電路系統200。數位電子電路可存在於諸如微處理器、微控制器、記憶體裝置、通訊模組或任何包含鎖存電路的裝置的裝置中。此種裝置可被併入電子裝置或消費者電子裝置，諸如膝上型電腦、桌上型電腦、平板電腦、行動電話、計算機、個人數位助理(PDA)等等。
鎖存電路系統200可包含至少一個關連電子切換(CES)元件202與控制電路系統204。鎖存電路系統200的形式可例如為正反器、鎖存器、或經配置以儲存資料的電路，儘管將理解到這些電路系統並非構成限制的範例。在鎖存電路系統200為正反器的範例中，正反器可包含主正反器與從正反器。至少一個CES元件202可被耦合至主正反器或從正反器，或被耦合至主正反器與從正反器兩者。
控制電路系統204經配置以接收至少一個控制訊號。基於控制訊號，控制電路系統204經配置以執行下列動作之至少一者：儲存資料與輸出資料。為了儲存資料，控制電路系統204可基於要儲存的資料，以將CES元件202編程為複數個阻抗狀態中之一者。在一範例中，可透過資料輸入210接收要儲存的資料。例如，在要儲存的資料位於第一邏輯位準時，控制電路系統204可將至少一個CES元件202編程為第一阻抗狀態。第一阻抗狀態可為低阻抗狀態或高阻抗狀態，此將於下文更詳細解釋。類似的，在要儲存的資料位於第二邏輯位準時，控制電路系統204可將至少一個CES元件202編程為第二阻抗狀態。第二阻抗狀態可為低阻抗狀態或高阻抗狀態，此將於下文更詳細解釋。CES元件202的阻抗狀態可對應於電阻性狀態、電容性狀態或以上之結合者。在多個具體實施例中，在資料輸入位於邏輯零時CES元件202可位於低阻抗 狀態中，而在資料輸入位於邏輯一時CES元件202可位於高阻抗狀態中。
在控制電路系統204使用CES元件202儲存資料的這些範例中，控制電路系統204接收的控制訊號可為寫入致能訊號與時脈訊號之一者。在一範例中，鎖存電路系統200可透過至少一個控制輸入206接收控制訊號。
為了輸出，控制電路系統204可經配置以基於至少一個CES元件202的阻抗狀態而輸出資料。例如，在至少一個CES元件202位於第一阻抗狀態時，控制電路系統204可輸出第一輸出。類似的，在至少一個CES元件202位於第二阻抗狀態時，控制電路系統204可輸出第二輸出。在控制電路系統204基於CES元件202狀態輸出資料的這些範例中，控制電路系統204接收的控制訊號可為讀取致能訊號或時脈訊號之一者。在一範例中，控制電路系統200可透過資料輸出208輸出資料。
在一具體實施例中，控制電路系統204經配置以基於至少一個CES元件202的阻抗狀態回復鎖存電路系統200的狀態。例如，若至少一個CES元件202位於第一阻抗狀態，則控制電路系統204可將鎖存電路系統200回復至第一狀態。在另一範例中，在至少一個CES元件202位於第二阻抗狀態時，控制電路系統204將鎖存電路系統200回復至第二狀態。在這些範例中，控制訊號可為回復訊號或時脈訊號。回復訊號可被瞭解為可觸發控制電路系統204以回復鎖存電路系統200狀態的任何類比或 數位訊號。控制電路系統204可經配置以在開機狀態期間內(亦即在對鎖存電路系統200的電源供應器被切換開啟時)回復鎖存電路系統200的狀態。
連同第4圖至第14圖說明鎖存電路系統200的各種具體實施例。在第4圖至第14圖的具體實施例中使用相同的元件編號來代表多個具體實施例中通用的零件，而對每一圖式的說明主要針對與其他具體實施例不同的結構性特徵或操作性特徵。
第4圖圖示說明以CES元件為基礎的鎖存電路系統的範例，此範例具有寫入電路與讀取電路。鎖存電路系統380包含寫入電路300與讀取電路302。寫入電路300可經配置以使用CES元件202儲存資料。讀取電路302可經配置以基於CES元件202輸出資料。至少一個控制訊號包含寫入致能訊號(由WRITE標定)以及讀取致能訊號(由READ標定)。在一範例中，以非重疊的方式確立WRITE訊號與READ訊號，亦即在同一時間WRITE訊號與READ訊號僅有一者被確立。
在特定實施例中，寫入電路300可包含電晶體304、電晶體306與電晶體308。在一範例中，電晶體304可為PMOS電晶體，電晶體306可為NMOS電晶體，而電晶體308可為PMOS電晶體。電晶體304的源極輸入耦合至供應電壓(在第4圖中繪製為V1)。供應電壓可用於供應預定電壓，例如VDD供應源。在範例實施例中，VDD等於約1.2V，但此僅為說明性、非限制性的範例值。電 晶體304的閘極輸入經配置以接收來自反相器310的輸入。反相器310的輸入經配置以接收寫入致能訊號(由WRITE標定)。電晶體304的汲極輸入耦合至電晶體306的汲極輸入與電晶體308的源極輸入。電晶體306的閘極輸入經配置以接收資料(在第4圖中繪製為D)。電晶體306的源極輸入耦合至CES元件202的第一輸入。電晶體308的閘極輸入經配置以接收資料D。電晶體308的汲極輸入耦合至CES元件202的第一輸入。CES元件202的第二輸入耦合至第二供應電壓V2。在一範例中，第二供應電壓V2可為接地源GND。
在對於儲存資料D的寫入作業中，WRITE訊號被確立(亦即拉至高)。因此，電晶體304被切換開啟。接著，寫入電路300經配置以基於要儲存的資料D，將CES元件202編程為複數個阻抗狀態之一者。例如，在資料D位於邏輯零時，電晶體306被切換關閉而電晶體308被切換開啟。因此，VDD的全部被供應至CES元件204。在一範例中，VDD可大於或等於CES元件202的SET電壓。接著，電晶體304與308可經設計以提供SET狀態所需的電流密度。因此在此範例中，CES元件202被編程為SET狀態(亦即為低阻抗狀態)。
在另一範例中，在資料D位於邏輯一時，電晶體306被切換開啟而電晶體308被切換關閉。在此種配置中，電流經由電晶體304與306從VDD流至CES元件202。電晶體306可經設計以影響(產生)電壓降，且因 此，供應至CES元件202的等效電壓等於供應電壓減去電晶體306引入的電壓降。在一具體實施例中，電壓降可為約0.6V，但此僅為說明性、非限制性的範例值。因此，供應至CES元件202的電壓為約0.6V。在一範例中，供應至CES元件202的電壓大於或等於CES元件202的RESET電壓。接著，電晶體304與306可經設計以提供一電流密度，此電流密度大於或等於CES元件202的RESET電流密度。因此，CES元件202被編程為RESET狀態(亦即高阻抗狀態)。
如上文所提及的，讀取電路302可經配置以基於CES元件202輸出資料。在一實施例中，讀取電路302包含電晶體312、電晶體314以及電晶體316。在一範例中，電晶體312、電晶體314與電晶體316可為NMOS電晶體。再者，電晶體312與電晶體316的阻抗值可為電晶體314阻抗值的兩倍。電晶體312的汲極輸入經配置以接收第三供應電壓，例如核心電壓(在第4圖中繪製為Vcore)。電晶體312的源極輸入耦合至輸出節點318。電晶體314的源極輸入耦合至輸出節點318。電晶體314的汲極輸入耦合至電晶體316的汲極輸入。電晶體316的汲極輸入被進一步耦合至CES元件202的第一輸入。電晶體316的源極輸入耦合至第二供應。再者，電晶體312、314、316的閘極輸入耦合至READ訊號。
在讀取作業中，READ訊號被確立。電晶體314、316、318被開啟。讀取電路302經配置以基於CES 元件202的阻抗狀態輸出資料。例如，在CES元件202位於低阻抗狀態時，讀取電路302可輸出第一輸出。在此情況中，電晶體316與CES元件202並聯連接。CES元件202經設計為使得低阻抗狀態中的阻抗顯著低於電晶體316的電阻值。因此，電晶體316被等效短路。因此在特定具體實施例中，輸出節點318處的電壓等於第一供應的三分之一，因為電晶體312與314形成電阻分壓器，而電晶體312的電阻值約為電晶體314電阻值的兩倍。輸出節點318被進一步連接至回授電路320。回授電路320包含反相器322與反相器324。回授電路320的輸出被饋至反相器326，從反相器326提供第一輸出。由於輸出節點318處的電壓約為第一供應電壓的三分之一，第一輸出位於邏輯零。因此，在CES元件202位於低阻抗狀態時(在資料輸入位於邏輯零時CES元件202位於低阻抗狀態)，資料輸出位於邏輯零，從而正確地輸出所儲存的資料。
在另一範例中，在CES元件202位於高阻抗狀態時，讀取電路302可輸出第二輸出。在具體實施例中，CES元件202經設計為使得其在高阻抗狀態中的阻抗值顯著高於電晶體316的阻抗值。因此，在此種設計中的CES元件202可工作如開路元件，並提供高電阻值。因此在特定具體實施例中，供應至輸出節點318的等效電壓等於第一供應電壓的五分之三，且因此第二輸出為邏輯一(在資料輸入位於邏輯一時CES元件202位於高阻抗狀態)。因此，讀取電路302正確地輸出所儲存的資料。
如所說明的，藉由個別的WRITE訊號與READ訊號，各自致能寫入電路300與讀取電路302。因此，在WRITE訊號或READ訊號都未被致能時，寫入電路300與讀取電路302兩者皆被去能，從而防止鎖存電路系統380的意外寫入與讀取。再者，寫入電路300與讀取電路302中沒有漏電路徑。
第5圖圖示說明以CES元件為基礎的鎖存電路系統480的另一範例，此範例具有寫入電路與讀取電路。鎖存電路系統480可包含寫入電路400與讀取電路402。寫入電路400可經配置以使用CES元件202儲存資料。讀取電路402可經配置以基於CES元件202輸出資料。至少一個控制訊號包含寫入致能訊號(由WRITE標定)以及讀取致能訊號(由READ標定)。在一範例中，以非重疊的方式確立WRITE訊號與READ訊號，亦即在同一時間WRITE訊號與READ訊號僅有一者被確立。
在特定實施例中，寫入電路400可包含電晶體404、電晶體406與電晶體408。在一範例中，電晶體404可為NMOS電晶體，電晶體406可為PMOS電晶體，而電晶體408可為PMOS電晶體。電晶體404的源極輸入耦合至電晶體406的汲極輸入。再者，電晶體404的汲極輸入經配置以接收供應V1。電晶體404的閘極輸入經配置以接收資料(在第5圖中繪製為D)。電晶體404的體極輸入經配置以接收供應V2，例如Vss。電晶體404的源極輸入耦合至電晶體408的源極輸入。除了耦合至電晶體 404的汲極輸入以外，電晶體406的源極輸入亦經配置以接收V1。電晶體406的閘極輸入耦合至資料，而電晶體406的體極輸入耦合至電晶體406的源極輸入。電晶體406的汲極輸入耦合至電晶體408的源極輸入。電晶體408的閘極輸入經配置以接收來自反相器410的輸入。反相器410經配置以接收WRITE訊號。電晶體408的體極輸入經配置以接收V1。電晶體408的汲極輸入耦合至CES元件202的第一輸入。再者，CES元件202的第二輸入耦合至電壓供應V3。在一範例中，電壓供應V3可為接地源GND。
在對於儲存資料的寫入作業中，WRITE訊號被確立。因此，電晶體408被切換開啟。接著，寫入電路400經配置以基於要儲存的資料D，將CES元件202編程為複數個阻抗狀態之一者。例如，在資料D位於邏輯零時，電晶體404被切換關閉而電晶體406被切換開啟。因此，V1的全部被供應至CES元件202。在一範例中，V1可等於約1.2V，但此僅為說明性、非限制性的範例值。在一範例實施例中，V1可大於或等於CES元件202的SET電壓。再者，電晶體406與408可經設計，使得透過CES元件202的電流密度，大於使CES元件202切換至SET狀態的臨限電流密度。因此在此範例中，在資料D位於邏輯零時，CES元件202被編程為SET狀態(亦即低阻抗狀態)。
在資料位於邏輯一時，電晶體404被切換開啟且電晶體406被切換關閉。電晶體404可經設計以提供電壓降，且因此，供應至CES元件202的等效電壓等於V1減去電晶體404引入的電壓降。在一具體實施例中，電晶體404引入的電壓降可為約0.6V，但此僅為說明性、非限制性的範例值。因此，供應至CES元件202的等效電壓為約0.6V。在一範例實施例中，此電壓可大於或等於CES元件202的RESET電壓。再者，電晶體404與408可經設計，以提供使CES元件202切換至RESET狀態的電流密度。因此，在資料D位於邏輯一時，CES元件202被編程為RESET狀態(亦即高阻抗狀態)。
讀取電路系統402包含電晶體412、電晶體414以及輸出節點416。在一範例中，電晶體412與電晶體414可為NMOS電晶體。電晶體412的源極輸入經配置以接收供應電壓V4。在一具體實施例中，V4可為等於(例如)約0.9V的核心電壓，但此僅為說明性、非限制性的範例值。電晶體412的閘極輸入經配置以接收第5圖中的READ訊號。電晶體412的源極輸入耦合至輸出節點416。電晶體414的汲極輸入連接至輸出節點416。電晶體414的閘極輸入經配置以接收READ訊號。電晶體414的源極輸入連接至CES元件202的第一輸入。
在讀取作業中，READ訊號被確立。再者，讀取電路402經配置以基於CES元件202的阻抗狀態輸出資料。例如，在CES元件202位於低阻抗狀態時，讀取電 路402透過輸出節點416輸出第一輸出訊號。在此範例中，由於CES元件202位於低阻抗狀態中，輸出節點416被推至接地節點。輸出節點416被連接至回授電路418。回授電路418包含反相器420與反相器422。在一範例中，反相器422為三態反相器，具有如圖示的控制訊號READ與READ_B。READ_B訊號為READ訊號的互補版本。來自回授電路418的輸出被提供為對反相器424的輸入。隨後，連接至反相器424輸出的資料輸出位於邏輯零。因此，在CES元件202位於低阻抗狀態時(在資料輸入位於邏輯零時CES元件202位於低阻抗狀態)，資料輸出位於邏輯零，從而正確地輸出所儲存的資料。
類似地，在CES元件202位於高阻抗狀態時，讀取電路402透過輸出節點416輸出第二輸出。在此範例中，輸出節點416被拉高，且因此資料輸出位於邏輯一。因此，在CES元件202位於高阻抗狀態時(在資料輸入位於邏輯一時CES元件202位於高阻抗狀態)，資料輸出位於邏輯一，從而正確地輸出所儲存的資料。
如所說明的，藉由個別的WRITE訊號與READ訊號，各自致能寫入電路400與讀取電路402。因此，在WRITE訊號或READ訊號都未被致能時，寫入電路400與讀取電路402兩者皆被去能，從而防止鎖存電路系統480的意外寫入與讀取。再者，寫入電路400與讀取電路402中沒有漏電路徑。此外，讀取電路402在讀取作 業期間避免DC路徑。再者，寫入電路400改良了在寫入作業期間內的建置與電荷儲存問題。
在一具體實施例中，可藉由互換寫入電路與讀取電路，來形成鎖存電路系統380與480的額外變異。例如，在鎖存電路系統380中(如第4圖所示)，寫入電路300可由寫入電路400替換，或者讀取電路302可由讀取電路402替換。類似的，在鎖存電路系統480中(如第5圖所示)，寫入電路400可由寫入電路300替換，或者讀取電路402可由讀取電路302替換。
第6圖圖示說明用於以CES元件為基礎的鎖存電路系統580的範例正反器電路。在一範例中，鎖存電路系統580可為正反器，例如主從正反器。根據一種具體實施例，鎖存電路系統580為主從D型正反器，主從D型正反器由於CES元件的非揮發性本質，即使在電力關閉時仍能保持狀態。鎖存電路系統580包含寫入電路500、讀取電路502以及回復電路504。寫入電路500經配置以使用CES元件202儲存資料。讀取電路502可經配置以基於CES元件202輸出資料。回復電路504經配置以基於CES元件202回復鎖存電路系統580的狀態。
在特定實施例中，寫入電路500包含電晶體堆疊506與電晶體堆疊508。電晶體堆疊506與電晶體堆疊508兩者皆耦合至CES元件202。電晶體堆疊506與電晶體508可一起形成對鎖存電路系統580主級的輸入。電晶體堆疊506包含電晶體510、電晶體512、電晶體514以 及電晶體516。電晶體堆疊508包含電晶體518、電晶體520、電晶體522以及電晶體524。在一範例中，電晶體510、電晶體512、電晶體518、電晶體522以及電晶體524之每一者可為NMOS電晶體。電晶體514、電晶體516以及電晶體520之每一者可為PMOS電晶體。在一範例中，電晶體510的閘極輸入經配置以接收資料(在第6圖繪製為D)。電晶體514、電晶體518以及電晶體522之每一者的閘極輸入經配置以接收互補資料(在第6圖中繪製為D_B)。再者，電晶體512與電晶體524的閘極輸入經配置以接收時脈訊號(在第6圖中繪製為CLK)。電晶體516與電晶體520的閘極輸入經配置以接收互補時脈訊號(在第6圖中繪製為CLK_B)。再者，電晶體516的源極輸入與電晶體520的源極輸入連接了第一供應(由V1標定)。在一範例中，第一供應可為VDD。電晶體512的源極輸入以及電晶體524的源極輸入連接至第二供應(由V2標定)。在一範例中，第二供應可為接地節點。將瞭解到，可互換每一電晶體堆疊中的電晶體的位置。例如，電晶體512可連接至CES元件202且電晶體510可連接至接地節點，而非將電晶體510連接至CES元件且將電晶體512連接至接地節點(如第6圖圖示)。
在讀取作業中，在CLK位於第一邏輯位準(例如在CLK為高時，亦即在邏輯位準1時)時，寫入電路500使用CES元件202儲存資料。在一範例中，在資料位於邏輯一時，電晶體堆疊506經配置以將CES元件202編程至 低阻抗。在此範例中，在D位於邏輯一且CLK位於邏輯一時，電晶體510、電晶體512、電晶體514以及電晶體516之每一者被切換開啟。因此，VDD被施加跨於CES元件202上。在一範例中，VDD可等於約1.2V，但此僅為說明性、非限制性的範例值。VDD可大於或等於CES元件202的SET電壓。再者，電晶體堆疊506可經設計，使得所供應的電流的電流密度等於或大於使CES元件202切換至SET狀態的臨限電流密度。在前述操作條件下，CES元件202被編程至SET狀態(亦即低阻抗狀態)。
在資料位於邏輯零時，電晶體堆疊508經配置以將CES元件202編程至高阻抗狀態。在此範例中，在D位於邏輯零且CLK位於邏輯一時，電晶體518、電晶體520、電晶體522以及電晶體524之每一者被切換開啟。電晶體堆疊508經配置，使得所供應的電流的電流密度等於或大於使CES元件202切換至RESET狀態的臨限電流密度。再者，電晶體518可經配置以提供電壓降。因此，跨於CES元件202上的電壓等於VDD減去電壓降。在一範例中，電晶體518提供的電壓降可為約0.6V，但此僅為說明性、非限制性的範例值。因此，跨於CES元件202上的電壓為約0.6V。在一範例中，此電壓可大於或等於CES元件202的RESET電壓。在前述操作條件下，CES元件202被編程至RESET狀態(亦即高阻抗狀態)。在一範例中，電晶體518可為負通道場效電晶體以提供電壓降。可改變電晶體518的氧化物厚度，以取得所需的電壓 降。在另一範例中，可將其他電路元件(例如第6圖未圖示的另一電晶體)連接至電晶體518，以加強電晶體518引入的電壓降。另一電晶體的閘極輸入可連接至另一電晶體的源極，以取得二極體電壓降。
讀取電路502包含電晶體526、電晶體528、電晶體530以及電晶體532。電晶體528如圖示連接至節點548。節點548連接至CES元件202的第一輸入。電晶體530連接至節點550，節點550連接至CES元件202的第二輸入。電晶體528與530作為回授電晶體。在一範例中，電晶體526與電晶體528之每一者可為PMOS電晶體，並可串聯連接。在一範例中，電晶體530與電晶體532可為NMOS電晶體，並可串聯連接。再者，電晶體526的閘極輸入可連接至第二時脈訊號(在第6圖中繪製為CLKD)。藉由對CLK_B訊號與RST_B訊號執行NAND作業，來產生CLKD訊號。電晶體532的閘極輸入耦合至互補第二時脈訊號(在第6圖中繪製為CLKD_B)。在一具體實施例中，電晶體526與電晶體528可經設計，使得電晶體526與電晶體528在切換開啟時的結合阻抗為大約一百萬歐姆(1MΩ)。再者，電晶體530與電晶體532可經設計，使得電晶體530與電晶體532在切換開啟時的結合阻抗為大約兩萬歐姆(20,000Ω)。讀取電路502進一步耦合至反相器534、通道閘(pass gate)電晶體536以及通道閘電晶體538。通道閘電晶體536與538可一起形成對鎖存電路系統580的從級的輸入。反相器的輸 入連接至節點548，而反相器的輸出540連接至通道閘電晶體536與538。通道閘電晶體536與538亦連接至資料輸出542。為了簡潔，省略鎖存電路580的從級的作業，因為從級的作業類似於主從正反器的習知從級的作業。
在讀取作業中，在時脈位於第二邏輯位準時(例如邏輯零)，讀取電路502輸出資料透過從級的輸入，同時在主級中保持資料。再者，RST訊號被維持在邏輯零。因此，CLKD位於邏輯零。在CLKD位於邏輯零時，電晶體526與電晶體532被切換開啟。此外，通道閘電晶體536與通道閘電晶體538被切換開啟。在範例實施例中，CES元件202可經設計，使得CES元件202在低阻抗狀態中可具有約十萬歐姆(100,000Ω或0.1MΩ)的阻抗，而在高阻抗狀態中可具有約一千萬歐姆(10MΩ)的阻抗。因此，在讀取作業期間內，在CES元件202位於低阻抗狀態時，節點548被拉至低。因此，輸出540被拉至高，而資料輸出542位於邏輯一。類似的，在CES元件在高阻抗狀態時，節點548被拉至高。因此，輸出540被拉至低，而資料輸出542位於邏輯零。因此，讀取電路502正確地根據CES元件202的阻抗狀態輸出資料。
回復電路504包含電晶體544與電晶體546。電晶體544的源極輸入經配置以接收供應電壓V1。電晶體544的閘極輸入經配置以接收互補回復訊號(繪製為RST_B)。電晶體544的汲極輸入耦合至節點548。電晶體546的汲極輸入經配置以接收供應電壓 V2。在一範例中，供應電壓V2可為接地節點或GND源。電晶體546的閘極輸入經配置以接收RST訊號。電晶體546的源極輸入耦合至節點550。電晶體544經設計，使得電晶體544在切換開啟時的電阻值為約一百萬歐姆(1MΩ)。電晶體546經設計，使得電晶體546在切換開啟時的電阻值為約兩萬歐姆(20kΩ)。
如前述，回復電路504經配置以基於CES元件202的阻抗狀態，回復鎖存電路系統580的狀態。在回復作業中，RST訊號被確立。在一具體實施例中，RST訊號可為電力開啟重置(power-on-reset)訊號。在RST被確立時，RST_B變為低，而電晶體544與546被切換開啟。再者，CLK被除確立(亦即成為低)。因此，CLKD變為高且CLKD_B變為低。因此，電晶體526與532被切換關閉。在CES元件202在低阻抗狀態中、具有約十萬歐姆(100kΩ)的電阻值時，節點548被拉至低，而輸出540被拉至高。類似的，在CES元件202在高阻抗狀態中、具有約一千萬歐姆(10MΩ)的電阻值時，節點548被拉至高，而輸出540被拉至低。因此，回復電路504能夠基於CES元件202的阻抗狀態，將鎖存電路系統580的狀態回復至適當的狀態。
因此，鎖存電路系統580可作為非揮發性主從正反器。再者，在每次輸入主級的資料改變時，資料可被寫入CES元件202。再者，使用RESTORE訊號致能回復電路504，RESTORE訊號可為電力開啟重置訊號。因 此，鎖存電路系統580可輕易替換邏輯電路系統中的習知揮發性主從正反器。
第7圖圖示說明用於以CES元件為基礎的鎖存電路系統680的另一範例正反器電路。在一範例中，鎖存電路系統680可為正反器。正反器可例如為主從正反器。鎖存電路系統680包含寫入電路600、讀取電路602以及回復電路640。寫入電路600經配置以使用CES元件202儲存資料。讀取電路602可經配置以基於CES元件202輸出資料。回復電路640經配置以基於CES元件202的阻抗狀態，回復鎖存電路系統680的狀態。
在一實施例中，寫入電路600包含電晶體604、電晶體606、電晶體608以及電晶體610。電晶體604與電晶體608可為PMOS電晶體。電晶體606與電晶體610可為NMOS電晶體。電晶體604與606的源極輸入經配置以接收第一供應電壓V1。在一範例中，V1可為VDD。電晶體604與606的閘極輸入經配置以接收資料(在第7圖中繪製為D)。電晶體608的閘極輸入經配置以接收互補寫入致能訊號(在第7圖中繪製為WE_B)。電晶體608的汲極輸入耦合至節點612，如第7圖所繪製。節點612耦合至CES元件202的第一輸入。電晶體610的汲極輸入耦合至節點614，如第7圖所繪製。節點614耦合至CES元件的第二輸入。電晶體610的閘極輸入經配置以接收寫入致能訊號(在第7圖中繪製為WE)。 電晶體610的源極輸入經配置以接收第二供應電壓V2。在一範例中，供應電壓V2可為接地節點或GND供應。
在執行儲存作業之前，資料D首先被透過輸入多工器660建置到鎖存電路系統680。輸入多工器包含電晶體662與電晶體664，且經配置以接收資料D作為輸入。在一範例中，電晶體662可為NMOS電晶體，而電晶體664可為PMOS電晶體。基於時脈訊號(由CLK標定)，輸入多工器660輸出資料D，隨後資料D被鎖存至鎖存電路系統680。電晶體662的閘極輸入經配置以接收CLK訊號，而電晶體664的閘極輸入經配置以接收互補時脈訊號(由CLK_B標定)。在時脈位於邏輯一時，資料D被鎖存至鎖存電路系統680。
在寫入作業中，WRITE訊號被確立，亦即保持為高(這使得WRITE_B訊號變為低)。因此，電晶體608與610被切換開啟。在D位於第一邏輯位準時(例如位於邏輯零)，電晶體604被切換開啟，而電晶體606被切換關閉。因此，VDD被施加跨於CES元件202上。在一範例中，VDD可等於約1.2V，但此僅為說明性、非限制性的範例值，並可大於或等於CES元件202的SET電壓。再者，電晶體604經設計，以提供對於CES元件202的SET狀態所需的電流密度。在此種操作條件下，CES元件202被編程至SET狀態(亦即低阻抗狀態)。
在D位於邏輯1時，電晶體604被切換關閉，且電晶體606被切換開啟。電晶體606在被切換開啟時， 引入電壓降，如Vth。因此，施加跨CES元件202上的等效電壓為VDD減去Vth。在一範例中，等效電壓可等於約0.6V，但此僅為說明性、非限制性的範例值，並可大於或等於CES元件202的RESET電壓。再者，電晶體606經設計，以提供對於CES元件202的RESET狀態所需的電流密度。在此種操作條件下，CES元件被編程至RESET狀態(亦即高阻抗狀態)。在一實施例中，可改變電晶體606的氧化層厚度，以提升或降低跨CES元件202的電壓降。在另一實施例中，可使用單一電晶體或電晶體的結合(未圖示於第7圖)，以取得大於電晶體606的電壓降，以提升跨CES元件202的電壓降。在又另一實施例中，二極體(未圖示於第7圖)可耦合至電晶體606，以進一步提升電壓降。
在一範例中，讀取電路602包含電晶體616、618、620與622。讀取電路進一步包含反相器624以及輸出多工器626。電晶體616與618可為PMOS電晶體。電晶體620與622可為NMOS電晶體。電晶體616的源極輸入經配置以接收供應電壓V1，電晶體616的閘極輸入經配置以接收第二時脈訊號(由CLKD標定)，而電晶體616的汲極輸入耦合至電晶體618的源極輸入。藉由對CLK_B訊號與RST_B訊號執行NAND作業，來產生CLKD訊號。電晶體618的閘極輸入耦合至鎖存電路系統680的節點628。電晶體620的閘極輸入耦合至節點628。電晶體622的閘極輸入被耦合以接收互補第二時脈 訊號(由CLKD_B標定)，而電晶體622的汲極輸入耦合至供應電壓V2。輸出多工器626包含電晶體630與電晶體632。電晶體630可為PMOS電晶體，而電晶體632可為NMOS電晶體。在一範例中，讀取電路可透過輸出多工器626輸出資料，輸出多工器626相應地透過輸出節點634輸出資料。
在讀取作業中，在時脈位於第二邏輯位準(例如邏輯零)時，讀取電路602輸出資料。在一範例中，讀取電路602可由習知方式輸出資料。
在一範例中，回復電路640包含電晶體642與電晶體644。電晶體642的汲極輸入耦合至節點614。電晶體642可為NMOS電晶體，而電晶體644可為PMOS電晶體。電晶體642的閘極輸入經配置以接收回復訊號(由RST標定)。電晶體642的源極輸入耦合至供應V2。電晶體644的源極輸入經配置以接收供應V1。電晶體644的閘極輸入經配置以接收互補回復訊號(由RST_B標定)。電晶體644的汲極輸入連接至節點612。
如前述，回復電路640回復鎖存電路系統680的狀態。在回復作業中，CLK訊號位於邏輯零。因此，輸入多工器660被切換關閉。再者，CLKD訊號被迫使為V1(CLKD_B被迫使為低)。因此，讀取電路602的電晶體形成的回授反相器被切換關閉。因此，避開了回復作業期間內的爭奪(contention)。為了回復鎖存電路系統680的狀態，RST訊號被確立。這使得RST_B訊號成 為低。因此，電晶體642與644被切換開啟。電晶體642與電晶體644在被切換開啟時，跨CES元件202上建立電壓以回復狀態。在一具體實施例中，電晶體642與644經設計而使得電晶體644的阻抗狀態大於CES元件202的低阻抗狀態，而電晶體642的阻抗低於CES元件202的低阻抗狀態。因此，在CES元件202位於低阻抗狀態時，節點612被拉至低(亦即至邏輯零)。另一方面，在CES元件位於高阻抗狀態時，節點612被拉至高(亦即拉至邏輯一)。因此，基於CES元件202的阻抗狀態，鎖存電路系統680的適當狀態被回復。
第8圖圖示說明以CES元件為基礎的鎖存電路系統700的範例，此範例具有寫入電路、回復電路與重置電路。鎖存電路系統700可被實施為活躍從正反器或活躍主正反器中的鎖存器。鎖存電路系統700包含第一CES元件702與第二CES元件704。再者，在特定實施例中，鎖存電路系統700可被操作為使得其協助CES元件702與704切換狀態，而不需使用任何外部供應電壓。換言之，鎖存電路系統700可利用裝置的操作電壓(鎖存電路系統700被實施於其中)，以協助切換CES元件202。裝置的操作電壓可被瞭解為裝置於其上操作的電壓。額外或替代的，鎖存電路系統700可利用其他電壓(例如從內部電壓源或外部電壓源導出的電壓)，以協助切換CES元件702與704至所需的阻抗狀態。再者，至少一個控制訊號包含寫入致能訊號(由SAVE標定)、回復訊號(由 RESTORE標定)以及重置訊號(由RESET標定)。在一範例中，WRITE訊號、RESTORE訊號以及RESET訊號被由非重疊方式確立，亦即，WRITE訊號、RESTORE訊號以及RESET訊號在同一時間僅有一者被確立。
鎖存電路系統700在一範例中包含寫入電路、回復電路以及重置電路。寫入電路經配置以使用CES元件702與704儲存資料。回復電路經配置以基於CES元件702與704的阻抗狀態，回復鎖存電路系統700的至少一個鎖存器節點的狀態。重置電路經配置以將CES元件702與704重置為預定阻抗狀態。
在一範例中，鎖存電路系統700包含反相器704、傳輸閘708、驅動器反相器710、以及回授反相器712、鎖存節點714、以及鎖存節點716。資料(在第8圖中標示為D)被提供為對反相器704的輸入。
鎖存電路系統700的寫入電路包含電晶體718與電晶體720。在一範例中，電晶體718與電晶體720可為PMOS電晶體。電晶體718與電晶體720的閘極輸入經配置以接收互補SAVE訊號(由SAVE_B標示)。電晶體718的汲極輸入耦合至第一CES元件702的第一輸入。CES元件702的第二輸入經配置以接收供應電壓V1。電晶體720的汲極輸入耦合至第二CES元件704的第一輸入。CES元件704的第二輸入經配置以接收供應電 壓V1。在一範例中，供應電壓V1可為接地節點或GND源。
在此範例中，對於儲存鎖存電路系統700的狀態，SAVE訊號被拉至高，且因此SAVE_B訊號被拉至低。這使得電晶體708與714被切換開啟。在一具體實施例中，CES元件702與704被編程為高阻抗狀態。在鎖存節點714位於邏輯零時，鎖存節點716位於邏輯一。因此，經由鎖存節點716與電晶體718將供應電壓VDD施加跨於CES元件702上。在一範例中，VDD可大於或等於CES元件702的SET電壓。再者，電晶體708可經設計以提供SET狀態所需的電流密度。因此在此範例中，CES元件702被編程為SET狀態(亦即為低阻抗狀態)。此外，由於鎖存節點714位於邏輯零，跨於CES元件704上的電壓接近零。因此，CES元件704不改變阻抗狀態且維持於高阻抗狀態中。
在鎖存節點714位於邏輯一時，鎖存節點716位於邏輯零。因此，經由鎖存節點714與電晶體720將供應電壓VDD施加跨於CES元件704上。在一範例中，VDD可大於或等於CES元件704的SET電壓。再者，電晶體720可經設計以提供SET狀態所需的電流密度。因此在此範例中，CES元件704被編程為SET狀態(亦即為低阻抗狀態)。此外，由於鎖存節點716位於邏輯零，跨於CES元件702上的電壓接近零。因此，CES元件702不改變阻抗狀態且維持於高阻抗狀態中。
在一範例中，在前述兩情況中，在VDD不足以將CES元件702或CES元件704編程為低阻抗狀態時，可使用外部電壓推升器(未圖示於第8圖)，例如PMIC。在另一範例中，可使用額外的電壓控制器(未圖示於第8圖)，以將電壓推升至SET電壓。
回復電路包含電晶體722與電晶體724。在一範例中，電晶體722與724為NMOS電晶體。電晶體722與724的閘極輸入經配置以接收RESTORE訊號。電晶體722的汲極輸入耦合至鎖存節點714。電晶體722的源極輸入耦合至CES元件702的第一輸入。電晶體724的汲極輸入耦合至鎖存節點716。電晶體724的源極輸入耦合至CES元件704的第一輸入。
在一範例中，回復電路經配置以在鎖存電路系統700電力開啟時，回復鎖存節點714的狀態。在回復作業中，RESET訊號被確立(亦即拉至高)且電晶體722與724被切換開啟。在CES元件702位於低阻抗狀態且RESTORE訊號被確立時，鎖存節點714的狀態被回復至邏輯零。類似的，在CES元件704位於低阻抗狀態且RESTORE訊號被確立時，鎖存節點714的狀態被回復至邏輯一。下文參照第9圖與第10圖詳細說明回復電路的作業。
重置電路包含電晶體726與電晶體728。在一範例中，電晶體726與728可為NMOS電晶體。電晶體726與728的閘極輸入經配置以接收RESET訊號。再 者，電晶體726的汲極輸入經配置以接收VDD。電晶體726的源極輸入耦合至CES元件702的第一輸入。電晶體728的源極輸入經配置以接收VDD。電晶體728的源極輸入耦合至CES元件704的第一輸入。電晶體726與728經設計以在切換開啟時引入電壓降。
如前述，重置電路經配置以將CES元件702與704編程為預定阻抗狀態。在一範例中，預定阻抗狀態為高阻抗狀態。在重置作業中，RESET訊號被確立(亦即拉至高)。因此，電晶體726與728被切換開啟。
電晶體726產生電壓降Vth，且因此，施加跨CES元件702的等效電壓為VDD減去Vth。在一範例中，等效電壓可大於或等於CES元件702的RESET電壓。再者，電晶體726可經設計以提供對於RESET狀態所需的電流密度。因此，電晶體726使得CES元件702切換至RESET狀態或高阻抗狀態。在一範例中，VDD可為1.2而Vth可為0.6，但此僅為說明性、非限制性的範例值。類似的，電晶體728可使CES元件704切換至高阻抗狀態。
參照第9圖更詳細說明鎖存電路系統700的回復電路的作業。如圖示，可使用電晶體800、電晶體802、電晶體804以及電晶體806實施反相器706與傳輸閘708。驅動器反相器710可包含電晶體808與電晶體810。回授反相器714可包含電晶體812、電晶體814、電晶體816以及電晶體818。在一範例中，電晶體800、 802、808、812、814可為PMOS電晶體，而電晶體804、806、816、818可為NMOS電晶體。
在一範例中，電晶體800與806的閘極輸入經配置以接收資料D。電晶體804與802的閘極輸入經配置以各自接收時脈訊號(由CK標示)與互補時脈訊號(標示為CK_B)。電晶體808與電晶體810的閘極輸入耦合至鎖存節點716。電晶體812與電晶體818的閘極輸入耦合至鎖存節點714。電晶體814與電晶體816的閘極輸入經配置以分別接收CK訊號與CK_B訊號。
在回復作業中，RESTORE訊號被確立(亦即拉至高)。因此，電晶體722與724被切換開啟。再者，CK訊號被拉至低。因此，電晶體802與804被切換關閉，而電晶體814與816被切換開啟。
在其中鎖存節點714儲存狀態為邏輯一且在鎖存節點714電力開啟於邏輯零(因此鎖存節點716為邏輯一)的一個範例中，回復電路經配置以將鎖存節點714回復至鎖存節點714的適當狀態。在鎖存節點714的儲存狀態為邏輯一時，CES元件704位於低阻抗狀態且CES元件702位於高阻抗狀態。在此範例中，電流從VDD、電晶體812、814、電晶體724以及CES元件704流出。藉由適當設計電晶體812與814，在CES元件704於低阻抗狀態時鎖存節點716被拉至低。因此，由於電晶體808，鎖存節點714被拉至高。再者，電晶體814與816 提供正回授。因此，鎖存節點714回復至鎖存節點714的適當狀態，亦即邏輯一。
在另一範例中，其中鎖存節點714儲存狀態為邏輯零且鎖存節點714突然電力開啟於邏輯一(因此鎖存節點716在邏輯零)，此時回復電路經配置以回復鎖存節點714至鎖存節點714的適當狀態。在此範例中，電流從VDD、電晶體808、電晶體722以及CES元件702流出。電晶體808可尋求將鎖存節點714拉至高，而在低阻抗狀態中的CES元件702可尋求將鎖存節點714拉至低。適當設計電晶體808與CES元件702以及回授反相器706提供的正回授，可弱化電晶體808，而鎖存節點714被拉至低(亦即至邏輯零)，從而將鎖存節點714回復至鎖存節點714的適當狀態。
第10圖圖示說明示例性的CES元件為基礎的鎖存電路系統900，此鎖存電路系統經配置以接收RESTORE訊號。在此具體實施例中，驅動反相器710可包含電晶體902。電晶體902可被連接至電晶體808，如第9圖所示。在一範例中，電晶體902可為PMOS電晶體。電晶體902的閘極輸入經配置以接收RESTORE訊號。
在作業中，在RESTORE訊號被確立時(亦即拉至高)，電晶體902被切換關閉。這使得透過電晶體808的電路路徑斷路。因此，電晶體722與CES元件702能夠將鎖存節點714拉至低狀態而不發生任何爭奪。因 此，鎖存節點714被回復至鎖存節點714的適當狀態邏輯零。
再者，為了在鎖存節點714電力開啟入突然的邏輯零狀態時將鎖存節點714回復至鎖存節點714的適當狀態，鎖存電路系統900如本文所說明經配置，以由類似於前述第9圖中方式的方式來操作，以將鎖存節點714回復至鎖存節點714的適當狀態邏輯一。
第11圖圖示說明以CES元件為基礎的鎖存電路系統1000的範例，此鎖存電路系統1000經配置以接收RESTORE訊號以及互補RESTORE訊號。鎖存電路系統1000類似於鎖存電路系統900，但鎖存電路系統1000進一步包含了電路1002與電路1004。除了前述各種控制訊號以外，至少一個控制訊號進一步包含互補回復訊號(由RESTORE_B標示)。在一範例中，可由非重疊的方式確立控制訊號之任意者，亦即在同一時間僅有一個控制訊號被確立。
電路1002包含電晶體1006、電晶體1008、電晶體1010、電晶體1012、以及電晶體1014、以及CES元件1016。在一範例中，電晶體1006、1010、與1012可為PMOS電晶體，而電晶體1008與1014可為NMOS電晶體。電晶體1006的閘極輸入經配置以接收SAVE訊號。電晶體1008、1010、與1012的閘極輸入經配置以接收RESTORE_B訊號。電晶體1014的閘極輸入經配置以接收RESET_B訊號。CES元件1016的第一輸入耦合 至電晶體1006與1010的汲極輸入。CES元件1016的第二輸入耦合至電晶體1008與1012的源極輸入。
電路1004包含電晶體1018、1020、1022、1024與1026、以及CES元件1028。在一範例中，電晶體1018、1022、與1024可為PMOS電晶體，而電晶體1020與1026可為NMOS電晶體。電晶體1018的閘極輸入經配置以接收SAVE訊號。電晶體1020、1022、與1024的閘極輸入經配置以接收RESTORE_B訊號。電晶體1026的閘極輸入經配置以接收RESET_B訊號。CES元件1028的第一輸入耦合至電晶體1018與1022與1010的汲極輸入。CES元件1028的第二輸入耦合至電晶體1020與1024的汲極輸入。
電路1002與1004經配置以基於CES元件1016與1028的阻抗狀態，回復鎖存節點714的狀態。再者，電晶體1014與1026經配置以分別將CES元件1016與1028重置為預定阻抗狀態。
為了儲存資料，SAVE訊號被確立(亦即拉至高)，且因此SAVE_B訊號被拉至低。因此，電晶體718、720、1006與1018被切換開啟。再者，RESTORE訊號被拉至低。因此，電晶體1008與1020被切換開啟。
在鎖存節點714位於邏輯零時，鎖存節點716位於邏輯一。鎖存節點716與電晶體718將CES元件702編程為低阻抗狀態，編程方式如前述第8圖中的方式。此外，供應電壓VDD的全部被透過鎖存節點716、電晶體 1006以及電晶體1008施加跨於CES元件1016上。在一範例中，VDD大於或等於CES元件1016的SET電壓。在一範例中，VDD等於約1.2V，但此僅為說明性、非限制性的範例值。再者，電晶體1006與1008經設計以提供對於SET狀態所需的電流密度。因此，CES元件1016被編程為SET狀態。
在鎖存節點714位於邏輯一時，鎖存節點714與電晶體720將CES元件704編程為低阻抗(或SET)狀態，編程方式如前述第8圖中的方式。此外，供應電壓VDD被透過鎖存節點714、電晶體1018與1020施加跨於CES元件1028上。在一範例中，VDD大於或等於SET電壓。再者，電晶體1018與1020經設計以提供對於SET狀態所需的電流密度。因此，CES元件1028被編程為SET狀態或低阻抗狀態。
為了回復資料，RESTORE訊號被拉至高，且因此RESTORE_B訊號成為低。因此，電晶體722、724、1010、1012、1022與1024被切換開啟。
在鎖存節點714被從邏輯零狀態儲存，且鎖存節點714突然電力開啟至邏輯一時(現在鎖存節點716位於邏輯零)，CES元件702協助將鎖存節點714的狀態回復至邏輯零，回復的方式如前述第8圖中的方式。此外，鎖存節點716被透過電晶體1010與1012以及CES元件1016(在低阻抗狀態)連接至VDD。因此，鎖存節點714被回復至鎖存節點714的適當狀態。
在鎖存節點714被從邏輯一狀態儲存，且鎖存節點714突然電力開啟至邏輯零時(現在鎖存節點716位於邏輯一)，CES元件704協助將鎖存節點716的狀態回復至邏輯零，回復的方式如前述第8圖中的方式。此外，鎖存節點714被透過電晶體1022與1024以及CES元件1028連接至VDD。因此，鎖存節點714被上拉且回復至鎖存節點714的適當狀態，亦即邏輯一。
為了重置CES元件1016與1028，RESET_B訊號被拉至高。因此，電晶體1014與1026被切換開啟。在一範例中，電晶體1014經設計以提供電壓降Vth。因此，在切換開啟時，施加跨CES元件1016上的等效電壓為VDD減去Vth。在一範例中，等效電壓大於或等於CES元件1016的RESET電壓。再者，電晶體1014經設計以提供一電流密度，此電流密度大於或等於將CES元件106編程為RESET狀態所需的電流密度。因此，CES元件1016被編程至RESET狀態或高阻抗狀態。電晶體1026經設計為類似於電晶體1014，且在切換開啟時，將CES元件1028編程為RESET狀態或高阻抗狀態，編程方式相同於將CES元件1016編程為高阻抗狀態的方式。
第12圖圖示說明以CES元件為基礎的示例性鎖存電路系統1100，鎖存電路系統1100經配置以回復鎖存電路系統的一節點的狀態。鎖存電路系統1100為鎖存電路系統700的變異。在此具體實施例中，資料僅被從鎖 存節點716儲存，且資料僅被從鎖存節點714回復。在一範例中，鎖存電路系統1100經配置以使用CES元件702與704儲存資料，並基於CES元件702與704的阻抗狀態回復鎖存電路系統1100的至少一個節點的狀態。再者，鎖存電路系統1100經配置以將CES元件702與704重置至預定狀態。在一範例中，可由非重疊的方式確立控制訊號之任意者，亦即在同一時間僅有一個控制訊號被確立。
鎖存電路系統1100包含電晶體1102，如第12圖圖示。電晶體1102的汲極輸入可與電晶體810的源極輸入耦合，而電晶體1102的閘極輸入可經配置以接收RESTORE_B訊號。因此，在此具體實施例中使用RESTORE訊號閘控驅動器反相器710。再者，在鎖存電路系統1100中，電晶體720的閘極輸入經配置以接收RESTORE_B訊號，電晶體724的閘極輸入經配置以接收SAVE_B訊號，電晶體726的閘極輸入經配置以接收RESET訊號，且電晶體728的閘極輸入經配置以接收互補RESET_B訊號(由RESET_B標定)。電晶體728的源極輸入經配置以接收供應電壓VSS。再者，CES元件704的第二輸入經配置以接收供應VDD。
為了儲存資料，SAVE訊號被拉至高(這使得SAVE_B訊號成為低)。因此，電晶體718與724被切換開啟。在鎖存節點714位於邏輯零時，鎖存節點716位於邏輯一。再者，CK訊號位於邏輯一，此將電晶體802切換開啟。因此，透過電晶體800與802、鎖存節點716 以及電晶體718，將VDD施加跨於CES元件702上。在一具體實施例中，VDD大於或等於CES元件702的SET電壓。在一範例中，VDD等於約1.2V，但此僅為說明性、非限制性的範例值。再者，電晶體800、802與718經設計以供應對於SET狀態所需的電流密度。因此，CES元件1016被編程為SET狀態。
在鎖存節點714位於邏輯一時，鎖存節點716位於邏輯零。因此，透過電晶體724、鎖存節點716以及電晶體804與806，將VDD施加跨於CES元件704上。如前述，在VDD大於或等於SET電壓，且在電晶體724經設計以供應對於SET狀態所需的電流密度時，CES元件704被編程至SET狀態。
為了回復資料，RESTORE訊號被拉至高(這使得RESTORE_B訊號成為低)。因此，電晶體722與720被切換開啟。在鎖存節點714被從邏輯零狀態儲存，且鎖存節點714突然電力開啟至邏輯一時，由CES元件702(在低阻抗狀態中)將鎖存節點714回復至鎖存節點714的適當狀態。在此情況中，因為CES元件702在低阻抗狀態中，CES元件702將鎖存節點714拉至低。因此，鎖存節點714被回復至鎖存節點714的適當狀態邏輯零。此外，由於驅動器反相器710被閘控(亦即電晶體900與電晶體1102的閘極輸入經配置以各自接收RESTORE訊號與RESTORE_B訊號)，避開了鎖存電 路系統1100中的爭奪。一旦鎖存節點714位於邏輯零，則回授反相器712將鎖存節點716拉至高。
在另一情況中，在鎖存節點714被從邏輯一狀態儲存，且鎖存節點714突然電力開啟至邏輯零時，由CES元件704將鎖存節點714回復至鎖存節點714的適當狀態。在此範例中，鎖存節點714被經由CES元件704與電晶體720拉高至VDD，從而使鎖存節點714回復至適當狀態邏輯一。一旦鎖存節點714為高，則回授反相器712使得鎖存節點716被拉至低。
為了重置CES元件702與704，RESET訊號被拉至高(這使得RESET_B訊號變為低)。因此，電晶體726與728被切換開啟。在一範例中，電晶體726經設計以提供電壓降Vth並提供一電流密度，此電流密度大於或等於將CES元件702編程為RESET狀態所需的電流密度。因此，在切換開啟時，跨CES元件702上供應的等效電壓為VDD減去Vth。在一具體實施例中，等效電壓大於或等於CES元件702的RESET電壓，且CES元件702被編程為RESET狀態或高阻抗狀態。
另一方面，電晶體728重置CES元件704。電晶體724影響(使得)跨於CES元件704上的電壓降(VDD減去Vth)(Vth為相關聯於電晶體728的電壓降)。再者，電晶體728可經設計以提供一電流密度，此電流密度大於或等於將CES元件704編程為RESET狀態所需的臨限電流密度。在一具體實施例中，等效電壓大於 或等於CES元件704的RESET電壓，且CES元件704被編程為RESET狀態或高阻抗狀態。
第13圖圖示說明以CES元件為基礎的範例鎖存電路系統1200，鎖存電路系統1200經配置以接收預充電訊號。在一範例中，鎖存電路系統1200經配置以使用CES元件702儲存資料，並基於CES元件702的阻抗狀態回復鎖存電路系統1200的至少一個節點的狀態。再者，鎖存電路系統1200經配置以將CES元件702重置至預定狀態。除了先前說明的各種控制訊號以外，至少一個控制訊號進一步包含預充電訊號(由PRECH標定)。在一範例中，可由非重疊的方式確立控制訊號之任意者，亦即在同一時間僅有一個控制訊號被確立。
鎖存電路系統1200包含電晶體1202。電晶體1202的閘極輸入經配置以接收PRECH訊號。
為了儲存資料，SAVE訊號被拉至低，這將電晶體718切換開啟。在鎖存節點714位於邏輯零時，鎖存節點716位於邏輯一。因此，VDD被施加跨於CES元件702上。在一範例中，VDD大於或等於CES元件702的SET電壓。再者，電晶體718可經配置以提供SET狀態所需的電流密度。因此，CES元件702被編程至SET狀態，亦即低阻抗狀態。在另一情況中，在鎖存節點714位於邏輯一而鎖存節點716位於邏輯零時，跨於CES元件702上的電壓約為零。因此，CES元件702維持在RESET狀態中，亦即高阻抗狀態。
在回復作業中，在電力開啟時，PRECH訊號被確立(亦即拉至高)。因此，電晶體1202被切換開啟。電晶體1202確保鎖存節點714位於邏輯一。例如，在鎖存節點714電力開啟於邏輯零的情況中，由於回授反相器712，鎖存節點716位於邏輯一。在此範例中，電晶體1202經設計以將鎖存節點716拉至低。因此，鎖存節點714被拉高至邏輯一。在鎖存節點714電力開啟於邏輯一的另一情況中，由於回授反相器712，鎖存節點716位於邏輯零。再者，電晶體1202確保鎖存節點716維持在邏輯零。因此，在電力開啟時，鎖存電路系統1200對鎖存節點714回復邏輯一，且對鎖存節點716回復邏輯零，不論鎖存電路系統1200電力開啟時的狀態為何。
一旦前述狀態被回復，PREACH訊號被拉至低且RESTORE訊號被拉至高。在RESTORE被拉至高時，電晶體722被切換開啟。再者，電晶體902與1102被切換關閉，且驅動器反相器710被去能。鎖存節點714已經位於邏輯一狀態。若鎖存節點714被從邏輯一狀態儲存，則鎖存節點714已被回復至鎖存節點714的正確狀態。另一方面，在鎖存節點714已被從邏輯零狀態儲存時，位於低阻抗狀態的CES元件702將鎖存節點714拉至低。因此，鎖存節點714被回復至鎖存節點714的適當狀態。
鎖存電路系統1200執行重置作業，執行重置作業的方式如同先前於第8圖中所述，而鎖存電路系統1200將CES元件702重置至高阻抗狀態。
在一些具體實施例中，一種裝置可包含一鎖存電路系統，鎖存電路系統包含：至少一個關連電子隨機存取記憶體(correlated electron radom access memory,CES)元件；以及一控制電路，控制電路耦合至至少一個CES元件，其中控制電路經配置以：接收至少一個控制訊號；且基於至少一個CES元件與至少一個控制訊號，執行下列步驟之至少一者：儲存資料與輸出資料。控制電路可包含寫入電路，其中寫入電路經配置以：接收資料；以及基於所接收的資料，將至少一個CES元件編程為複數個阻抗狀態之一者。控制電路可包含讀取電路，其中讀取電路經配置以基於至少一個CES元件的阻抗狀態，輸出所儲存的資料。控制電路可包含回復電路，其中回復電路經配置以基於至少一個CES元件的阻抗狀態，回復鎖存電路系統的狀態。
寫入電路可經配置以：在資料位於第一邏輯位準時，將至少一個CES元件編程為第一阻抗狀態；以及在資料位於第二邏輯位準時，將至少一個CES元件編程為第二阻抗狀態。寫入電路可包含第一電晶體、第二電晶體以及第三電晶體，其中：第一電晶體的源極輸入經配置以接收第一供應；第一電晶體的汲極輸入耦合至第二電晶體與第三電晶體之每一者的對應的源極輸入；第二電晶體 的閘極輸入經配置以接收資料；第二電晶體的汲極輸入耦合至CES元件的第一輸入；第三電晶體的閘極輸入經配置以接收資料；以及第三電晶體的汲極輸入耦合至CES元件的第一輸入。在資料位於第一邏輯位準時，第二電晶體可被致能；以及在資料位於第一邏輯位準時，第三電晶體可被去能。第二電晶體可經配置以在被致能時產生電壓降。在資料位於第二邏輯位準時，第二電晶體可被去能；以及在資料位於第二邏輯位準時，第三電晶體可被致能。
讀取電路可包含輸出節點、第一電晶體、第二電晶體以及第三電晶體，其中：第一電晶體的源極輸入經配置以接收第一供應；第一電晶體的閘極輸入經配置以接收至少一個控制訊號；第一電晶體的汲極輸入連接至輸出節點；第二電晶體的源極輸入連接至輸出節點；第二電晶體的閘極輸入經配置以接收至少一個控制訊號；第二電晶體的汲極輸入連接至第三電晶體的源極輸入；第三電晶體的源極輸入連接至第二電晶體的汲極輸入以及至少一個CES元件的第一輸入，且其中至少一個CES元件的第二輸入耦合至第二供應；第三電晶體的閘極輸入經配置以接收至少一個控制訊號；以及第三電晶體的汲極輸入連接至第二供應。讀取電路可經配置以：基於至少一個CES元件位於第一阻抗狀態時，提供第一輸出於輸出節點；以及在至少一個CES元件位於第二阻抗狀態時，提供第二輸 出於輸出節點。第一電晶體與第三電晶體的阻抗值，可等於第二電晶體的阻抗值的至少兩倍。
寫入電路包含第一電晶體、第二電晶體以及第三電晶體，其中：第一電晶體的源極輸入耦合至第二電晶體的源極輸入，且其中第一電晶體的源極輸入經配置以接收第一供應；第一電晶體的閘極輸入經配置以接收資料；第一電晶體的體極輸入經配置以接收第二供應；第一電晶體的汲極輸入耦合至第三電晶體的源極輸入；第二電晶體的源極輸入耦合至第一電晶體的源極輸入，且其中第二電晶體的源極輸入經配置以接收第一供應；第二電晶體的閘極輸入耦合至資料；第二電晶體的體極輸入耦合至第二電晶體的源極輸入；第二電晶體的汲極輸入耦合至第三電晶體的源極輸入；第三電晶體的體極輸入經配置以接收第一供應；以及第三電晶體的汲極輸入耦合至該至少一個CES元件的第一輸入，且其中至少一個CES元件的第二輸入耦合至第三供應。在資料位於第一邏輯位準時，第一電晶體可被致能；以及在資料位於第一邏輯位準時，第二電晶體可被去能。第一電晶體可經配置以在被致能時產生電壓降。在資料位於第二邏輯位準時，第一電晶體可被去能；以及在資料位於第二邏輯位準時，第二電晶體可被致能。
讀取電路可包含輸出節點、第一電晶體以及第二電晶體，其中：第一電晶體的源極輸入經配置以接收第一供應；第一電晶體的閘極輸入經配置以接收至少一個控 制訊號；第一電晶體的汲極輸入連接至輸出節點；第二電晶體的源極輸入連接至輸出節點；第二電晶體的閘極輸入經配置以接收至少一個控制訊號；以及第二電晶體的汲極輸入連接至至少一個CES元件的第一端點，且其中至少一個CES元件的第二輸入耦合至第二供應。讀取電路可經配置以：基於至少一個CES元件位於第一阻抗狀態時，提供第一輸出於輸出節點；以及在至少一個CES元件位於第二阻抗狀態時，提供第二輸出於輸出節點。
寫入電路可包含：第一電晶體堆疊，第一電晶體堆疊經配置以在資料位於第一邏輯位準時，將至少一個CES元件編程至第一阻抗狀態；以及第二電晶體堆疊，第二電晶體堆疊經配置以在資料位於第二邏輯位準時，將至少一個CES元件編程至第二阻抗狀態。第一電晶體堆疊可包含第一電晶體、第二電晶體、第三電晶體以及第四電晶體，其中：第一電晶體的閘極輸入經配置以接收資料；第二電晶體的閘極輸入經配置以接收時脈訊號；第三電晶體的閘極輸入經配置以接收互補資料；以及第四電晶體的閘極輸入經配置以接收互補時脈訊號。第二電晶體堆疊可包含第五電晶體、第六電晶體、第七電晶體以及第八電晶體，其中：第五電晶體的閘極輸入經配置以接收互補資料；第六電晶體的閘極輸入經配置以接收互補時脈訊號；第七電晶體的閘極輸入經配置以接收互補資料；以及第八電晶體的閘極輸入經配置以接收時脈訊號。第五電晶體可經配置以在寫入電路中產生第一電壓降，以將至少一 個CES元件編程為第二阻抗狀態；以及第六電晶體可經配置在寫入電路中產生第二電壓降，以將至少一個CES元件編程為第二阻抗狀態。
讀取電路可包含第一電晶體、第二電晶體、第三電晶體以及第四電晶體，其中：第一電晶體與第二電晶體串聯耦合；以及第三與第四電晶體串聯耦合。在至少一個CES元件位於第一阻抗狀態時，讀取電路可輸出第一輸出。在至少一個CES元件位於第二阻抗狀態時，讀取電路可輸出第二輸出。
回復電路可包含第一電晶體與第二電晶體，其中：第一電晶體的源極輸入經配置以接收第一供應；第一電晶體的閘極輸入經配置以接收互補的至少一個控制訊號；第一電晶體的汲極輸入耦合至鎖存電路系統的第一節點，其中第一節點連接至至少一個CES元件的第一輸入；第二電晶體的源極輸入經配置以接收第二供應；第二電晶體的閘極輸入經配置以接收至少一個控制訊號；以及第二電晶體的汲極輸入耦合至鎖存電路系統的第二節點，其中第二節點連接至至少一個CES元件的第二輸入。回復電路可經配置以：在至少一個CES元件位於第一阻抗狀態時，將鎖存電路系統的第一節點編程為第一電壓；以及在至少一個CES元件位於第二阻抗狀態時，將鎖存電路系統的第一節點編程為第二電壓。
寫入電路可包含第一電晶體、第二電晶體、第三電晶體以及第四電晶體，其中：第一電晶體的閘極輸入 經配置以接收資料；第二電晶體的閘極輸入經配置以接收資料；第三電晶體的閘極輸入經配置以接收互補的至少一個控制訊號；以及第四電晶體的閘極輸入經配置以接收至少一個控制訊號。在資料位於第一邏輯位準時，第一電晶體可被致能；在資料位於第一邏輯位準時，第二電晶體可被去能；以及至少一個CES元件被編程至複數個阻抗狀態中的第一阻抗狀態。
第一電晶體可經配置以在被致能時產生電壓降。在資料位於第二邏輯位準時，第一電晶體可被去能；在資料位於第二邏輯位準時，第二電晶體可被致能；以及至少一個CES元件被編程至複數個阻抗狀態中的第二阻抗狀態。寫入電路可進一步包含與第二電晶體串聯連接的第五電晶體，其中第五電晶體經配置為二極體以提供第二電壓降。
回復電路可包含第一電晶體與第二電晶體，其中：第一電晶體的源極輸入經配置以接收第一供應；第一電晶體的閘極輸入經配置以接收至少一個控制訊號，其中在至少一個控制訊號被確立時第一電晶體被致能；第一電晶體的汲極輸入耦合至至少一個CES元件的第一節點；第二電晶體的源極輸入經配置以接收第二供應；第二電晶體的閘極輸入經配置以接收互補的至少一個控制訊號，且在互補的至少一個控制訊號被確立時第二電晶體被致能；以及第二電晶體的汲極輸入耦合至至少一個CES元件的第二輸入。回復電路可經配置以在至少一個CES元 件位於第一阻抗狀態時，將鎖存電路系統的第一節點編程至第一電壓；以及在至少一個CES元件位於第二阻抗狀態時，將鎖存電路系統的第一節點編程至第二電壓，其中鎖存電路系統的第一節點連接至至少一個CES元件的第一輸入。至少一個CES元件可包含第一CES元件與第二CES元件。
控制電路可包含寫入電路，其中寫入電路經配置以在資料位於第一邏輯位準時將第一CES元件編程為第一阻抗狀態，以及在資料位於第二邏輯位準時將第二CES元件編程為第一阻抗狀態。
寫入電路可包含第一電晶體與第二電晶體，其中：第一電晶體的閘極輸入經配置以接收至少一個控制訊號；第一電晶體的汲極輸入耦合至第一CES元件的第一輸入；第一電晶體的源極輸入耦合至第一鎖存節點；第二電晶體的閘極輸入經配置以接收至少一個控制訊號；第二電晶體的汲極輸入耦合至第二CES元件的第一輸入；以及第二電晶體的源極輸入耦合至第二鎖存節點。
控制電路可包含回復電路，回復電路經配置以基於第一CES元件與第二CES元件之至少一者的阻抗狀態，將鎖存電路系統的至少一個節點編程為第一邏輯位準與第二邏輯位準之一者。
回復電路可包含第一電晶體與第二電晶體，其中：第一電晶體的源極輸入耦合至鎖存電路系統的第一節點；第一電晶體的閘極輸入經配置以接收至少一個控制訊 號；第一電晶體的汲極輸入耦合至第一CES元件的第一輸入，其中第一CES元件的第二輸入耦合至第一供應電壓；第二電晶體的源極輸入耦合至鎖存電路系統的第二節點；第二電晶體的閘極輸入經配置以接收至少一個控制訊號；以及第二電晶體的汲極輸入耦合至第二CES元件的第一輸入，其中第一CES元件的第二輸入耦合至第一供應電壓。
控制電路可包含重置電路，其中重置電路包含：耦合至第一CES元件的第一輸入的第一電晶體，其中第一電晶體經配置以在至少一個控制訊號被確立於第一電晶體的閘極輸入時，將第一CES元件編程為第一阻抗狀態，且其中第一CES元件的第二輸入耦合至第一供應電壓；以及耦合至第二CES元件的第一輸入的第二電晶體，其中第二電晶體經配置以在至少一個控制訊號被確立於第二電晶體的閘極輸入時，將第二CES元件編程為第一阻抗狀態，且其中第二CES元件的第二輸入耦合至第一供應電壓。第一電晶體可經配置以在被致能時產生電壓降。第二電晶體可經配置以在被致能時產生電壓降。
回復電路可經配置以基於至少一個控制訊號，將鎖存電路系統的驅動器反相器去能。回復電路可進一步包含：第一電路，第一電路包含第三CES元件，其中第一電路經配置以基於第三CES元件的阻抗狀態，將第一節點編程為第一邏輯位準，且其中在資料位於第一邏輯位準時，第三CES元件被編程為第一阻抗狀態；以及 第二電路，第二電路包含第四CES元件，其中第二電路經配置以基於第四CES元件的阻抗狀態，將第一節點編程為第二邏輯位準，且其中在資料位於第二邏輯位準時，第四CES元件被編程為第一阻抗狀態。第一電路可包含第一電晶體、第二電晶體、第三電晶體、第四電晶體以及第五電晶體，其中：第一電晶體的閘極輸入經配置以接收至少一個控制訊號，且其中第一電晶體的汲極輸入耦合至第三CES元件的第一輸入；第二電晶體的閘極輸入經配置以接收至少一個控制訊號，且其中第二電晶體的汲極輸入耦合至第三CES元件的第一輸入；第三電晶體的閘極輸入經配置以接收至少一個控制訊號，且其中第三電晶體的源極輸入耦合至第三CES元件的第一輸入；第四電晶體的閘極輸入經配置以接收至少一個控制訊號，且其中第四電晶體的源極輸入耦合至第三CES元件的第一輸入；以及第五電晶體的閘極輸入經配置以接收至少一個控制訊號，且其中第五電晶體的源極輸入耦合至第三CES元件的第一輸入。
第二電路可包含第一電晶體、第二電晶體、第三電晶體、第四電晶體以及第五電晶體，其中：第一電晶體的閘極輸入經配置以接收至少一個控制訊號，且其中第一電晶體的汲極輸入耦合至第四CES元件的第一輸入；第二電晶體的閘極輸入經配置以接收至少一個控制訊號，且其中第二電晶體的汲極輸入耦合至第四CES元件的第一輸入；第三電晶體的閘極輸入經配置以接收至少一 個控制訊號，且其中第三電晶體的源極輸入耦合至第四CES元件的第一輸入；第四電晶體的閘極輸入經配置以接收至少一個控制訊號，且其中第四電晶體的源極輸入耦合至第四CES元件的第一輸入；以及第五電晶體的閘極輸入經配置以接收至少一個控制訊號，且其中第五電晶體的源極輸入耦合至第四CES元件的第一輸入。
寫入電路可包含第一電晶體與第二電晶體，其中：第一電晶體的源極輸入耦合至鎖存電路系統的第一節點；第一電晶體的閘極輸入經配置以接收至少一個控制訊號；第一電晶體的汲極輸入耦合至第一CES元件的第一輸入；第二電晶體的源極輸入耦合至鎖存電路系統的第一節點；第二電晶體的閘極輸入經配置以接收至少一個控制訊號；以及第二電晶體的汲極輸入耦合至第二CES元件的第一輸入。
回復電路可包含第一電晶體與第二電晶體，其中：第一電晶體的源極輸入耦合至鎖存電路系統的第一節點；第一電晶體的閘極輸入經配置以接收至少一個控制訊號；第一電晶體的汲極輸入耦合至第一CES元件的第一輸入，其中第一CES元件的第二輸入耦合至第一供應電壓；第二電晶體的源極輸入耦合至第一節點；第二電晶體的閘極輸入經配置以接收至少一個控制訊號；以及第二電晶體的汲極輸入耦合至第二CES元件的第一輸入，其中第二CES元件的第二輸入耦合至第二供應電壓。
控制電路可包含重置電路，其中重置電路包含：耦合至第一CES元件的第一輸入的第一電晶體，其中第一電晶體經配置以在至少一個控制訊號被確立於第一電晶體的閘極輸入時，將第一CES元件編程為第一阻抗狀態，且其中第一CES元件的第二輸入耦合至第一供應電壓；以及耦合至第二CES元件的第一輸入的第二電晶體，其中第二電晶體經配置以在至少一個控制訊號被確立於第二電晶體的閘極輸入時，將第二CES元件編程為第一阻抗狀態，且其中第二CES元件的第二輸入耦合至第二供應電壓，且其中第二電晶體的源極輸入經配置以接收第三供應。
寫入電路可包含第一電晶體，其中：第一電晶體的源極輸入耦合至鎖存電路系統的第一節點；第一電晶體的閘極輸入經配置以接收至少一個控制訊號；第一電晶體的汲極輸入耦合至至少一個CES元件的第一輸入，且其中CES元件的第二輸入經配置以接收第一供應。
回復電路系統可經配置以基於至少一個CES元件的阻抗狀態，將鎖存電路系統的第一鎖存節點編程為第一邏輯位準與第二邏輯位準之一者。回復電路系統可包含第一電晶體，其中：第一電晶體的源極輸入耦合至鎖存電路系統的第一鎖存節點；第一電晶體的閘極輸入經配置以接收至少一個控制訊號；第一電晶體的汲極輸入耦合至至少一個CES元件的第一輸入，且其中CES元件的第二輸入經配置以接收第一供應。回復電路可經配置以迫使至 少一個鎖存節點位於第二邏輯位準。控制電路可包含重置電路，重置電路經配置以將至少一個CES元件編程為預定阻抗狀態。
重置電路可包含第一電晶體，其中：第一電晶體的源極輸入耦合至第一供應；以及第一電晶體的閘極輸入經配置以接收至少一個控制訊號；第一電晶體的汲極輸入耦合至至少一個CES元件的第一輸入，且其中CES元件的第二輸入經配置以接收第二供應。至少一個控制訊號可包含讀取致能訊號、寫入致能訊號、讀取/寫入訊號之一者。至少一個控制訊號可包含時脈訊號。至少一個控制訊號可包含回復訊號。鎖存電路系統可包含鎖存器或正反器之至少一者。
一種方法，可包含以下步驟：接收步驟，藉由鎖存電路系統接收至少一個控制訊號，其中鎖存電路系統包含至少一個關連電子隨機存取記憶體(CES)元件；以及執行步驟，基於至少一個控制訊號，執行下列步驟之至少一者：將資料儲存入鎖存電路系統，以及從鎖存電路系統輸出資料。執行步驟可包含以下步驟：基於資料，將至少一個CES元件編程為複數個阻抗狀態之一者。執行步驟可包含以下步驟：基於至少一個CES元件的阻抗狀態，輸出資料。方法可進一步包含以下步驟：基於至少一個CES元件，回復鎖存電路系統的狀態。
儘管本文已參照附加圖式詳細說明了本揭示內容的說明性具體實施例，但應瞭解到本揭示內容並不限 於這些精確的具體實施例，且在本發明所屬技術領域中具有通常知識者將可進行各種改變與修改，而不脫離如附加申請專利範圍所界定的本揭示內容的精神與範圍。
200:鎖存電路系統
202:關連電子切換(CES)元件
204:控制電路系統
206:至少一個控制輸入
208:資料輸出
210:資料輸入

Claims (19)

  1. 一種鎖存裝置，包含：一鎖存電路系統，該鎖存電路系統包含：至少一個關連電子隨機存取記憶體(correlated electron radom access memory,CES)元件；以及一控制電路，該控制電路耦合至該至少一個CES元件，其中該控制電路：接收至少一個控制訊號；且基於該至少一個CES元件與該至少一個控制訊號，執行下列步驟之至少一者：儲存資料與輸出資料，其中該控制電路包含一寫入電路以：接收輸入訊號；以及至少部分基於該等接收到的輸入訊號，編程該至少一個CES元件為複數個阻抗狀態中的一個，以包含至少一低阻抗及/或導電狀態和一高阻抗及/或絕緣狀態，該寫入電路包含一第一電晶體以將該至少一個CES元件耦接至一電壓供應以施加一第一編程訊號至該至少一個CES元件以將該至少一個CES元件放置到該低阻抗及/或導電狀態，該寫入電路並包含一第二電晶體以將該至少一個CES元件耦接至該電壓供應以施加一第 二編程訊號至該至少一個CES元件以將該至少一個CES元件放置到該高阻抗及/或絕緣狀態中，其中該第一電晶體經設置為使得該第一編程訊號注入一電流密度於該至少一個CES元件中，以在該至少一個CES元件中建立一臨限電流密度條件，以用於隨後回應於該第二編程訊號的施加而轉移至該高阻抗及/或絕緣狀態。
  2. 如請求項1所述之裝置，其中該控制電路包含一讀取電路，其中該讀取電路經配置以基於該至少一個CES元件的一阻抗狀態，輸出該所儲存的資料。
  3. 如請求項1所述之裝置，其中該控制電路包含一回復電路，其中該回復電路經配置以基於該至少一個CES元件的一阻抗狀態，回復該鎖存電路系統的一狀態。
  4. 如請求項1所述之裝置，其中該寫入電路經配置以：在該輸入訊號位於一第一邏輯位準時，將該至少一個CES元件編程為該低阻抗及/或導電狀態；以及在該輸入訊號位於一第二邏輯位準時，將該至少一個CES元件編程為該高阻抗及/或絕緣狀態。
  5. 如請求項4所述之裝置，其中該寫入電路進 一步包含一第三電晶體，其中：該第三電晶體的一源極輸入經配置以接收一第一電壓供應；該第一電晶體的一汲極輸入耦合至該第二電晶體的一汲極與該第三電晶體的一源極輸入；該第二電晶體的一閘極輸入經配置以接收該輸入訊號；該第二電晶體的一汲極輸入耦合至該至少一個CES元件的一第一輸入；該第一電晶體的一閘極輸入經配置以接收該輸入訊號；以及該第一電晶體的一汲極輸入耦合至該CES元件的該第一輸入。
  6. 如請求項5所述之裝置，其中：在該資料位於該第一邏輯位準時，該第二電晶體被致能；以及在該資料位於該第一邏輯位準時，該第一電晶體被去能。
  7. 如請求項6所述之裝置，其中該第二電晶體經配置以在被致能時產生一電壓降。
  8. 如請求項5所述之裝置，其中：在該資料位於該第二邏輯位準時，該第二電晶體被 去能；以及在該資料位於該第二邏輯位準時，該第一電晶體被致能。
  9. 如請求項2所述之裝置，其中該讀取電路包含一輸出節點、一第四電晶體、一第五電晶體以及一第六電晶體，其中：該第一電晶體的一汲極輸入經配置以接收一第一電壓供應；該第四電晶體的一閘極輸入經配置以接收該至少一個控制訊號；該第四電晶體的一源極輸入連接至該輸出節點；該第五電晶體的一汲極輸入連接至該輸出節點；該第五電晶體的一閘極輸入經配置以接收該至少一個控制訊號；該第六電晶體的一汲極輸入連接至該第五電晶體的一源極輸入以及該至少一個CES元件的一第一輸入，且其中該至少一個CES元件的一第二輸入耦合至一第二電壓供應；該第六電晶體的一閘極輸入經配置以接收該至少一個控制訊號；以及該第六電晶體的一汲極輸入連接至該第二電壓供應。
  10. 如請求項9所述之裝置，其中該讀取電路經配置以：基於該至少一個CES元件位於該低阻抗及/或導電狀態時，提供一第一輸出於該輸出節點；以及在該至少一個CES元件位於該高阻抗及/或導電狀態時，提供一第二輸出於該輸出節點。
  11. 如請求項9或10所述之裝置，其中該第四電晶體與該第六電晶體的一阻抗值，等於該第五電晶體的一阻抗值的至少兩倍。
  12. 如請求項4所述之裝置，其中該寫入電路包含一第三電晶體，其中：該第一電晶體的一汲極輸入耦合至該第二電晶體的一源極輸入，且其中該第一電晶體的該汲極輸入經配置以接收一第一電壓供應；該第一電晶體的一閘極輸入經配置以接收該輸入訊號；該第一電晶體的一體極輸入經配置以接收一第二電壓供應；該第一電晶體的一源極輸入耦合至該第三電晶體的一源極輸入；該第二電晶體的一汲極輸入耦合至該第一電晶體的該源極輸入，且其中該第二電晶體的該源極輸入經配 置以接收該第一電壓供應；該第二電晶體的一閘極輸入經配置以接收該輸入訊號；該第二電晶體的一體極輸入耦合至該第二電晶體的該源極輸入；該第二電晶體的一汲極輸入耦合至該第三電晶體的該源極輸入；該第三電晶體的一體極輸入經配置以接收該第一電壓供應；以及該第三電晶體的一汲極輸入耦合至該至少一個CES元件的一第一輸入，且其中該至少一個CES元件的一第二輸入耦合至一第三電壓供應。
  13. 如請求項12所述之裝置，其中：在該輸入訊號位於該第一邏輯位準時，該第一電晶體被致能；以及在該輸入訊號位於該第一邏輯位準時，該第二電晶體被去能。
  14. 如請求項13所述之裝置，其中該第二電晶體經配置以在被致能時產生一電壓降。
  15. 如請求項12所述之裝置，其中：在該輸入訊號位於該第二邏輯位準時，該第一電晶體被去能；以及 在該輸入訊號位於該第二邏輯位準時，該第二電晶體被致能。
  16. 如請求項2所述之裝置，其中該讀取電路包含一輸出節點、一第三電晶體以及一第四電晶體，其中：該第三電晶體的一汲極輸入經配置以接收一第一電壓供應；該第三電晶體的一閘極輸入經配置以接收該至少一個控制訊號；該第三電晶體的一源極輸入連接至該輸出節點；該第四電晶體的一汲極輸入連接至該輸出節點；該第四電晶體的一閘極輸入經配置以接收該至少一個控制訊號；以及該第四電晶體的一源極輸入連接至該至少一個CES元件的一第一端點，且其中該至少一個CES元件的一第二輸入耦合至一第二電壓供應。
  17. 如請求項16所述之裝置，其中該讀取電路經配置以：基於該至少一個CES元件位於該低阻抗及/或導電狀態時，提供一第一輸出於該輸出節點；以及在該至少一個CES元件位於該高阻抗及/或絕緣狀態時，提供一第二輸出於該輸出節點。
  18. 如請求項1所述之裝置，其中該寫入電路包含：一第一電晶體堆疊，該第一電晶體堆疊經配置以在該資料位於一第一邏輯位準時，將該至少一個CES元件編程至該低阻抗及/或導電狀態；以及一第二電晶體堆疊，該第二電晶體堆疊經配置以在該資料位於一第二邏輯位準時，將該至少一個CES元件編程至該高阻抗及/或絕緣狀態。
  19. 一種操作一鎖存裝置的方法，包含以下步驟：藉由鎖存電路系統接收至少一個控制訊號，其中該鎖存電路系統包含至少一個關連電子隨機存取記憶體(CES)元件；以及基於該至少一個控制訊號，執行下列步驟之至少一者：將資料儲存入該鎖存電路系統，以及從該鎖存電路系統輸出資料，其中將該資料儲存入該鎖存電路系統進一步包含：藉由透過一第一電晶體將該CES元件耦接至一電壓供應以施加一第一編程訊號至該至少一個CES元件，而將該至少一個CES元件編程為一低阻抗及/或導電狀態，或藉由透過一第二電晶體將該CES元件耦接至該電壓供應以施加一第二編程訊號至該至少一個CES元件，而將該至少一個CES元件編 程為一高阻抗及/或絕緣狀態，其中該第一電晶體經設置為使得該第一編程訊號注入一電流密度於該CES元件中，以在該CES元件中建立一臨限電流密度條件，以用於隨後回應於該第二編程訊號的施加而轉移至該高阻抗及/或絕緣狀態。
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