CN105845173B - 一种基于磁场触发的超晶格相变单元的逻辑门电路 - Google Patents

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Abstract

本发明公开了一种基于磁场触发的超晶格相变单元的逻辑门电路，包括磁场发生模块，超晶格相变模块、分压电阻以及可控开关元件；通过给超晶格相变模块施加脉冲磁场与电压脉冲来控制其阻态切换；分压电阻与超晶格相变模块连接，其连接点作为逻辑门电路的输出端；可控开关元件设于超晶格相变模块与分压电阻之间的连接线上；通过闭合可控开关元件，在超晶格相变模块施加高电压或低电压脉冲信号实现逻辑写入；通过断开可控开关元件，在逻辑门电路的输出端读取逻辑运算结果；可实现与、或、非、或非、与非、同或、异或、蕴涵、逆蕴涵、多端与、多端与非、多端或、多端或非的逻辑功能；电路结构简单，实现的逻辑功能多样，电路结构简单、功耗低、具有非易失性。

Description

一种基于磁场触发的超晶格相变单元的逻辑门电路
技术领域
本发明属于数字电路领域，更具体地，涉及一种基于磁场触发的超晶格相变单元的逻辑门电路。
背景技术
现代计算机所遵循的架构是冯·诺依曼机结构，处理与存储分离，极大的制约了计算机处理实时海量数据的性能，造成“冯·诺依曼性能瓶颈”。为解决该问题，基于非易失性存储器的逻辑器件应运而生。该类器件相比于CMOS电路存储器有着更简单的结构、更快的读写速度、更高的耐久度、更低的功耗；且其断电后仍能保持数据；并且，非易失性存储器具有明显高阻与低阻的区分，能够表征逻辑状态0和1，从而实现状态逻辑的运算，且运算的结果可直接通过其电阻状保存，从而实现信息处理与存储的融合。
现有技术中基于非易失性存储器的逻辑器件主要由相变存储器PCM、磁随机存储器MRAM、阻变存储器RRAM实现；相变存储器是利用硫族化合物(典型材料为GST)在晶态与非晶态巨大的导电性能差异来实现数据存储，在工艺上和标准CMOS技术完全兼容，在低压、低功耗、高速度和嵌入式存储方面具有广阔的应用前景；但是GST材料的set/reset脉冲电流较大，需要靠晶体管的驱动实现相变，从而导致其功耗较大。磁随机存储器利用外加磁场来改变MTJ(磁隧道结，Magnetic Tunnel Junction)自由层的磁化方向，从而改变存储单元的电阻，实现无限次的擦写，且读写速度快，但是磁隧道结的TMR(隧穿磁电阻，TunnelMagneto Resistance)值相对较小，需要复杂的读出电路来区分其阻态，且制备MTJ的工艺相对复杂；阻变存储器利用材料在电激励下发生阻变效应的特点实现处理与存储，结构简单、制作成本低、读写速度快，但其器件的稳定性不高。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种基于磁场触发的超晶格相变单元的逻辑门电路，解决现有基于非易失性存储器的逻辑器件结构复杂、功耗高、稳定性差的技术问题。
为实现上述目的，按照本发明的一个方面，提供了一种基于磁场触发的超晶格相变单元的逻辑门电路，包括超晶格相变模块、分压电阻以及可控开关元件；
超晶格相变模块与分压电阻连接，连接点作为基于该逻辑门电路的输出端；可控开关元件设于超晶格相变模块与分压电阻之间的连接线上，用于控制电压脉冲的流向：仅流经超晶格相变模块或同时流经超晶格相变模块与分压电阻；
通过给超晶格相变模块施加脉冲磁场与电压脉冲来控制其阻态切换；
通过闭合可控开关元件，在超晶格相变模块施加复位电压脉冲，将其写至高阻态后，在超晶格相变模块施加高或低电压脉冲信号模拟逻辑0或1来实现逻辑写入；通过断开可控开关元件，并在超晶格相变模块施加读取电压脉冲，从而在所述逻辑门电路的输出端获取输出的电压脉冲幅值以读取逻辑运算结果。
优选的，上述逻辑门电路还包括磁场发生模块，用于产生稳定可控的脉冲磁场。
优选的，磁场发生模块采用螺线管实现，在螺线管上施加电压脉冲以产生脉冲磁场。
优选的，超晶格相变模块包括超晶格相变单元；通过电压脉冲结合脉冲磁场作用于所述超晶格相变单元，实现对其阻态控制；
当该模块中包括一个超晶格相变单元时，外加一个电压脉冲作用于该超晶格相变单元，结合上述脉冲磁场实现对其阻态的控制；所构成的基于磁场触发的超晶格相变单元的逻辑门电路可实现双端以及单端输入的逻辑功能；
当该模块中包括两个串联的超晶格相变单元时，外加两个电压脉冲分部作用于两个超晶格相变单元，结合脉冲磁场实现对其阻态的控制；所构成的基于磁场触发的超晶格相变单元的逻辑门电路可实现三端以及四端输入的逻辑功能。
优选的，上述超晶格相变单元采用的超晶格相变材料是两种或多种相变材料以超晶格方式的组合；具有如下特性：加上磁场后，超晶格相变单元从非晶态到晶态相变的阈值电压明显增大；对应的R-V特性曲线中，set/reset电压脉冲幅值也明显增大；由此可见，超晶格相变单元的阻值受外加电压脉冲和磁场的共同影响，在施加或者不加磁场的情况下(施加磁场表征逻辑1，不加磁场表征逻辑0)，选择不同的电压脉冲幅值(较高的脉冲幅值表征逻辑1，较低的脉冲幅值表征逻辑0)，可使超晶格相变单元处于高阻或低阻态，从而表征逻辑输出0和1，实现逻辑运算功能。
优选的，一种基于磁场触发的超晶格相变单元的逻辑门电路，包括超晶格相变单元、螺线管、可控开关元件和电阻；
其中，超晶格相变单元的第一端作为逻辑门电路的第一输入端，螺线管的输入端作为逻辑门电路的第二输入端；可控开关元件的第一端与超晶格相变单元的第二端和电阻的第一端连接，其连接点作为逻辑门电路的输出端；可控开关元件的第二端接地，电阻的第二端接地；
通过闭合可控开关元件，在所述第一输入端输入复位电压脉冲，将超晶格相变单元写至高阻态使其复位后，在第一输入端输入第一电压脉冲模拟逻辑0或1，以及在第二输入端输入第二电压脉冲模拟逻辑0或1，通过第二电压脉冲作用于螺线管产生脉冲磁场；以及第一电压脉冲与脉冲磁场作用于超晶格相变单元，使其实现阻态切换来实现逻辑与、非、或非、同或和逆蕴涵功能；
通过断开可控开关元件，并在第一输入端输入低电平的读取电压脉冲，在所述逻辑门电路的输出端获取输出的电压脉冲幅值以读取逻辑运算结果。
优选的，上述逻辑门电路中电阻的阻值为超晶格相变单元的晶态阻值。
优选的，一种基于磁场触发的超晶格相变单元的逻辑门电路，包括超晶格相变单元、螺线管、可控开关元件和电阻；
其中，电阻的第一端作为逻辑门电路的第一输入端，螺线管的输入端作为逻辑门电路的第二输入端；可控开关元件的一端与电阻的第一端连接，另一端与电阻的第二端连接；超晶格相变单元的一端与电阻的第二端连接，其连接端作为逻辑门电路的输出端，超晶格相变单元的另一端接地；
通过闭合可控开关元件，在所述第一输入端输入复位电压脉冲，将超晶格相变单元写至高阻态使其复位后，在第一输入端输入第一电压脉冲模拟逻辑0或1，以及在第二输入端输入第二电压脉冲模拟逻辑0或1，通过第二电压脉冲作用于螺线管产生脉冲磁场；以及第一电压脉冲与脉冲磁场作用于超晶格相变单元，使其实现阻态切换来实现逻辑或、与非、异或和蕴涵功能；
通过断开可控开关元件，并在第一输入端输入低电平的读取电压脉冲，在所述逻辑门电路的输出端获取输出的电压脉冲幅值以读取逻辑运算结果。
优选的，上述逻辑门电路中电阻的阻值为一个超晶格相变单元的非晶态阻值。
优选的，一种基于磁场触发的超晶格相变单元的逻辑门电路，包括第一超晶格相变单元、第二超晶格相变单元，第一螺线管、第二螺线管，可控开关元件和电阻；
其中，第一超晶格相变单元的第一端作为逻辑门电路的第一输入端，第一螺线管的输入端作为逻辑门电路的第二输入端，第二螺线管的输入端作为逻辑门电路的第三输入端，第二超晶格相变单元的第一端作为逻辑门电路的第四输入端；可控开关元件的一端与第一超晶格相变单元的第二端和第二超晶格相变单元的第二端连接，可控开关元件的另一端接地；电阻的一端与第二超晶格相变单元的第一端连接，电阻的另一端接地；第二超晶格相变单元的第一端作为逻辑门电路的输出端；
通过闭合可控开关元件，在所述第一输入端和第四输入端同时输入复位电压脉冲，将第一超晶格相变单元和第二超晶格相变单元写至高阻态使其复位后，在第一输入端输入第一电压脉冲模拟逻辑0或1，第二输入端输入第二电压脉冲模拟逻辑0或1，第三输入端输入第三电压脉冲模拟逻辑0或1，第四输入端输入第四电压脉冲模拟逻辑0或1，通过第二电压脉冲和第三电压脉冲作用于螺线管产生脉冲磁场；以及第一电压脉冲、第四电压脉冲与脉冲磁场作用于两个超晶格相变单元，使其实现阻态切换来实现四端输入的逻辑与、或非功能；
当第二电压脉冲和第三电压脉冲完全一致时，通过将第二输入端与第三输入端合并为一个输入端，实现三端输入的逻辑与、或非功能；
通过断开可控开关元件，并在第一输入端输入低电平的读取电压脉冲，在所述逻辑门电路的输出端获取输出的电压脉冲幅值以读取逻辑运算结果。
优选的，上述逻辑门电路中电阻的阻值为其中任一个超晶格相变单元的晶态阻值。
优选的，一种基于磁场触发的超晶格相变单元的逻辑门电路，包括第一超晶格相变单元、第二超晶格相变单元，第一螺线管、第二螺线管，第一可控开关元件、第二可控开关元件、第三可控开关元件和电阻；
其中，电阻的第一端作为逻辑门电路的第一输入端，第一螺线管的输入端作为逻辑门电路的第二输入端，第二螺线管的输入端作为逻辑门电路的第三输入端，第二超晶格相变单元的第一端作为逻辑门电路的第四输入端；第一可控开关元件的一端与电阻的第一端连接，另一端与电阻的第二端连接；第一超晶格相变单元的第一端与电阻的第二端连接，其连接端作为逻辑门电路的输出端；第二可控开关元件的第一端与第一超晶格相变单元的第二端和第二晶格相变单元的第二端连接，第二可控开关元件的第二端接地；第三可控开关元件的第一端与第二晶格相变单元的第一端连接，第三可控开关元件的第二端接地；
通过闭合第一可控开关元件和第二可控开关元件，并断开第三可控开关元件，在所述第一输入端和第四输入端同时输入复位电压脉冲，将第一超晶格相变单元和第二超晶格相变单元写至高阻态使其复位后，在第一输入端输入第一电压脉冲模拟逻辑0或1，在第二输入端输入第二电压脉冲模拟逻辑0或1，第三输入端输入第三电压脉冲模拟逻辑0或1，第四输入端输入第四电压脉冲模拟逻辑0或1，通过第二电压脉冲和第三电压脉冲作用于螺线管产生脉冲磁场，以及第一电压脉冲、第四电压脉冲与脉冲磁场作用于两个超晶格相变单元，使其实现阻态切换来实现四端输入的逻辑与非、或功能；
当第二电压脉冲和第三电压脉冲完全一致时，通过将第二输入端与第三输入端合并为一个输入端，实现三端输入的逻辑与非、或功能；
通过断开第一可控开关元件和第二可控开关元件，并闭合第三可控开关元件，并在第一输入端输入低电平的读取电压脉冲，在所述逻辑门电路的输出端获取输出的电压脉冲幅值以读取逻辑运算结果。
优选的，上述逻辑门电路中电阻的阻值为其中任意一个超晶格相变单元的非晶态阻值。
总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：
(1)本发明提供的基于磁场触发的超晶格相变单元的逻辑门电路，采用超晶格相变单元实现布尔逻辑运算与存储；通过对输入的一个或多个电压脉冲进行电磁转换生成脉冲磁场，并通过脉冲磁场结合电压脉冲作用于超晶格相变单元，控制其阻态切换，进而实现逻辑运算；由于超晶格相变材料具有非易失性，且逻辑运算结果0和1完全对应超晶格相变单元的低阻和高阻态，从而使逻辑运算的结果直接保存在超晶格相变单元的阻态中，实现了对运算结果的存储；进而达到在一个逻辑门电路同时进行信息的存储和处理得目的；
一方面，与现有技术的MRAM相比，由于本发明采用的超晶格相变单元具有超大的高低电阻之比，能够轻松区分高阻和低阻两态，因此不需要复杂的读出电路来区分其阻态，极大的简化了逻辑门器件的电路结构；
另一方面，与现有技术的RRAM相比，它又有着超长的擦写寿命和超高的耐久度，因此可极大提高其所构成的逻辑门器件的稳定性；
又一方面，与现有技术的GST相变存储器相比，超晶格相变单元set的电压脉冲幅值和reset的电压脉冲幅值大大减小，从而降低了其所构成的逻辑门器件的功耗；
(2)本发明提供的基于磁场触发的超晶格相变单元的逻辑门电路，由于超晶格相变单元在极短的电压脉冲作用下就发生相变,因此其构成的逻辑门电路的存储速度具有优越的特性；
(3)本发明提供的基于磁场触发的超晶格相变单元的逻辑门电路，电路结构简单，逻辑操作方便，且实现的逻辑功能多样化；并且，在电磁转换后，利用生成的脉冲磁场作为超晶格相变单元的输入端之一，其能量只消耗在产生磁场的导线上，由于导线电阻低，故消耗的能量低，从而进一步降低了逻辑门电路的功耗。
附图说明
图1为本发明实施例所使用的超晶格相变单元的I-V特性曲线，分别在加0.1T的磁场和不加磁场的条件下测得；
图2本发明实施例所使用的超晶格相变单元的R-V特性曲线，分别在加0.1T的磁场和不加磁场的条件下测得；
图3为本发明实施例所提供的逻辑门电路的功能模块示意图；
图4为实施例1提供的一种逻辑门电路；能够实现双端输入的AND、NOR、XNOR、NIMP以及单端输入的NOT；
图5为实施例2提供的一种逻辑门电路；能够实现双端输入的NAND、OR、XOR、IMP；
图6为实施例3提供的一种逻辑门电路；能够实现三端以及四段输入的AND和NOR；
图7为实施例4提供的一种逻辑门电路；能够实现三端以及四段输入的NAND和OR。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明的目的在于提供一种基于超晶格相变单元的非易失性逻辑门电路，通过电磁转换将逻辑门电路的至少一个输入端接收的电压脉冲转换为脉冲磁场，采用脉冲磁场结合电压脉冲作用于超晶格相变单元，利用超晶格相变单元在磁场条件下阻态切换的阈值电压明显增大的特点，实现与、或、非、或非、与非、同或、异或、蕴涵、逆蕴涵、多端与、多端与非、多端或、多端或非的逻辑功能；电路结构简单，实现的逻辑功能多样；且由于超晶格相变材料具有非易失性，且逻辑运算结果0和1完全对应超晶格相变单元的低阻和高阻态，从而使得逻辑运算的结果直接存储在超晶格相变单元的电阻状态中，实现了信息处理与存储的融合，有望用于解决计算机发展所面临的冯诺依曼瓶颈问题。
本发明利用的是超晶格相变单元在不加磁场以及加磁场条件下的电学特性；其所使用的超晶格相变材料包括但不限于GeTe/Sb2Te3，可以是任何两种或多种相变材料以超晶格方式的组合。
图1为本发明实施例中超晶格相变单元的典型I-V特性曲线，图2为其典型R-V特性曲线。参考图1，未加磁场时，超晶格相变单元从高阻变为低阻的阈值电压约为0.87V，加上0.1T的磁场后，该阈值电压明显增大，从0.87V增大到了1.52V；参考图2，加上0.1T的磁场后，超晶格相变单元的set/reset电压脉冲幅值也从未加磁场时的0.8V/1.8V增大到了2.6V/3.8V；可见，加上外磁场后，要实现超晶格相变单元从高阻到低阻的切换，需要施加与超晶格相变单元的电压脉冲幅值比未加磁场时采用的电压脉冲幅值更高。
本发明实施例所提供的逻辑门电路的功能模块示意图如图3所示，包括磁场发生模块，超晶格相变模块、分压电阻以及可控开关元件；电压脉冲作用于磁场发生模块生成脉冲磁场，该脉冲磁场与电压脉冲一起作用于超晶格相变模块，可控开关元件与超晶格相变模块和分压电阻连接；下面将结合具体实施例来阐述各个逻辑门功能的具体实现方法。
在实施例中，将逻辑上的高、低电平定义如下：对于施加于螺线管用于产生脉冲磁场的电压脉冲而言：施加电压脉冲时为高电平(逻辑1)，不加电压脉冲时为低电平(逻辑0)；
对于直接施加于超晶格相变单元的电压脉冲而言，定义如下：AND、NAND：3V为高电平阈值(逻辑1)，2V为低电平阈值(逻辑0)；OR、NOR、NOT：2V为高电平阈值(逻辑1)，1V为低电平阈值(逻辑0)；XOR、XNOR：3V为高电平阈值(逻辑1)，1V为低电平阈值(逻辑0)；IMP、NIMP：4V为高电平阈值(逻辑1)，3V为低电平阈值(逻辑0)。
实施例1
实施例1提供的逻辑门电路如图4所示意的：包括超晶格相变单元101、螺线管107、可控开关元件102和电阻103；
其中，超晶格相变单元101的第一端作为逻辑门电路的第一输入端104，螺线管107的输入端作为逻辑门电路的第二输入端106；可控开关元件102的第一端与超晶格相变单元101的第二端和电阻103的第一端连接，其连接点作为所述逻辑门电路的输出端105；可控开关元件102的第二端接地，电阻103的第二端接地。
以下结合实施例1提供的逻辑门电路，具体阐述该逻辑门电路实现逻辑功能的原理及过程。
当在第一输入端104施加的电压脉冲幅值大于等于3V时，定义该端输入为高电平(逻辑1)；当在第一输入端104施加的电压脉冲幅值小于等于2V时，定义该端输入为低电平(逻辑0)；
当在第二输入端106施加一个电压脉冲时，定义该端输入为高电平(逻辑1)，当第二输入端106无电压脉冲输入时，定义该端输入为低电平(逻辑0)。
首先阐述采用实施例1提供的逻辑门电路实现逻辑与运算的原理及过程：由于超晶格相变单元在施加磁场后，其从高阻到低阻的阈值电压会发生变化，故在逻辑运算前，应使超晶格相变单元处于高阻态：具体地，通过闭合可控开关元件103，并在第一输入端104施加一个4V-50ns的电压脉冲，使超晶格相变单元101处于高阻的非晶态；
当第二输入端106无电压脉冲输入(逻辑0)，且第一输入端104施加2V-50ns电压脉冲(逻辑0)时；由于第一输入端104上输入的电压脉冲幅值超过了超晶格相变单元101在该条件下的RESET脉冲幅值，故超晶格相变单元101保持高阻，而电路中串联电阻103为低阻；此时，高阻态的超晶格相变单元101将分去大部分的电压，故逻辑门电路的输出端105处的电压很小，判定为逻辑0；
当第二输入端106无电压脉冲输入(逻辑0)，且第一输入端104施加3V-50ns的电压脉冲(逻辑1)时,与上种情况一样，逻辑门电路的输出端105处输出低电压，判定为逻辑0；
当第二输入端106施加电压脉冲(逻辑1)，且第一输入端104施加2V-50ns的电压脉冲(逻辑0)时，由于第一输入端104施加的电压脉冲幅值没有达到超晶格相变单元101set的脉冲幅值，故超晶格相变单元101保持高阻态，输出端105处输出低电平，判定为逻辑0；
当第二输入端106施加电压脉冲(逻辑1)，且第一输入端104施加3V-50ns的电压脉冲(逻辑1)时，由于3V-50ns的脉冲电压幅值达到了该条件下超晶格相变单元101晶化的条件，超晶格相变单元101由高阻变为低阻，输出端105处输出一个高电压，判定为逻辑1；综上，只有当第一输入端104与第二输入的端106均输入逻辑1，输出才为1，实现了逻辑与运算的功能。
采用实施例1提供的逻辑门电路，还可以实现两端输入的或非NOR、同或XNOR、逆蕴含NIMP和单端输入的非运算NOT；对于本处所罗列的逻辑运算而言，实现过程与原理相同，区别在于电压脉冲的幅值与高低电平之间的对应关系；具体如下：
对于逻辑或非运算而言：定义2V为高电平阈值(逻辑1)，1V为低电平阈值(逻辑0)；只有当第二输入端106无电压脉冲输入(逻辑0)，且第一输入端104施加1V-50ns的电压脉冲(逻辑0)时，超晶格相变单元101才会从高阻变为低阻，输出端105处输出一个高电平(逻辑1)；其它情况下，输出端105处均输出低电平(逻辑0)。
对于逻辑同或运算而言：定义3V为高电平阈值(逻辑1)，1V为低电平阈值(逻辑0)；在第二输入端106有电压脉冲输入(逻辑1)时，只有当第一输入端104施加3V-50ns的电压脉冲(逻辑1)，超晶格相变单元101才会从高阻变为低阻，从而在输出端105处输出高电平(逻辑1)；当第二输入端106不加电压脉冲(逻辑0)时，只有当第一输入端104施加1V-50ns的电压脉冲(逻辑0)，超晶格相变单元101才会从高阻变为低阻，从而在输出端105处输出高电平(逻辑1)；由此可见，只有当第一输入端104与第二输入端106同时输入高或低电平时，输出逻辑1；否则输出为逻辑0，实现了逻辑同或运算的功能。
对于逻辑逆蕴含运算而言：定义4V为高电平阈值(逻辑1)，3V为低电平阈值(逻辑0)；实施例1里，具体为第二输入端电平NIMP第一输入端电平；逆蕴涵式中，只有当前件真(逻辑1)且后件假(逻辑0)时输出为真(逻辑1)，其余情况下输出均为假(逻辑0)；当第二输入端106施加电压脉冲(逻辑1)，且第一输入端104施加3V-50ns的电压脉冲(逻辑0)时，超晶格相变单元101从高阻变为低阻，从而在输出端105处输出高电平(逻辑1)；其余情况均输出低电平(逻辑0)，实现逆蕴涵式的逻辑功能。
对于逻辑非运算而言：定义2V为高电平阈值(逻辑1)，1V为低电平阈值(逻辑0)，此时，第二输入端106固定为不加电压脉冲，当第一输入端104施加2V-50ns电压脉冲(逻辑1)时，超晶格相变单元101保持高阻不变，输出端105处输出低电平(逻辑0)；当第一输入端104施加1V-50ns电压脉冲(逻辑0)时，超晶格相变单元101发生相变，变为低阻，从而在输出端105处输出高电平(逻辑1)，实现逻辑非运算的功能。
实施例2
实施例2提供的逻辑门电路如图5所示意的：包括超晶格相变单元203、螺线管207、可控开关元件202和电阻201；
其中，电阻201的第一端作为逻辑门电路的第一输入端204，螺线管207的输入端作为逻辑门电路的第二输入端206；可控开关元件202的一端与电阻201的第一端连接，另一端与电阻201的第二端连接；超晶格相变单元203的一端与电阻201的第二端连接，其连接端作为逻辑门电路的输出端205，超晶格相变单元203的另一端接地。
实施例2提供的逻辑门电路可实现逻辑或OR、与非NAND、异或XOR、蕴涵IMP功能；以下结合实施例2提供的逻辑门电路及图5，具体阐述该逻辑门电路实现逻辑功能的原理及过程。
首先阐述采用实施例2提供的逻辑门电路实现逻辑或运算的原理及过程：同实施例1一样，在逻辑运算前进行复位操作，具体地，通过闭合可控开关元件202，并在第一输入端204施加一个4V-50ns的电压脉冲，使超晶格相变单元203处于高阻的非晶态；
当第二输入端206不施加电压脉冲(逻辑0)时，在第一输入端204施加1V-50ns电压脉冲(逻辑0)；由于1V-50ns脉冲电压超过了该条件下超晶格相变单元203晶化的条件，超晶格相变单元203由高阻变为低阻；而串联的电阻201为高阻，电压大部分被电阻201分压，故在输出端205处输出较低的电压，判定为逻辑0；
当第二输入端206不施加电压脉冲(逻辑0)时，在第一输入端204施加2V-50ns的电压脉冲(逻辑1)；由于2V-50ns的电压脉冲的幅值超过了在该条件下的Reset脉冲幅值，故超晶格相变单元203保持高阻，故在输出端205处输出较高的电压，判定为逻辑1；
当第二输入端206施加电压脉冲(逻辑1)时，在第一输入端204施加1V-50ns电压脉冲(逻辑0)，该电压脉冲没有达到超晶格相变单元203set的脉冲幅值，故超晶格相变单元203保持高阻态，在输出端205处输出高电平，判定为逻辑1；
当第二输入端206施加电压脉冲(逻辑1)时，在第一输入端204施加2V-50ns电压脉冲(逻辑0)，由于2V-50ns的脉冲电压依旧没有达到set的脉冲幅值，故超晶格相变单元203保持高阻态，在输出端205处输出高电平，判定为逻辑1；综上，只有当两端输入均为0时，输出才为0，实现了逻辑或的功能。
采用实施例2提供的逻辑门电路，还可以实现两端输入的与非NAND、异或XOR、蕴涵IMP功能；对于本处所罗列的逻辑运算而言，实现过程与原理相同，区别在于电压脉冲的幅值与高低电平之间的对应关系；具体如下：
对于逻辑与非运算而言：定义3V为高电平阈值(逻辑1)，2V为低电平阈值(逻辑0)；只有在第二输入端206施加电压脉冲(逻辑1)，且第一输入端204施加3V-50ns的电压脉冲(逻辑1)，超晶格相变单元203才会从高阻变为低阻，从而在输出端205处输出低电平(逻辑0)，其它情况均输出高电平(逻辑1)，从而实现逻辑与非运算的功能。
对于逻辑异或运算而言：定义3V为高电平阈值(逻辑1)，1V为低电平阈值(逻辑0)；当第二输入端206施加电压脉冲(逻辑1)时，只有第一输入端204施加3V-50ns的电压脉冲(逻辑1)，超晶格相变单元203才会从高阻变为低阻，从而在输出端205处输出低电平(逻辑0)；当第二输入端206不加电压脉冲(逻辑0)时，只有当第一输入端204施加1V-50ns的电压脉冲(逻辑0)，超晶格相变单元203才从高阻变为低阻，从而在输出端205处输出低电平(逻辑0)；综上，当第一输入端204和第二输入端206同时输入高或低电平时，输出逻辑0；否则，输出逻辑1，实现了逻辑异或的功能。
对于逻辑蕴涵而言：定义4V为高电平阈值(逻辑1)，3V为低电平阈值(逻辑0)；实施例2里，这里具体为第二输入端电平IMP第一输入端电平；蕴涵式中，只有当前件真(逻辑1)且后件假(逻辑0)时输出为假(逻辑0)，其余情况下均输出真(逻辑1)；只有当第二输入端206施加电压脉冲(逻辑1)，且第一输入端204施加3V-50ns的电压脉冲(逻辑0)，超晶格相变单元203才从高阻变为低阻，从而在输出端205处输出低电平(逻辑0)，其余情况均输出高电平(逻辑1)；从而实现逻辑蕴涵功能。
实施例3
实施例3提供的逻辑门电路如图6所示意的：包括第一超晶格相变单元301、可控开关元件302、第二超晶格相变单元303、电阻304、第一螺线管308和第二螺线管309；
其中，第一超晶格相变单元301的第一端作为逻辑门电路的第一输入端305，第一螺线管308的输入端作为逻辑门电路的第二输入端310，第二螺线管309的输入端作为逻辑门电路的第三输入端311，第二超晶格相变单元303的第一端作为逻辑门电路的第四输入端306；可控开关元件302的一端与第一超晶格相变单元301的第二端和第二超晶格相变单元303的第二端连接，可控开关元件302的另一端接地；电阻304的一端与第二超晶格相变单元303的第一端连接，电阻304的另一端接地；第二超晶格相变单元303的第一端作为逻辑门电路的输出端307。
实施例3提供的逻辑门电路可实现三端输入的逻辑与、异或NOR功能，以及四端输入的逻辑与、异或NOR功能；以下结合实施例3提供的逻辑门电路及图6，具体阐述该逻辑门电路实现逻辑功能的原理及过程。
首先阐述采用实施例3提供的逻辑门电路实现四端输入的逻辑与运算的原理及过程：同实施例1、2一样，在逻辑运算前进行复位操作，具体地，通过闭合可控开关元件302，并在第一输入端305和第四输入端306分别施加4V-50ns的电压脉冲，使第一超晶格相变单元301和第二超晶格相变单元303均处于高阻的非晶态；
当第二输入端310、第三输入端311均不施加电压脉冲(逻辑0)时，此时在第一输入端305无论是施加2V-50ns(逻辑0)还是3V-50ns(逻辑1)的电压脉冲，均超过了此时第一超晶格相变单元301的reset电压，同样，在第四输入端306无论是施加2V-50ns(逻辑0)还是3V-50ns(逻辑1)的电压脉冲，均超过了此时第二超晶格相变单元303的reset电压，两个超晶格相变单元均处于高阻态，在输出端307处输出低电平，判定为逻辑0；
当第二输入端310不加电压脉冲(逻辑0)，第三输入端311施加电压脉冲(逻辑1)时，在第一输入端305无论是施加2V-50ns(逻辑0)还是3V-50ns(逻辑1)的电压脉冲，均超过了此时第一超晶格相变单元301的reset电压，第一超晶格相变单元301处于高阻态，而第二超晶格相变单元303无论处于何态，两个超晶格相变单元的串联阻值为高阻态，在输出端307处输出低电平，判定为逻辑0；
当第二输入端310施加电压脉冲(逻辑1)，第三输入端311不加电压脉冲(逻辑0)时，在第四输入端306无论是施加2V-50ns(逻辑0)还是3V-50ns(逻辑1)的电压脉冲，均超过了此时第二超晶格相变单元303的reset电压，第二超晶格相变单元303处于高阻态，而第一超晶格相变单元301无论处于何态，两个超晶格相变单元的串联阻值均为高阻态，在输出端307处输出低电平，判定为逻辑0；
当第二输入端310、第三输入端311均施加电压脉冲(逻辑1)时，只有在第一输入端305和第四输入端306均施加3V-50ns(逻辑1)的电压脉冲，才能达到超晶格相变单元set的脉冲幅值，从而使第一超晶格相变单元301和第二超晶格相变单元303均变为低阻态，两个超晶格相变单元的串联阻值为低阻态，在输出端307处输出高电平，判定为逻辑1；综上，只有当4个输入端均为逻辑1时，输出才为1，实现了四端输入的与门。
特别的，当第二输入端310和第三输入端311的输入电压脉冲完全一致时，此时这两个输入端可以合并为同一个输入端，即第一超晶格相变单元301和第二超晶格相变单元303上施加的磁场由同一个电压脉冲控制，实现三输入端的逻辑与的功能。
对于四输入端的逻辑或非运算而言：定义2V为高电平阈值(逻辑1)，1V为低电平阈值(逻辑0)；只有当第二输入端310、第三输入端311不加电压脉冲(逻辑0)，且第一输入端305和第四输入端306的脉冲输入幅值均为1V-50ns(逻辑0)时，第一超晶格相变单元301和第二超晶格相变单元303均为低阻态，其串联阻值为低阻，从而输出高电平(逻辑1)，其余情况均输出低电平(逻辑0)；
特别的，当第二输入端310和第三输入端311的输入电压脉冲完全一致时，此时这两个输入端可以合并为同一个输入端，即第一超晶格相变单元301和第二超晶格相变单元303上施加的磁场由同一个电压脉冲控制，实现三输入端的或非门。
实施例4
实施例4提供的逻辑门电路如图7所示意的，包括第一超晶格相变单元402、第二超晶格相变单元404，第一螺线管411、第二螺线管413，第一可控开关元件409、第二可控开关元件403、第三可控开关元件405和电阻401；
其中，电阻401的第一端作为逻辑门电路的第一输入端406，第一螺线管411的输入端作为逻辑门电路的第二输入端410，第二螺线管413的输入端作为逻辑门电路的第三输入端412，第二超晶格相变单元401的第一端作为逻辑门电路的第四输入端407；第一可控开关元件409的一端与电阻401的第一端连接，另一端与电阻401的第二端连接；第一超晶格相变单元402的第一端与电阻401的第二端连接，其连接端作为逻辑门电路的输出端408；第二可控开关元件403的第一端与第一超晶格相变单元402的第二端和第二晶格相变单元404的第二端连接，第二可控开关元件403的第二端接地；第三可控开关元件405的第一端与第二晶格相变单元404的第一端连接，第三可控开关元件405的第二端接地。
实施例4提供的逻辑门电路可实现三端输入的逻辑与非NAND、逻辑非OR功能，以及四端输入的逻辑与非NAND、逻辑非OR功能；以下结合实施例4提供的逻辑门电路及图7，具体阐述该逻辑门电路实现逻辑功能的原理及过程。
首先阐述采用实施例4提供的逻辑门电路实现四端输入的逻辑非运算的原理及过程：同实施例1、2、3一样，在逻辑运算前进行复位操作，具体地，通过闭合第一可控开关元件409和第二可控开关元件403，并断开第三可控开关元件405，并在第一输入端406和第四输入端407分别施加4V-50ns的电压脉冲，使超晶格相变单元402和超晶格相变单元404均处于高阻的非晶态；
当第二输入端410、第三输入端412均加电压脉冲(逻辑1)时，在第一输入端406无论是施加1V-50ns(逻辑0)还是2V-50ns(逻辑1)的电压脉冲，均没有超过此时第一超晶格相变单元402的set电压；在第四输入端407无论是施加1V-50ns(逻辑0)还是2V-50ns(逻辑1)的电压脉冲，均没有超过此时第一超晶格相变单元402的set电压，此时两个超晶格相变单元均处于高阻态，在输出端408处输出高电平，判定为逻辑1；
当第二输入端410施加电压脉冲(逻辑1)，第三输入端412不加电压脉冲(逻辑0)时，在第一输入端406无论是施加1V-50ns(逻辑0)还是2V-50ns(逻辑1)的电压脉冲，均没有超过此时第一超晶格相变单元402的set电压，第一超晶格相变单元402处于高阻态，而第二超晶格相变单元404无论处于何态，两超晶格相变单元的串联阻值为高阻态，在输出端408处输出高电平，判定为逻辑1；
当第二输入端410不加电压脉冲(逻辑0)，第三输入端412施加电压脉冲(逻辑1)时，在第四输入端407无论是施加1V-50ns(逻辑0)还是2V-50ns(逻辑1)的电压脉冲，均没有超过此时第二超晶格相变单元404的set电压，第二超晶格相变单元404处于高阻态，而第一超晶格相变单元402无论处于何态，两超晶格相变单元的串联阻值为高阻态，在输出端408处输出高电平，判定为逻辑1；
当第二输入端410、第三输入端412均不加电压脉冲(逻辑0)时，只有在第一输入端406和第四输入端407均施加1V-50ns(逻辑0)的电压脉冲时，才能达到超晶格相变单元set的脉冲幅值且不超过其reset脉冲幅值，从而使第一超晶格相变单元402和第二超晶格相变单元404均变为低阻态，两超晶格相变单元的串联阻值为低阻态，在输出端408处输出低电平，判定为逻辑0；综上，只有当4个输入端均为逻辑0时，输出才为0，实现四端输入的或门功能；
特别的，当第二输入端410和第三输入端412的输入电压脉冲完全一致时，这两个输入端可以合并为同一个输入端，即在第一超晶格相变单元402和第二超晶格相变单元404上施加的磁场由一个电压脉冲控制，实现三输入端的或门；
对于四输入端的逻辑与非运算而言：定义3V为高电平阈值(逻辑1)，2V为低电平阈值(逻辑0)；只有当第二输入端410、第三输入端412均加电压脉冲(逻辑1)，且第一输入端406和第四输入端407的脉冲输入幅值均为3V-50ns(逻辑0)时，第一超晶格相变单元402和第二超晶格相变单元404均为低阻态，其串联阻值为低阻，从而输出低电平(逻辑0)，其余情况均输出高电平(逻辑1)；
特别的，当第二输入端410和第三输入端412上施加的电压脉冲完全一致时，这两个输入端可以合并为同一个输入端，即第一超晶格相变单元402和第二超晶格相变单元404上施加的磁场由同一个电压脉冲控制，实现三输入端的与非门。
上述4个实施例提供的基于磁场触发的超晶格相变单元的逻辑门电路，电路结构简单，逻辑操作方便，且实现的逻辑功能多样化；其中，超晶格相变单元的set/reset电压脉冲幅值较低，使得该逻辑门电路具有低功耗的优势。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种基于磁场触发的超晶格相变单元的逻辑门电路，其特征在于，包括超晶格相变单元、螺线管、可控开关元件和电阻；
所述超晶格相变单元的第一端作为逻辑门电路的第一输入端，螺线管的输入端作为逻辑门电路的第二输入端；所述可控开关元件的第一端与超晶格相变单元的第二端和电阻的第一端连接，其连接点作为所述逻辑门电路的输出端；可控开关元件的第二端接地，电阻的第二端接地；
通过闭合可控开关元件，在所述第一输入端输入复位电压脉冲，将所述超晶格相变单元写至高阻态使其复位后，在第一输入端输入第一电压脉冲模拟逻辑0或1，以及在第二输入端输入第二电压脉冲模拟逻辑0或1，通过所述第二电压脉冲作用于螺线管产生脉冲磁场；以及所述第一电压脉冲与脉冲磁场作用于超晶格相变单元，使其实现阻态切换来实现逻辑与、非、或非、同或和逆蕴涵功能；
通过断开可控开关元件，并在第一输入端输入低电平的读取电压脉冲，在所述逻辑门电路的输出端获取输出的电压脉冲幅值以读取逻辑运算结果。
2.如权利要求1所述的逻辑门电路，其特征在于，所述电阻的阻值为所述逻辑门电路中任一超晶格相变单元的晶态阻值。
3.一种基于磁场触发的超晶格相变单元的逻辑门电路，其特征在于，包括超晶格相变单元、螺线管、可控开关元件和电阻；
所述电阻的第一端作为逻辑门电路的第一输入端，螺线管的输入端作为逻辑门电路的第二输入端；所述可控开关元件的一端与电阻的第一端连接，另一端与电阻的第二端连接；超晶格相变单元的一端与电阻的第二端连接，其连接端作为逻辑门电路的输出端，超晶格相变单元的另一端接地；
通过闭合可控开关元件，在所述第一输入端输入复位电压脉冲，将超晶格相变单元写至高阻态使其复位后，在第一输入端输入第一电压脉冲模拟逻辑0或1，以及在第二输入端输入第二电压脉冲模拟逻辑0或1，通过所述第二电压脉冲作用于螺线管产生脉冲磁场；以及所述第一电压脉冲与脉冲磁场作用于超晶格相变单元，使其实现阻态切换来实现逻辑或、与非、异或和蕴涵功能；
通过断开可控开关元件，并在第一输入端输入低电平的读取电压脉冲，在所述逻辑门电路的输出端获取输出的电压脉冲幅值以读取逻辑运算结果。
4.如权利要求3所述的逻辑门电路，其特征在于，所述电阻的阻值为所述逻辑门电路中任一超晶格相变单元的非晶态阻值。
5.一种基于磁场触发的超晶格相变单元的逻辑门电路，其特征在于，包括第一超晶格相变单元、第二超晶格相变单元，第一螺线管、第二螺线管，可控开关元件和电阻；
所述第一超晶格相变单元的第一端作为逻辑门电路的第一输入端，所述第一螺线管的输入端作为逻辑门电路的第二输入端，第二螺线管的输入端作为逻辑门电路的第三输入端，第二超晶格相变单元的第一端作为逻辑门电路的第四输入端；所述可控开关元件的一端与第一超晶格相变单元的第二端和第二超晶格相变单元的第二端连接，可控开关元件的另一端接地；电阻的一端与第二超晶格相变单元的第一端连接，电阻的另一端接地；所述第二超晶格相变单元的第一端作为逻辑门电路的输出端；
通过闭合可控开关元件，在所述第一输入端和第四输入端同时输入复位电压脉冲，将第一超晶格相变单元和第二超晶格相变单元写至高阻态使其复位后，在第一输入端输入第一电压脉冲模拟逻辑0或1，第二输入端输入第二电压脉冲模拟逻辑0或1，第三输入端输入第三电压脉冲模拟逻辑0或1，第四输入端输入第四电压脉冲模拟逻辑0或1，通过所述第二电压脉冲和第三电压脉冲作用于螺线管产生脉冲磁场；以及所述第一电压脉冲、第四电压脉冲与脉冲磁场作用于超晶格相变单元，使其实现阻态切换来实现四端输入的逻辑与、或非功能；
当第二电压脉冲和第三电压脉冲完全一致时，通过将所述第二输入端和第三输入端合并为一个输入端，实现三端输入的逻辑与、或非功能；
通过断开可控开关元件，并在第一输入端输入低电平的读取电压脉冲，在所述逻辑门电路的输出端获取输出的电压脉冲幅值以读取逻辑运算结果。
6.如权利要求5所述的逻辑门电路，其特征在于，所述电阻的阻值为所述逻辑门电路中任一超晶格相变单元的晶态阻值。
7.一种基于磁场触发的超晶格相变单元的逻辑门电路，其特征在于，包括第一超晶格相变单元、第二超晶格相变单元，第一螺线管、第二螺线管，第一可控开关元件、第二可控开关元件、第三可控开关元件和电阻；
所述电阻的第一端作为逻辑门电路的第一输入端，第一螺线管的输入端作为逻辑门电路的第二输入端，第二螺线管的输入端作为逻辑门电路的第三输入端，第二超晶格相变单元的第一端作为逻辑门电路的第四输入端；第一可控开关元件的一端与电阻的第一端连接，另一端与电阻的第二端连接；所述第一超晶格相变单元的第一端与电阻的第二端连接，其连接端作为逻辑门电路的输出端；所述第二可控开关元件的第一端与第一超晶格相变单元的第二端和第二晶格相变单元的第二端连接，第二可控开关元件的第二端接地；第三可控开关元件的第一端与第二晶格相变单元的第一端连接，第三可控开关元件的第二端接地；
通过闭合第一可控开关元件和第二可控开关元件，断开第三可控开关元件，在所述第一输入端和第四输入端同时输入复位电压脉冲，将第一超晶格相变单元和第二超晶格相变单元写至高阻态使其复位后，在第一输入端输入第一电压脉冲模拟逻辑0或1，在第二输入端输入第二电压脉冲模拟逻辑0或1，第三输入端输入第三电压脉冲模拟逻辑0或1，第四输入端输入第四电压脉冲模拟逻辑0或1，通过所述第二电压脉冲和第三电压脉冲作用于螺线管产生脉冲磁场；以及所述第一电压脉冲、第四电压脉冲与脉冲磁场作用于超晶格相变单元，使其实现阻态切换来实现四端输入的逻辑与非、或功能；
当第二电压脉冲和第三电压脉冲完全一致时，通过将所述第二输入端和第三输入端合并为一个输入端，实现三端输入的逻辑与非、或功能；
通过断开第一可控开关元件和第二可控开关元件，闭合第三可控开关元件，并在第一输入端输入低电平的读取电压脉冲，在所述逻辑门电路的输出端获取输出的电压脉冲幅值以读取逻辑运算结果。
8.如权利要求7所述的逻辑门电路，其特征在于，所述电阻的阻值为所述逻辑门电路中任一超晶格相变单元的非晶态阻值。
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