CN100414839C - 控制电路和可重构逻辑部件 - Google Patents

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Abstract

本发明提供一种控制电路，该控制电路包括：由第1和第2“非”型逻辑电路68a、68b构成的双稳态多谐振荡电路；与第1“非”型逻辑电路68a的输出和第2“非”型逻辑电路68b的输入之间的第1布线连接，连接在第1布线的端子间的电阻值根据写入信号而变化的第1存储器件64a；与第1“非”型逻辑电路68a的输入和第2“非”型逻辑电路68b的输出之间的第2布线连接，连接在第2布线连接的端子间的电阻值根据写入信号而变化的第2存储器件64b。能使存储器阵列的写入或者读出的电路小型化，缩短逻辑电路再构成时间。

Description

控制电路和可重构逻辑部件
技术领域
本发明涉及可重构逻辑部件，特别是涉及逻辑电路的电路构成信息对存储器件的写入和读出的控制电路。
背景技术
可重构逻辑部件具有用软件改写逻辑电路构成的功能，作为提供柔性系统大规模集成电路(LSI)的手段是有效的。但是，需要存储重写的逻辑电路的再构成数据的存储器阵列，可重构逻辑部件将大型化。而且，在逻辑电路的重写中，需要从存储器经由母线向进行大量的电路构成信息的电路串行传送信息，问题是为逻辑电路的再构成需要长时间。
为解决这些问题，在可重构逻辑部件的布线侧层叠担负可重构逻辑部件的布线转换任务的存储器阵列是有效的。
即因为存储器阵列通常是大型的，所以通过多层化就可以缩小可重构逻辑部件面积。而且，存储器阵列与逻辑电路的布线距离能制作得很小，同时，因为能并行地传送信号，所以对逻辑电路的布线进行再构成的信号传输速度加快。(例如，参照非专利文献1)
[非专利文献1]IEICE Tech.Report.ICD2002-10，2002年，P.13
按照现有的方法，对存储器阵列的写入和读出，例如以16位单位串行实施，因而对大规模的逻辑电路而言需要较长时间。而且，即使在逻辑电路布线的重写方面串行进行再构成，也需要长时间。
在存储器与逻辑电路之间平行地进行数据传送的时，由于使可重构逻辑部件变为小型，必需使对存储器件进行写入和读出的电路小型化。以前，对逻辑电路的电路构成信息的读出，使用读出放大器电路。但是，读出放大器电路针相对存储器件尺寸很大。对于一个个存储器件，由有于必须设置写入电路和读出放大器电路所以难以缩小整个可重构逻辑部件。
发明内容
鉴于上述问题的存在，本发明的目的在于，提供能使存储器阵列的写入或者读出的电路小型化，通过存储器多层化而使整个电路小型化，缩短逻辑电路的再构成时间的控制电路和可重构逻辑部件。
本发明提供一种控制电路，用于提供控制信号以构建逻辑电路，包括：包括第1和第2“非”型逻辑门的锁存电路；设置在上述第1“非”型逻辑门的输出和上述第2“非”型逻辑门的输入之间的第1可变电阻存储器，该第1可变电阻存储器依照写入信号来存储电阻值；和设置在上述第1“非”型逻辑门的输入和上述第2“非”型逻辑门的输出之间的电阻元件，其中，上述第2“非”型逻辑门的输出用于传送上述控制信号。
本发明还提供一种可重构逻辑部件，包括：输入电路，取得用于构建多个逻辑电路的逻辑门的重构数据；存储器阵列，具有与上述多个逻辑电路的数量相对应的多个存储单元，该存储单元包括成对的第1和第2可变电阻存储器，该第1和第2可变电阻存储器依照与上述重构数据相对应的写入信号并根据上述第1和第2可变电阻存储器之间的电阻的大小关系来存储上述重构数据；“非”型逻辑门阵列，具有多个与上述存储单元相对应的“非”型逻辑门单元，该“非”型逻辑门单元中的每一个都具有锁存电路，该锁存电路包括第1“非”型逻辑门和第2“非”型逻辑门，上述“非”型逻辑门单元分别与第1“非”型逻辑门的输出和第2“非”型逻辑门的输入之间的上述第1可变电阻存储器、以及上述第1“非”型逻辑门的输入和上述第2“非”型逻辑门的输出之间的上述第2可变电阻存储器相连接，上述“非”型逻辑门单元通过从上述存储单元中读出上述重构数据，来传送构成信号；选择电路，向上述“非”型逻辑门阵列输出用于上述重构数据的选择信号；以及可重构逻辑门，依照与上述重构数据相对应的、利用上述选择信号选择的构成信号来再构成上述逻辑门。
为达成上述目的，本发明第1方案是以包括：(一)由第1和第2“非”型逻辑电路而构成的双稳态多谐振荡电路；(二)与第1“非”型逻辑电路的输出和第2“非”型逻辑电路的输入之间的第1布线连接，连接到第1布线的端子间的电阻值随写入信号而变化的第1存储器件；(三)与第1“非”型逻辑电路输入和第2“非”型逻辑电路输出之间的第2布线被连接，连接到第2布线端子的电阻值随写入信号而变化的第2存储器件的控制电路作为要点。
本发明的第2方案是以包括：(一)取得多个逻辑电路的逻辑门的电路构成信息的输入电路；(二)从输入电路取得电路构成信息的写入电路；(三)由根据互相的电阻值高低关系存储从写入电路输出的每个电路构成信息的第1和第2存储器件的对构成的多个存储单元，根据逻辑电路构成信息种类的数排列配置的存储器阵列；(四)有构成双稳态多谐振荡电路的”非”型逻辑电路单元，将第1和第2存储器件分别连接到“非”型逻辑电路单元的第1“非”型逻辑电路的输出和“非”型逻辑电路单元的第2“非”型逻辑电路的输入，及第1“非”型逻辑电路的输入和第2“非”型逻辑电路的输出之间，从存储单元电路构成信息读出之后输出电路构成信息的多个“非”型逻辑电路单元，与各自存储器阵列对应地多个排列配置的“非”型逻辑电路阵列；(五)向“非”型逻辑电路阵列，输出多个电路构成信息的选择信号的电路构成信息选择电路；以及(六)根据选择信号进行选择之后根据从“非”型逻辑电路单元输出了的电路构成信息，重新构成逻辑门的可重构逻辑门的可重构逻辑部件为基本构成的逻辑电路作为要点。
如果使用本发明，就能提供使存储器阵列的写入和读出的电路小型化，缩短逻辑电路的再构成时间的控制电路和可重构逻辑部件。
附图说明
图1是表示有关本发明第1实施例的可重构逻辑部件一个例子的框图。
图2是表示装载了有关本发明第1实施例的可重构逻辑部件的半导体衬底构造一个例子的概况图。
图3是表示有关本发明第1实施例的存储器阵列的存储块一个例子的概况图。
图4是表示有关本发明第1实施例的控制电路构成一个例子的概况图。
图5是表示有关本发明第1实施例的控制电路单元的控制信号一个例子的概况图。
图6是表示有关本发明第1实施例的控制电路块的构成信号一个例子的概况图。
图7是表示有关本发明第2实施例的控制电路构成一个例子的概况图
图8是表示有关本发明第2实施例的控制电路特性表一个例子的概况图。
图9是表示有关本发明第2实施例的控制电路单元控制信号一个例子的的概况图。
图10是表示有关本发明第2实施例的控制电路构成其他例子的概况图。
图11是表示有关本发明第2实施例的其他控制电路特性表一个例子的概况图。
图12是表示有关本发明第3实施例的可重构逻辑部件一个例子的框图。
图13是表示有关本发明第3实施例的存储器件构造一个例子的概况图。
图14是表示有关本发明第3实施例的存储器件电压对电阻特性一个例子的概况图。
图15是表示有关本发明第3实施例的控制电路构成一个例子的概况图。
图16是表示有关本发明第3实施例的控制电路特性表一个例子的概况图。
图17是表示有关本发明其他实施例的控制电路构成一个例子的概况图。
图18是表示有关本发明其他实施例的控制电路构成其他例子的概况图。
图19是表示有关本发明其他实施例的控制电路构成其他例子的概况图。
图20是表示有关本发明其他实施例的控制电路构成其他例子的概况图。
具体实施方式
接着，参照附图来说明本发明实施例。在以下附图的记述中，同-或类似部分给予同-或类似的符号。但是，附图是典型的图，应该注意形状和尺寸和现实的东西不同。所以，具体的形状和尺寸应该参考以下的说明进行判断。而且即使在附图互相间，当然也包含互相尺寸的关系和比率不同的部分。
(第1实施例)
如图1所示，有关本发明第1实施例的可重构逻辑部件40包括：从例如与外部的逻辑电路布局设计装置(图中省略)等连接的输入端子51取得为各自再构成多个逻辑电路的数据(以下，称作再构成数据。)的输入信号Din的输入电路58；放大从输入电路58输出的再构成数据信号Dlw并输出写入信号Dwr的写入电路54；由根据写入信号Dwr写入之后存入多个逻辑电路的各自再构成数据的存储器阵列46和基于存入后的再构成数据进行逻辑运算的“非”型逻辑电路阵列56而构成，输出输出信号DSa和DSb的控制电路部48；对写入电路54输出对存储器阵列46的写入指示信号Pwr，而且对“非”型逻辑电路阵列56输出逻辑电路的选择信号Psel的电路构成信息选择电路52；与根据信号Psel选定的逻辑电路的再构成数据对应并根据控制电路部48输出的构成信号DSc构成逻辑电路的1个的逻辑门的可重构逻辑门50。而且，存储器阵列46，与再构成用的多个逻辑电路各自对应地多个排列配置。而且，逻辑电路阵列56的各“非”型逻辑电路，因为各自与存储器阵列46的各存储器件连接，“非”型逻辑电路阵列56也与存储器阵列46的各自对应地多个排列配置起来。然后，可重构逻辑部件40通过多个结合，构成带有1种功能的可重构逻辑电路。
如图2所示，可重构逻辑部件40装载的半导体衬底41包括：有输入电路58、写入电路54、“非”型逻辑电路阵列56、电路构成信息选择电路52，和可重构逻辑门50等的半导体基板42；在半导体基板42上边配置的布线层44；在布线层44上边配置的存储器阵列46。在布线层44上，设置半导体基板42上的输入电路58、写入电路54、“非”型逻辑电路阵列56、电路构成信息选择电路52、和可重构逻辑门50等的布线，及控制电路部48的“非”型逻辑电路阵列56和存储器阵列46间的连接布线。图2中，存储器阵列46表示在布线层44的表面上配置的例子。但是，存储器阵列46的配置位置，不限定于布线层44表面，当然例如也可以埋入布线层44的配置。这样，由于将存储器阵列46设置在半导体基板42上边配置的布线层44上，使可重构逻辑电路基本构成要素的可重构逻辑部件40的小型化成为可能。
在可重构的逻辑门50，可用检查表(LUT)和算术逻辑运算单元(ALU)等。在LUT和ALU中，例如，设置用金属-氧化膜-半导体(MOS)晶体管和互补型MOS(CMOS)晶体管等的逻辑门和运算单元等。
在控制电路部48的存储器阵列46中，如图3所示，与用于构成多个逻辑电路的再构成数据对应的多个存储单元64排列配置在可重构逻辑门50的上部。各存储单元64，与各自对应的“非”型逻辑电路阵列56连接。
有关第1实施例的控制电路部48中设置的控制电路70，如图4所示，具备图1的“非”型逻辑电路阵列56所配置的“非”型逻辑电路单元68和与“非”型逻辑电路单元对应地配置在存储器阵列46的存储单元64。在“非”型逻辑电路单元68设置着第1“非”型逻辑电路68a和第2“非”型逻辑电路68b，在存储单元设置着第1存储器件64a和第2存储器件64b。第1存储器件64a连接到第1“非”型逻辑电路68a的输出和第2“非”型逻辑电路68b的输入之间的第1布线，第2存储器件64b与第1“非”型逻辑电路68a的输入和第2“非”型逻辑电路68b的输出之间的第2布线连接起来。即是，在构成双稳态多谐振荡电路的第1和第2“非”型逻辑电路68a、68b的各自输入和输出间，形成着插入第1和第2存储器件64a、64b的电路。
所以，第1“非”型逻辑电路68a的输出信号DSa，经由第1存储器件64a输入到第2“非”型逻辑电路68b，第2“非”型逻辑电路68b的输出信号DSb，经由第2存储器件64b输入到第1“非”型逻辑电路68a。在第1和第2存储器件64a、64b，设置为进行对逻辑电路的再构成数据写入的写入端子63a、63b，分别连接到写入电路54。而且，在第2“非”型逻辑电路68b的输出侧没置控制电路70的输出端子69。控制电路70根据写入到存储单元64的再构成数据输出“1”或“0”，作为输出信号DSb。双稳态多谐振荡电路的第1和第2“非”型逻辑电路68a、68b是“非”型(NOT)电路(倒相器)、与“非”型(NAND)电路，或者“非”型(NOR)电路等“非”型逻辑门。在第1实施例中，第1和第2的“非”型逻辑电路68a、68b使用倒相器。对第1和第2的存储器件64a、64b而言，可使用以磁场使电阻率变化的磁阻存储器，以光或热使材料起相变而改变电阻率的相变型存储器，或者以电信号使电阻率变化的存储器等的可变电阻型存储器。
如图5所示，可重构逻辑门50，使用分别连接到控制电路单元72多个控制电路70、70a、70b、…、70k的输出端子69的LUT和ALU等。在LUT和ALU中，配置MOS晶体管等的多个开关晶体管，进行逻辑门结构的转换。这是由控制电路70、70a、70b、…、70k的各自信号DSb的组合决定。例如，在输出信号DSb的某一组合时，LUT成为“与”(AND)电路(逻辑积电路)，另外的组合时成为NOR电路。
在第1实施例，首先，多数逻辑电路的逻辑门再构成数据的输入信号Din，从外部的逻辑电路布局设计装置等经由表示在图1的输入端子51，借助于输入电路58取得，作为再构成数据信号Dlw输入到写入电路54。在写入电路54中，根据电路构成信息选择电路52的写入指示信号Pwr，顺序地将逻辑门的再构成数据的写入信号Dwr输入存储器阵列46。写入信号Dwr，经由第1和第2的存储器件64a、64b的写入端子63a、63b，向图3所示的存储单元64写入再构成数据。这样一来，多个逻辑电路的可重构逻辑门50的各自重构数据就存入存储器阵列46的各存储单元64。
控制电路部48，根据各存储单元64里预先存入的可重构逻辑门50的再构成数据，输出实施可重构逻辑门50结构的构成信号DSc。例如，不向图4示出的控制电路70的存储单元64写入再构成数据，使第1和第2的存储器件64a、64b的电阻值VRa、VRb相等。输入可重构逻辑部件40全体的电源时，之后第1和第2的“非”型逻辑电路68a、68b的输入值就都是“0”。其结果，第1和第2的“非”型逻辑电路68a、68b，同时开始以输出信号DSa，DSb为“1”的运算。但是，因为电路是对称的，与通常双稳态多谐振荡电路的情况同样，第1和第2“非”型逻辑电路68a、68b的哪边为“1”，哪边成为“0”则不能决定。
在第1实施例中，控制电路70对第1和第2存储器件64a、64b写入使用不同的电阻数值VRa、VRb。例如，第1存储器件64a的电阻值VRa高于第2存储器件64b的电阻值VRb的情况下，第1“非”型逻辑电路68a的输出信号DSa的传送速度，比第2“非”型逻辑电路68b的输出信号DSb将要延迟。因此，第1“非”型逻辑电路68a的输出信号DSa在到达第2“非”型逻辑电路68b之前，第2“非”型逻辑电路68b的输出信号DSb到达第1“非”型逻辑电路68a。所以，经常是输出信号DSa为“0”，而输出信号DSb为“1”。相反，第1存储器件64a的电阻值VRa低于第2存储器件64b的电阻值VRb的情况下，经常是输出信号DSa为“1”，而输出信号DSb为“0”。
设法使第1和第2存储器件64a、64b的电阻值VRa、VRb互相不同，例如从控制电路70的输出端子69输出第2“非”型逻辑电路68b的输出信号DSb。控制电路70的输出信号DSb值，如上述那样，由写入后的第1和第2的存储器件64a、64b的电阻率大小关系来决定。即，和第1的存储器件64a相比第2存储器件64b如果为高电阻率的话，控制电路70的输出信号DSb就成为“0”。相反，和第1存储器件64a相比第2存储器件64b如果为低电阻率的话，控制电路70的输出信号DSb就成为“1”。
在控制电路部48的“非”型逻辑电路阵列56，如图4所示，与存储器阵列46的存储单元64对应设置“非”型逻辑电路单元68作为控制电路70。根据电路构成信息选择电路52的选择信号Psel选择多个逻辑电路之一。从位于选定的逻辑电路各可重构逻辑门50的上部的存储单元64，借助于存入的再构成数据对应的控制电路70-并读出。作为读出后的再构成数据的各控制电路70输出信号DSb，从控制电路部48向全部可重构逻辑门50-并输出，再构成可重构逻辑门50。这样，由于在各可重构逻辑门50的上部配置对应的存储单元64，能缩短传送再构成数据的布线距离，并能缩短传送时间。
为了连接可重构逻辑门50的逻辑门和运算单元等而实现逻辑功能，例如如图5所示，从控制电路单元72包括的多个控制电路70、70a、70b、…、70k的各输出端子69，将多个输出相信号DSb作为控制信号DSc而输出到可重构逻辑门50。例如，在可重构逻辑门50的逻辑功能结构中用16位控制信号DSc的情况下，控制电路单元72使用16个控制电路70、70a、70b、…、70k。而且，如图6所示，从由和多个存储单元64对应的多数“非”型逻辑电路68的组合构成的与一個逻辑电路相对应的控制电路块73的多个控制电路单元72、72a、72b、…、72n，将由多个控制信号DSc构成的构成信号DSrec输出到由多个可重构逻辑门50构成的可重构逻辑门阵列60。构成信号DSrec，并行地一并进行设于可重构逻辑门50的逻辑门和运算单元布线的转换，并构成由可重构逻辑门阵列60选定的逻辑电路。
在顺序再构成预先存入存储器阵列46的多个逻辑电路并使其运作的情况下，在从电路构成信息选择电路52输出选择信号Psel之前复原控制电路部48的”非”型逻辑电路阵列56的电源。之后，重新根据选择信号Psel选择存入的逻辑电路的一个，选定的逻辑电路的再构成数据，由与再构成数据每个对应的控制电路70读出。其结果，各自从构成与选定的逻辑电路对应的控制电路块73的控制电路70，将由与可重构逻辑门50的各再构成数据对应的输出信号DSb集合的DSc组成的多个构成信号DSrec全部输出到可重构逻辑门阵列60。
这样，如果使用第1实施例，因为在可重构逻辑门50的上部配置对应的存储单元64，所以能缩短的传送再构成数据的布线距离。而且，能够平行合地一并进行可重构逻辑门50的构成信号DSc的读出和输出。所以，和使用读出串行再构成数据的读出放大器电路的情况相比，能大幅度地缩短逻辑电路的再构成时间。
而且，有关第1实施例的控制电路70，是在第1和第2的“非”型逻辑电路68a、68b用了倒相器的双稳态多谐振荡电路。倒相器是由二个晶体管构成。另一方面，现有的读出放大器电路中，最低也用8～10个晶体管。所以，控制电路70和读出放大器电路相比，能小型化，进而，存储器阵列46因为层叠在布线层44上，所以也能使可重构逻辑部件40小型化。
(第2实施例)
有关本发明第2实施例的可重构逻辑部件40的控制电路170，如图7所示，是在“非”型逻辑电路单元68的复位置位型(RS型)双稳态多谐振荡器(RS-FF)里插入了存储单元64的电路。第1“非”型逻辑电路76a和第2“非”型逻辑电路76b各自有置位输入S和复位输入R。在第1“非”型逻辑电路76a的输出Ya和第2“非”型逻辑电路76b的输入B之间连接第1存储器件64a，在第1“非”型逻辑电路76a的输入A和第2“非”型逻辑电路76b的输出Yb之间连接第2存储器件64b。第1和第2“非”型逻辑电路76a、76b，连接着输出端子69a、69b。第1和第2的“非”型逻辑电路76a、76b使用NAND电路。置位输入S和复位输入R连接到图1示出的电路构成信息选择电路52，各自输入置位输入信号DSET和复位输入信号DRESET。而且，在第1和第2存储器件64a、64b设置着写入端子63a、63b。
第2实施例中，在控制电路170用RS-FF电路这一点，和第1实施例不同。其他的构成因为是同样的，所以重复的记载省略。
对控制电路170而言，如图8所示，用把从电路构成信息选择电路52输出到置位输入S和复位输入R的置位输入信号DSET和复位输入信号DRESET共同作为“0”的初始化信号，进行初始化。其结果，不管存入在存储单元64的再构成数据，第1和第2的”非”型逻辑电路76a、76b的输出信号DSa，DSb共同成为“1”。而后，从电路构成信息选择电路52对置位输 入S和复位输入R，用把置位输入信号DSET和复原输入信号DRESET共同作为“1”的读出信号，进行存入后的再构成数据的读出。置位输入信号DSET和复位输入信号DRESET都为“1”时，2个NAND电路因为成为与2个倒相器等效，以与第1实施例相同原理读出存储单元的数据。即，在第1存储器件64a的电阻值VRa低于第2存储器件64b的电阻值VRb的情况下，第1“非”型逻辑电路76a输出信号DSa的传送速度，比第2“非”型逻辑电路76b的输出信号DSb要快。因此，第2“非”型逻辑电路76b的输出信号DSb在到达第1“非”型逻辑电路76a的输入A以前，第1“非”型逻辑电路76a的输出信号DSa到达第2“非”型逻辑电路76b的输入B，所以常常是输出信号DSa为“1”，输出信号DSb为“0”。相反，在第1存储器件64a的电阻值VRa高于第2存储器件64b的电阻值VRb的情况下，常常是输出信号DSa为“0”，输出信号DSb成为“1”。
要设法使第1和第2的存储器件64a、64b的电阻值VRa、VRb互相不同，例如把第2“非”型逻辑电路76b的输出信号DSb作为控制电路170的输出。即，输出信号DSb的值，由写入的第1和第2的存储器件64a、64b的电阻率高低关系来决定，第2存储器件64b与第1存储器件64a相比，高电阻率时，是“0”，低电阻率时，是“1”。
可重构逻辑门50的再构成数据，预先存入设于图3示出的存储器阵列46的多个存储单元64内。根据对电路构成信息选择电路52的置位输入S和复位输入R的初始化信号和读出信号，控制电路170进行输出信号DSa、DSb的初始化和存入的可重构逻辑门50再构成数据的读出。为了连接可重构逻辑门50的逻辑门和运算单元等而实现逻辑功能，例如如图9所示，从包含在控制电路单元172里的多个控制电路170、170a、170b、…、170k，向可重构逻辑门50输出多个输出信号DSb作为控制信号DSc。例如，在可重构的逻辑门50的逻辑功能结构用16位的控制信号DSc的情况下，用16个控制电路单元172的控制电路170、170a、170b、…、170k。而且，多个控制电路单元172能把与多个可重构逻辑门50的再构成数据相对应的多个输出信号DSc输出到可重构的逻辑门50，能够再构成逻辑电路。
而且，有关第2实施例的控制电路170，是在第1和第2的“非”型逻辑电路76a、76b使用了NAND电路的RS-FF电路。NAND电路通常由4个晶体管构成。所以，控制电路170与上述的读出放大器电路相比，能够小型化。
在有关第2实施例的可重构逻辑部件中，没有复原电源，能一边再构成有不同功能的多个逻辑电路的逻辑门一边使其工作。例如，首先根据电路构成信息选择电路52的初始化信号使控制电路170初始化。根据电路构成信息选择电路52的选择信号Psel选择与图3中所示存储器阵列46的存储单元64对应的“非”型逻辑电路68的一个。其次，将从电路构成信息选择电路52读出信号向多个控制电路170输出，进行罗辑门进行再构成数据的读出。进而，逻辑门的再构成数据从多个控制电路170作为构成信号DSc而向可重构逻辑门50输出，再构成有规定功能的逻辑电路。这样，通过重复进行控制电路170的初始化、与逻辑电路对应的“非”型逻辑电路68的选择、逻辑电路再构成数据的读出、和逻辑电路再构成的操作，就能以短时间一边再构成有不同功能的多个逻辑电路一边使其工作。在第2实施例中，因为不需要图1中示出的“非”型逻辑电路阵列56的电源复位，就不需要电源控制电路，整个电路会更加小型化。
上述的说明中，使用了NAND电路的RS-FF电路的控制电路170。但是，Rs-FF电路，也能用NOR电路构成。如图10所示，控制电路171包括：有置位输入S和复位输入R的第1“非”型逻辑电路78a和第2“非”型逻辑电路78b；连接在第1“非”型逻辑电路78a的输出Ya和第2“非”型逻辑电路78b的输入Ba之间的第1存储器件64a；连接在第1“非”型逻辑电路78a的输入Aa和第2“非”型逻辑电路78b的输出Yb之间的第2存储器件64b。将输出端子69a、69b与第1和第2的“非”型逻辑电路78a、78b连接起来。第1和第2“非”型逻辑电路78a、78b是NOR电路。而且，在第1和第2存储器件64a、64b上设置写入端子63a、63b。
就控制电路171来说，如图11的特性表所示，用从图1的电路构成信息选择电路52向置位输入S和复位输入R输出的置位输入信号DSET和复位输入信号DRESET都设为“1”的初始化信号，进行初始化。其结果，不管存入在存储单元64的再构成数据，第1和第2“非”型逻辑电路78a、78b的输出信号DSa、DSb都成为“0”。而后，从电路构成信息选择电路52对置位输入S和复位输入R，用把置位输入信号DSET和复位输入信号DRESET都作为“0”的读出信号，进行存入后的再构成数据的读出。置位输入信号DSET和复位输入信号DRESET都为“0”时，2个NOR电路就成为与2个倒相器等效，所以用与第1实施例相同原理读出存储单元的数据。即，第1存储器件64a的电阻值VRa低于第2存储器件64b的电阻值VRb的情况下，第1“非”型逻辑电路78a输出信号DSa的传送速度比第2“非”型逻辑电路78b的输出信号DSb还快。因此，第2“非”型逻辑电路78b的输出信号DSb在到达第1“非”型逻辑电路78a的输入A之前，第1“非”型逻辑电路78a的输出信号DSa到达第2“非”型逻辑电路78b的输入B，所以常常是输出信号DSa为“0”，输出信号DSb成为“1”。相反，在第1存储器件64a的电阻值VRa高于第2存储器件64b的电阻值VRb的情况下，常常是输出信号DSa为“1”，输出信号DSb为“0”。
在控制电路171，输出信号DSa、DSb的值与控制电路170的情况相反。所以，如果用输出信号DSa，与控制电路170的情况同样，能够再构成逻辑电路。而且，NOR电路也与NAND电路同样，以4个晶体管构成。所以，控制电路171和读出放大器电路相比，能够小型化。
(第3实施例)
如图12所示，有关本发明第3实施例的可重构逻辑部件40a包括：有输入端子51的输入电路58；有与输入电路58连接的“非”型逻辑电路阵列56a和与“非”型逻辑电路阵列56a连接的存储器阵列46a的控制电路部48a；与“非”型逻辑电路阵列56a连接的可重构逻辑门50；以及与“非”型逻辑电路阵列56a连接的电路构成信息选择电路52。输入电路58，例如从连接外部的逻辑电路布局设计装置等的输入端子51取得多数逻辑电路各自逻辑门再构成数据的输入信号Din。“非”型逻辑电路阵列56a，根据电路构成信息选择电路52的写入指示信号Pwr，把从输入电路58输出的再构成数据信号Dlw作为写入信号Dwr而向存储器阵列46a输出，并写入逻辑门的再构成数据。而且，“非”型逻辑电路阵列56a，根据电路构成信息选择电路52的选择信号Psel，读出存入在存储器阵列46a的再构成数据，生成输出信号DSa、DSb。而且，“非”型逻辑电路阵列56a，向可重构逻辑门50输出被选定的逻辑电路逻辑门再构成数据的构成信号DSc。然后，通过多个结合可重构逻辑部件，构成具有1种功能的可重构逻辑电路。
第3实施例中，在借助于控制电路48a合并进行逻辑电路再构成数据的写入和读出这一点，与第1和第2实施例不同。其他的结构是同样的，所以重复了的记载省略。
在存储器阵列46a中配置的存储器件80，如图13所示，是在由硅(Si)等半导体材料构成的结90的相对置表面上，分别设置由氧化硅(SiO2)等的绝缘膜构成的第1和第2隧道绝缘膜86、88。在第1和第2隧道绝缘膜86、88的表面分别设置由金属等的導电性材料构成的第1和第2电极82、84。第1和第2隧道绝缘膜86、88的膜厚，设定为约2nm～10nm的范围。如果第1和第2隧道绝缘膜86、88的膜厚为10nm以上，为了向结90进行隧道注入电子而必需的第1和第2电极82、84间的外加电压，是“非”型逻辑电路阵列56a的电源电压，例如5V以上，所以变得难以写入。而且，如果第1和第2隧道绝缘膜86、88的厚度减薄为2nm以下的话，隧道注入在结90的电子就容易泄漏，数据的保持时间缩短，而且难以读出。在第3实施例中，第1和第2的隧道绝缘膜86、88的厚度规定为大约3nm。
存储器件80，如图14所示，在不给结90注入电子的状态下，有以实线表示的电阻对电压特性，并成为低电阻。写入第1和第2电极82、84间的施加电压的电压VWRITE保持例如在2V以上借助于电子的隧道注入将电子积累在结90。在积累了注入电子的状态下的存储器件80的电阻对电压的特性，就以图14的虚线表示的那样，变成高电阻。而且，若进一步提高第1和第2电极82、84间的施加电压，消去电压VERASE，例如成为3.5V时，超过第1和第2隧道绝缘膜86、88的电位势垒就流出电子。其结果，所积累的注入电子已清除出去，回到低电阻状态。存储器件80的读出，以在比写入电压VWRITE低的读出电压VREAD流过器件的电流大小进行读出。而且，在读出电压VREAD，不对结90进行电子的隧道注入。而且，在这个存储器件中，只要保持某一逻辑电路的再构成和下一个逻辑电路的再构成之间的数据就行，因而在频繁地进行电路再构成时，不一定需要长的数据保持时间。
在图12示出的控制电路部48a所设置的控制电路270，如图15所示，是在RS-FF电路中插入了存储单元64的结构。第1“非”型逻辑电路76a和第2“非”型逻辑电路76b，各自有置位输入S和复位输入R。第1“非”型逻辑电路76a的输出Ya和第2“非”型逻辑电路76b的输入B之间连接第1存储器件80a，第1“非”型逻辑电路76a的输入A和第2“非”型逻辑电路76b的输出Yb之间连接第2存储器件80b。将输出端子69a、69b连接到第1和第2“非”型逻辑电路76a、76b。第1和第2“非”型逻辑电路76a，76b使用着NAND电路。将置位输入S和复位输入R连接到图12示出的电路构成信息选择电路52。
用图16的特性表，说明用控制电路270的逻辑门再构成数据的写入和读出。而且，与图3示出的存储器阵列46同样，在存储器阵列46a里排列着多个存储单元64。
对控制电路270而言，首先，设第1和第2“非”型逻辑电路76a、76b的电源电压为消去电压VERASE以上的5V。用将从电路构成信息选择电路52向置位输入S和复位输入R输出的置位输入信号DSET和复位输入信号DRESET都设为“0”的初始化信号，进行初始化。具体地说，第1和第2“非”型逻辑电路76a、76b的输出信号DSa、DSb，不管存入存储单元64的再构成数据，共同成为“1”。其结果，第1和第2存储器件80a、80b共同施加5V的电压，使其初始化成为低电阻。就像没有再读出一样，以短脉冲电压进行用于初始化的电压施加。
其次，从电路构成信息选择电路52将写入指示信号Pwr传输到控制电路270时，第1和第2“非”型逻辑电路76a、76b的电源电压就设为写入电压VWRITE和消去电压VERASE之间的电压，例如3V。“非”型逻辑电路阵列56a对输入电路58要求罗辑门再构成数据的输出。输入电路58，汇总从外部的逻辑电路布局设计装置等取得了的多个逻辑电路的各自逻辑门再构成数据的再构成数据信号Dlw，然后输入到对应的控制电路270的置位输入S和复位输入R。在此，再构成数据信号Dlw由置位输入S和复位输入R的输入信号DSET和复位输入信号DRESET的组合(DSET，DRESET)给出。再构成数据信号Dlw(1，0)的情况下，置位输入S为“1”，复位输入R为“0”，Dsa为“1”，输出信号DSb成为“0”。输入B的初始电压是0V，所以给第1存储器件80a加上电压3V，随着电子的隧道注入而变成高电阻。另一方面，第2存储器件80b照旧是低电阻。而且，再构成数据信号Dlw(0，1)的情况下，相反，输出信号DSa为“0”，输出信号DSb成为“1”，第1存储器件80a为低电阻，第2存储器件80b成为高电阻。这样，对存储器阵列46a的各存储块，一并写入各自逻辑门的再构成数据。
再构成数据的写入结束时，第1和第2“非”型逻辑电路76a、76b的电源电压设为读出电压VREAD，例如为1.5V。同时，从电路构成信息选择电路52将所希望的逻辑电路的选择信号Psel传输给“非”型逻辑电路阵列56a。对于与选定的逻辑电路逻辑门的再构成数据对应的控制电路270，传输从电路构成信息选择电路52读出的信号。根据读出信号，对控制电路270的置位输入S和复位输入R都输入“1”。例如，写入第1存储器件80a使其变为低电阻时，输出信号DSa为“1”，输出信号DSb成为“0”。相反，写入第2存储器件80b使其变为低电阻时，输出信号DSa为“0”，输出信号DSb成为“1”。所以，借助于控制电路270，可把写入到存储单元64后的逻辑电路再构成数据输出给可重构逻辑门50。这样，根据电路构成信息选择电路52的选择信号Psel和读出信号，存储器阵列46a内所存储的多个逻辑电路各自逻辑门的再构成数据，就从与选定的逻辑电路对应的“非”型逻辑电路阵列56a的控制电路270向可重构逻辑门50输出，能再构成逻辑电路。
如果使用第3实施例，在布线层设置存储器阵列46a，进而以RS-FF电路构成进行逻辑门再构成数据的读出和再构成的控制电路270，所以可重构逻辑部件40a的小型化变为可能。而且，逻辑门的再构成数据的写入和读出，用控制电路部48a统一平行进行，能缩短逻辑电路的再构成时间。
(其他实施例)
如上述那样，虽记述了本发明第1～第3实施例，但不应该理解为作出本揭示的一部分论述和附图就是限定本发明。根据该揭示对本领域技术人员来说，各式各样的代替实施例、实施例和运用技术就显而易见了。
在说明第1实施例的方面，在图1示出的控制电路70中，使用有第1和第2存储器件64a、64b的存储单元64，然而存储器件只有1个也行。例如，对控制电路71而言，如图17所示，在第1“非”型逻辑电路68a的输出与第2“非”型逻辑电路68b的输入之间连接电阻率可变的存储器件64c，在第1“非”型逻辑电路68a的输入与第2“非”型逻辑电路68b的输出之间连接固定电阻的基准电阻65。在此，基准电阻65的电阻值Rref，事先设置在存储器件64c的电阻率可变范围电阻值VRc的最小值和最大值之间。如果大于基准电阻65的电阻值Rref地写入存储器件64c的电阻值VRc，控制电路70a的输出信号DSb就变为“1”，相反的情况成为“0”。
这样，即使借助用了基准电阻65的控制电路70a，也完成逻辑电路再构成数据的存储，可能用于逻辑电路再构成。存储器件64c和基准电阻65，也可以配置在图3示出的存储单元64里。或者，也可以在和“非”型逻辑电路单元68相同的半导体衬底上形成基准电阻65。这种情况下，存储单元64只有存储器件64c，可缩小存储器阵列46的面积。而且，写入端子63c只要设置存储器件64c就行，写入的布线也能减少。
而且，在第1实施例中，控制电路70的第1和第2存储器件64a、64b，串联配置在第1和第2“非”型逻辑电路68a、68b的输入与输出之间。但是，第1和第2存储器件64a、64b最小的电阻值很大，往往使输出信号DSa、DSb的延迟增大。例如，若连接第1和第2“非”型逻辑电路68a、68b的输入与输出间的布线电阻是与第1和第2存储器件64a、64b的最小电阻值同等，如图18所示，也可以把控制电路71a的第1和第2存储器件64a、64b，并联连接到第1和第2“非”型逻辑电路68a、68b的输入与输出间的布线部分74。因为第1或第2存储器件64a、64b的最小电阻值和布线部74的电阻值合成电阻降为约1/2，所以能够抑制输出信号DSa，DSb的延迟时间。
而且，即使在图17示出的存储器件64c的最小电阻值很大的情况下，若连接第1和第2“非”型逻辑电路68a、68b的输入与输出间的布线电阻是与存储器件64c最小电阻值同等，则与上述说明同样，适合并联连接。即，在控制电路71b中，如图19所示，通过把存储器件64c和基准电阻65与布线部74并联连接，就能抑制输出信号DSa、DSb的延迟时间。
而且，在第1～第3实施例的说明中，根据控制电路70、170、171、270的输出信号DSb或DSa，控制设于可重构逻辑门50的开关晶体管，进行逻辑门的再构成。但是，也可以在“非”型逻辑电路和运算单元等之间布线的通断上使用传输门。如图20所示，把对控制电路170的第1和第2“非”型逻辑电路76a、76b的输出信号DSa、DSb的输出端子69a、69b，分别连接到设于可重构逻辑门50的传输门77的“非”输入C和输入D。在传输门77的通断部，连接着用于MOSFET、逻辑门、或者运算单元等之间连接的布线XIN和XOUT。
例如，在第1和第2“非”型逻辑电路76a、76b的输出信号DSa、DSb各自为“0”和“1”时，传输门77成为接通，连接布线XIN和XOUT。而且，在输出信号DSa、DSb各自为“1”和“0”时，传输门77成为断开，布线XIN和XOUT被切断。所以，存入到存储单元64的逻辑门再构成数据，借助于控制电路170传输到可重构的逻辑门50，经由传输门77，就能进行逻辑电路的再构成。
这样，本发明当然包括在此没有记载的各式各样的实施例等。所以，本发明的技术范围是根据上述说明而只由与合适的专利保护范围有关的发明特定事项所决定的。

Claims (19)

1. 一种控制电路，用于提供控制信号以构建逻辑电路，包括：
包括第1和第2“非”型逻辑门的锁存电路；
设置在上述第1“非”型逻辑门的输出和上述第2“非”型逻辑门的输入之间的第1可变电阻存储器，该第1可变电阻存储器依照写入信号来存储电阻值；和
设置在上述第1“非”型逻辑门的输入和上述第2“非”型逻辑门的输出之间的电阻元件，
其中，上述第2“非”型逻辑门的输出用于传送上述控制信号。
2. 如权利要求1所述的控制电路，其中，上述电阻元件是第2可变电阻存储器，用于依照上述写入信号来存储另一电阻值。
3. 如权利要求1所述的控制电路，其中，上述电阻元件是基准电阻，该基准电阻具有上述第1可变电阻存储器的可变电阻值范围内的最小值和最大值之间的固定电阻值。
4. 如权利要求2所述的控制电路，其中，上述第1可变电阻存储器与第1布线串联连接，该第1布线设置在上述第1“非”型逻辑门的输出和上述第2“非”型逻辑门的输入之间，上述第2可变电阻存储器与第2布线串联连接，该第2布线设置在上述第1“非”型逻辑门的输入和上述第2“非”型逻辑门的输出之间。
5. 如权利要求3所述的控制电路，其中，上述第1可变电阻存储器与第1布线并联连接，该第1布线设置在上述第1“非”型逻辑门的输出和上述第2“非”型逻辑门的输入之间，并且上述基准电阻与第2布线并联连接，该第2布线设置在上述第1“非”型逻辑门的输入和上述第2“非”型逻辑门的输出之间。
6. 如权利要求2所述的控制电路，其中，上述写入信号是电信号、磁信号、光信号和热信号中的一种。
7. 如权利要求4所述的控制电路，其中，上述第1和第2可变电阻存储器在半导体结的相对置表面上配置有第1和第2隧道绝缘膜。
8. 如权利要求7所述的控制电路，其中，通过对上述半导体结充电来降低上述第1和第2可变电阻存储器的电阻。
9. 如权利要求2所述的控制电路，其中，上述第1和第2可变电阻存储器设置在布线层的内部或表面上，该布线层设置在包括上述锁存电路的半导体基板上。
10. 如权利要求1所述的控制电路，其中，上述锁存电路是复位-置位-锁存电路。
11. 一种可重构逻辑部件，包括：
输入电路，取得用于构建多个逻辑电路的逻辑门的重构数据；
存储器阵列，具有与上述多个逻辑电路的数量相对应的多个存储单元，该存储单元包括成对的第1和第2可变电阻存储器，该第1和第2可变电阻存储器依照与上述重构数据相对应的写入信号并根据上述第1和第2可变电阻存储器之间的电阻的大小关系来存储上述重构数据；
“非”型逻辑门阵列，具有多个与上述存储单元相对应的“非”型逻辑门单元，该“非”型逻辑门单元中的每一个都具有锁存电路，该锁存电路包括第1“非”型逻辑门和第2“非”型逻辑门，上述“非”型逻辑门单元分别与第1“非”型逻辑门的输出和第2“非”型逻辑门的输入之间的上述第1可变电阻存储器、以及上述第1“非”型逻辑门的输入和上述第2“非”型逻辑门的输出之间的上述第2可变电阻存储器相连接，上述“非”型逻辑门单元通过从上述存储单元中读出上述重构数据，来传送构成信号；
选择电路，向上述“非”型逻辑门阵列输出用于上述重构数据的选择信号；以及
可重构逻辑门，依照与上述重构数据相对应的、利用上述选择信号选择的构成信号来再构成上述逻辑门。
12. 如权利要求11所述的可重构逻辑部件，还包括写入电路，用于从上述输入电路取得上述重构数据以便传送上述写入信号。
13. 如权利要求11所述的可重构逻辑部件，其中，上述“非”型逻辑门阵列从上述输入电路取得上述重构数据以便传送上述写入信号。
14. 如权利要求11所述的可重构逻辑部件，其中，上述存储器阵列设置在布线层的内部或表面上，该布线层设置在包括上述输入电路、上述“非”型逻辑门阵列、上述选择电路、以及上述可重构逻辑门的半导体基板上。
15. 如权利要求11所述的可重构逻辑部件，其中，上述写入信号是电信号、磁信号、光信号和热信号中的一种。
16. 如权利要求11所述的可重构逻辑部件，其中，上述“非”型逻辑门单元中的每一个都具有传输门，该传输门分别与上述第1和第2“非”型逻辑门的输出相连接，并且该传输门用于传送上述重构数据。
17. 如权利要求11所述的可重构逻辑部件，其中，上述第1和第2可变电阻存储器在半导体结的相对置表面上配置有第1和第2隧道绝缘膜。
18. 如权利要求17所述的可重构逻辑部件，其中，通过对上述半导体结充电来降低上述第1和第2可变电阻存储器的电阻。
19. 如权利要求11所述的可重构逻辑部件，其中，上述锁存电路是复位-置位-锁存电路。
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