JP5589083B2 - 利用度の高い可変回路トポロジーを有する汎用論理アレー及び定出力の様々な論理ゲートを実現するロジスティク写像回路 - Google Patents
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Description
ここで開示された主題の上記及びその他の特徴及び利点は、次の添付図面とともに以下の詳細な説明から明確にされる。
さらに、汎用論理アレーは、順序関数と同様に、固定された構成可能なセルをサポートするために構成され得る。
ロジスティク写像回路の実施例
f1(x)<x*ならばf(x)=f1(x)、f1(x)>x*ならばx* (3−1)
f1(x)=4ax(1−x) (3−2)
g(x)=f(f(x)) (3−3)
00=AB=>0000000011111111
01=AB=>0000111100001111
10=AB=>0011001100110011
11=AB=>0101010101010101
ID=K(Vgs−Vt)2 (3−4)
可変トポロジーの汎用論理アレーの実施例
セキュリティの実施例
限定でない例
上記のような方法は集積回路チップの作成に用いられる。
Claims (15)
- 安全なアプリケーションの出力特性解析による復号からデータを保護する保護システムであって、
1つ又は複数の論理回路であって、
論理'1'遷移に対して供給電流を略一定に維持するブール論理'1'を生成する第1のロジスティック写像と、
論理'0'遷移に対して供給電流を略一定に維持するブール論理'0'を生成する第2のロジスティック写像と
を有し、論理'1'又は論理'0'を出力するように1つ又は複数の入力電圧をとる1つ又は複数の論理回路
を具備し、
前記1つ又は複数の論理回路に含まれる各論理回路のp型トランジスタが互いに接続され、非線形出力電流であるプルアップ電流を加算点に供給し、
前記1つ又は複数の論理回路に含まれる各論理回路のn型トランジスタが互いに接続され、非線形出力電流であるプルダウン電流を加算点に供給する
保護システム。 - 論理'1'遷移に対して供給電流を略一定に維持するブール論理'1'を生成するように入力論理値とブール論理の組合せとをとる第1のロジスティック写像と、
論理'0'遷移に対して供給電流を略一定に維持するブール論理'0'を生成するように前記入力論理値と前記ブール論理の組合せとをとる第2のロジスティック写像と
を有し、
前記論理'1'遷移及び前記論理'0'遷移に対して供給遷移電流が略等しい
略定電流の論理回路であって、
前記論理回路の出力から前記第1のロジスティック写像及び前記第2のロジスティック写像のうちの少なくとも一方までのフィードバック経路を具備する
略定電流の論理回路。 - 請求項2に記載の略定電流の論理回路であって、
あらゆる前記入力論理値に対する前記供給遷移電流が略等しい
略定電流の論理回路。 - 請求項2に記載の略定電流の論理回路であって、
入力遷移が発生するかどうかにかかわらず前記供給電流をゲートするクロック回路
をさらに具備する
略定電流の論理回路。 - 請求項3に記載の略定電流の論理回路であって、
前記入力論理値、前記論理'0'遷移及び前記論理'1'遷移から独立した前記供給電流によって出力特性独立トポロジーを達成し、電源電流特性の観察による信号特性の間接的な検出を回避する
略定電流の論理回路。 - j個の論理回路の集合を具備し、
前記論理回路の集合の各論理回路r(r=1〜j)は、
論理'1'遷移に対して供給電流を略一定に維持するブール論理'1'を生成するように第rの入力電力とブール論理の組合せとをとる第1のロジスティック写像と、
論理'0'遷移に対して供給電流を略一定に維持するブール論理'0'を生成するように前記第rの入力電力と前記ブール論理の組合せとをとる第2のロジスティック写像と
を有し、
前記論理'1'遷移及び前記論理'0'遷移に対して供給遷移電流が略等しく、
あらゆる入力論理値に対する前記供給遷移電流が略等しい
略定電流の論理ネットワークであって、
前記論理回路の出力から前記第1のロジスティック写像及び前記第2のロジスティック写像のうちの少なくとも一方までのフィードバック経路を具備する
略定電流の論理ネットワーク。 - 請求項6に記載の略定電流の論理ネットワークであって、
前記入力論理値、前記論理'0'遷移及び前記論理'1'遷移から独立した前記供給電流によって出力特性独立トポロジーを達成し、電源電流特性の観察による信号特性の間接的な検出を回避する
略定電流の論理ネットワーク。 - 論理ゲートセルであって、少なくとも1つの入力を受け取り、当該論理ゲートセルの関数に応じて論理'1'又は論理'0'を有する論理レベル信号を出力する論理ゲートセルと、
前記論理'1'から前記論理'0'への遷移中及び前記論理'0'から前記論理'1'への遷移中に略一定になるように前記論理ゲートセルに対する供給電流を調整する、前記論理ゲートセルの出力からの電流フィードバック経路と
を具備する
出力特性独立論理ゲートセル。 - 請求項8に記載の出力特性独立論理ゲートセルであって、
前記論理ゲートセルは、
pチャネル型のMOSFET素子の第1のセットとnチャネル型のMOSFET素子の第2のセットとをそれぞれ含む複数のアレイ素子を有する、可変回路トポロジーを有する汎用ロジックアレイと、
ブール関数又はカオス的関数を実現する回路トポロジーを生成するように前記複数のアレイ素子の少なくとも1つにおいて前記MOSFET素子の第1のセットの1つ又は複数のMOSFET素子と前記MOSFET素子の第2のセットの1つ又は複数のMOSFET素子との間に相互接続部を形成する金属化層及びビア接続部のうちの少なくとも一方と
を具備する
出力特性独立論理ゲートセル。 - 請求項8に記載の出力特性独立論理ゲートセルであって、
前記論理ゲートセルは、
2入力ロジスティック写像回路であって、当該2入力ロジスティック写像回路の2つの入力のそれぞれが、前記論理レベル信号を出力するために高い論理レベル又は低い論理レベルを示す信号を受信する2入力ロジスティック写像回路
を具備する
出力特性独立論理ゲートセル。 - 請求項10に記載の出力特性独立論理ゲートセルであって、
前記2入力ロジスティック写像回路は、
ゲートが前記高い論理レベル又は前記低い論理レベルを提供する入力電圧(Vin1)に接続され、ドレインが電流源に接続され、ソースが第1のカレントミラーに接続され、第1の非線形出力電流である出力プルアップ電流を確立するpチャネル型の第1のMOSFET素子と、
ゲートが前記入力電圧(Vin1)に接続され、ドレインが第2の電流源に接続されるnチャネル型の第2のMOSFET素子と、
ゲートが前記高い論理レベル又は前記低い論理レベルを提供する入力電圧(Vin2)に接続され、ドレインが前記第1の電流源に接続され、ソースが前記第1のカレントミラーに接続され、前記出力プルアップ電流を確立するpチャネル型の第3のMOSFET素子と、
ゲートが前記入力電圧(Vin2)に接続され、ドレインが前記第2のMOSFETのソースに接続され、ソースが第2のカレントミラーに接続され、第2の非線形出力電流であるプルダウン電流を確立するnチャネル型の第4のMOSFET素子と
を有し、
前記第1の非線形出力電流及び前記第2の非線形出力電流は、前記論理'1'又は前記論理'0'を有する前記論理レベル信号を形成するようにミラーリングされる
出力特性独立論理ゲートセル。 - 請求項8に記載の出力特性独立論理ゲートセルであって、
前記論理ゲートセルは、3入力ロジスティック写像回路を有する
出力特性独立論理ゲートセル。 - 請求項8〜12のいずれか一項に記載の出力特性独立論理ゲートセルであって、
前記論理ゲートセルの前記出力から前記供給電流までの前記電流フィードバック経路は、マスタ参照カレントミラーを有する
出力特性独立論理ゲートセル。 - 請求項13に記載の出力特性独立論理ゲートセルであって、
ゲートクロックトランジスタであって、前記マスタ参照カレントミラーに接続され、当該ゲートクロックトランジスタを制御するクロックに基づいて前記供給電流を供給するゲートクロックトランジスタ
をさらに具備する
出力特性独立論理ゲートセル。 - 請求項8〜14のいずれか一項に記載の出力特性独立論理ゲートセルであって、
前記論理ゲートセルは、カオス的セルとして実現される
出力特性独立論理ゲートセル。
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