JPH07105685A - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JPH07105685A JPH07105685A JP25287793A JP25287793A JPH07105685A JP H07105685 A JPH07105685 A JP H07105685A JP 25287793 A JP25287793 A JP 25287793A JP 25287793 A JP25287793 A JP 25287793A JP H07105685 A JPH07105685 A JP H07105685A
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- rom
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- semiconductor memory
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Abstract
(57)【要約】
【目的】半導体記憶回路の記憶素子を構成するクロスカ
ップルされた２個のインバータの負荷に並列に、一定値
以上の電流を流すことにより抵抗値が変化するヒューズ
素子を付加することにより、所望の初期化データを必要
な時に設定できるようにした半導体記憶回路の提供。 【構成】クロスカップルされた２個のインバータを記憶
素子とする半導体記憶回路であって、前記インバータの
負荷に並列にヒューズ素子を接続したことにより、上記
目的を達成する。
ップルされた２個のインバータの負荷に並列に、一定値
以上の電流を流すことにより抵抗値が変化するヒューズ
素子を付加することにより、所望の初期化データを必要
な時に設定できるようにした半導体記憶回路の提供。 【構成】クロスカップルされた２個のインバータを記憶
素子とする半導体記憶回路であって、前記インバータの
負荷に並列にヒューズ素子を接続したことにより、上記
目的を達成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶回路に関し、
特に、その記憶素子構成にＲＯＭ（リード・オンリー・
メモリー）機能を有するＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）などの半導体記憶回路に関す
るものである。
特に、その記憶素子構成にＲＯＭ（リード・オンリー・
メモリー）機能を有するＳＲＡＭ（スタティック・ラン
ダム・アクセス・メモリ）などの半導体記憶回路に関す
るものである。
【０００２】
【従来の技術】半導体記憶回路の集積度は年々飛躍的に
向上しており、現在では莫大な記憶容量が１つの半導体
記憶回路に集積されるようになっている。しかし、ＳＲ
ＡＭの様に記憶回路が揮発性の場合、それを使用してい
る装置、機器で電源投入時に記憶回路をそのつどある初
期状態に書き込む必要がある。そのため、高価なＥ2 Ｐ
ＲＯＭや別途初期化専用のＲＯＭを用意していた。
向上しており、現在では莫大な記憶容量が１つの半導体
記憶回路に集積されるようになっている。しかし、ＳＲ
ＡＭの様に記憶回路が揮発性の場合、それを使用してい
る装置、機器で電源投入時に記憶回路をそのつどある初
期状態に書き込む必要がある。そのため、高価なＥ2 Ｐ
ＲＯＭや別途初期化専用のＲＯＭを用意していた。
【０００３】図３に、従来の半導体記憶回路（ＳＲＡ
Ｍ）の構成回路図を示す。図３に示す半導体記憶回路
は、Ｎチャネルトランジスタ１、２、３、４およびプル
アップ素子である高抵抗負荷５、６から構成されてい
る。Ｎチャネルトランジスタ１および２の一方の端子
は、それぞれデータ線ＢＬおよび反転データ線ＢＬｂに
接続され、他方の端子は、それぞれ内部信号ノードＡお
よびＢに接続され、ゲート端子はワード選択線ＷＬが共
通に入力されている。プルアップ素子５、６の一方の端
子は、それぞれ電源７、８に接続され、他方の端子は、
それぞれ内部信号ノードＡおよびＢに接続されている。
Ｎチャネルトランジスタ３および４の一方の端子は共に
接地され、出力端となる他方の端子は、それぞれ内部信
号ノードＡおよびＢに接続され、それぞれのゲート端子
には、たすき掛け状にそれぞれ内部信号ノードＢおよび
Ａが入力されており、クロスカップルされている。ここ
で、Ｎチャネルトランジスタ３とプルアップ素子５、お
よびＮチャネルトランジスタ４とプルアップ素子６は共
にインバータを構成する。
Ｍ）の構成回路図を示す。図３に示す半導体記憶回路
は、Ｎチャネルトランジスタ１、２、３、４およびプル
アップ素子である高抵抗負荷５、６から構成されてい
る。Ｎチャネルトランジスタ１および２の一方の端子
は、それぞれデータ線ＢＬおよび反転データ線ＢＬｂに
接続され、他方の端子は、それぞれ内部信号ノードＡお
よびＢに接続され、ゲート端子はワード選択線ＷＬが共
通に入力されている。プルアップ素子５、６の一方の端
子は、それぞれ電源７、８に接続され、他方の端子は、
それぞれ内部信号ノードＡおよびＢに接続されている。
Ｎチャネルトランジスタ３および４の一方の端子は共に
接地され、出力端となる他方の端子は、それぞれ内部信
号ノードＡおよびＢに接続され、それぞれのゲート端子
には、たすき掛け状にそれぞれ内部信号ノードＢおよび
Ａが入力されており、クロスカップルされている。ここ
で、Ｎチャネルトランジスタ３とプルアップ素子５、お
よびＮチャネルトランジスタ４とプルアップ素子６は共
にインバータを構成する。
【０００４】上記のような構成である従来の半導体記憶
回路において、例えばデータとしてＨＩＧＨレベルを書
き込む場合には、データ線ＢＬおよび反転データ線ＢＬ
ｂを、それぞれＨＩＧＨレベルおよびＬＯＷレベルにド
ライブした後、ワード選択線ＷＬをＨＩＧＨレベルにす
る。この時、Ｎチャネルトランジスタ１および２は共に
オン（ＯＮ）となるから、内部信号ノードＡおよびＢ
は、それぞれＮチャネルトランジスタ１および２を介し
て、データ線ＢＬおよび反転データ線ＢＬｂに接続さ
れ、それぞれＨＩＧＨレベルおよびＬＯＷレベルとな
る。また、内部信号ノードＡおよびＢは、それぞれＮチ
ャネルトランジスタ４、３のゲート端子にも入力されて
いるので、Ｎチャネルトランジスタ３、４はそれぞれオ
フ（ＯＦＦ）、オン（ＯＮ）となる。Ｎチャネルトラン
ジスタ３、４の状態が安定した後に、ワード選択線ＷＬ
をＬＯＷレベルにすれば、データの書き込み動作は完了
する。
回路において、例えばデータとしてＨＩＧＨレベルを書
き込む場合には、データ線ＢＬおよび反転データ線ＢＬ
ｂを、それぞれＨＩＧＨレベルおよびＬＯＷレベルにド
ライブした後、ワード選択線ＷＬをＨＩＧＨレベルにす
る。この時、Ｎチャネルトランジスタ１および２は共に
オン（ＯＮ）となるから、内部信号ノードＡおよびＢ
は、それぞれＮチャネルトランジスタ１および２を介し
て、データ線ＢＬおよび反転データ線ＢＬｂに接続さ
れ、それぞれＨＩＧＨレベルおよびＬＯＷレベルとな
る。また、内部信号ノードＡおよびＢは、それぞれＮチ
ャネルトランジスタ４、３のゲート端子にも入力されて
いるので、Ｎチャネルトランジスタ３、４はそれぞれオ
フ（ＯＦＦ）、オン（ＯＮ）となる。Ｎチャネルトラン
ジスタ３、４の状態が安定した後に、ワード選択線ＷＬ
をＬＯＷレベルにすれば、データの書き込み動作は完了
する。
【０００５】次に、前記の状態からデータとしてＨＩＧ
Ｈレベルを読み出す場合には、データ線ＢＬ、反転デー
タ線ＢＬｂのドライブを打ち切ってフローティング状態
にした後に、ワード選択線ＷＬをＨＩＧＨレベルにす
る。この時、Ｎチャネルトランジスタ１および２は共に
オン（ＯＮ）となるから、データ線ＢＬおよび反転デー
タ線ＢＬｂはＮチャネルトランジスタ１、２を介して、
内部信号ノードＡおよびＢに接続され、それぞれＨＩＧ
ＨレベルおよびＬＯＷレベルが出力される。ワード選択
線ＷＬをＬＯＷレベルとすることによって、データの読
み出し動作は完了する。なお、データとしてＬＯＷレベ
ルを書き込み、読み出す場合もデータとしてＨＩＧＨレ
ベルを書き込み、読み出す場合と同様に動作する。
Ｈレベルを読み出す場合には、データ線ＢＬ、反転デー
タ線ＢＬｂのドライブを打ち切ってフローティング状態
にした後に、ワード選択線ＷＬをＨＩＧＨレベルにす
る。この時、Ｎチャネルトランジスタ１および２は共に
オン（ＯＮ）となるから、データ線ＢＬおよび反転デー
タ線ＢＬｂはＮチャネルトランジスタ１、２を介して、
内部信号ノードＡおよびＢに接続され、それぞれＨＩＧ
ＨレベルおよびＬＯＷレベルが出力される。ワード選択
線ＷＬをＬＯＷレベルとすることによって、データの読
み出し動作は完了する。なお、データとしてＬＯＷレベ
ルを書き込み、読み出す場合もデータとしてＨＩＧＨレ
ベルを書き込み、読み出す場合と同様に動作する。
【０００６】図３に示す従来の半導体記憶回路において
は、プルアップ素子５、６にはほぼ同等の抵抗値が設定
されており、また、その一方の端子には同電位の電源
７、８が接続されている為、電源投入時には、プルアッ
プ素子５、６の僅かな抵抗値の違いによって、内部信号
ノードＡおよびＢがＨＩＧＨレベルまたはＬＯＷレベル
のいずれかに確定する。即ち、半導体記憶回路の各記憶
素子の初期状態は不確定である。したがって、半導体記
憶回路の各記憶素子を所望の値に初期化したい場合に
は、初期化したい全ての記憶素子に対して所望の値を書
き込まなければならないので、初期化作業に時間がかか
りすぎるという問題点がある。
は、プルアップ素子５、６にはほぼ同等の抵抗値が設定
されており、また、その一方の端子には同電位の電源
７、８が接続されている為、電源投入時には、プルアッ
プ素子５、６の僅かな抵抗値の違いによって、内部信号
ノードＡおよびＢがＨＩＧＨレベルまたはＬＯＷレベル
のいずれかに確定する。即ち、半導体記憶回路の各記憶
素子の初期状態は不確定である。したがって、半導体記
憶回路の各記憶素子を所望の値に初期化したい場合に
は、初期化したい全ての記憶素子に対して所望の値を書
き込まなければならないので、初期化作業に時間がかか
りすぎるという問題点がある。
【０００７】このため、図３に示すＳＲＡＭにおいて初
期化した時に初期化データが顕在化し、ＲＯＭデータと
して読み出すことが可能な機能、すなわちＲＯＭ機能を
持たせる場合、インバータの特性、例えばプルアップ素
子（高負荷抵抗）５と６の抵抗値やドライバトランジス
タ３と４のしきい値などを、予め製造時に潜在化させる
ＲＯＭデータに対応してアンバランスさせておき、電源
投入時または電源再投入時にＲＯＭデータを顕在化させ
ていた。しかしながら、このような半導体記憶回路にお
いて、インバータの特性のアンバランスがあまり小さい
とＲＯＭデータの顕在化に時間がかかったり、不安定に
なるし、逆にインバータ特性のアンバランスがあまり大
きいとＳＲＡＭとしての動作が不安定になる恐れもあ
る。
期化した時に初期化データが顕在化し、ＲＯＭデータと
して読み出すことが可能な機能、すなわちＲＯＭ機能を
持たせる場合、インバータの特性、例えばプルアップ素
子（高負荷抵抗）５と６の抵抗値やドライバトランジス
タ３と４のしきい値などを、予め製造時に潜在化させる
ＲＯＭデータに対応してアンバランスさせておき、電源
投入時または電源再投入時にＲＯＭデータを顕在化させ
ていた。しかしながら、このような半導体記憶回路にお
いて、インバータの特性のアンバランスがあまり小さい
とＲＯＭデータの顕在化に時間がかかったり、不安定に
なるし、逆にインバータ特性のアンバランスがあまり大
きいとＳＲＡＭとしての動作が不安定になる恐れもあ
る。
【０００８】そこで、図３に示すＳＲＡＭにＲＯＭとし
ての機能を持たせるために、特開平２−２１８０９３号
に開示されているように、プルアップ素子５、６の一方
の端子に接続されている電源７、８を別々の独立した互
いに異なる電位の電源とし、例えば電源７を高電位電源
とし、電源８を低電位電源とするものもある。電源投入
時、電源７が電源８より高電位であるため、電源８、プ
ルアップ素子６を介した内部信号ノードＢより、電源
７、プルアップ素子５を介した内部信号ノードＡの方が
先にＮチャネルトランジスタのしきい値より高くなるた
め、Ｎチャネルトランジスタ４がオン（ＯＮ）となり、
内部信号ノードＢはＬＯＷレベルとなり、Ｎチャネルト
ランジスタ３はオフ（ＯＦＦ）したままであり、内部信
号ノードＡはＨＩＧＨレベルとなる。こうして、半導体
記憶回路が電源投入時に所定のＲＯＭデータを顕在化で
きるように、その各々の素子は上記の様に初期化される
ことになる。この半導体記憶回路を通常のＳＲＡＭとし
て用いる場合、あるいは顕在化させたＲＯＭデータを読
み出す場合には、両電源７と８を同電位として従来通り
のメモリ動作を行なわしめることができる。このような
電源７と８の両電位を異ならしめたり、同電位にしたり
するのは、異なる電位の電源への接続の切り換えまた
は、同電位電源の投入タイミングをずらすことにより行
なっている。しかし、半導体記憶回路の各記憶素子に対
して、所定のＲＯＭデータが潜在するように各々の設定
をしようとする場合にはプルアップ素子５、６の一方の
端子に高電位電源７または低電位電源８のどちらを接続
するのかを、あらかじめ決めておかなければならない。
この為、初期化データ（潜在ＲＯＭデータ）を半導体記
憶回路の製造時に作り込んでおかなければならず、所望
の初期値で初期化された半導体記憶回路を製造するのに
は時間がかかり、製品納期のＴＡＴが長くなるという問
題点があった。
ての機能を持たせるために、特開平２−２１８０９３号
に開示されているように、プルアップ素子５、６の一方
の端子に接続されている電源７、８を別々の独立した互
いに異なる電位の電源とし、例えば電源７を高電位電源
とし、電源８を低電位電源とするものもある。電源投入
時、電源７が電源８より高電位であるため、電源８、プ
ルアップ素子６を介した内部信号ノードＢより、電源
７、プルアップ素子５を介した内部信号ノードＡの方が
先にＮチャネルトランジスタのしきい値より高くなるた
め、Ｎチャネルトランジスタ４がオン（ＯＮ）となり、
内部信号ノードＢはＬＯＷレベルとなり、Ｎチャネルト
ランジスタ３はオフ（ＯＦＦ）したままであり、内部信
号ノードＡはＨＩＧＨレベルとなる。こうして、半導体
記憶回路が電源投入時に所定のＲＯＭデータを顕在化で
きるように、その各々の素子は上記の様に初期化される
ことになる。この半導体記憶回路を通常のＳＲＡＭとし
て用いる場合、あるいは顕在化させたＲＯＭデータを読
み出す場合には、両電源７と８を同電位として従来通り
のメモリ動作を行なわしめることができる。このような
電源７と８の両電位を異ならしめたり、同電位にしたり
するのは、異なる電位の電源への接続の切り換えまた
は、同電位電源の投入タイミングをずらすことにより行
なっている。しかし、半導体記憶回路の各記憶素子に対
して、所定のＲＯＭデータが潜在するように各々の設定
をしようとする場合にはプルアップ素子５、６の一方の
端子に高電位電源７または低電位電源８のどちらを接続
するのかを、あらかじめ決めておかなければならない。
この為、初期化データ（潜在ＲＯＭデータ）を半導体記
憶回路の製造時に作り込んでおかなければならず、所望
の初期値で初期化された半導体記憶回路を製造するのに
は時間がかかり、製品納期のＴＡＴが長くなるという問
題点があった。
【０００９】
【発明が解決しようとする課題】本発明は、前記従来技
術に基づく種々の問題点をかえりみて、半導体記憶回路
の記憶素子を構成するクロスカップルされた２個のイン
バータの負荷に並列に、一定値以上の電流を流すことに
より抵抗値が変化するヒューズ素子を付加することによ
り、所望の初期化データをＲＯＭデータとしてユーザが
フィールドで必要な時に設定できるようにした半導体記
憶回路を提供することを目的とする。
術に基づく種々の問題点をかえりみて、半導体記憶回路
の記憶素子を構成するクロスカップルされた２個のイン
バータの負荷に並列に、一定値以上の電流を流すことに
より抵抗値が変化するヒューズ素子を付加することによ
り、所望の初期化データをＲＯＭデータとしてユーザが
フィールドで必要な時に設定できるようにした半導体記
憶回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成する為
に、本発明は、クロスカップルされた２個のインバータ
を記憶素子とする半導体記憶回路であって、前記インバ
ータの負荷に並列にヒューズ素子を接続したことを特徴
とする半導体記憶回路を提供するものである。ここで、
前記ヒューズ素子は、一定値以上の電流を流した時にそ
の抵抗値が増大した所定値に設定されるヒューズ、また
は一定値以上の電流を流した時にその抵抗値が低下した
所定値に設定されるアンチヒューズであるのが好まし
い。
に、本発明は、クロスカップルされた２個のインバータ
を記憶素子とする半導体記憶回路であって、前記インバ
ータの負荷に並列にヒューズ素子を接続したことを特徴
とする半導体記憶回路を提供するものである。ここで、
前記ヒューズ素子は、一定値以上の電流を流した時にそ
の抵抗値が増大した所定値に設定されるヒューズ、また
は一定値以上の電流を流した時にその抵抗値が低下した
所定値に設定されるアンチヒューズであるのが好まし
い。
【００１１】
【発明の作用】本発明の半導体記憶回路は、記憶素子を
構成するクロスカップルされた２個のインバータの高抵
抗負荷（プルアップ素子）に並列に、一定値以上の電流
を流すことにより抵抗値が変化するヒューズ素子を付加
したから、所望の初期化データをＲＯＭデータとしてフ
ィールドでユーザが設定することによってＲＯＭの機能
を持ったＳＲＡＭとして使用することができるものであ
る。しかも、半導体製造工程の終了した半導体記憶回路
に対して、所望の初期化データをＲＯＭデータとしてユ
ーザがフィールドで設定できるので、所望の初期値で初
期化された半導体記憶回路の製造に時間がかからない
し、さらに、所望の初期化データを一旦設定すれば、初
期化に要する時間は必要ない。なお、クロスカップルさ
れた２個のインバータを記憶素子とするというのは、２
個のインバータのそれぞれの出力端をたすき掛け状に互
いの入力端に入力した記憶素子のことである。
構成するクロスカップルされた２個のインバータの高抵
抗負荷（プルアップ素子）に並列に、一定値以上の電流
を流すことにより抵抗値が変化するヒューズ素子を付加
したから、所望の初期化データをＲＯＭデータとしてフ
ィールドでユーザが設定することによってＲＯＭの機能
を持ったＳＲＡＭとして使用することができるものであ
る。しかも、半導体製造工程の終了した半導体記憶回路
に対して、所望の初期化データをＲＯＭデータとしてユ
ーザがフィールドで設定できるので、所望の初期値で初
期化された半導体記憶回路の製造に時間がかからない
し、さらに、所望の初期化データを一旦設定すれば、初
期化に要する時間は必要ない。なお、クロスカップルさ
れた２個のインバータを記憶素子とするというのは、２
個のインバータのそれぞれの出力端をたすき掛け状に互
いの入力端に入力した記憶素子のことである。
【００１２】
【実施例】本発明に係わる半導体記憶回路を、添付の図
面に示す好適実施例に基づいて詳細に説明する。
面に示す好適実施例に基づいて詳細に説明する。
【００１３】図１は本発明の半導体記憶回路の一実施例
の構成回路図である。同図に示した実施例では代表的に
ヒューズ素子として、アンチヒューズを使用した一例を
示すが、本発明はこれに限定されるわけではない。図１
に示した本発明の半導体記憶回路は図３に示した従来の
半導体記憶回路と、高負荷抵抗であるプルアップ素子５
および６と並列にそれぞれアンチヒューズ９および１０
が付加されている点と、電源７および８の代わりに１つ
の電源１５を使用している点を除いて同様であるので、
同一の構成要素には同一の符号を付し、その詳細な説明
は省略する。したがって、アンチヒューズ９、１０の一
方の端子は同じ電源１５に接続され、もう一方の端子
は、それぞれ内部信号ノードＡおよびＢにそれぞれ接続
されている。
の構成回路図である。同図に示した実施例では代表的に
ヒューズ素子として、アンチヒューズを使用した一例を
示すが、本発明はこれに限定されるわけではない。図１
に示した本発明の半導体記憶回路は図３に示した従来の
半導体記憶回路と、高負荷抵抗であるプルアップ素子５
および６と並列にそれぞれアンチヒューズ９および１０
が付加されている点と、電源７および８の代わりに１つ
の電源１５を使用している点を除いて同様であるので、
同一の構成要素には同一の符号を付し、その詳細な説明
は省略する。したがって、アンチヒューズ９、１０の一
方の端子は同じ電源１５に接続され、もう一方の端子
は、それぞれ内部信号ノードＡおよびＢにそれぞれ接続
されている。
【００１４】図２は、図１に示した本発明の半導体記憶
回路の電源１５に供給する電源の電源切換回路の一実施
例の構成回路図である。図２に示した電源切換回路は、
Ｎチャネルトランジスタ１３、１４から構成されてい
る。Ｎチャネルトランジスタ１３および１４の一方の端
子には、それぞれ高電圧電源１１と通常電源１２が接続
され、もう一方の端子は短絡されて図１に示した電源１
５に接続されている。また、ゲート端子には、それぞれ
プログラム線ＰＬおよび反転プログラム線ＰＬｂが入力
されている。なお、前述の通常電源１２とは、一般に半
導体集積回路に使用されている電圧の電源であって、例
えば代表的に３Ｖ、５Ｖ等が挙げられる。これに対し
て、高電圧電源１１とは、通常電源１２に比べて高い電
圧の電源であって、例えば代表的に１０Ｖ、１５Ｖ等が
挙げられる。
回路の電源１５に供給する電源の電源切換回路の一実施
例の構成回路図である。図２に示した電源切換回路は、
Ｎチャネルトランジスタ１３、１４から構成されてい
る。Ｎチャネルトランジスタ１３および１４の一方の端
子には、それぞれ高電圧電源１１と通常電源１２が接続
され、もう一方の端子は短絡されて図１に示した電源１
５に接続されている。また、ゲート端子には、それぞれ
プログラム線ＰＬおよび反転プログラム線ＰＬｂが入力
されている。なお、前述の通常電源１２とは、一般に半
導体集積回路に使用されている電圧の電源であって、例
えば代表的に３Ｖ、５Ｖ等が挙げられる。これに対し
て、高電圧電源１１とは、通常電源１２に比べて高い電
圧の電源であって、例えば代表的に１０Ｖ、１５Ｖ等が
挙げられる。
【００１５】上記の様な構成の実施例において、アンチ
ヒューズ９および１０は開放（ＯＰＥＮ）の状態である
ので、従来のＳＲＡＭセルとして従来と全く同様に機能
する。従って、ここでは通常のデータ書き込み、データ
読み出し動作については、前記従来例と全く同様である
ので省略する。但し、この場合、図２に示した電源切換
回路においてプログラム線ＰＬおよび反転プログラム線
ＰＬｂは、それぞれＬＯＷレベル、ＨＩＧＨレベルが設
定されており、電源１５には通常電源１２が供給されて
いるものとする。
ヒューズ９および１０は開放（ＯＰＥＮ）の状態である
ので、従来のＳＲＡＭセルとして従来と全く同様に機能
する。従って、ここでは通常のデータ書き込み、データ
読み出し動作については、前記従来例と全く同様である
ので省略する。但し、この場合、図２に示した電源切換
回路においてプログラム線ＰＬおよび反転プログラム線
ＰＬｂは、それぞれＬＯＷレベル、ＨＩＧＨレベルが設
定されており、電源１５には通常電源１２が供給されて
いるものとする。
【００１６】次に、ユーザ所望のデータをＲＯＭ化する
場合、すなわち初期化する場合の動作について説明す
る。ユーザ所望のＲＯＭデータをＲＯＭ化させたい場
合、まずそのＲＯＭデータの反転データを初期化データ
としてＳＲＡＭセルに書き込む。ここでは、初期化デー
タ（反転ＲＯＭ化データ）として、内部信号ノードＡお
よびＢにそれぞれＨＩＧＨレベル、ＬＯＷレベルが設定
されているものとする。この設定後の状態において、Ｎ
チャネルトランジスタ１および２はオフ（ＯＦＦ）、Ｎ
チャネルトランジスタ３および４はそれぞれオフ（ＯＦ
Ｆ）およびオン（ＯＮ）となっている。図２に示した電
源切換回路において、プログラム線ＰＬおよび反転プロ
グラム線ＰＬｂをそれぞれＨＩＧＨレベル、ＬＯＷレベ
ルに設定し、電源１５として高電圧電源１１、例えば１
０Ｖ電源を供給すると、電源１５と保持ノードデータが
ＬＯＷレベルである内部信号ノードＢとの間のプルアッ
プ素子６に並列に接続されたアンチヒューズ１０にも高
電圧が印加される。この為、アンチヒューズ１０は抵抗
値が低下し、ある有限の値を持つ抵抗素子となる。一
方、アンチヒューズ９には、Ｎチャネルトランジスタ３
がオフ（ＯＦＦ）なので、高電圧は印加されず開放（非
接続）の状態を保持している。従って、電源１５と内部
信号ノードＢとの間の高抵抗負荷であるプルアップ素子
６のみにある有限の値（所定低抵抗値）を持つ抵抗素子
となったアンチヒューズ１０が並列に付加されたことに
なるので、クロスカップルされたインバータにはアンバ
ランスが組み込まれたことになる。
場合、すなわち初期化する場合の動作について説明す
る。ユーザ所望のＲＯＭデータをＲＯＭ化させたい場
合、まずそのＲＯＭデータの反転データを初期化データ
としてＳＲＡＭセルに書き込む。ここでは、初期化デー
タ（反転ＲＯＭ化データ）として、内部信号ノードＡお
よびＢにそれぞれＨＩＧＨレベル、ＬＯＷレベルが設定
されているものとする。この設定後の状態において、Ｎ
チャネルトランジスタ１および２はオフ（ＯＦＦ）、Ｎ
チャネルトランジスタ３および４はそれぞれオフ（ＯＦ
Ｆ）およびオン（ＯＮ）となっている。図２に示した電
源切換回路において、プログラム線ＰＬおよび反転プロ
グラム線ＰＬｂをそれぞれＨＩＧＨレベル、ＬＯＷレベ
ルに設定し、電源１５として高電圧電源１１、例えば１
０Ｖ電源を供給すると、電源１５と保持ノードデータが
ＬＯＷレベルである内部信号ノードＢとの間のプルアッ
プ素子６に並列に接続されたアンチヒューズ１０にも高
電圧が印加される。この為、アンチヒューズ１０は抵抗
値が低下し、ある有限の値を持つ抵抗素子となる。一
方、アンチヒューズ９には、Ｎチャネルトランジスタ３
がオフ（ＯＦＦ）なので、高電圧は印加されず開放（非
接続）の状態を保持している。従って、電源１５と内部
信号ノードＢとの間の高抵抗負荷であるプルアップ素子
６のみにある有限の値（所定低抵抗値）を持つ抵抗素子
となったアンチヒューズ１０が並列に付加されたことに
なるので、クロスカップルされたインバータにはアンバ
ランスが組み込まれたことになる。
【００１７】上記の様にして初期化された半導体記憶回
路の電源１５を両プログラム線ＰＬ、ＰＬｂを共にＬＯ
Ｗレベルにして一旦遮断し、この後、プログラム線ＰＬ
および反転プログラム線ＰＬｂをそれぞれＬＯＷレベ
ル、ＨＩＧＨレベルに設定し、電源１５に通常電源１２
を再度供給した場合、クロスカップルされたインバータ
にはアンバランスが組み込まれているため、すなわち、
低抵抗値のアンチヒューズ１０とプルアップ素子６の合
成抵抗値は、開放または高抵抗値のアンチヒューズ９と
プルアップ素子５の合成抵抗値よりも、小さくなってい
るため、内部信号ノードＡおよびＢには初期値として、
すなわちＲＯＭデータとしてそれぞれ、ＬＯＷレベル、
ＨＩＧＨレベルが設定され、先に書き込まれたＲＯＭデ
ータが顕在化し、直ちに上述したＳＲＡＭ読み出しと同
様な、読み出し動作を行なうことができる。
路の電源１５を両プログラム線ＰＬ、ＰＬｂを共にＬＯ
Ｗレベルにして一旦遮断し、この後、プログラム線ＰＬ
および反転プログラム線ＰＬｂをそれぞれＬＯＷレベ
ル、ＨＩＧＨレベルに設定し、電源１５に通常電源１２
を再度供給した場合、クロスカップルされたインバータ
にはアンバランスが組み込まれているため、すなわち、
低抵抗値のアンチヒューズ１０とプルアップ素子６の合
成抵抗値は、開放または高抵抗値のアンチヒューズ９と
プルアップ素子５の合成抵抗値よりも、小さくなってい
るため、内部信号ノードＡおよびＢには初期値として、
すなわちＲＯＭデータとしてそれぞれ、ＬＯＷレベル、
ＨＩＧＨレベルが設定され、先に書き込まれたＲＯＭデ
ータが顕在化し、直ちに上述したＳＲＡＭ読み出しと同
様な、読み出し動作を行なうことができる。
【００１８】さて、前記実施例では、まず、初期化デー
タとして、内部信号ノードＡおよびＢにそれぞれＨＩＧ
Ｈレベル、ＬＯＷレベルが設定されているとして説明し
てきたが、実際に電源を一旦遮断し、再度供給した場合
には、ＲＯＭ化された初期値（ＲＯＭデータ）として内
部信号ノードＡおよびＢにはそれぞれ、ＬＯＷレベル、
ＨＩＧＨレベルが設定されている。したがって、ヒュー
ズ素子としてアンチヒューズ９、１０を使用した場合に
は、ＲＯＭデータ（初期値）として設定したいデータの
反転データ（反転ＲＯＭデータ）を初期化データとして
設定する必要があることになる。
タとして、内部信号ノードＡおよびＢにそれぞれＨＩＧ
Ｈレベル、ＬＯＷレベルが設定されているとして説明し
てきたが、実際に電源を一旦遮断し、再度供給した場合
には、ＲＯＭ化された初期値（ＲＯＭデータ）として内
部信号ノードＡおよびＢにはそれぞれ、ＬＯＷレベル、
ＨＩＧＨレベルが設定されている。したがって、ヒュー
ズ素子としてアンチヒューズ９、１０を使用した場合に
は、ＲＯＭデータ（初期値）として設定したいデータの
反転データ（反転ＲＯＭデータ）を初期化データとして
設定する必要があることになる。
【００１９】また、上記の初期化が終了すると、低抵抗
値のアンチヒューズ１０とプルアップ素子６の合成抵抗
値は、開放または高抵抗値のアンチヒューズ９とプルア
ップ素子５の合成抵抗値よりも小さくなっているが、プ
ルアップ素子６の高負荷抵抗値と低抵抗値の抵抗素子と
してのアンチヒューズ１０の抵抗値とをオーダー的に同
程度のものにすれば、クロスカップルされたインバータ
のアンバランスもさほど大きくないため、初期化が終了
した後でもＳＲＡＭとして動作させることができること
はいうまでもない。さらに、低抵抗値のアンチヒューズ
１０およびプルアップ素子６を通して流れる電流量が増
加するが、Ｎチャネルトランジスタ１、２およびデータ
線ＢＬ、反転データ線ＢＬｂをドライブするトランジス
タの駆動能力は、ＬＯＷレベルを確定できるだけの十分
な大きさに設計することもいうまでもない。
値のアンチヒューズ１０とプルアップ素子６の合成抵抗
値は、開放または高抵抗値のアンチヒューズ９とプルア
ップ素子５の合成抵抗値よりも小さくなっているが、プ
ルアップ素子６の高負荷抵抗値と低抵抗値の抵抗素子と
してのアンチヒューズ１０の抵抗値とをオーダー的に同
程度のものにすれば、クロスカップルされたインバータ
のアンバランスもさほど大きくないため、初期化が終了
した後でもＳＲＡＭとして動作させることができること
はいうまでもない。さらに、低抵抗値のアンチヒューズ
１０およびプルアップ素子６を通して流れる電流量が増
加するが、Ｎチャネルトランジスタ１、２およびデータ
線ＢＬ、反転データ線ＢＬｂをドライブするトランジス
タの駆動能力は、ＬＯＷレベルを確定できるだけの十分
な大きさに設計することもいうまでもない。
【００２０】なお、上記実施例においてはアンチヒュー
ズを使用した一例を示したが、ヒューズを使用しても実
施できる。ヒューズを使用した場合には、ヒューズに一
定値以上の電流を流した時にヒューズの抵抗値が上昇す
るためもしくはヒューズが断線するため、前述のアンチ
ヒューズを使用した実施例のように反転データを初期値
として書き込む必要はなく、初期化したい値を書き込め
ば良い。さらに、プルアップ素子５、６の代わりにゲー
ト信号として、それぞれ内部信号ＢおよびＡを接続した
Ｐチャネルトランジスタや、ゲート信号を接地したＰチ
ャネルトランジスタや、ゲート信号を電源に接続したＮ
チャネルトランジスタでも同様な効果が得られることは
当然である。さらに、電源切換回路としてＮチャネルト
ランジスタを使用した一例を示したが、本発明はこれに
限定されることなく、セレクタなどのように高電圧と低
電圧を選択出力することができれば、どのような回路で
も良い。
ズを使用した一例を示したが、ヒューズを使用しても実
施できる。ヒューズを使用した場合には、ヒューズに一
定値以上の電流を流した時にヒューズの抵抗値が上昇す
るためもしくはヒューズが断線するため、前述のアンチ
ヒューズを使用した実施例のように反転データを初期値
として書き込む必要はなく、初期化したい値を書き込め
ば良い。さらに、プルアップ素子５、６の代わりにゲー
ト信号として、それぞれ内部信号ＢおよびＡを接続した
Ｐチャネルトランジスタや、ゲート信号を接地したＰチ
ャネルトランジスタや、ゲート信号を電源に接続したＮ
チャネルトランジスタでも同様な効果が得られることは
当然である。さらに、電源切換回路としてＮチャネルト
ランジスタを使用した一例を示したが、本発明はこれに
限定されることなく、セレクタなどのように高電圧と低
電圧を選択出力することができれば、どのような回路で
も良い。
【００２１】
【発明の効果】以上詳細に説明した様に、本発明によれ
ば、半導体記憶回路の各記憶素子を構成しているクロス
カップルされたインバータのプルアップ素子と並列に、
ヒューズ素子を付加することにより、半導体製造工程の
終了した半導体記憶回路例えばＳＲＡＭに対して、ユー
ザがフィールドで所望の初期化データ、すなわちＲＯＭ
データを設定できるので、所望の初期値で初期化された
半導体記憶回路の製造に時間がかからないという効果が
ある。さらに、本発明によれば所望の初期化データを一
旦設定すれば、初期化に要する時間が必要ないという効
果もある。また、本発明によれば、ＳＲＡＭなどの半導
体記憶回路にＲＯＭとしての機能を潜在化させておくこ
とができ、またユーザがフィールドでこのＲＯＭデータ
を顕在化した後も、ＳＲＡＭとして作動させることも可
能である。
ば、半導体記憶回路の各記憶素子を構成しているクロス
カップルされたインバータのプルアップ素子と並列に、
ヒューズ素子を付加することにより、半導体製造工程の
終了した半導体記憶回路例えばＳＲＡＭに対して、ユー
ザがフィールドで所望の初期化データ、すなわちＲＯＭ
データを設定できるので、所望の初期値で初期化された
半導体記憶回路の製造に時間がかからないという効果が
ある。さらに、本発明によれば所望の初期化データを一
旦設定すれば、初期化に要する時間が必要ないという効
果もある。また、本発明によれば、ＳＲＡＭなどの半導
体記憶回路にＲＯＭとしての機能を潜在化させておくこ
とができ、またユーザがフィールドでこのＲＯＭデータ
を顕在化した後も、ＳＲＡＭとして作動させることも可
能である。
【図１】 本発明に係わる半導体記憶回路の一実施例の
構成回路図である。
構成回路図である。
【図２】 本発明に係わる半導体記憶回路に用いられる
電源切換回路の一実施例の構成回路図である。
電源切換回路の一実施例の構成回路図である。
【図３】 従来の半導体記憶回路の一従来例の構成回路
図である。
図である。
１、２、３、４、１３、１４ Ｎチャネルトランジスタ ５、６ プルアップ素子（高抵抗負荷） ７、８、１５ 電源 ９、１０ ヒューズ素子 １１ 高電圧電源 １２ 通常電源 Ａ、Ｂ 内部信号ノード ＢＬ データ線 ＢＬｂ 反転データ線 ＷＬ ワード選択線 ＰＬ プログラム線 ＰＬｂ 反転プログラム線
Claims (1)
- 【請求項１】クロスカップルされた２個のインバータを
記憶素子とする半導体記憶回路であって、前記インバー
タの負荷に並列にヒューズ素子を接続したことを特徴と
する半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25287793A JPH07105685A (ja) | 1993-10-08 | 1993-10-08 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25287793A JPH07105685A (ja) | 1993-10-08 | 1993-10-08 | 半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07105685A true JPH07105685A (ja) | 1995-04-21 |
Family
ID=17243409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25287793A Pending JPH07105685A (ja) | 1993-10-08 | 1993-10-08 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07105685A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040582A1 (ja) * | 2002-11-01 | 2004-05-13 | Matsushita Electric Industrial Co., Ltd. | 抵抗変化素子を用いた不揮発性フリップフロップ回路の駆動方法 |
| CN100414839C (zh) * | 2003-09-26 | 2008-08-27 | 株式会社东芝 | 控制电路和可重构逻辑部件 |
| WO2011081811A3 (en) * | 2009-12-31 | 2011-11-17 | Intel Corporation | Tamper resistant fuse design |
| WO2023276733A1 (ja) * | 2021-06-28 | 2023-01-05 | ローム株式会社 | ヒューズメモリ回路および半導体装置 |
-
1993
- 1993-10-08 JP JP25287793A patent/JPH07105685A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004040582A1 (ja) * | 2002-11-01 | 2004-05-13 | Matsushita Electric Industrial Co., Ltd. | 抵抗変化素子を用いた不揮発性フリップフロップ回路の駆動方法 |
| US6862226B2 (en) | 2002-11-01 | 2005-03-01 | Matsushita Electric Industrial Co., Ltd. | Method of driving a non-volatile flip-flop circuit using variable resistor elements |
| CN100414839C (zh) * | 2003-09-26 | 2008-08-27 | 株式会社东芝 | 控制电路和可重构逻辑部件 |
| WO2011081811A3 (en) * | 2009-12-31 | 2011-11-17 | Intel Corporation | Tamper resistant fuse design |
| US8242831B2 (en) | 2009-12-31 | 2012-08-14 | Intel Corporation | Tamper resistant fuse design |
| CN102640229A (zh) * | 2009-12-31 | 2012-08-15 | 英特尔公司 | 防篡改熔丝设计 |
| WO2023276733A1 (ja) * | 2021-06-28 | 2023-01-05 | ローム株式会社 | ヒューズメモリ回路および半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030204 |