WO2023276733A1 - ヒューズメモリ回路および半導体装置 - Google Patents

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WO2023276733A1
WO2023276733A1 PCT/JP2022/024376 JP2022024376W WO2023276733A1 WO 2023276733 A1 WO2023276733 A1 WO 2023276733A1 JP 2022024376 W JP2022024376 W JP 2022024376W WO 2023276733 A1 WO2023276733 A1 WO 2023276733A1
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fuse
transistor
memory circuit
line
circuit
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将信 辻
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ローム株式会社
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    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Definitions

  • the present disclosure relates to fuse memory circuits.
  • trimming is known as a technique for adjusting characteristics and changing configurations after manufacturing. Trimming can be performed continuously (analog) or discretely (digitally). In recent years, digital trimming is preferred because of its cost advantage.
  • Non-volatile memory EEPROM, Flash memory, FeRAM, MRAM, PRAM, etc.
  • Fuse polysilicon melting, metal wiring melting
  • Antifuse zener zapping, gate oxide film breakdown
  • fuse memory circuits using fuses and antifuses are used for the following purposes.
  • fuses and antifuses hereinafter collectively referred to as fuse elements.
  • ⁇ Analog or Mixed-Signal IC (Integrated Circuit) without reset/enable ⁇ Products that require defective product relief by redundant circuits
  • ⁇ Applications where functions are switched on the same die to develop products ⁇ Conditions when power is turned on, such as the release voltage of the POR (Power On Reset) circuit and changing the startup sequence between different power supplies
  • ⁇ Wide operating voltage range it is desired that the circuit to be controlled other than the fuse memory circuit can be operated in an operating voltage range with a sufficient margin for the entire operating voltage range.
  • ⁇ High portability it is desired that peripheral circuits for complicated control and testing are not required.
  • ⁇ Testability It is desired that virtual trimming before programming and failure detection before and after programming are possible.
  • ⁇ High reliability it is desirable to have semi-permanent data retention characteristics, high environmental resistance characteristics (heat, radiation), and high static rupture resistance.
  • the present disclosure has been made in this context, and one exemplary objective of certain aspects thereof is to provide a fuse memory circuit that simultaneously satisfies some of the multiple characteristics required of the fuse memory circuit.
  • a fuse memory circuit includes a first line that is one of a power supply line and a ground line, a second line that is the other of the power supply line and the ground line, a first fuse unit, and a second fuse unit. , provided.
  • the first fuse unit and the second fuse unit each have a test terminal, a program terminal, an output terminal, a fuse element whose first end is connected to the first line, and a rectifying element connected in parallel with the fuse element.
  • a first transistor having a drain connected to the second end of the fuse element, a source connected to the second line, and a gate connected to the program terminal; and a source connected to the second end of the fuse element.
  • a gate of the third transistor of the first fuse unit is connected to the output terminal of the second fuse unit, and a gate of the third transistor of the second fuse unit is connected to the output terminal of the first fuse unit.
  • some of the multiple characteristics required for the fuse memory circuit can be satisfied at the same time.
  • FIG. 1 is a circuit diagram of a fuse memory circuit according to a first embodiment.
  • FIG. 2 is a diagram showing output waveforms of the fuse memory circuit of FIG. 1 when power is turned on after programming.
  • FIG. 3 is a diagram for explaining soft error correction of the fuse memory circuit of FIG.
  • FIG. 4 is an equivalent circuit diagram during an electrostatic test of the fuse memory circuit.
  • FIG. 5 is an equivalent circuit diagram during an electrostatic test of the fuse memory circuit.
  • FIG. 6 is a circuit diagram of a fuse memory circuit according to the second embodiment.
  • FIG. 7 is a circuit diagram of a fuse memory circuit according to the third embodiment.
  • FIG. 8 is a circuit diagram of a fuse memory circuit according to a fourth embodiment.
  • FIG. 9 is a circuit diagram of a semiconductor device including a fuse memory circuit.
  • FIG. 10 is a circuit diagram showing a configuration example of an output buffer.
  • FIG. 11 is a circuit diagram showing a configuration example of a lock circuit.
  • FIG. 12 is a circuit diagram showing another configuration example of the lock circuit.
  • FIG. 13 is a block diagram showing a configuration example of a semiconductor device.
  • FIG. 14 is a block diagram showing an example of a semiconductor device.
  • FIG. 15 is a diagram showing another example of the semiconductor device.
  • FIG. 16 is a diagram showing another example of the semiconductor device.
  • a fuse memory circuit includes a first line that is one of a power supply line and a ground line, a second line that is the other of the power supply line and the ground line, a first fuse unit, a second fuse unit, Prepare.
  • the first fuse unit and the second fuse unit each have a test terminal, a program terminal, an output terminal, a fuse element whose first end is connected to the first line, and a rectifying element connected in parallel with the fuse element.
  • a first transistor having a drain connected to the second end of the fuse element, a source connected to the second line, and a gate connected to the program terminal; and a source connected to the second end of the fuse element.
  • a gate of the third transistor of the first fuse unit is connected to the output terminal of the second fuse unit, and a gate of the third transistor of the second fuse unit is connected to the output terminal of the first fuse unit.
  • This fuse memory circuit is provided with two fuse units having the same configuration and has a configuration for complementary writing.
  • the third transistor of the first fuse unit and the third transistor of the second fuse unit are cross-coupled, and data can be latched by the two third transistors. Even if the data (state) of one of the first fuse unit and the second fuse unit is temporarily inverted (corrupted data), the uncut fuse element and the cross-coupled third transistor pair will ensure correct data. Guaranteed to return to state.
  • the rectifying element can prevent current from flowing into the fuse element from the back gate of the first transistor in an electrostatic test in which a reverse bias is applied to the power supply line and the ground line, thereby protecting the fuse element.
  • the second transistors of both the first fuse unit and the second fuse unit may be turned on before programming (fuse uncut state). In this case, current flows through all elements of the first fuse unit and the second fuse unit. Structural defects can be determined by measuring the circuit current at this time.
  • the second transistor of one of the first fuse unit and the second fuse unit may be turned on and the second transistor of the other may be turned off before programming.
  • the leak current also referred to as static current Iddq
  • the rectifying element may include a fourth transistor having a source connected to the first end of the fuse element and a drain connected to the second end of the fuse element.
  • a body diode of a MOSFET can be used as a rectifying element.
  • the gate of the fourth transistor may be connected to the gate of the third transistor.
  • the third transistor and the fourth transistor form a CMOS inverter, and the CMOS inverters of the first fuse unit and the second fuse unit are cross-coupled.
  • the gain of the latch circuit is increased, and the state can be determined correctly even when the on/off ratio of the fuse element is small.
  • the noise resistance is improved.
  • the threshold voltage of the CMOS inverter circuit formed by the third transistor and the fourth transistor is V TINV
  • the resistance value of the fuse element before blowing is R FUSE
  • the power supply voltage is V DD
  • the second transistor is turned on.
  • V DD ⁇ R M13 /(R FUSE +R M12 +R M13 )>V TINV may be satisfied.
  • the first line may be a power line and the second line may be a ground line.
  • the first line may be a ground line and the second line may be a power line.
  • the fuse element may be a fuse that is electrically cut off when current flows. In one embodiment, the fuse element may be an antifuse that becomes electrically conductive when a current flows.
  • a state in which member A is connected to member B refers to a case in which member A and member B are physically directly connected, as well as a case in which member A and member B are electrically connected to each other. It also includes the case of being indirectly connected through other members that do not substantially affect the physical connection state or impair the functions and effects achieved by their combination.
  • the state in which member C is connected (provided) between member A and member B refers to the case where member A and member C or member B and member C are directly connected. In addition, it also includes the case of being indirectly connected through other members that do not substantially affect their electrical connection state or impair the functions and effects achieved by their combination.
  • FIG. 1 is a circuit diagram of a fuse memory circuit 100A according to the first embodiment.
  • the fuse memory circuit 100A functions as a 1-bit nonvolatile memory element capable of holding a binary state.
  • the fuse memory circuit 100A includes a first line 102, a second line 104, a first fuse unit 110 and a second fuse unit 120.
  • the first line 102 is one of the power supply line VDD and ground line GND
  • the second line 104 is the other of the power supply line VDD and ground line GND.
  • the first line 102 is the power supply line VDD and the second line 104 is the ground line GND.
  • the first fuse unit 110 and the second fuse unit 120 are connected between the first line 102 and the second line 104 and are similarly configured.
  • the first fuse unit 110 includes a test terminal TEST1, a program terminal PROG1, an output terminal OUT1, a fuse element F11, a rectifying element 112, a first transistor M11, a second transistor M12, and a third transistor M13.
  • a first end of the fuse element F11 is connected to the first line 102 (power supply line VDD).
  • the fuse element F11 is a fuse that is electrically conductive before a current is passed therethrough, and is cut off when a prescribed current is passed therethrough.
  • the rectifying element 112 is connected in parallel with the fuse element F11.
  • the direction of the rectifying element 112 is such that it conducts from the ground line GND toward the power supply line VDD.
  • the rectifying element 112 includes a P-channel fourth transistor M14.
  • the source of the fourth transistor M14 is connected to the first end (that is, the first line 102) of the fuse element F11, and its drain is connected to the second end of the fuse element F11. That is, the body diode of the fourth transistor M14, which is a MOSFET, is used as a rectifying element.
  • the first transistor M11 is a programming transistor.
  • the first transistor M11 is an NMOS transistor having a drain connected to the second end of the fuse element F11 and a source connected to the second line 104 (ground line GND).
  • a gate of the first transistor M11 is connected to the program terminal PROG1.
  • the second transistor M12 is provided for testing the fuse memory circuit 100A.
  • the second transistor M12 is a PMOS transistor, its source is connected to the second end of the fuse element F11 and the drain of the first transistor M11, and its gate is connected to the test terminal TEST1.
  • the third transistor M13 is a latch transistor.
  • the third transistor M13 is an NMOS transistor having a drain connected to the output terminal OUT1 and a source connected to the second line 104 (ground line GND).
  • the above is the configuration of the first fuse unit 110 .
  • the second fuse unit 120 is configured similarly to the first fuse unit 110.
  • the second fuse unit 120 includes a test terminal TEST2, a program terminal PROG2, an output terminal OUT2, a fuse element F21, a rectifying element 122, It comprises a first transistor M21, a second transistor M22 and a third transistor M23.
  • the gate of the third transistor M13 of the first fuse unit 110 is connected to the output terminal OUT2 of the second fuse unit 120. Also, the gate of the third transistor M23 of the second fuse unit 120 is connected to the output terminal OUT1 of the first fuse unit 110 .
  • the third transistor M13 and the fourth transistor M14 of the first fuse unit 110 constitute a CMOS inverter circuit 114.
  • the third transistor M23 and the fourth transistor M24 of the second fuse unit 120 also constitute a CMOS inverter circuit 124.
  • FIG. These two CMOS inverter circuits 114 and 124 are cross-coupled and function as a latch circuit.
  • the fourth transistor M14 (M24) may be biased to be off, in which case the configuration is equivalent to that of FIG.
  • the two outputs OUT1 and OUT2 of the fuse memory circuit 100A are supplied to a trimming target circuit (not shown).
  • the two outputs OUT1 and OUT2 take exclusive values, so the circuit to be trimmed may refer to only one of the two outputs.
  • the fuse memory circuit 100A need not be subjected to all the tests described below, and may be subjected to only some of them.
  • First Test The first test before programming (writing) will be described.
  • a low voltage is applied to the test terminals TEST1 and TEST2 of the first fuse unit 110 and the second fuse unit 120 to turn on the second transistors M12 and M22.
  • the first fuse unit 110 current is supplied from the power supply line VDD through the fuse element F11 to the second transistor M12 and the third transistor M13. A current is supplied from VDD to the second transistor M22 and the third transistor M23. As a result, the outputs OUT1 and OUT2 of the first fuse unit 110 and the second fuse unit 120 are balanced to the intermediate potential.
  • the first test is also called the Ion test.
  • Second Test The second test before programming (writing) will be described. In the second test, the second transistor M22 of the second fuse unit 120 of the second transistor M12 of the first fuse unit 110 is exclusively turned on one by one.
  • the second transistor M12 is turned off and the second transistor M22 is turned on.
  • the output OUT1 of the first fuse unit 110 becomes L.
  • the output OUT2 of the CMOS inverter circuit 124 on the second fuse unit 120 side becomes H, which is input to the CMOS inverter circuit 114 of the first fuse unit 110 and latched.
  • the output OUT2 of the second fuse unit 120 becomes L.
  • the output OUT1 of the CMOS inverter circuit 114 on the first fuse unit 110 side becomes H, which is input to the CMOS inverter circuit 124 of the second fuse unit 120 and latched.
  • the static current (leakage current Iddq) can be evaluated by measuring the circuit current at this time.
  • Virtual trimming Generally, the outputs OUT1 and OUT2 of the fuse memory circuit 100 are referenced by a circuit to be trimmed (not shown), and the operation state (operation mode, operation parameters, circuit constants) of the circuit to be trimmed is determined according to the outputs OUT1 and OUT2. set. Virtual trimming is a function of giving arbitrary outputs OUT1 and OUT2 from the fuse memory circuit 100A to a circuit to be trimmed before the fuse memory circuit 100 is actually programmed.
  • the second transistors (M12, M22) on the side of the fuse unit containing the fuse element to be cut should be turned off, and the second transistors on the side of the other fuse unit should be turned on.
  • the second transistors M12 and M22 are fixed to be ON. After programming to cut the fuse element F11 on the first fuse unit 110 side, the output OUT2 is pulled up to the power supply voltage VDD by the fuse element F21 and the second transistor M22 of the second fuse unit 120, and the output OUT2 goes high. appears, and the output OUT1 becomes L.
  • the output OUT1 is pulled up to the power supply voltage V DD by the fuse element F11 and the second transistor M12 of the first fuse unit 110, and the output OUT1 , and the output OUT2 becomes L.
  • FIG. 2 is a diagram showing output waveforms of the fuse memory circuit 100A of FIG. 1 when power is turned on after programming.
  • V TH is the threshold voltage of the transistor.
  • This fuse memory circuit 100A can operate from a very low voltage because all transistors operate in two states of ON and OFF. This wide-range operation enables the circuit to be trimmed to refer to the correct value of the fuse memory circuit 100A immediately after the power is turned on.
  • FIG. 3 is a diagram for explaining soft error correction of the fuse memory circuit 100A of FIG.
  • FIG. 4 is an equivalent circuit diagram of the fuse memory circuit 100A during an electrostatic test.
  • FIG. 4 shows an application test of electrostatic discharge in a reverse bias state to the power supply line VDD and the ground line GND. That is, the power supply line VDD side is grounded (VDD common), and electrostatic discharge is applied to the ground line GND side.
  • the first fuse unit 110 side will be described, but the second fuse unit 120 side is the same.
  • a current that flows through the body diode Db1 between the back gate and the drain of the first transistor M11 when the VDD common is reverse-biased becomes a problem.
  • this current bypasses the body diode Db4 between the drain and back gate of the fourth transistor M14 functioning as the rectifying element 112, so that the fuse element F11 is unintentionally disconnected. can be prevented.
  • This current can also flow through the body diode Db2 between the source and back gate of the second transistor M12, thereby suppressing the flow of current through the fuse element F11.
  • FIG. 5 is an equivalent circuit diagram during an electrostatic test of the fuse memory circuit 100A.
  • FIG. 5 shows a test of applying electrostatic discharge in a forward bias state to the power supply line VDD and the ground line GND. That is, the ground line GND side is grounded (GND common), and electrostatic discharge is applied to the power supply line VDD side. Forward biasing of the GND common requires the energy of the electrostatic discharge to escape from the power or ground pin before the first transistor M11 breaks down.
  • the fourth transistor M14 is already turned on at the stage when the first transistor M11 begins to break down. Therefore, current flows between the source and the drain (channel) of the fourth transistor M14 instead of the fuse element F11, thereby protecting the fuse element F11.
  • This fuse memory circuit 100A has the following characteristics.
  • This fuse memory circuit 100A generates an output based on a program after power-on without preparatory operation. Therefore, no read or initialization operations are required.
  • the steady current is substantially zero (leak current only), so there is an advantage that the steady current is small.
  • the fuse memory circuit 100A can be configured with a small area, a small number of pins, a low test cost, and a small number of layers, so it is excellent in terms of cost.
  • the fuse memory circuit 100A is capable of virtual trimming before programming and failure detection before and after programming, and is excellent in terms of testability.
  • peripheral circuits for complex control and testing are not required. This point will be described later.
  • FIG. 6 is a circuit diagram of a fuse memory circuit 100B according to the second embodiment.
  • This fuse memory circuit 100B includes a diode D11 (D21) in place of the fourth transistor M14 (M24).
  • the diode D11 is connected so that the high potential (power supply line VDD) side is the cathode and the low potential (ground line GND) side is the anode.
  • Other configurations are the same as in FIG.
  • the operation of the fuse memory circuit 100B is basically the same as that of the fuse memory circuit 100A, although the logical levels (H/L) of the signals applied to the terminals PROG1, PROG2, TEST1 and TEST are different from those of the first embodiment. be.
  • the third transistor M13 and the fourth transistor M14 on the first fuse unit 110 side form a CMOS inverter circuit 114
  • the third transistor M23 and the fourth transistor M24 on the second fuse unit 120 side form a CMOS inverter circuit.
  • 124 and two CMOS inverter circuits 114 and 124 are cross-coupled to form a latch circuit, whereas in FIG. 6 the latch circuit is formed by cross-coupling the third transistors M13 and M23 It is Therefore, the gain of the latch circuit is smaller than that of the fuse memory circuit 100A of FIG.
  • the first embodiment even if the on/off ratio of the fuse element is smaller than in the second embodiment, the state can be determined correctly, and the amplification speed is high, so that the noise resistance is high. It can be said that there are
  • FIG. 7 is a circuit diagram of a fuse memory circuit 100C according to the third embodiment.
  • This fuse memory circuit 100C has a configuration in which the top and bottom of the fuse memory circuit 100A of FIG. 1 are inverted, and the P-channel and N-channel are interchanged.
  • the ground line GND is the first line 102 and the power supply line VDD is the second line 104 .
  • This configuration also provides the same effect as the fuse memory circuit 100A of FIG.
  • FIG. 8 is a circuit diagram of a fuse memory circuit 100D according to the fourth embodiment.
  • This fuse memory circuit 100D replaces the fourth transistors M14 and M24 of the fuse memory circuit 100C of FIG. 7 with diodes D11 and D21.
  • This configuration also provides the same effect as the fuse memory circuit 100A of FIG.
  • peripheral circuits of the fuse memory circuits 100A to 100D (hereinafter collectively referred to as the fuse memory circuit 100) will be described.
  • FIG. 9 is a circuit diagram of a semiconductor device 300 including the fuse memory circuit 100.
  • a semiconductor device 300 includes a bit circuit 200 and an internal circuit 310 .
  • Bit circuit 200 includes control circuit 210 and output buffer 220 in addition to fuse memory circuit 100 .
  • Output buffer 220 receives outputs OUT1 and OUT2 of fuse memory circuit 100 .
  • the internal circuit 310 to be trimmed refers to the outputs DO and DOB of the output buffer 220 .
  • the B at the end of each signal indicates inverted logic.
  • a plurality of control signals (lock signal LOCK, write enable signal WEN, write data WTD, TIONB signal) are input to the control circuit 210 .
  • the lock signal LOCK is negated (eg L) before programming and asserted (eg H) after programming.
  • the write enable signal WEN is mainly asserted (eg, high) when programming the fuse memory circuit 100 .
  • the write data WTD is data specifying a value to be programmed or the state of the fuse memory circuit 100 during virtual trimming or failure detection.
  • the TIONB signal is asserted (low because the last B indicates negative logic) when the first test is executed.
  • the outputs OUT1 and OUT2 of the fuse memory circuit 100 are supplied to the internal circuit 310 via the output buffer 220.
  • the state of the internal circuit 310 is trimmed (set) based on the outputs DO and DOB of the output buffer 220 .
  • the outputs OUT1 and OUT2 of the fuse memory circuit 100 are balanced to the intermediate potential.
  • a through current flows through the output buffer 220 .
  • the output buffer 220 preferably has an enable configuration. By disabling the output buffer 220 during the first test, it is possible to prevent a through current from flowing through the output buffer 220 .
  • the control circuit 210 generates control signals (PROG1, PROG2, TEST1, TEST2) for the fuse memory circuit 100 and an enable signal EN for the output buffer 220 based on the control signals LOCK, WEN, WTD, and TIONB.
  • control signals TEST1, TEST2, PROG1, PROG2, and EN the level at which the transistor receiving each signal at its gate is turned on is called the on-level, and the level at which the transistor is turned off is called the off-level.
  • the control signal TEST1 if the second transistor M12 is a PMOS transistor, the on level is L and the off level is H, and if the second transistor M12 is an NMOS transistor, the on level is H and the off level is L. .
  • the control circuit 210 sets the control signals TEST1 and TEST2 to the ON level and fixes the second transistors M12 and M22 to the ON state.
  • the control circuit 210 sets the control signals PROG1 and PROG2 to the off level to fix the first transistors M11 and M21 to the off state.
  • control circuit 210 When the LOCK signal is negated (L) before programming, the control circuit 210 changes the control signals TEST1, TEST2, PROG1, and PROG2 according to the WEN signal, WTD signal, and TIONB signal.
  • the control circuit 210 enters the first test mode and turns both the control signals TEST1 and TEST2 on level. , the second transistors M12 and M22 are turned on.
  • the control circuit 210 sets the outputs OUT1 and OUT2 of the fuse memory circuit 100 in accordance with the WTD signal to enter the virtual trimming or failure detection mode. .
  • the control circuit 210 sets one of the PROG1 signal and the PROG2 signal corresponding to the WTD signal to ON level and the other to OFF level, and writes to the fuse memory circuit 100 .
  • Control circuit 210 shown in FIG. 9 assumes the fuse memory circuit 100A of FIG. 1 or the fuse memory circuit 100B of FIG.
  • the control circuit 210 can be configured with a combinational circuit.
  • Control circuit 210 includes, but is not limited to, four NOR gates NOR1-NOR4, inverters INV1 and INV2, and NAND gate NAND1.
  • the inverter INV1 inverts the WEN signal.
  • the NOR gate NOR1 takes the negative logical sum of the LOCK signal, the output of the inverter INV1, and the WTD signal, and outputs the PROG1 signal.
  • the NOR gate NOR2 takes the negative logical sum of the LOCK signal and the WTD signal and outputs the TEST1 signal.
  • a NAND gate NAND1 generates a NAND of the WTD signal and the TIONB signal.
  • the NOR gate NOR3 takes the negative logical sum of the LOCK signal and the output of the NAND gate NAND1, and outputs the TEST2 signal.
  • the NOR gate NOR4 takes a negative logical sum of the LOCK signal, the output of the inverter INV1, and the output of the NAND gate NAND1, and outputs the PROG2 signal.
  • the inverter INV2 inverts the TIONB signal to generate an enable signal EN for the output buffer 220.
  • the output buffer 220 is disabled when the TIONB signal is asserted (low), i.e., during the first test, and enabled when the TIONB signal is negated (high), i.e., other than the first test.
  • control circuit 210 is not limited to that of FIG. 9, and a person skilled in the art can design a control circuit capable of giving an appropriate control signal to each of the fuse memory circuits 100A to 100D.
  • FIG. 10 is a circuit diagram showing a configuration example of the output buffer 220.
  • the output buffer 220 is of a cross-coupled type and includes PMOS transistors MP11-MP15 and NMOS transistors MN11-MN12.
  • An enable signal ENB of inverted logic is input to the gate of the PMOS transistor MP15.
  • the enable signal ENB is asserted (L)
  • the output buffer 220 is enabled, and when the enable signal ENB is negated (H), the output buffer 220 is disabled.
  • negating the enable signal ENB during the first test in which the input terminals DIN and DINB of the output buffer 220 are at an intermediate voltage, a through current in the output buffer 220 can be prevented.
  • the output buffer 220 has hysteresis, which increases noise immunity.
  • FIG. 11 is a circuit diagram showing a configuration example of the lock circuit 230. As shown in FIG. The lock circuit 230 is integrated in the semiconductor device 300 together with the fuse memory circuit 100 and the bit circuit 200 .
  • Lock circuit 230 generates a lock signal LOCK.
  • Lock circuit 230 includes a fuse memory circuit 100E and an output buffer 232.
  • FIG. The fuse memory circuit 100E can be configured similarly to the fuse memory circuit 100A (or 100B to 100D) in FIG.
  • nodes corresponding to the test terminals TEST1 and TEST2 in FIG. 1 are grounded, and the second transistors M12 and M22 are fixedly turned on.
  • a node corresponding to the program terminal PROG1 in FIG. 1 is grounded, and the first transistor M11 is fixedly turned off.
  • a lock enable signal LOCKEN is input to a node corresponding to the program terminal PROG2 in FIG.
  • the lock enable signal LOCKEN is asserted (H) when programming to the bit circuit 200 is completed.
  • the output buffer 232 receives the outputs OUT1 and OUT2 of the first fuse unit 110E and outputs them as the lock signal LOCK.
  • Output buffer 232 may have the same configuration as output buffer 220 in FIG. In this case, the enable terminal EN in FIG. 10 may be grounded to fix the transistor MP15 on. Alternatively, transistor MP15 may be omitted.
  • Both of the two fuse elements F11 and F12 of the first fuse unit 110E are conducting before programming the fuse memory circuit 100E. Therefore, the two outputs OUT1 and OUT2 have an intermediate potential. At this time, both of the two outputs (OUT, OUTB) of the output buffer 232 in the latter stage become L. Therefore, the lock signal LOCK becomes L.
  • the lock signal LOCK which is the output of the output buffer 232, is asserted (H).
  • the stationary current is zero after the fuse element F12 is disconnected (after programming), but the stationary current flows before programming. Therefore, when the first test (Ion test) of the semiconductor device 300 is performed before programming the semiconductor device 300, the steady-state current of the lock circuit 230 is included as an error.
  • FIG. 12 is a circuit diagram showing another configuration example of the lock circuit 230.
  • the fuse memory circuit 100F has two CMOS switches SW11 and SW21.
  • the CMOS switch SW11 is fixed in the ON state.
  • the CMOS switch SW22 can be switched between on and off according to the control signal swcnt.
  • the through current of the fuse memory circuit 100F can be cut off by turning off the CMOS switch SW22.
  • the control circuit 234 generates a lock enable signal LOCKEN and control signals SW and SWB based on the mode signal MODE.
  • a mode signal MODE is a flag indicating whether the program is before completion or after completion.
  • the configuration of the control circuit 234 is not particularly limited.
  • the inverted lock enable signal lockenb is an internal signal based on at least the MODE signal.
  • the control circuit 234 includes a NAND gate NAND31 and outputs the NAND of the inverted lock enable signal lockenb and the inverted lock signal lockb as the lock enable signal LOCKEN. After the lock signal lock becomes H, the LOCKEN signal is fixed at H. After the lock signal LOCK becomes H by the NAND gate NAND32, the TIONB signal is fixed to H.
  • FIG. 13 is a block diagram showing a configuration example of the semiconductor device 300.
  • the semiconductor device 300 includes a lock circuit 230 in addition to a plurality (two in this example) of bit circuits 200_1 and 200_2 and an internal circuit 310 .
  • Bit circuits 200_1 and 200_2 and lock circuit 230 are referred to as fuse circuit 400 .
  • FIG. 14 is a block diagram showing an example (300A) of the semiconductor device 300.
  • the internal circuit 310A is a digital circuit and includes static random access memories (SRAM) 312, 314, a selector 316, and a microprocessor 318. Two SRAMs 312 and 314 are provided for redundancy, one of which is selected by selector 316 .
  • SRAM static random access memories
  • the fuse circuit 400 can be controlled via the control register 402, and the fuse circuit 400 can be programmed with control information for the selector 316.
  • Microprocessor 318 can access one of the two SRAMs 312 and 314 depending on the value written to fuse circuit 400 . According to this configuration, when an abnormality is detected in one of the two SRAMs 312 and 314 in the inspection process of the semiconductor device 300A, by selecting the normal one, the yield can be improved.
  • FIG. 15 is a diagram showing another example (300B) of the semiconductor device 300.
  • the internal circuit 310 B includes a linear regulator (LDO: Low Drop Output) 320 .
  • Linear regulator 320 includes transistor 322, operational amplifier 324, reference voltage source 326, and resistors R41 and R42.
  • resistor R42 is a variable resistor
  • fuse circuit 400 is programmed with a set value for the variable resistor. Thereby, the target value of the output voltage V OUT of the linear regulator 320 can be adjusted.
  • FIG. 16 is a diagram showing another example (300C) of the semiconductor device 300.
  • FIG. Internal circuit 310C includes interface circuit 330 .
  • Interface circuit 330 includes input buffer 332 , pull-down resistor 336 and switch 334 .
  • Fuse circuit 400 is programmed with ON/OFF settings for switch 334 . As a result, the input pin of the semiconductor device 300C can be switched between buffer receiving and pull-down.
  • a first line that is one of a power line and a ground line; a second line that is the other of the power supply line and the ground line; a first fuse unit; a second fuse unit; with Each of the first fuse unit and the second fuse unit a test terminal; a program terminal; an output terminal; a fuse element having a first end connected to the first line; a rectifying element connected in parallel with the fuse element; a first transistor having a drain connected to the second end of the fuse element, a source connected to the second line, and a gate connected to the program terminal; a second transistor having a source connected to the second end of the fuse element, a drain connected to the output terminal, and a gate connected to the test terminal; a third transistor having a drain connected to the output terminal and a source connected to the second line; including a gate of the third transistor of the first fuse unit is connected to the output terminal of the second fuse unit; A fuse memory circuit, wherein the gate of the third transistor of the second fuse unit is connected to the output terminal of the first
  • the rectifying element is 2.
  • VTINV is the threshold voltage of the CMOS inverter circuit formed by the third transistor and the fourth transistor
  • RFUSE is the resistance value of the fuse element before disconnection
  • VDD is the power supply voltage
  • RM12 is the on-resistance of the second transistor
  • (Item 8) 8. The fuse memory circuit according to any one of items 1 to 7, wherein the fuse element is a fuse that is electrically cut off by applying a current.
  • (Item 9) 8. The fuse memory circuit according to any one of items 1 to 7, wherein the fuse element is an antifuse that becomes electrically conductive when a current flows.
  • the present disclosure relates to fuse memory circuits.
  • REFERENCE SIGNS LIST 100 fuse memory circuit 102 first line 104 second line 110 first fuse unit 120 second fuse unit OUT1, OUT2 output terminals F11, F21 fuse elements M11, M21 first transistors M12, M22 second transistors M13, M23 third transistors M14, M24 fourth transistor D11, D21 diode 112 rectifier 114 CMOS inverter circuit 122 rectifier 124 CMOS inverter circuit 200 bit circuit 210 control circuit 220 output buffer 230 lock circuit 232 output buffer 234 control circuit 232 output buffer 234 control circuit 300 semiconductor Device 310 Internal circuit 312, 314 SRAM 316 selector 318 microprocessor 320 linear regulator 322 transistor 324 operational amplifier 326 reference voltage source 330 interface circuit 332 input buffer 334 switch 336 pull-down resistor 400 fuse circuit 402 control register

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Abstract

第１ヒューズユニット１１０および第２ヒューズユニット１２０は同じ構成を有する。整流素子１１２は、ヒューズ素子と並列に接続される。第１トランジスタＭ１１は、そのドレインがヒューズ素子Ｆ１１の第２端と接続され、そのソースが第２ライン１０４と接続され、そのゲートがプログラム端子ＰＲＯＧ１と接続される。第２トランジスタＭ１２は、そのソースがヒューズ素子Ｆ１１の第２端と接続され、そのドレインが出力端子ＯＵＴ１と接続され、そのゲートがテスト端子ＴＥＳＴ１と接続される。第３トランジスタＭ１３は、そのドレインが出力端子と接続され、そのソースが第２ライン１０４と接続される。

Description

ヒューズメモリ回路および半導体装置
　本開示は、ヒューズメモリ回路に関する。
　各種半導体装置において、製造後の特性調整や構成変更を行う技術として、トリミングが知られている。トリミングは連続（アナログ）的に行う方法と、離散（デジタル）的に行う方法があるが、近年ではコスト的に有利なデジタル・トリミングが好まれる。
　コスト的に有利な理由は、微細化による面積効率の良いデジタル回路利用が容易になったことや、レーザートリミングなど余分なテストフローを不要とすることが挙げられる。
　また、トリミング値が確定的となるため、機能の切り替えや、冗長回路ＯＮ／ＯＦＦの不良品救済による歩留まり向上もデジタル・トリミングが好まれる要因である。
　デジタル・トリミングの手法として、次の方法が知られている。
　・不揮発性メモリ（EEPROM，Flashメモリ，FeRAM，MRAM，PRAMなど）
　・ヒューズ（ポリシリコン溶断，メタル配線溶断）
　・アンチヒューズ（ツェナーザッピング，ゲート酸化膜ブレークダウン）
　それぞれの方法には一長一短があるため、用途に合わせた最適な方法が選ばれる。しかし、従来のトリミングでは、要求される設計仕様を全て満たせるとは限らず、何らかの制限下での使用が余儀なくされる場合がある。
・不揮発性メモリ方式の課題
　コスト高となるプロセスの追加が必要である。また記憶素子自体やラッチ回路がノイズや放射線に晒されるとソフトエラーが起こり、リフレッシュや誤り訂正回路による対策が必要となる。係る事情から、アナログＩＣに不向きである。
　さらに、短い記憶保持寿命や低い放射線耐性、熱によるデータ消失など、限定的な耐環境性能に劣る場合がある。
　フラッシュ等の周辺回路が必要な構成では、記憶容量が小さいとスケールメリットが出ない。つまり、数ビット～数十ビット程度のトリミングには適さない。
　さらに、初期化や読出し動作が必要なため、電源投入直後から値が確定する必要のある用途では使えない。
　そのため、以下の用途ではヒューズやアンチヒューズ（以下、ヒューズ素子と総称する）を用いたヒューズメモリ回路が使われる。
　・リセット／イネーブルの無いアナログやMixed-SignalのＩＣ（Integrated Circuit）
　・冗長回路による不良品救済を必要とする製品
　・同一ダイで機能を切り替えて製品展開する用途
　・ＰＯＲ（Power On Reset）回路の解除電圧や異電源間の起動シーケンス変更など、電源投入時の条件をプログラマブルに変更する用途全般
特開２００５－８５９８０号公報
　ヒューズメモリ回路には、以下のような特性が要求される。
　・予備動作が不要であること。読み込み動作/初期化動作が不要であること。（=Power-Onリセット不要）
　・高いノイズ耐性
　すなわち外乱によるデータ化け(ソフトエラー)が発生した場合に、正しい状態に自動復帰できることが要求される。
　・定常電流が小さいこと：　ヒューズの切断／未切断によらず、定常電流は実質的にゼロ（リーク電流のみ）まで削減されることが望ましい。
　・低コストであること
　そのためには、小面積、少ピン数、低テストコスト、少レイヤ数であることが望まれる。
　・動作電圧範囲が広いこと
　具体的には、ヒューズメモリ回路以外の制御対象となる回路の全動作電圧範囲に対して十分なマージンを持った動作電圧範囲で動作できることが望まれる。
　・高い可搬性
　すなわち、複雑な制御やテストのための周辺回路が不要であることが望まれる。
　・テスタビリティ
　プログラム前の仮想トリミング及びプログラム前後の故障検出が可能であることが望まれる。
　・高信頼
　具体的には、半永久的なデータ保持特性、高い耐環境特性(熱、放射線)、高い静破耐性を有することが望まれる。
　本開示は係る状況においてされたものであり、そのある態様の例示的な目的のひとつは、ヒューズメモリ回路に要求される複数の特性のうちのいくつかを同時に満たすヒューズメモリ回路の提供にある。
　本開示のある態様のヒューズメモリ回路は、電源ラインと接地ラインの一方である第１ラインと、電源ラインと接地ラインの他方である第２ラインと、第１ヒューズユニットと、第２ヒューズユニットと、を備える。第１ヒューズユニットおよび第２ヒューズユニットはそれぞれ、テスト端子と、プログラム端子と、出力端子と、その第１端が第１ラインと接続されたヒューズ素子と、ヒューズ素子と並列に接続された整流素子と、そのドレインがヒューズ素子の第２端と接続され、そのソースが第２ラインと接続され、そのゲートがプログラム端子と接続された第１トランジスタと、そのソースがヒューズ素子の第２端と接続され、そのドレインが出力端子と接続され、そのゲートがテスト端子と接続される第２トランジスタと、そのドレインが出力端子と接続され、そのソースが第２ラインと接続された第３トランジスタと、を含む。第１ヒューズユニットの第３トランジスタのゲートは、第２ヒューズユニットの出力端子と接続され、第２ヒューズユニットの第３トランジスタのゲートは、第１ヒューズユニットの出力端子と接続されている。
　なお、以上の構成要素を任意に組み合わせたもの、あるいは本開示の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
　本開示のある態様によれば、ヒューズメモリ回路に要求される複数の特性のうちのいくつかを同時に満たすことができる。
図１は、実施例１に係るヒューズメモリ回路の回路図である。 図２は、図１のヒューズメモリ回路の、プログラム後の電源投入時の出力波形を示す図である。 図３は、図１のヒューズメモリ回路のソフトエラー訂正を説明する図である。 図４は、ヒューズメモリ回路の静電試験時の等価回路図である。 図５は、ヒューズメモリ回路の静電試験時の等価回路図である。 図６は、実施例２に係るヒューズメモリ回路の回路図である。 図７は、実施例３に係るヒューズメモリ回路の回路図である。 図８は、実施例４に係るヒューズメモリ回路の回路図である。 図９は、ヒューズメモリ回路を備える半導体装置の回路図である。 図１０は、出力バッファの構成例を示す回路図である。 図１１は、ロック回路の構成例を示す回路図である。 図１２は、ロック回路の別の構成例を示す回路図である。 図１３は、半導体装置の構成例を示すブロック図である。 図１４は、半導体装置の一例を示すブロック図である。 図１５は、半導体装置の別の一例を示す図である。 図１６は、半導体装置の別の一例を示す図である。
（実施形態の概要）
　本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素または重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
　一実施形態に係るヒューズメモリ回路は、電源ラインと接地ラインの一方である第１ラインと、電源ラインと接地ラインの他方である第２ラインと、第１ヒューズユニットと、第２ヒューズユニットと、を備える。第１ヒューズユニットおよび第２ヒューズユニットはそれぞれ、テスト端子と、プログラム端子と、出力端子と、その第１端が第１ラインと接続されたヒューズ素子と、ヒューズ素子と並列に接続された整流素子と、そのドレインがヒューズ素子の第２端と接続され、そのソースが第２ラインと接続され、そのゲートがプログラム端子と接続された第１トランジスタと、そのソースがヒューズ素子の第２端と接続され、そのドレインが出力端子と接続され、そのゲートがテスト端子と接続される第２トランジスタと、そのドレインが出力端子と接続され、そのソースが第２ラインと接続された第３トランジスタと、を含む。第１ヒューズユニットの第３トランジスタのゲートは、第２ヒューズユニットの出力端子と接続され、第２ヒューズユニットの第３トランジスタのゲートは、第１ヒューズユニットの出力端子と接続されている。
　このヒューズメモリ回路は、同一の構成を有する２つのヒューズユニットを設け、相補的に書き込みを行う構成をとっている。第１ヒューズユニットの第３トランジスタと第２ヒューズユニットの第３トランジスタは、クロスカップルされており、２つの第３トランジスタによってデータをラッチすることができる。また仮に第１ヒューズユニット、第２ヒューズユニットの一方のデータ（状態）が一次的に反転（データ化け）したとしても、切断されていないヒューズ素子とクロスカップルされた第３トランジスタのペアによって、正しい状態に復帰することが保証される。
　また整流素子によって、電源ラインおよび接地ラインに逆バイアスを印加する静電試験において、第１トランジスタのバックゲートからヒューズ素子に電流が流れ込むのを防止でき、ヒューズ素子を保護できる。
　一実施形態において、プログラム前（ヒューズ未切断状態）において、第１ヒューズユニットと第２ヒューズユニットの両方の第２トランジスタをオンしてもよい。この場合、第１ヒューズユニット、第２ヒューズユニットそれぞれの全素子に電流が流れる。このときの回路電流を測定することで、構造不良を判定できる。
　一実施形態において、プログラム前において、第１ヒューズユニットと第２ヒューズユニットの一方の第２トランジスタをオン、他方の第２トランジスタをオフしてもよい。これにより、実際にヒューズ素子にプログラミングを行わずに、出力の値が正常に変化するかを検査でき、あるいは任意の出力を、トリミング対象の回路に供給することができる。またこの状態で電流を測定することで、リーク電流（静止電流Ｉｄｄｑともいう）を評価できる。
　一実施形態において、整流素子は、そのソースがヒューズ素子の第１端と接続され、そのドレインがヒューズ素子の第２端と接続される第４トランジスタを含んでもよい。ＭＯＳＦＥＴのボディダイオードを整流素子として利用することができる。
　一実施形態において、第４トランジスタのゲートは、第３トランジスタのゲートと接続されてもよい。これにより、第３トランジスタと第４トランジスタがＣＭＯＳインバータを構成し、第１ヒューズユニットと第２ヒューズユニットそれぞれのＣＭＯＳインバータがクロスカップルされる構成となる。これにより、ラッチ回路のゲインが高くなり、ヒューズ素子のオン／オフ比が小さい場合でも、状態を正しく判定できる。また増幅速度が上がるため、ノイズ耐性が向上する。
　一実施形態において、第３トランジスタと第４トランジスタが形成するＣＭＯＳインバータ回路のしきい値電圧をＶＴＩＮＶ、切断前のヒューズ素子の抵抗値をＲＦＵＳＥ、電源電圧をＶＤＤ、第２トランジスタのオン抵抗をＲＭ１２、第３トランジスタのオン抵抗をＲＭ１３とするとき、
　ＶＤＤ×ＲＭ１３／（ＲＦＵＳＥ＋ＲＭ１２＋ＲＭ１３）＞ＶＴＩＮＶ
を満たしてもよい。これにより、ノイズによってヒューズメモリ回路の状態がプログラムしたそれと異なる状態に遷移した場合において、正しい状態に自動復帰することができる。
　一実施形態において、第１ラインは電源ラインであり、第２ラインは接地ラインであってもよい。
　一実施形態において、第１ラインは接地ラインであり、第２ラインは電源ラインであってもよい。
　一実施形態においてヒューズ素子は、電流が流れることにより電気的に遮断状態となるヒューズであってもよい。一実施形態においてヒューズ素子は、電流が流れることにより電気的に導通状態となるアンチヒューズであってもよい。
（実施形態）
　以下、好適な実施の形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、開示および発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
　本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
　同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
（実施例１）
　図１は、実施例１に係るヒューズメモリ回路１００Ａの回路図である。ヒューズメモリ回路１００Ａは、二値の状態を保持可能な１ビットの不揮発性メモリ素子として機能する。
　ヒューズメモリ回路１００Ａは、第１ライン１０２、第２ライン１０４、第１ヒューズユニット１１０および第２ヒューズユニット１２０を備える。
　第１ライン１０２は、電源ラインＶＤＤと接地ラインＧＮＤの一方であり、第２ライン１０４は、電源ラインＶＤＤと接地ラインＧＮＤの他方である。本実施例において、第１ライン１０２は電源ラインＶＤＤであり、第２ライン１０４は接地ラインＧＮＤである。
　第１ヒューズユニット１１０および第２ヒューズユニット１２０は、第１ライン１０２と第２ライン１０４の間に接続されており、同様に構成される。
　第１ヒューズユニット１１０は、テスト端子ＴＥＳＴ１、プログラム端子ＰＲＯＧ１、出力端子ＯＵＴ１、ヒューズ素子Ｆ１１、整流素子１１２、第１トランジスタＭ１１、第２トランジスタＭ１２、第３トランジスタＭ１３を備える。
　ヒューズ素子Ｆ１１の第１端は、第１ライン１０２（電源ラインＶＤＤ）と接続される。その限りでないが、以下の説明では、ヒューズ素子Ｆ１１は、電流を流す前において電気的に導通しており、規定の電流を流すことにより、遮断状態となるヒューズであるものとする。
　整流素子１１２は、ヒューズ素子Ｆ１１と並列に接続される。整流素子１１２の向きは、接地ラインＧＮＤから電源ラインＶＤＤに向かって導通する向きである。本実施例において整流素子１１２は、Ｐチャンネルの第４トランジスタＭ１４を含む。第４トランジスタＭ１４のソースはヒューズ素子Ｆ１１の第１端（つまり第１ライン１０２）と接続され、そのドレインはヒューズ素子Ｆ１１の第２端と接続される。つまりＭＯＳＦＥＴである第４トランジスタＭ１４のボディダイオードが整流素子として利用される。
　第１トランジスタＭ１１は、プログラム用のトランジスタである。第１トランジスタＭ１１は、ＮＭＯＳトランジスタであり、そのドレインは、ヒューズ素子Ｆ１１の第２端と接続され、そのソースは第２ライン１０４（接地ラインＧＮＤ）と接続される。第１トランジスタＭ１１のゲートは、プログラム端子ＰＲＯＧ１と接続される。
　第２トランジスタＭ１２は、ヒューズメモリ回路１００Ａの検査のために設けられている。第２トランジスタＭ１２はＰＭＯＳトランジスタであり、そのソースは、ヒューズ素子Ｆ１１の第２端および第１トランジスタＭ１１のドレインと接続され、そのゲートはテスト端子ＴＥＳＴ１と接続される。
　第３トランジスタＭ１３は、ラッチ用のトランジスタである。第３トランジスタＭ１３は、ＮＭＯＳトランジスタであり、そのドレインが出力端子ＯＵＴ１と接続され、そのソースが第２ライン１０４（接地ラインＧＮＤ）と接続される。
　以上が第１ヒューズユニット１１０の構成である。第２ヒューズユニット１２０も、第１ヒューズユニット１１０と同様に構成され、具体的には、第２ヒューズユニット１２０は、テスト端子ＴＥＳＴ２、プログラム端子ＰＲＯＧ２、出力端子ＯＵＴ２、ヒューズ素子Ｆ２１、整流素子１２２、第１トランジスタＭ２１、第２トランジスタＭ２２、第３トランジスタＭ２３を備える。
　第１ヒューズユニット１１０の第３トランジスタＭ１３のゲートは、第２ヒューズユニット１２０の出力端子ＯＵＴ２と接続される。また第２ヒューズユニット１２０の第３トランジスタＭ２３のゲートは、第１ヒューズユニット１１０の出力端子ＯＵＴ１と接続されている。
　第１ヒューズユニット１１０の第３トランジスタＭ１３と第４トランジスタＭ１４は、ＣＭＯＳインバータ回路１１４を構成している。同様に第２ヒューズユニット１２０の第３トランジスタＭ２３と第４トランジスタＭ２４も、ＣＭＯＳインバータ回路１２４を構成している。これら２つのＣＭＯＳインバータ回路１１４，１２４は、クロスカップルされており、ラッチ回路として機能する。なお、第４トランジスタＭ１４（Ｍ２４）は、オフとなるようにバイアスしてもよく、その場合、図６の構成と等価である。
　ヒューズメモリ回路１００Ａの２つの出力ＯＵＴ１，ＯＵＴ２は、図示しないトリミング対象の回路に供給される。なお、ヒューズメモリ回路１００Ａが正常である場合、２つの出力ＯＵＴ１，ＯＵＴ２は排他的な値をとるため、トリミング対象の回路は、２個の出力の一方のみを参照してもよい。
　以上がヒューズメモリ回路１００Ａの構成である。続いてその動作を説明する。なお、ヒューズメモリ回路１００Ａは、以下で説明するすべての試験を行う必要はなく、その一部のみを行ってもよい。
１．第１試験
　プログラム（書き込み）前の第１試験について説明する。第１試験では、第１ヒューズユニット１１０、第２ヒューズユニット１２０それぞれのテスト端子ＴＥＳＴ１，ＴＥＳＴ２にローを印加し、第２トランジスタＭ１２、Ｍ２２をオン状態とする。
　第１ヒューズユニット１１０においては、ヒューズ素子Ｆ１１を介して電源ラインＶＤＤから、第２トランジスタＭ１２、第３トランジスタＭ１３に電流が供給され、第２ヒューズユニット１２０においては、ヒューズ素子Ｆ２１を介して電源ラインＶＤＤから、第２トランジスタＭ２２、第３トランジスタＭ２３に電流が供給される。その結果、第１ヒューズユニット１１０および第２ヒューズユニット１２０の出力ＯＵＴ１，ＯＵＴ２は、中間電位にバランスされる。
　出力ＯＵＴ１に中間電位が現れると、第２ヒューズユニット１２０の第４トランジスタＭ２４にも電流が流れるようになる。出力ＯＵＴ２に中間電位が現れると、第１ヒューズユニット１１０の第４トランジスタＭ１４にも電流が流れるようになる。
　この状態で、ヒューズメモリ回路１００Ａに流れる電流Ｉｏｎを測定することで、ヒューズ素子Ｆ１１（Ｆ２１）および第１トランジスタＭ１１（Ｍ２１）以外のすべてのトランジスタを考慮した総合的な特性を試験することができ、構造不良を検出できる。第１試験はＩｏｎ試験とも称する。
２．第２試験
　プログラム（書き込み）前の第２試験について説明する。第２試験では、第１ヒューズユニット１１０の第２トランジスタＭ１２の第２ヒューズユニット１２０の第２トランジスタＭ２２を、片方ずつ排他的にオンとする。
　第１ヒューズユニット１１０、第２ヒューズユニット１２０が正常であれば、ＴＥＳＴ１＝Ｈ，ＴＥＳＴ２＝Ｌのとき、第２トランジスタＭ１２がオフ、第２トランジスタＭ２２がオンとなる。これにより、第１ヒューズユニット１１０の出力ＯＵＴ１がＬとなる。出力ＯＵＴ１がＬとなると、第２ヒューズユニット１２０側のＣＭＯＳインバータ回路１２４の出力ＯＵＴ２がＨとなり、それが第１ヒューズユニット１１０のＣＭＯＳインバータ回路１１４に入力され、ラッチがかかる。
　第１ヒューズユニット１１０、第２ヒューズユニット１２０が正常であれば、ＴＥＳＴ１＝Ｌ，ＴＥＳＴ２＝Ｈのとき、第２トランジスタＭ２２がオフ、第２トランジスタＭ１２がオンとなる。これにより、第２ヒューズユニット１２０の出力ＯＵＴ２がＬとなる。出力ＯＵＴ２がＬとなると、第１ヒューズユニット１１０側のＣＭＯＳインバータ回路１１４の出力ＯＵＴ１がＨとなり、それが第２ヒューズユニット１２０のＣＭＯＳインバータ回路１２４に入力され、ラッチがかかる。
　これらの動作は、ヒューズ素子Ｆ１１またはＦ１２の一方を切断したときの動作と同様である。この故障検出試験によれば、第１トランジスタＭ１１およびＭ２１以外の素子の異常の存否を検出できる。
　電源ラインから接地ラインへのすべての電流経路は遮断されているから、このときの回路電流を測定することで静止電流（リーク電流Ｉｄｄｑ）を評価することができる。
３．仮想トリミング
　一般にヒューズメモリ回路１００の出力ＯＵＴ１，ＯＵＴ２は、図示しないトリミング対象の回路によって参照され、出力ＯＵＴ１，ＯＵＴ２に応じて、トリミング対象の回路の動作状態（動作モードや動作パラメータ、回路定数）が設定される。仮想トリミングは、ヒューズメモリ回路１００を実際にプログラムする前に、ヒューズメモリ回路１００Ａからトリミング対象の回路に対して、任意の出力ＯＵＴ１，ＯＵＴ２を与える機能である。
　仮想トリミングの動作は、上述の故障検出試験と同様である。すなわち、ＯＵＴ１＝Ｌ，ＯＵＴ２＝Ｈを生成したい場合、ＴＥＳＴ１＝Ｈ，ＴＥＳＴ２＝Ｌとすればよい。反対に、ＯＵＴ１＝Ｈ，ＯＵＴ２＝Ｌを生成したい場合、ＴＥＳＴ１＝Ｌ，ＴＥＳＴ２＝Ｈとすればよい。
４．プログラム
　（i） ＯＵＴ１＝Ｈ，ＯＵＴ２＝Ｌの状態にプログラミングしたい場合、ＰＲＯＧ１＝Ｈ、ＰＲＯＧ２＝Ｌを入力する。ＰＲＯＧ１＝Ｈとすると、第１ヒューズユニット１１０の第１トランジスタＭ１１がオンとなり、ヒューズ素子Ｆ１１に電流が流れてヒューズ素子Ｆ１１が切断される。
　（ii） ＯＵＴ１＝Ｌ，ＯＵＴ２＝Ｈの状態にプログラミングしたい場合、ＰＲＯＧ１＝Ｌ、ＰＲＯＧ２＝Ｈを入力する。ＰＲＯＧ２＝Ｈとすると、第２ヒューズユニット１２０の第１トランジスタＭ２１がオンとなり、ヒューズ素子Ｆ２１に電流が流れてヒューズ素子Ｆ２１が切断される。
　このプログラミングに際して、切断したいヒューズ素子を含むヒューズユニット側の第２トランジスタ（Ｍ１２，Ｍ２２）はオフとし、他方のヒューズユニット側の第２トランジスタはオンとするとよい。
　具体的には、ＯＵＴ１＝Ｈ，ＯＵＴ２＝Ｌの状態にプログラミングしたい場合、ＴＥＳＴ１＝Ｈ、ＴＥＳＴ２＝Ｌとして、第２トランジスタＭ１２をオフ、第２トランジスタＭ２２をオンするとよい。この場合、上述の仮想トリミングと同じ動作により、ＯＵＴ１＝Ｌ，ＯＵＴ２＝Ｈとなり、その結果、切断したいヒューズ素子Ｆ１１と並列な第４トランジスタＭ１４がオフとなる。したがって第１トランジスタＭ１１に流れる電流を、ヒューズ素子Ｆ１１に集中させることができる。
　反対に、ＯＵＴ１＝Ｌ，ＯＵＴ２＝Ｈの状態にプログラミングしたい場合、ＴＥＳＴ１＝Ｌ、ＴＥＳＴ２＝Ｈとして、第２トランジスタＭ１２をオン、第２トランジスタＭ２２をオフするとよい。この場合、上述の仮想トリミングと同じ動作により、ＯＵＴ１＝Ｈ，ＯＵＴ２＝Ｌとなり、その結果、切断したいヒューズ素子Ｆ２１と並列な第４トランジスタＭ２４がオフとなる。したがって第１トランジスタＭ２１に流れる電流を、ヒューズ素子Ｆ２１に集中させることができる。
５．プログラム後
　一旦、プログラム後が終了した後は、ヒューズメモリ回路１００Ａに対する全入力ＰＲＯＧ１，ＰＲＯＧ２，ＴＥＳＴ１，ＴＥＳＴ２をＬに固定する。ＰＲＯＧ１，ＰＲＯＧ２がＬに固定されることで、第１トランジスタＭ１１，Ｍ１２がオフに固定されるため、ヒューズ素子Ｆ１１，Ｆ１２のうち、切断されていないひとつが誤って切断されるのを防止できる。
　またＴＥＳＴ１，ＴＥＳＴ２をＬに固定することで、第２トランジスタＭ１２，Ｍ２２がオンに固定されることとなる。第１ヒューズユニット１１０側のヒューズ素子Ｆ１１を切断するプログラミングの後では、第２ヒューズユニット１２０のヒューズ素子Ｆ２１および第２トランジスタＭ２２によって出力ＯＵＴ２が電源電圧ＶＤＤにプルアップされ、出力ＯＵＴ２にＨが現れ、出力ＯＵＴ１はＬとなる。
　反対に、第２ヒューズユニット１２０側のヒューズ素子Ｆ２１を切断するプログラミングの後では、第１ヒューズユニット１１０のヒューズ素子Ｆ１１および第２トランジスタＭ１２によって出力ＯＵＴ１が電源電圧ＶＤＤにプルアップされ、出力ＯＵＴ１にＨが現れ、出力ＯＵＴ２はＬとなる。
　図２は、図１のヒューズメモリ回路１００Ａの、プログラム後の電源投入時の出力波形を示す図である。ＶＴＨは、トランジスタのしきい値電圧である。
　このヒューズメモリ回路１００Ａは、すべてのトランジスタがオン、オフの二状態で動作するため、非常に低電圧から動作可能である。このワイドレンジ動作により、トリミング対象の回路は、電源の投入直後から、ヒューズメモリ回路１００Ａの正しい値を参照することができる。
６．　ソフトエラー訂正
　図３は、図１のヒューズメモリ回路１００Ａのソフトエラー訂正を説明する図である。このヒューズメモリ回路１００Ａは、ＯＵＴ１＝Ｈ、ＯＵＴ２＝Ｌとなるようにプログラムされており、図３にはそのときの等価回路図が示される。その状態で、出力ＯＵＴ１またはＯＵＴ２にノイズが発生し、その電位が反転したとする。
　出力ＯＵＴ１の電位に着目する。ノイズにより出力ＯＵＴ２がＨとなると、第３トランジスタＭ１３がオフからオンに変化する。オンとなった第３トランジスタＭ１３の抵抗値をＲＭ１３とする。またヒューズ素子Ｆ１１の抵抗値をＲＦＵＳＥ、第２トランジスタＭ１２の抵抗値をＲＭ１２とする。出力ＯＵＴ１の電圧レベルＶＮは、
　ＶＮ＝ＶＤＤ×ＲＭ１３／（ＲＦＵＳＥ＋ＲＭ１２＋ＲＭ１３）
に収束する。したがって、ＶＮが、ＣＭＯＳインバータ回路１２４のしきい値電圧ＶＴＩＮＶより高くなるように、第３トランジスタＭ１３の抵抗値ＲＭ１３（すなわち、ＭＯＳＦＥＴのＷ／Ｌ比）を設計しておくことで、出力エラーは正常な値に自動復帰する。
７．　静電破壊対策
　プログラムされたヒューズメモリ回路１００Ａを備える半導体装置を出荷した後に、未切断側のヒューズ素子がダメージを受けるのを防ぐ必要がある。
　図４は、ヒューズメモリ回路１００Ａの静電試験時の等価回路図である。図４には、電源ラインＶＤＤと接地ラインＧＮＤに、逆バイアス状態で静電気放電の印加試験が示される。つまり電源ラインＶＤＤ側が接地され（ＶＤＤコモン）、接地ラインＧＮＤ側に、静電気放電が印加される。
　ここでは、第１ヒューズユニット１１０側について説明するが、第２ヒューズユニット１２０側についても同様である。ＶＤＤコモンで逆バイアスとなったときに、第１トランジスタＭ１１のバックゲート－ドレイン間のボディダイオードＤｂ１を経由して流れる電流が問題となる。
　第１ヒューズユニット１１０Ａでは、この電流は、整流素子１１２として機能する第４トランジスタＭ１４のドレイン－バックゲート間のボディダイオードＤｂ４に迂回して流れるため、ヒューズ素子Ｆ１１が意図せずに切断されるのを防止できる。またこの電流は、第２トランジスタＭ１２のソース－バックゲート間のボディダイオードＤｂ２にも流れることができ、ヒューズ素子Ｆ１１に電流が流れるのが抑制される。
　図５は、ヒューズメモリ回路１００Ａの静電試験時の等価回路図である。図５には、電源ラインＶＤＤと接地ラインＧＮＤに、順バイアス状態で静電気放電の印加試験が示される。つまり接地ラインＧＮＤ側が接地され（ＧＮＤコモン）、電源ラインＶＤＤ側に、静電気放電が印加される。ＧＮＤコモンの順バイアスでは、第１トランジスタＭ１１がブレークダウンする前に、電源ピンあるいは接地ピンから、静電気放電のエネルギーを逃がす必要がある。ヒューズ素子Ｆ２１が遮断されているプログラム後のヒューズメモリ回路１００Ａでは、第１トランジスタＭ１１がブレークダウンし始める段階において、すでに第４トランジスタＭ１４がオン状態となっている。したがって、ヒューズ素子Ｆ１１ではなく、第４トランジスタＭ１４のソース－ドレイン間（チャンネル）に電流が流れることとなり、ヒューズ素子Ｆ１１が保護される。
　以上がヒューズメモリ回路１００Ａの動作である。このヒューズメモリ回路１００Ａは、以下の特性を有する。
　このヒューズメモリ回路１００Ａは、電源投入後、予備動作を行わずとも、プログラムにもとづく出力を発生する。したがって、読み込み動作や初期化動作は不要である。
　また上述したように、外乱ノイズによるデータ化け(ソフトエラー)が発生した場合に、自動復帰が可能であるため、高いノイズ耐性を有していると言える。
　また、ヒューズの切断／未切断によらず、定常電流は実質的にゼロ（リーク電流のみ）であるから、定常電流が小さいという利点を有する。
　また、ヒューズメモリ回路１００Ａは、小面積、少ピン数、低テストコスト、少レイヤ数で構成可能なため、コストの面でも優れている。
　加えて、ヒューズメモリ回路１００Ａのすべてのトランジスタは、オン、オフの二状態で動作するため、非常に低電圧から動作可能であり、具体的には、制御対象となる回路の全動作電圧範囲に対して十分なマージンを持った動作電圧範囲で動作可能である。
　また、ヒューズメモリ回路１００Ａは、上述したように、プログラム前の仮想トリミングや、プログラム前後の故障検出が可能であり、テスタビリティの観点で優れている。
　また、複雑な制御やテストのための周辺回路が不要である。この点については後述する。
　また上述のように図４、図５を参照して説明したように、静電気放電を印加する試験においても、高い静破耐性を有するといえ、信頼性も高い。
（実施例２）
　図６は、実施例２に係るヒューズメモリ回路１００Ｂの回路図である。このヒューズメモリ回路１００Ｂは、第４トランジスタＭ１４（Ｍ２４）に変えて、ダイオードＤ１１（Ｄ２１）を備える。ダイオードＤ１１は、高電位（電源ラインＶＤＤ）側がカソード、低電位（接地ラインＧＮＤ）側がアノードとなる向きで接続されている。その他の構成は図１と同様である。
　ヒューズメモリ回路１００Ｂの動作は、各端子ＰＲＯＧ１，ＰＲＯＧ２，ＴＥＳＴ１，ＴＥＳＴに与える信号の論理レベル（Ｈ／Ｌ）が、実施例１のは異なるが、基本的な動作はヒューズメモリ回路１００Ａと同様である。
　また図１では、第１ヒューズユニット１１０側の第３トランジスタＭ１３と第４トランジスタＭ１４がＣＭＯＳインバータ回路１１４を形成し、第２ヒューズユニット１２０側の第３トランジスタＭ２３と第４トランジスタＭ２４がＣＭＯＳインバータ回路１２４を形成し、２つのＣＭＯＳインバータ回路１１４，１２４がクロスカップルされて、ラッチ回路を構成していたのに対して、図６では、第３トランジスタＭ１３とＭ２３のクロスカップルによって、ラッチ回路が構成されている。したがってラッチ回路のゲインは、図１のヒューズメモリ回路１００Ａよりも小さい。言い換えると、実施例１の方が、実施例２に比べて、ヒューズ素子のオン／オフ比が小さい場合でも、状態を正しく判定できこととなり、増幅速度が高いため、高いノイズ耐性を有していると言える。
（実施例３）
　図７は、実施例３に係るヒューズメモリ回路１００Ｃの回路図である。このヒューズメモリ回路１００Ｃは、図１のヒューズメモリ回路１００Ａの天地を反転し、ＰチャンネルとＮチャンネルを相互に入れ替えた構成を有する。
　具体的には、実施例３では、接地ラインＧＮＤが第１ライン１０２となり、電源ラインＶＤＤが第２ライン１０４となる。
　この構成によっても、図１のヒューズメモリ回路１００Ａと同様の効果が得られる。
（実施例４）
　図８は、実施例４に係るヒューズメモリ回路１００Ｄの回路図である。このヒューズメモリ回路１００Ｄは、図７のヒューズメモリ回路１００Ｃの第４トランジスタＭ１４，Ｍ２４を、ダイオードＤ１１，Ｄ２１に置換したものである。
　この構成によっても、図１のヒューズメモリ回路１００Ａと同様の効果が得られる。
　続いて、ヒューズメモリ回路１００Ａ～１００Ｄ（以下、ヒューズメモリ回路１００と総称する）の周辺回路について説明する。
（周辺回路）
　図９は、ヒューズメモリ回路１００を備える半導体装置３００の回路図である。半導体装置３００は、ビット回路２００および内部回路３１０を備える。ビット回路２００は、ヒューズメモリ回路１００に加えて、制御回路２１０および出力バッファ２２０を備える。出力バッファ２２０は、ヒューズメモリ回路１００の出力ＯＵＴ１，ＯＵＴ２を受ける。トリミング対象の内部回路３１０は、出力バッファ２２０の出力ＤＯ、ＤＯＢを参照する。各信号の末尾のＢは、反転論理を示す。
　制御回路２１０には、複数の制御信号（ロック信号ＬＯＣＫ，書き込みイネーブル信号ＷＥＮ，書き込みデータＷＴＤ、ＴＩＯＮＢ信号）が入力される。
　ロック信号ＬＯＣＫは、プログラム前においてネゲート（たとえばＬ）、プログラム後にアサート（たとえばＨ）とされる。
　書き込みイネーブル信号ＷＥＮは、主として、ヒューズメモリ回路１００をプログラムする際にアサート（たとえばハイ）される。
　書き込みデータＷＴＤは、プログラムすべき値、あるいは仮想トリミングや故障検出に際してヒューズメモリ回路１００の状態を指定するデータである。
　ＴＩＯＮＢ信号は、第１試験を実行する際にアサート（末尾のＢは負論理を表すから、ロー）される。
　ヒューズメモリ回路１００の出力ＯＵＴ１，ＯＵＴ２は、出力バッファ２２０を介して内部回路３１０に供給される。内部回路３１０は、出力バッファ２２０の出力ＤＯ，ＤＯＢにもとづいて、その状態がトリミング（設定）される。
　上述のように、第１試験の際は、ヒューズメモリ回路１００の出力ＯＵＴ１，ＯＵＴ２は、中間電位にバランスされる。この状態で出力バッファ２２０を動作させると出力バッファ２２０に貫通電流が流れる。出力バッファ２２０はイネーブル付きの構成とすることが好ましく、第１試験の間は、出力バッファ２２０をディセーブルとすることで、出力バッファ２２０に貫通電流が流れるのを防止できる。
　制御回路２１０は、制御信号ＬＯＣＫ，ＷＥＮ，ＷＴＤ，ＴＩＯＮＢにもとづいて、ヒューズメモリ回路１００に対する制御信号（ＰＲＯＧ１，ＰＲＯＧ２、ＴＥＳＴ１，ＴＥＳＴ２）ならびに出力バッファ２２０に対するイネーブル信号ＥＮを生成する。
　制御信号ＴＥＳＴ１，ＴＥＳＴ２，ＰＲＯＧ１，ＰＲＯＧ２，ＥＮに関しては、各信号をゲートに受けるトランジスタがオンとなるレベルをオンレベル、オフとなるレベルをオフレベルという。
　たとえば制御信号ＴＥＳＴ１に関しては、第２トランジスタＭ１２がＰＭＯＳトランジスタの場合、オンレベルはＬ、オフレベルはＨであり、第２トランジスタＭ１２がＮＭＯＳトランジスタの場合、オンレベルはＨ、オフレベルがＬとなる。
　制御回路２１０は、プログラム終了後、ＬＯＣＫ信号がアサート（Ｈ）のときに、制御信号ＴＥＳＴ１，ＴＥＳＴ２をオンレベルとして第２トランジスタＭ１２，Ｍ２２をオン状態に固定する。また制御回路２１０は、ＬＯＣＫ信号がアサート（Ｈ）のときに、制御信号ＰＲＯＧ１，ＰＲＯＧ２をオフレベルとして第１トランジスタＭ１１，Ｍ２１をオフ状態に固定する。
　制御回路２１０は、プログラム前においてＬＯＣＫ信号がネゲート（Ｌ）のときには、制御信号ＴＥＳＴ１，ＴＥＳＴ２，ＰＲＯＧ１，ＰＲＯＧ２を、ＷＥＮ信号、ＷＴＤ信号、ＴＩＯＮＢ信号に応じて変化させる。
　具体的には制御回路２１０は、ＷＴＤ信号がＨ、ＷＥＮ信号がネゲート（Ｌ）、ＴＩＯＮＢ信号がアサート（Ｌ）のときに、第１試験のモードとなり、制御信号ＴＥＳＴ１，ＴＥＳＴ２を両方オンレベルとし、第２トランジスタＭ１２、Ｍ２２をオン状態とする。
　また制御回路２１０は、ＷＥＮ信号がネゲート（Ｌ）、ＴＩＯＮＢ信号がネゲート（Ｈ）のとき、ＷＴＤ信号に応じてヒューズメモリ回路１００の出力ＯＵＴ１，ＯＵＴ２を設定し、仮想トリミングあるいは故障検出モードとなる。
　また制御回路２１０は、ＷＥＮ信号がアサート（Ｈ）のときに、ＰＲＯＧ１信号およびＰＲＯＧ２信号のうち、ＷＴＤ信号に応じた一方をオンレベル、他方をオフレベルとし、ヒューズメモリ回路１００に書き込みを行う。
　図９に示される制御回路２１０は、図１のヒューズメモリ回路１００Ａ、あるいは図６のヒューズメモリ回路１００Ｂを想定したものである。制御回路２１０は、組み合わせ回路で構成することができる。その限りでないが、制御回路２１０は、４個のＮＯＲゲートＮＯＲ１～ＮＯＲ４、インバータＩＮＶ１，ＩＮＶ２、ＮＡＮＤゲートＮＡＮＤ１を含む。
　インバータＩＮＶ１は、ＷＥＮ信号を反転する。ＮＯＲゲートＮＯＲ１は、ＬＯＣＫ信号、インバータＩＮＶ１の出力、ＷＴＤ信号の否定論理和をとり、ＰＲＯＧ１信号を出力する。
　ＮＯＲゲートＮＯＲ２は、ＬＯＣＫ信号およびＷＴＤ信号の否定論理和をとり、ＴＥＳＴ１信号を出力する。
　ＮＡＮＤゲートＮＡＮＤ１は、ＷＴＤ信号とＴＩＯＮＢ信号の否定論理積を生成する。ＮＯＲゲートＮＯＲ３は、ＬＯＣＫ信号とＮＡＮＤゲートＮＡＮＤ１の出力の否定論理和をとり、ＴＥＳＴ２信号を出力する。ＮＯＲゲートＮＯＲ４は、ＬＯＣＫ信号、インバータＩＮＶ１の出力、ＮＡＮＤゲートＮＡＮＤ１の出力の否定論理和をとり、ＰＲＯＧ２信号を出力する。
　インバータＩＮＶ２は、ＴＩＯＮＢ信号を反転し、出力バッファ２２０のイネーブル信号ＥＮを生成する。出力バッファ２２０は、ＴＩＯＮＢ信号がアサート（ロー）のとき、つまり第１試験のときにディセーブル、ＴＩＯＮＢ信号がネゲート（ハイ）のとき、つまり第１試験以外のときにイネーブルとなる。
　なお、制御回路２１０の構成は図９のそれに限定されず、当業者によれば、ヒューズメモリ回路１００Ａ～１００Ｄそれぞれに関して、適切な制御信号を与えることが可能な制御回路を設計することができる。
　図１０は、出力バッファ２２０の構成例を示す回路図である。出力バッファ２２０は、クロスカップル型であり、ＰＭＯＳトランジスタＭＰ１１～ＭＰ１５、ＮＭＯＳトランジスタＭＮ１１～ＭＮ１２を備える。ＰＭＯＳトランジスタＭＰ１５のゲートには反転論理のイネーブル信号ＥＮＢが入力される。イネーブル信号ＥＮＢをアサート（Ｌ）とすると、出力バッファ２２０はイネーブルとなり、イネーブル信号ＥＮＢをネゲート（Ｈ）とすると、出力バッファ２２０はディセーブルとなる。出力バッファ２２０の入力端子ＤＩＮ，ＤＩＮＢが中間電圧となる第１試験の間は、イネーブル信号ＥＮＢをネゲートしておくことで、出力バッファ２２０の貫通電流を防止できる。
　また、クロスカップル構成とすることで、出力バッファ２２０はヒステリシスをもつこととなり、ノイズ耐性が高まる。
　図１１は、ロック回路２３０の構成例を示す回路図である。ロック回路２３０は、ヒューズメモリ回路１００やビット回路２００とともに、半導体装置３００に集積化される。
　ロック回路２３０は、ロック信号ＬＯＣＫを生成する。ロック回路２３０は、ヒューズメモリ回路１００Ｅおよび出力バッファ２３２を含む。ヒューズメモリ回路１００Ｅは、図１のヒューズメモリ回路１００Ａ（もしくは１００Ｂ～１００Ｄ）と同様に構成することができる。
　ヒューズメモリ回路１００Ｅにおいて、図１のテスト端子ＴＥＳＴ１，ＴＥＳＴ２に相当するノードは接地され、第２トランジスタＭ１２，Ｍ２２は固定的にオンとされる。また図１のプログラム端子ＰＲＯＧ１に相当するノードは接地され、第１トランジスタＭ１１は固定的にオフとされる。図１のプログラム端子ＰＲＯＧ２に相当するノードには、ロックイネーブル信号ＬＯＣＫＥＮが入力される。ロックイネーブル信号ＬＯＣＫＥＮは、ビット回路２００へのプログラムが完了すると、アサート（Ｈ）される。
　出力バッファ２３２は、第１ヒューズユニット１１０Ｅの出力ＯＵＴ１，ＯＵＴ２を受け、ロック信号ＬＯＣＫとして出力する。出力バッファ２３２は、図１０の出力バッファ２２０と同じ構成であってもよい。この場合、図１０のイネーブル端子ＥＮを接地してトランジスタＭＰ１５をオンに固定してもよい。あるいはトランジスタＭＰ１５を省略してもよい。
　ヒューズメモリ回路１００Ｅへのプログラム前は、第１ヒューズユニット１１０Ｅの２個のヒューズ素子Ｆ１１，Ｆ１２は両方とも導通している。したがって２つの出力ＯＵＴ１，ＯＵＴ２は中間電位となる。このとき、後段の出力バッファ２３２の２つの出力（ＯＵＴ，ＯＵＴＢ）は両方ともＬとなる。したがってロック信号ＬＯＣＫはＬとなる。
　半導体装置３００の製造者は、ビット回路２００へのプログラムが完了すると、ロックイネーブル信号ＬＯＣＫＥＮをアサートする。これにより、ヒューズメモリ回路１００Ｅのヒューズ素子Ｆ１２が切断される。これによりヒューズメモリ回路１００Ｅは、ＯＵＴ１＝Ｈ，ＯＵＴ２＝Ｌを出力する。出力バッファ２３２の出力であるロック信号ＬＯＣＫはアサート（Ｈ）となる。
　図１１のロック回路２３０では、ヒューズ素子Ｆ１２を切断後（プログラム後）は定常電流はゼロとなるが、プログラム前には定常電流が流れる。したがって半導体装置３００をプログラムする前に、半導体装置３００の第１試験（Ｉｏｎ試験）を行う場合には、ロック回路２３０の定常電流が誤差として含まれてしまう。
　図１２は、ロック回路２３０の別の構成例を示す回路図である。図１２において、ヒューズメモリ回路１００Ｆは、２個のＣＭＯＳスイッチＳＷ１１，ＳＷ２１を備える。ＣＭＯＳスイッチＳＷ１１はオン状態に固定される。ＣＭＯＳスイッチＳＷ２２は、制御信号ｓｗｃｎｔに応じてオン、オフが切りかえ可能となっている。第１試験を行う際には、ＣＭＯＳスイッチＳＷ２２をオフすることで、ヒューズメモリ回路１００Ｆの貫通電流を遮断できる。
　制御回路２３４は、モード信号ＭＯＤＥにもとづいて、ロックイネーブル信号ＬＯＣＫＥＮや制御信号ＳＷ，ＳＷＢを生成する。モード信号ＭＯＤＥは、プログラムの完了前か完了後であるかを示すフラグである。制御回路２３４の構成は特に限定されるものではない。反転ロックイネーブル信号ｌｏｃｋｅｎｂは、少なくともＭＯＤＥ信号にもとづいている内部信号である。制御回路２３４は、ＮＡＮＤゲートＮＡＮＤ３１を含み、反転ロックイネーブル信号ｌｏｃｋｅｎｂと反転ロック信号ｌｏｃｋｂの否定論理積を、ロックイネーブル信号ＬＯＣＫＥＮとして出力する。ロック信号ｌｏｃｋがＨとなった後は、ＬＯＣＫＥＮ信号はＨに固定される。またＮＡＮＤゲートＮＡＮＤ３２によって、ロック信号ｌｏｃｋがＨとなった後は、ＴＩＯＮＢ信号はＨに固定される。
　図１３は、半導体装置３００の構成例を示すブロック図である。半導体装置３００は、複数（この例では２個）のビット回路２００＿１，２００＿２および内部回路３１０に加えて、ロック回路２３０を備える。ビット回路２００＿１，２００＿２およびロック回路２３０を、ヒューズ回路４００と称する。
　最後に半導体装置３００のいくつかの具体例を説明する。
　図１４は、半導体装置３００の一例（３００Ａ）を示すブロック図である。内部回路３１０Ａはデジタル回路であり、静的ランダムアクセスメモリ（ＳＲＡＭ：Static Random Access Memory）３１２，３１４と、セレクタ３１６、マイクロプロセッサ３１８を備える。２個のＳＲＡＭ３１２，３１４は冗長性をもたせるために設けられており、一方がセレクタ３１６によって選択される。
　ヒューズ回路４００は、制御レジスタ４０２を介して制御可能であり、ヒューズ回路４００は、セレクタ３１６の制御情報がプログラム可能である。マイクロプロセッサ３１８は、２個のＳＲＡＭ３１２，３１４のうち、ヒューズ回路４００に書き込まれた値に応じた一方にアクセスすることができる。この構成によれば、半導体装置３００Ａの検査工程において、２個のＳＲＡＭ３１２，３１４の一方に異常が検出された場合、正常な他方を選択することで、歩留まりを改善できる。
　図１５は、半導体装置３００の別の一例（３００Ｂ）を示す図である。内部回路３１０Ｂは、リニアレギュレータ（ＬＤＯ：Low Drop Output）３２０を含む。リニアレギュレータ３２０は、トランジスタ３２２、オペアンプ３２４、基準電圧源３２６、抵抗Ｒ４１，Ｒ４２を備える。
　この例では、抵抗Ｒ４２は可変抵抗であり、ヒューズ回路４００には、可変抵抗の設定値がプログラムされる。これにより、リニアレギュレータ３２０の出力電圧ＶＯＵＴの目標値を調節できる。
　図１６は、半導体装置３００の別の一例（３００Ｃ）を示す図である。内部回路３１０Ｃは、インタフェース回路３３０を含む。インタフェース回路３３０は、入力バッファ３３２、プルダウン抵抗３３６、スイッチ３３４を含む。ヒューズ回路４００には、スイッチ３３４のオン／オフの設定値がプログラムされる。これにより、半導体装置３００Ｃの入力ピンを、バッファ受けとするか、プルダウンとするかを切りかえることができる。
　実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。
（付記）
　本開示の一側面は以下のように把握できる。
　（項目１）
　電源ラインと接地ラインの一方である第１ラインと、
　前記電源ラインと前記接地ラインの他方である第２ラインと、
　第１ヒューズユニットと、
　第２ヒューズユニットと、
　を備え、
　前記第１ヒューズユニットおよび前記第２ヒューズユニットはそれぞれ、
　テスト端子と、
　プログラム端子と、
　出力端子と、
　その第１端が前記第１ラインと接続されたヒューズ素子と、
　前記ヒューズ素子と並列に接続された整流素子と、
　そのドレインが前記ヒューズ素子の第２端と接続され、そのソースが前記第２ラインと接続され、そのゲートが前記プログラム端子と接続された第１トランジスタと、
　そのソースが前記ヒューズ素子の第２端と接続され、そのドレインが前記出力端子と接続され、そのゲートが前記テスト端子と接続される第２トランジスタと、
　そのドレインが前記出力端子と接続され、そのソースが前記第２ラインと接続された第３トランジスタと、
　を含み、
　前記第１ヒューズユニットの前記第３トランジスタのゲートは、前記第２ヒューズユニットの前記出力端子と接続され、
　前記第２ヒューズユニットの前記第３トランジスタのゲートは、前記第１ヒューズユニットの前記出力端子と接続されている、ヒューズメモリ回路。
　（項目２）
　前記整流素子は、
　そのソースが前記ヒューズ素子の前記第１端と接続され、そのドレインが前記ヒューズ素子の前記第２端と接続される第４トランジスタを含む、項目１に記載のヒューズメモリ回路。
　（項目３）
　前記第４トランジスタのゲートは、前記第３トランジスタの前記ゲートと接続される、項目２に記載のヒューズメモリ回路。
　（項目４）
　前記第３トランジスタと前記第４トランジスタが形成するＣＭＯＳインバータ回路のしきい値電圧をＶＴＩＮＶ、切断前の前記ヒューズ素子の抵抗値をＲＦＵＳＥ、電源電圧をＶＤＤ、前記第２トランジスタのオン抵抗をＲＭ１２、前記第３トランジスタのオン抵抗をＲＭ１３とするとき、
　ＶＤＤ×ＲＭ１３／（ＲＦＵＳＥ＋ＲＭ１２＋ＲＭ１３）＞ＶＴＩＮＶ
を満たす、項目３に記載のヒューズメモリ回路。
　（項目５）
　前記整流素子は、高電位側がカソード、低電位側がアノードとなる向きで接続されたダイオードを含む、項目１に記載のヒューズメモリ回路。
　（項目６）
　前記第１ラインは前記電源ラインであり、前記第２ラインは前記接地ラインである、項目１から５のいずれかに記載のヒューズメモリ回路。
　（項目７）
　前記第１ラインは前記接地ラインであり、前記第２ラインは前記電源ラインである、項目１から５のいずれかに記載のヒューズメモリ回路。
　（項目８）
　前記ヒューズ素子は、電流を流すことにより電気的に遮断状態となるヒューズである、項目１から７のいずれかに記載のヒューズメモリ回路。
　（項目９）
　前記ヒューズ素子は、電流を流すことにより電気的に導通状態となるアンチヒューズである、項目１から７のいずれかに記載のヒューズメモリ回路。
　（項目１０）
　項目１から９のいずれかに記載のヒューズメモリ回路を備える、半導体装置。
　本開示は、ヒューズメモリ回路に関する。
　１００　ヒューズメモリ回路
　１０２　第１ライン
　１０４　第２ライン
　１１０　第１ヒューズユニット
　１２０　第２ヒューズユニット
　ＯＵＴ１，ＯＵＴ２　出力端子
　Ｆ１１，Ｆ２１　ヒューズ素子
　Ｍ１１，Ｍ２１　第１トランジスタ
　Ｍ１２，Ｍ２２　第２トランジスタ
　Ｍ１３，Ｍ２３　第３トランジスタ
　Ｍ１４，Ｍ２４　第４トランジスタ
　Ｄ１１，Ｄ２１　ダイオード
　１１２　整流素子
　１１４　ＣＭＯＳインバータ回路
　１２２　整流素子
　１２４　ＣＭＯＳインバータ回路
　２００　ビット回路
　２１０　制御回路
　２２０　出力バッファ
　２３０　ロック回路
　２３２　出力バッファ
　２３４　制御回路
　２３２　出力バッファ
　２３４　制御回路
　３００　半導体装置
　３１０　内部回路
　３１２，３１４　ＳＲＡＭ
　３１６　セレクタ
　３１８　マイクロプロセッサ
　３２０　リニアレギュレータ
　３２２　トランジスタ
　３２４　オペアンプ
　３２６　基準電圧源
　３３０　インタフェース回路
　３３２　入力バッファ
　３３４　スイッチ
　３３６　プルダウン抵抗
　４００　ヒューズ回路
　４０２　制御レジスタ

Claims (10)

  1. 　電源ラインと接地ラインの一方である第１ラインと、
    　前記電源ラインと前記接地ラインの他方である第２ラインと、
    　第１ヒューズユニットと、
    　第２ヒューズユニットと、
    　を備え、
    　前記第１ヒューズユニットおよび前記第２ヒューズユニットはそれぞれ、
    　テスト端子と、
    　プログラム端子と、
    　出力端子と、
    　その第１端が前記第１ラインと接続されたヒューズ素子と、
    　前記ヒューズ素子と並列に接続された整流素子と、
    　そのドレインが前記ヒューズ素子の第２端と接続され、そのソースが前記第２ラインと接続され、そのゲートが前記プログラム端子と接続された第１トランジスタと、
    　そのソースが前記ヒューズ素子の第２端と接続され、そのドレインが前記出力端子と接続され、そのゲートが前記テスト端子と接続される第２トランジスタと、
    　そのドレインが前記出力端子と接続され、そのソースが前記第２ラインと接続された第３トランジスタと、
    　を含み、
    　前記第１ヒューズユニットの前記第３トランジスタのゲートは、前記第２ヒューズユニットの前記出力端子と接続され、
    　前記第２ヒューズユニットの前記第３トランジスタのゲートは、前記第１ヒューズユニットの前記出力端子と接続されている、ヒューズメモリ回路。
  2. 　前記整流素子は、
    　そのソースが前記ヒューズ素子の前記第１端と接続され、そのドレインが前記ヒューズ素子の前記第２端と接続される第４トランジスタを含む、請求項１に記載のヒューズメモリ回路。
  3. 　前記第４トランジスタのゲートは、前記第３トランジスタの前記ゲートと接続される、請求項２に記載のヒューズメモリ回路。
  4. 　前記第３トランジスタと前記第４トランジスタが形成するＣＭＯＳインバータ回路のしきい値電圧をＶＴＩＮＶ、切断前の前記ヒューズ素子の抵抗値をＲＦＵＳＥ、電源電圧をＶＤＤ、前記第２トランジスタのオン抵抗をＲＭ１２、前記第３トランジスタのオン抵抗をＲＭ１３とするとき、
    　ＶＤＤ×ＲＭ１３／（ＲＦＵＳＥ＋ＲＭ１２＋ＲＭ１３）＞ＶＴＩＮＶ
    を満たす、請求項３に記載のヒューズメモリ回路。
  5. 　前記整流素子は、高電位側がカソード、低電位側がアノードとなる向きで接続されたダイオードを含む、請求項１に記載のヒューズメモリ回路。
  6. 　前記第１ラインは前記電源ラインであり、前記第２ラインは前記接地ラインである、請求項１から５のいずれかに記載のヒューズメモリ回路。
  7. 　前記第１ラインは前記接地ラインであり、前記第２ラインは前記電源ラインである、請求項１から５のいずれかに記載のヒューズメモリ回路。
  8. 　前記ヒューズ素子は、電流を流すことにより電気的に遮断状態となるヒューズである、請求項１から５のいずれかに記載のヒューズメモリ回路。
  9. 　前記ヒューズ素子は、電流を流すことにより電気的に導通状態となるアンチヒューズである、請求項１から５のいずれかに記載のヒューズメモリ回路。
  10. 　請求項１から５のいずれかに記載のヒューズメモリ回路を備える、半導体装置。
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