KR101156030B1 - 안티퓨즈 회로 및 그를 포함하는 반도체 집적회로 - Google Patents

안티퓨즈 회로 및 그를 포함하는 반도체 집적회로 Download PDF

Info

Publication number
KR101156030B1
KR101156030B1 KR1020100064909A KR20100064909A KR101156030B1 KR 101156030 B1 KR101156030 B1 KR 101156030B1 KR 1020100064909 A KR1020100064909 A KR 1020100064909A KR 20100064909 A KR20100064909 A KR 20100064909A KR 101156030 B1 KR101156030 B1 KR 101156030B1
Authority
KR
South Korea
Prior art keywords
antifuse
signal
unit
terminal
fuse
Prior art date
Application number
KR1020100064909A
Other languages
English (en)
Other versions
KR20120004184A (ko
Inventor
김홍중
조진희
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100064909A priority Critical patent/KR101156030B1/ko
Priority to US12/877,364 priority patent/US8213256B2/en
Publication of KR20120004184A publication Critical patent/KR20120004184A/ko
Application granted granted Critical
Publication of KR101156030B1 publication Critical patent/KR101156030B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

안티퓨즈 회로를 포함하는 반도체 집적회로에 관한 것으로, 다수의 단위 안티퓨즈 회로와, 다수의 단위 안티퓨즈 회로에서 출력된 안티퓨즈정보 신호들에 응답하여 리던던시 인에이블 신호를 생성하기 위한 안티퓨즈정보 합산부를 구비하며, 각각의 단위 안티퓨즈 회로는 감지노드에 접속된 안티퓨즈와, 럽쳐인에이블 신호에 응답하여 안티퓨즈를 럽쳐시키기 위한 구동부와, 안티퓨즈의 럽쳐 상태에 대응하는 감지노드의 전위 변화에 따라 안티퓨즈상태 감지신호를 출력하기 위한 안티퓨즈상태 감지부와, 럽쳐감지 신호에 응답하여 감지노드에 감지전류를 공급하기 위한 감지전류 공급부와, 안티퓨즈상태 감지신호와 어드레스 신호를 비교하여 안티퓨즈정보 신호를 출력하기 위한 비교부를 구비하는 안티퓨즈 회로 및 그를 포함하는 반도체 집적회로가 제공된다.

Description

안티퓨즈 회로 및 그를 포함하는 반도체 집적회로{ANTI-FUSE CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT HAVING THE SAME}
본 발명의 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 안티퓨즈 회로 및 그를 포함하는 반도체 집적회로에 관한 것이다.
본 발명의 실시예에서는 반도체 집적회로를 반도체 메모리 장치로 예를 들어 설명한다.
반도체 메모리 장치의 고집적화 기술이 발전함에 따라 하나의 반도체 메모리 장치에 들어가는 메모리 셀(CELL)과 신호선의 수가 급격하게 증가하고 있으며, 한정된 공간 내에 집적하기 때문에 내부회로의 선폭이 좁아지고 메모리 셀의 크기도 점점 작아지고 있다. 상기와 같은 이유로 반도체 메모리 장치의 메모리 셀(CELL)의 불량 가능성이 높아지게 되는데 셀의 결함이 있음에도 불구하고 기대하는 용량을 가진 메모리가 높은 수율을 가지고 출하될 수 있는 것은 반도체 메모리 장치 내부에 불량 메모리 셀을 구제하는 리던던시(Redundancy) 회로가 있기 때문이다. 리던던시 회로는 리던던시 메모리 셀과 불량 메모리 셀에 해당하는 리페어 어드레스(Repair address)를 프로그래밍하기 위한 퓨즈(fuse) 등을 구비하고 있다.
웨이퍼 공정(Wafer process)이 종료되면 각종 테스트를 수행하게 되는데 불량으로 판독된 메모리 셀 중에서 수리가 가능한 경우는 리던던시 메모리 셀로 치환하는 방식 등을 통해 불량을 구제하게 된다. 즉, 불량 메모리 셀에 해당하는 어드레스를 리던던시 메모리 셀의 어드레스로 바꾸어 주기 위한 프로그래밍을 내부회로에서 행하며 이에 따라 불량 메모리 셀에 해당하는 어드레스가 입력되면 리던던시 메모리 셀로 대체되어 정상적인 동작을 수행하게 된다. 불량 메모리 셀에 해당하는 어드레스 정보를 프로그래밍하기 위해서, 퓨즈 프로그래밍(Fuse Programming)방식을 이용하는데 일반적으로 레이저 빔(Laser beam)을 이용하여 퓨즈의 연결상태를 끊어버리는 레이저 블로잉(Laser Blowing) 방식을 이용한다. 그러나, 레이저를 이용한 물리적인 퓨즈 프로그래밍 방식은 반도체 메모리 장치가 패키지(Package)로 제작되기 전단계인 웨이퍼(Wafer) 상태에서만 실시가 가능하다. 따라서 패키지 상태에서 불량 메모리 셀을 대체하기 위해서는 기존의 레이져를 이용한 물리적인 방식이 아닌 전기적인(Electrical) 방식을 사용하게 된다. 다시 말해, 패키지 상태에서는 전기적인 방식을 이용하여 퓨즈의 연결상태를 변화시켜서 프로그래밍을 할 수 있다는 것이다. 이러한 전기적 방식에 이용되는 퓨즈로는 안티퓨즈(Anti-fuse)가 있다.
일반적으로, 안티퓨즈는 퓨즈의 반대 개념으로 반도체 메모리 장치의 제작 초기에는 끊어진 상태로 셋팅되어 있다가, 패키징 후 프로그램(Program)에 의해 연결된 상태로 전환된다. 즉, 제작 초기의 안티퓨즈는 고정항 - MΩ이상의 전기저항 - 을 가진 절연체의 상태에 있다가 프로그램에 의해 저저항 - 몇 백 Ω이하의 전기저항 - 을 가진 도체로 전환하게 되는 것이다. 여기서, 안티퓨즈의 물리적인 변화는 전극 사이 즉, 두 개의 도전층 사이에 어느 수준 이상의 전압을 인가하여 절연체가 브레이크 다운(Breakdown) 현상을 일으킴으로써 도체로 전환되도록 이루어진다.
도 1에는 종래에 의한 안티퓨즈 회로 및 그를 포함하는 반도체 메모리 장치가 블록 구성도로 도시되어 있다.
도 1을 참조하면, 반도체 메모리 장치(100)는 제1 내지 제N 안티퓨즈 회로(110_1 내지 110_N)와, 제1 내지 제N 안티퓨즈 회로(110_1 내지 110_N)에서 출력된 제1 내지 제N 안티퓨즈정보 신호(HIT1 내지 HITN)들에 응답하여 리던던시 인에이블 신호(REDEN)를 생성하기 위한 안티퓨즈정보 합산부(120)를 포함한다.
제1 내지 제N 안티퓨즈 회로(110_1 내지 110_N)의 내부 구성은 모두 동일하므로, 이하에서는 설명의 편의상 제1 안티퓨즈 회로(110_1)만을 설명하기로 한다.
제1 안티퓨즈 회로(110_1)는 감지노드(SN)에 접속된 안티퓨즈(111)와, 럽쳐인에이블 신호(RUPEN)에 응답하여 안티퓨즈(111)를 럽쳐시키기 위한 구동부(112)와, 안티퓨즈(111)의 럽쳐 상태에 대응하는 감지노드(SN)의 전위 변화에 따라 안티퓨즈상태 감지신호(RUPON)를 출력하기 위한 안티퓨즈상태 감지부(114)와, 럽쳐인에이블 신호(RUPEN)에 응답하여 감지노드(SN)를 통한 구동부(112)와 안티퓨즈상태 감지부(114)의 연결을 차단하기 위한 스위칭부(113)와, 안티퓨즈상태 감지신호(RUPON)와 어드레스 신호(ADDRESS)를 비교하여 제1 안티퓨즈정보 신호(HIT1)를 출력하기 위한 비교부(115)를 포함한다.
도 2에는 도 1의 제1 안티퓨즈 회로(110_1)에서 안티퓨즈(111), 구동부(112), 스위칭부(113), 안티퓨즈상태 감지부(114)를 더욱 자세하게 설명하기 위한 내부 회로도가 도시되어 있다.
도 2를 참조하면, 안티퓨즈(111)는 NMOS 트랜지스터(N1)로 구성되며, NMOS 트랜지스터(N1)의 게이트단은 감지노드(SN)와 접속되고, NMOS 트랜지스터(N1)의 소오스단과 드레인단은 공통으로 저전원전압단(VBBF)에 접속된다. 여기서, 저전원전압단(VBBF)은 럽쳐인에이블 신호(RUPEN)가 비활성화되는 경우에 접지전압(VSS)이 공급되고, 반면 럽쳐인에이블 신호(RUPEN)가 활성화되는 경우에 접지전압(VSS)보다 낮은 백 바이어스 전압(VBB)이 공급된다.
구동부(112)는 럽쳐인에이블 신호(RUPEN)를 반전시켜 풀업 구동신호(RUPENB)를 출력하기 위한 제1 인버터(INV1)와, 풀업 구동신호(RUPENB)에 응답하여 감지노드(SN)를 제1 고전원전압(VPP)으로 구동하기 위한 풀업 구동부(P1)를 포함한다. 이때, 풀업 구동부(P1)는 제1 PMOS 트랜지스터로 구성되어, 풀업 구동신호(RUPENB)를 게이트단으로 입력받으며, 제1 고전원전압(VPP)단과 감지노드(SN) 사이에 소오스단과 드레인단이 접속된다.
스위칭부(113)는 럽쳐인에이블 신호(RUPEN)와 럽쳐인에이블 신호(RUPEN)의 반전신호(RUPENB)에 응답하여 안티퓨즈상태신호(FUSE_RUP)를 선택적으로 출력하기 위한 제1 트랜스미션 게이트(Transmission gate)(TG1)로 구성된다.
안티퓨즈상태 감지부(114)는 파워업 신호(PWRUP)에 응답하여 감지노드(SN)의 전위 변화에 따라 안티퓨즈상태 감지신호(RUPON)를 출력하기 위한 노어 게이트(NOR1)와, 안티퓨즈상태 감지신호(RUPON)를 게이트단으로 입력받으며 제2 고전원전압(VDD) - 제1 고전원전압(VPP)보다 낮음 - 단과 감지노드(SN) 사이에 소오스단과 드레인단이 접속된 제2 PMOS 트랜지스터(P2)를 포함한다.
한편, 비교부(115)는, 도면에 자세하게 도시되어 있지 않지만, 예컨대 어드레스 신호(ADDRESS)와 안티퓨즈상태 감지신호(RUPON)가 동일한 논리 레벨을 가지는 경우 논리 하이 레벨의 제1 안티퓨즈정보 신호(HIT1)를 출력하고, 반면 어드레스 신호(ADDRESS)와 안티퓨즈상태 감지신호(RUPON)가 서로 상이한 논리 레벨을 가지는 경우 논리 로우 레벨의 제1 안티퓨즈정보 신호(HIT1)를 출력한다.
이하, 종래에 의한 안티퓨즈 회로 및 그를 포함하는 반도체 메모리 장치의 동작을 설명한다.
일단 럽쳐인에이블 신호(RUPEN)가 비활성화된 상태에서는 안티퓨즈(111)의 소오스단과 드레인단에는 저전원전압(VBBF)으로 접지전압(VSS)이 공급된다. 그리고 럽쳐인에이블 신호(RUPEN)가 비활성화 상태이기 때문에, 풀업 구동부(P1)는 디스에이블되고, 스위칭부(113)는 턴 온 상태를 유지한다.
이어서, 파워업 신호(PWRUP)가 활성화되면, 안티퓨즈상태 감지부(114)는 논리 로우 레벨의 안티퓨즈상태 감지신호(RUPON)를 출력한다. 이를 더욱 자세하게 설명하면, 제1 노어 게이트(NOR1)는 제1 입력단으로 논리 하이 레벨의 파워업 신호(PWRUP)가 입력됨에 따라 제2 입력단에 입력되는 안티퓨즈상태신호(FUSE_RUP)의 논리 레벨과 상관없이 논리 로우 레벨의 안티퓨즈상태 감지신호(RUPON)를 출력한다. 이에 따라, 제2 PMOS 트랜지스터(P2)는 논리 로우 레벨의 안티퓨즈상태 감지신호(RUPON)에 응답하여 제2 고전원전압(VDD)으로 감지노드(SN)를 구동한다. 즉, 감지노드(SN)는 파워업 신호(PWRUP)가 활성화됨에 따라 제2 고전원전압(VDD)으로 프리차징되는 것이다. 이후, 파워업 신호(PWRUP)가 비활성화 - 논리 로우 레벨로 천이 - 되더라도, 안티퓨즈상태 감지부(114)는 논리 로우 레벨의 안티퓨즈상태 감지신호(RUPON)를 출력/유지하게 된다. 이는 래치 동작과 동일하다.
이러한 상태에서, 럽쳐인에이블 신호(RUPEN)가 활성화되면, 안티퓨즈(111)에 공급되는 저전원전압(VBBF)은 접지전압(VSS)보다 낮은 백 바이어스 전압(VBB)이 공급된다. 이러한 경우, 풀업 구동부(P1)는 인에이블되고, 스위칭부(113)는 턴 오프 된다. 따라서, 안티퓨즈(111)는 양단의 높은 전압차 - 일단으로 제1 고전원전압(VPP)이 공급되고 타단으로 백 바이어스 전압(VBB)이 공급됨 - 로 인해 럽쳐(rupture)된다. 럽쳐라 함은 안티퓨즈(111)를 고저항 상태에서 저저항 상태로 만들어주는 것으로, 안티퓨즈(111)를 구성하는 NMOS 트랜지스터(N1)의 게이트 산화막(Gate Oxide)을 파괴시켜 감지노드(SN)와 저전원전압(VBBF)단을 연결해주는 과정을 말한다.
럽쳐 과정이 완료되면, 럽쳐인에이블 신호(RUPEN)는 비활성화된다. 이에 따라, 안티퓨즈(111)의 소오스단과 드레인단에는 저전원전압(VBBF)으로 다시 접지전압(VSS)이 공급되고, 구동부(112)는 디스에이블되며, 스위칭부(113)는 턴 온 된다.
따라서, 안티퓨즈상태 감지부(114)는 안티퓨즈(111)의 소오스단과 드레인단에 공급되는 접지전압(VSS)에 따라 논리 로우 레벨의 안티퓨즈상태신호(FUSE_RUP)를 입력받고 논리 하이 레벨의 안티퓨즈상태 감지신호(RUPON)를 출력한다.
이후, 파워업 신호(PWRUP)가 활성화되면 안티퓨즈상태 감지신호(RUPON)가 일시적으로 논리 로우 레벨로 천이되지만, 감지노드(SN)가 저전원전압(VBBF) - 접지전압(VSS) - 단에 연결되어 있기 때문에, 결국 안티퓨즈상태 감지부(114)는 논리 하이 레벨의 안티퓨즈상태 감지신호(RUPON)를 출력/유지하게 된다.
이어서, 어드레스 신호(ADDRESS)가 입력되면, 비교부(115)는 어드레스 신호(ADDRESS)와 안티퓨즈상태 감지신호(RUPON)를 비교하여 제1 안티퓨즈정보 신호(HIT1)를 출력한다. 예컨대, 비교부(115)는 안티퓨즈상태신호(FUSE_RUP)와 어드레스 신호(ADDRESS)가 서로 동일한 논리 레벨을 가지는 경우 논리 하이 레벨의 제1 안티퓨즈정보 신호(HIT1)를 출력한다. 반면, 비교부(115)는 안티퓨즈상태신호(FUSE_RUP)와 어드레스 신호(ADDRESS)가 서로 상이한 논리 레벨을 가지는 경우 논리 로우 레벨의 제1 안티퓨즈정보 신호(HIT1)를 출력한다.
한편, 제2 내지 제N 안티퓨즈 회로(110_2 내지 110_N)는 상기와 같은 일련의 과정을 동일하게 수행하여 제2 내지 제N 안티퓨즈정보 신호(HIT2 내지 HITN)를 출력하게 된다. 그러므로, 안티퓨즈정보 합산부(120)는 제1 내지 제N 안티퓨즈정보 신호(HIT1 내지 HITN)에 응답하여 리던던시 인에이블 신호(REDEN)를 출력한다. 예컨대, 안티퓨즈정보 합산부(120)는 제1 내지 제N 안티퓨즈정보 신호(HIT1 내지 HITN)가 모두 논리 하이 레벨이면 리던던시 인에이블 신호(REDEN)를 활성화시키고, 반면 제1 내지 제N 안티퓨즈정보 신호(HIT1 내지 HITN) 적어도 하나가 논리 로우 레벨이면 리던던시 인에이블 신호(REDEN)를 비활성화시키는 것이다.
이와 같은 종래의 안티퓨즈 회로 및 이를 포함하는 반도체 메모리 장치에 따르면, 패키지 상태에서도 불량 메모리 셀을 대체할 수 있어, 반도체 메모리 장치의 수율을 향상시킬 수 있는 이점이 있다.
그러나, 종래에 의한 안티퓨즈 회로 및 이를 포함하는 반도체 메모리 장치는 다음과 같은 문제점이 있다.
럽쳐 과정이 수행된 안티퓨즈(111)는 시간이 지남에 따라 진행성으로 인해 저항치가 상승할 수 있다. 즉, NMOS 트랜지스터(N1)의 파괴된 게이트 산화막(Gate Oxide)이 진행성으로 인해 다시 달라붙는 현상이 발생할 수 있는 것이다. 이러한 경우, 럽쳐 과정이 수행된 직후에는 정상적인 안티퓨즈상태 감지신호(RUPON)가 출력되지만, 일정 시간이 지난 후에는 상기와 같은 진행성으로 인해 비정상적인 안티퓨즈상태 감지신호(RUPON)가 출력될 수 있는 문제점이 있다.
본 발명은 럽쳐 정도가 일정 수준 이하인 안티퓨즈를 스크린하기 위한 안티퓨즈 회로 및 그를 포함하는 반도체 집적회로를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따르면, 본 발명은 감지노드에 접속된 안티퓨즈와, 럽쳐인에이블 신호에 응답하여 안티퓨즈를 럽쳐시키기 위한 구동부와, 안티퓨즈의 럽쳐 상태에 대응하는 감지노드의 전위 변화에 따라 안티퓨즈상태 감지신호를 출력하기 위한 안티퓨즈상태 감지부와, 럽쳐감지 신호에 응답하여 감지노드에 감지전류를 공급하기 위한 감지전류 공급부을 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 다수의 단위 안티퓨즈 회로와, 다수의 단위 안티퓨즈 회로에서 출력된 안티퓨즈정보 신호들에 응답하여 리던던시 인에이블 신호를 생성하기 위한 안티퓨즈정보 합산부를 구비하며, 각각의 단위 안티퓨즈 회로는 감지노드에 접속된 안티퓨즈와, 럽쳐인에이블 신호에 응답하여 안티퓨즈를 럽쳐시키기 위한 구동부와, 안티퓨즈의 럽쳐 상태에 대응하는 감지노드의 전위 변화에 따라 안티퓨즈상태 감지신호를 출력하기 위한 안티퓨즈상태 감지부와, 럽쳐감지 신호에 응답하여 감지노드에 감지전류를 공급하기 위한 감지전류 공급부와, 안티퓨즈상태 감지신호와 어드레스 신호를 비교하여 안티퓨즈정보 신호를 출력하기 위한 비교부를 포함한다.
본 발명은 럽쳐 정도가 일정 수준 이하인 안티퓨즈를 미리 스크린하여 반도체 집적회로의 동작 신뢰성 및 안정성을 확보할 수 있는 효과가 있다.
도 1은 종래에 의한 안티퓨즈 회로 및 이를 포함하는 반도체 집적회로의 블록 구성도.
도 2는 도 1의 제1 안티퓨즈 회로에서 안티퓨즈, 구동부, 스위칭부 및 안티퓨즈상태 감지부를 더욱 자세하게 설명하기 위한 내부 회로도.
도 3은 본 발명의 실시예에 의한 안티퓨즈 회로 및 이를 포함하는 반도체 집적회로의 블록 구성도.
도 4는 도 3의 안티퓨즈 회로에서 안티퓨즈, 구동부, 스위칭부, 안티퓨즈상태 감지부 및 감지전류 공급부를 상세하게 설명하기 위한 내부 회로도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3에는 본 발명의 실시예에 의한 안티퓨즈 회로 및 이를 포함하는 반도체 집적회로의 블록 구성도가 도시되어 있다.
본 발명의 실시예에 의한 반도체 집적회로는 반도체 메모리 장치를 예로 들어 설명하기로 한다.
도 3을 참조하면, 반도체 메모리 장치(200)는 제1 내지 제N 안티퓨즈 회로(210_1 내지 210_N)와, 제1 내지 제N 안티퓨즈 회로(210_1 내지 210_N)에서 출력된 제1 내지 제N 안티퓨즈정보 신호(HIT11 내지 HITN')들에 응답하여 리던던시 인에이블 신호(REDEN)를 생성하기 위한 안티퓨즈정보 합산부(220)를 포함한다.
제1 내지 제N 안티퓨즈 회로(210_1 내지 210_N)의 내부 구성은 모두 동일하므로, 이하에서는 설명의 편의상 제1 안티퓨즈 회로(210_1)만을 설명하기로 한다.
제1 안티퓨즈 회로(210_1)는 감지노드(SN)에 접속된 안티퓨즈(211)와, 럽쳐인에이블 신호(RUPEN)에 응답하여 안티퓨즈(211)를 럽쳐시키기 위한 구동부(212)와, 안티퓨즈(211)의 럽쳐 상태에 대응하는 감지노드(SN)의 전위 변화에 따라 안티퓨즈상태 감지신호(RUPON)를 출력하기 위한 안티퓨즈상태 감지부(214)와, 럽쳐감지 신호에 응답하여 감지노드(SN)에 감지전류를 공급하기 위한 감지전류 공급부(215)와, 럽쳐인에이블 신호(RUPEN)에 응답하여 감지노드(SN)를 통한 구동부(212)와 안티퓨즈상태 감지부(216)의 연결을 차단하기 위한 스위칭부(213)와, 안티퓨즈상태 감지신호(RUPON)와 어드레스 신호(ADDRESS)를 비교하여 제1 안티퓨즈정보 신호(HIT11)를 출력하기 위한 비교부(216)를 포함한다.
도 4에는 도 3의 제1 안티퓨즈 회로(210_1)에서 안티퓨즈(211), 구동부(212), 스위칭부(213), 안티퓨즈상태 감지부(214) 및 감지전류 공급부(215)를 더욱 자세하게 설명하기 위한 내부 회로도가 도시되어 있다.
도 4를 참조하면, 안티퓨즈(211)는 NMOS 트랜지스터(N11)로 구성되며, NMOS 트랜지스터(N11)의 게이트단은 감지노드(SN)와 접속되고, NMOS 트랜지스터(N11)의 소오스단과 드레인단은 공통으로 저전원전압단(VBBF)에 접속된다. 여기서, 저전원전압단(VBBF)은 럽쳐인에이블 신호(RUPEN)가 비활성화되는 경우에 접지전압(VSS)이 공급되고, 반면 럽쳐인에이블 신호(RUPEN)가 활성화되는 경우에 접지전압(VSS)보다 낮은 백 바이어스 전압(VBB)이 공급된다.
구동부(212)는 럽쳐인에이블 신호(RUPEN)를 반전시켜 풀업 구동신호(RUPENB)를 출력하기 위한 제1 인버터(INV11)와, 풀업 구동신호(RUPENB)에 응답하여 감지노드(SN)를 제1 고전원전압(VPP)으로 구동하기 위한 풀업 구동부(P11)를 포함한다. 이때, 풀업 구동부(P1)는 제1 PMOS 트랜지스터로 구성되어, 풀업 구동신호(RUPENB)를 게이트단으로 입력받으며, 제1 고전원전압(VPP)단과 감지노드(SN) 사이에 소오스단과 드레인단이 접속된다.
스위칭부(213)는 럽쳐인에이블 신호(RUPEN)와 럽쳐인에이블 신호(RUPEN)의 반전신호(RUPENB)에 응답하여 안티퓨즈상태신호(FUSE_RUP)를 선택적으로 출력하기 위한 제1 트랜스미션 게이트(Transmission gate)(TG11)로 구성된다.
안티퓨즈상태 감지부(214)는 파워업 신호(PWRUP)에 응답하여 감지노드(SN)의 전위 변화에 따라 안티퓨즈상태 감지신호(RUPON)를 출력하기 위한 노어 게이트(NOR1)와, 안티퓨즈상태 감지신호(RUPON)를 게이트단으로 입력받으며 제2 고전원전압(VDD) - 제1 고전원전압(VPP)보다 낮은 전압 레벨을 가짐 - 단과 감지노드(SN) 사이에 소오스단과 드레인단이 접속된 제2 PMOS 트랜지스터(P12)와, 럽쳐감지 신호(RUPSENS)에 응답하여 제2 고전원전압(VDD)단과 제2 PMOS 트랜지스터(P12)의 소오스단을 선택적으로 접속시키기 위한 제3 PMOS 트랜지스터(P13)를 포함한다.
감지전류 공급부(215)는 제4 PMOS 트랜지스터(P14)로 구성되며, 제4 PMOS 트랜지스터(P14)는 럽쳐감지 신호(RUPSENS)의 반전신호(RUPSENSB)가 게이트단에 입력되며 제2 고전원전압(VDD)단과 감지노드(SN) 사이에 소오스단과 드레인단이 접속된다. 여기서, 제4 PMOS 트랜지스터(P14)의 구동력은 제2 PMOS 트랜지스터(P12)의 구동력보다 크게 구현되는 것이 좋다. 이는 제2 PMOS 트랜지스터(P12)가 감지노드(SN)에 흘려주는 전류량보다 제4 PMOS 트랜지스터(P14)가 감지노드(SN)에 흘려주는 전류량을 더 크게 가져가지 위함이다.
한편, 비교부(216)는, 도면에 자세하게 도시되지 않았지만, 어드레스 신호(ADDRESS)와 안티퓨즈상태 감지신호(RUPON)를 비교한 결과, 서로 동일한 경우 논리 하이 레벨의 제1 안티퓨즈정보 신호(HIT11)를 출력하고, 반면 서로 상이한 경우 논리 로우 레벨의 제1 안티퓨즈정보 신호(HIT11)를 출력한다.
이하, 본 발명의 실시예에 의한 안티퓨즈 회로 및 그를 포함하는 반도체 메모리 장치(200)의 동작을 설명한다.
일단 럽쳐인에이블 신호(RUPEN)가 논리 로우 레벨로 비활성화된 상태에서는 안티퓨즈(211)의 소오스단과 드레인단에 저전원전압(VBBF)으로써 접지전압(VSS)이 공급된다. 그리고 럽쳐인에이블 신호(RUPEN)가 비활성화 상태이기 때문에, 풀업 구동부(P11)는 디스에이블되고, 스위칭부(213)는 턴 온 상태가 된다. 그리고, 감지인에이블 신호(RUPSENS)는 비활성화 상태이며, 그에 따라 제3 PMOS 트랜지스터(P13)는 턴 온 되어, 제2 PMOS 트랜지스터(P12)의 소오스단이 제2 고전원전압(VDD)단과 접속된다. 여기서, 감지인에이블 신호(RUPSENS)는 테스트 모드 신호에서 파생된 신호이며, 하이 액티브 신호이다.
이어서, 파워업 신호(PWRUP)가 활성화되면, 안티퓨즈상태 감지부(214)는 논리 로우 레벨의 안티퓨즈상태 감지신호(RUPON)를 출력한다. 이를 더욱 자세하게 설명하면, 제1 노어 게이트(NOR11)는 제1 입력단으로 논리 하이 레벨의 파워업 신호(PWRUP)가 입력됨에 따라 제2 입력단에 입력되는 안티퓨즈상태신호(FUSE_RUP)의 논리 레벨과 상관없이 논리 로우 레벨의 안티퓨즈상태 감지신호(RUPON)를 출력한다. 이에 따라, 제2 PMOS 트랜지스터(P12)는 논리 로우 레벨의 안티퓨즈상태 감지신호(RUPON)에 응답하여 제2 고전원전압(VDD)으로 감지노드(SN)를 구동한다. 이때, 제3 PMOS 트랜지스터(P13) 럽쳐감지 신호(RUPSENS)가 비활성화됨에 따라 턴 온 상태를 유지한다. 따라서, 감지노드(SN)는 파워업 신호(PWRUP)가 활성화됨에 따라 제2 고전원전압(VDD)으로 프리차징된다. 이후, 파워업 신호(PWRUP)가 비활성화 - 논리 로우 레벨로 천이 - 되더라도, 안티퓨즈상태 감지부(214)는 논리 로우 레벨의 안티퓨즈상태 감지신호(RUPON)를 출력/유지하게 된다. 이는 래치 동작과 동일하다.
이러한 상태에서, 럽쳐인에이블 신호(RUPEN)가 활성화되면, 안티퓨즈(211)의 소오스단과 드레인단에는 저전원전압(VBBF)단을 통해 접지전압(VSS)보다 낮은 백 바이어스 전압(VBB)이 공급된다. 이러한 경우, 풀업 구동부(P11)는 인에이블되고, 스위칭부(213)는 턴 오프 된다. 따라서, 안티퓨즈(211)는 양단의 높은 전압차 - 일단으로 제1 고전원전압(VPP)이 공급되고 타단으로 백 바이어스 전압(VBB)이 공급됨 - 로 인해 럽쳐(rupture)된다. 럽쳐라 함은 안티퓨즈(211)를 고저항 상태에서 저저항 상태로 만들어주는 것으로, 안티퓨즈(211)를 구성하는 NMOS 트랜지스터(N11)의 게이트 산화막(Gate Oxide)을 파괴시켜 감지노드(SN)와 저전원전압(VBBF)단을 연결해주는 과정을 말한다.
럽쳐 과정이 완료되면, 럽쳐인에이블 신호(RUPEN)는 비활성화된다. 이에 따라, 안티퓨즈(211)의 소오스단과 드레인단에는 저전원전압(VBBF)단을 통해 접지전압(VSS)이 공급되고, 구동부(212)는 디스에이블되며, 스위칭부(213)는 턴 온 된다.
따라서, 안티퓨즈상태 감지부(214)는 논리 로우 레벨의 안티퓨즈상태신호(FUSE_RUP)를 입력받아 논리 하이 레벨의 안티퓨즈상태 감지신호(RUPON)를 출력한다.
이후, 파워업 신호(PWRUP)가 활성화되면 안티퓨즈상태 감지신호(RUPON)가 일시적으로 논리 로우 레벨로 천이되지만, 감지노드(SN)가 저전원전압(VBBF)단에 연결되어 있기 때문에, 결국 안티퓨즈상태 감지부(214)는 논리 하이 레벨의 안티퓨즈상태 감지신호(RUPON)를 출력/유지하게 된다.
이때, 안티퓨즈(211)의 럽쳐 정도를 감지하여 럽쳐 정도가 일정 수준 이하인 경우 스크린하기 위한 테스트 동작 모드가 수행된다. 테스트 동작 모드는 다음과 같다. 럽쳐감지 신호(RUPSENS)가 활성화되면, 제3 PMOS 트랜지스터(P13)가 턴 오프 되면서 제2 PMOS 트랜지스터(P12)의 소오스단과 제2 고전원전압(VDD)의 접속을 끊으며, 감지전류 공급부(215)는 예정된 구동력에 대응하는 감지전류를 감지노드(SN)에 공급한다. 이는 안티퓨즈(211)의 저항치를 강제적으로 상승시키는 것으로, 안티퓨즈상태 감지부(214)가 안티퓨즈(211)의 럽쳐 여부를 판단하기 위한 기준 저항치를 엄격하게 가져가기 위함이다. 즉, 럽쳐 과정이 수행된 안티퓨즈(211)가 진행성으로 인해 럽쳐 과정이 수행되지 않은 안티퓨즈로 변할 여지가 있는지를 미리 선별하여 스크린하기 위한 것이다. 예컨대, 노말 동작 모드에서 안티퓨즈상태 감지부(214)의 기준 저항치가 '50Ω' 이라 가정하면, 테스트 동작 모드에서는 진행성을 고려하여 안티퓨즈상태 감지부(214)의 기준 저항치를 '30Ω' 으로 조절하는 것이다. 따라서, 테스트 동작 모드에서 럽쳐가 정상적으로 이루어졌다고 판단된 안티퓨즈(211)는 노말 동작 모드에서 진행성이 발생하더라도 안티퓨즈(211)의 저항치가 기준 저항치(예:50Ω)를 넘지 않게 되므로, 동작 신뢰성이 확보될 수 있다.
이와 같이, 예정된 구동력에 대응하는 감지전류를 감지노드(SN)에 강제적으로 공급함으로써, 감지노드(SN)의 전압 레벨이 제1 노어 게이트(NOR11)의 논리 문턱 전압을 넘게 되는 경우, 제1 노어 게이트(NOR11)는 강제적으로 논리 로우 레벨의 안티퓨즈상태 감지신호(RUPON)를 출력하게 된다. 따라서, 안티퓨즈(211)가 럽쳐된 경우임에도 불구하고, 안티퓨즈상태 감지신호(RUPON)가 논리 로우 레벨을 가지는 경우, 안티퓨즈(211)를 스크린한다. 반면, 안티퓨즈상태 감지신호(RUPON)가 논리 하이 레벨을 가지는 경우에는 럽쳐 과정이 정상적으로 수행된 것이므로, 해당 안티퓨즈(211)는 노말 동작 모드에서 진행성이 발생하더라도 정상적인 안티퓨즈상태 감지신호(RUPON)에 따라 정상적인 리페어 동작을 수행할 수 있다. 테스트 동작 모드가 완료된 다음의 노말 동작 모드에서 리페어 동작은 다음과 같다.
어드레스 신호(ADDRESS)가 입력되면, 비교부(216)는 어드레스 신호(ADDRESS)와 안티퓨즈상태 감지신호(RUPON)를 비교하여 제1 안티퓨즈정보 신호(HIT11)를 출력한다. 예컨대, 비교부(216)는 어드레스 신호(ADDRESS)와 안티퓨즈상태 감지신호(RUPON)의 논리 레벨이 서로 동일하면 논리 하이 레벨의 제1 안티퓨즈정보 신호(HIT11)를 출력하고, 반면 어드레스 신호(ADDRESS)와 안티퓨즈상태 감지신호(RUPON)의 논리 레벨이 서로 상이하면 논리 로우 레벨의 제1 안티퓨즈정보 신호(HIT11)를 출력한다. 상기와 같은 일련의 동작과 동일하게 제2 내지 제N 안티퓨즈 회로(210_2 내지 210_N)는 제2 내지 제N 안티퓨즈정보 신호(HIT12 내지 HITN')를 출력하게 된다. 그러므로, 안티퓨즈정보 합산부(220)는 제1 내지 제N 안티퓨즈정보 신호(HIT11 내지 HITN')에 응답하여 리던던시 인에이블 신호(REDEN)를 출력한다. 예컨대, 안티퓨즈정보 합산부(220)는 제1 내지 제N 안티퓨즈정보 신호(HIT11 내지 HITN')가 모두 논리 하이 레벨이면 리던던시 인에이블 신호(REDEN)를 활성화시키고, 반면 제1 내지 제N 안티퓨즈정보 신호(HIT11 내지 HITN') 중 적어도 하나가 논리 로우 레벨이면 리던던시 인에이블 신호(REDEN)를 비활성화시키는 것이다.
이와 같은 본 발명의 실시예에 따르면, 테스트 동작 모드에서 안티퓨즈의 럽쳐 상태를 엄격하게 감지하여 불량으로 예상된 안티퓨즈를 미리 스크린함으로써, 노말 동작 모드에서 동작 신뢰도가 확보되는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 반도체 집적회로 210_1 : 제1 안티퓨즈 회로
211 : 안티퓨즈 212 : 구동부
213 : 스위칭부 214 : 안티퓨즈상태 감지신호
215 : 감지전류 공급부 216 : 비교부
220 : 안티퓨즈정보 합산부

Claims (22)

  1. 감지노드에 접속된 안티퓨즈;
    럽쳐인에이블 신호에 응답하여 상기 안티퓨즈를 럽쳐시키기 위한 구동부;
    상기 안티퓨즈의 럽쳐 상태에 대응하는 상기 감지노드의 전위 변화에 따라 안티퓨즈상태 감지신호를 출력하기 위한 안티퓨즈상태 감지부; 및
    럽쳐감지 신호에 응답하여 상기 감지노드에 감지전류를 공급하기 위한 감지전류 공급부
    를 구비하는 안티퓨즈 회로.
  2. 제1항에 있어서,
    상기 럽쳐인에이블 신호에 응답하여 상기 감지노드를 통한 상기 구동부와 상기 안티퓨즈상태 감지부의 연결을 차단하기 위한 스위칭부를 더 구비하는 안티퓨즈 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 구동부는 상기 럽쳐인에이블 신호에 응답하여 상기 감지노드를 제1 고전원전압으로 구동하기 위한 풀업 구동부인 안티퓨즈 회로.
  4. 제3항에 있어서,
    상기 안티퓨즈는 NMOS 트랜지스터로 구성되며,
    상기 NMOS 트랜지스터의 게이트단은 상기 감지노드와 접속되고, 상기 NMOS 트랜지스터의 소오스단과 드레인단은 공통으로 저전원전압단에 접속되는 안티퓨즈 회로.
  5. 제4항에 있어서,
    상기 NMOS 트랜지스터의 소오스단과 드레인단은 상기 럽쳐인에이블 신호가 비활성화되는 경우에 접지전압(VSS)이 공급되는 안티퓨즈 회로.
  6. 제4항에 있어서,
    상기 NMOS 트랜지스터의 소오스단과 드레인단은 상기 럽쳐인에이블 신호가 활성화되는 경우에 접지전압(VSS)보다 낮은 백 바이어스 전압(VBB)이 공급되는 안티퓨즈 회로.
  7. 제3항에 있어서,
    상기 안티퓨즈상태 감지부는,
    파워업 신호에 응답하여 상기 감지노드의 전위 변화에 따라 상기 안티퓨즈상태 감지신호를 출력하기 위한 노어 게이트; 및
    게이트단이 상기 노어 게이트의 출력단과 접속되며, 제2 고전원전압 - 상기 제1 고전원전압보다 낮음 - 단과 상기 감지노드 사이에 소오스단/드레인단이 접속된 제1 PMOS 트랜지스터를 구비하는 안티퓨즈 회로.
  8. 제7항에 있어서,
    상기 안티퓨즈상태 감지부는 상기 럽쳐감지 신호에 응답하여 상기 제2 고전원전압단과 상기 제1 PMOS 트랜지스터의 소오스단을 선택적으로 접속시키기 위한 선택접속부를 더 포함하는 안티퓨즈 회로.
  9. 제7항에 있어서,
    상기 감지전류 공급부는 제2 PMOS 트랜지스터로 구성되며,
    상기 제2 PMOS 트랜지스터는 상기 럽쳐감지 신호의 반전신호가 게이트단에 입력되며 상기 제2 고전원전압단과 상기 감지노드 사이에 소오스단과 드레인단이 접속되는 안티퓨즈 회로.
  10. 제9항에 있어서,
    상기 제2 PMOS 트랜지스터의 구동력은 상기 제1 PMOS 트랜지스터의 구동력보다 큰 안티퓨즈 회로.
  11. 제1항에 있어서,
    상기 럽쳐감지 신호는 테스트 모드 신호인 안티퓨즈 회로.
  12. 다수의 단위 안티퓨즈 회로; 및
    상기 다수의 단위 안티퓨즈 회로에서 출력된 안티퓨즈정보 신호들에 응답하여 리던던시 인에이블 신호를 생성하기 위한 안티퓨즈정보 합산부를 구비하며,
    각각의 단위 안티퓨즈 회로는,
    감지노드에 접속된 안티퓨즈;
    럽쳐인에이블 신호에 응답하여 상기 안티퓨즈를 럽쳐시키기 위한 구동부;
    상기 안티퓨즈의 럽쳐 상태에 대응하는 상기 감지노드의 전위 변화에 따라 안티퓨즈상태 감지신호를 출력하기 위한 안티퓨즈상태 감지부;
    럽쳐감지 신호에 응답하여 상기 감지노드에 감지전류를 공급하기 위한 감지전류 공급부; 및
    상기 안티퓨즈상태 감지신호와 어드레스 신호를 비교하여 상기 안티퓨즈정보 신호를 출력하기 위한 비교부
    를 구비하는 반도체 집적회로.
  13. 제12항에 있어서,
    상기 각각의 단위 안티퓨즈 회로는 상기 럽쳐인에이블 신호에 응답하여 상기 감지노드를 통한 상기 구동부와 상기 안티퓨즈상태 감지부의 연결을 차단하기 위한 스위칭부를 더 구비하는 반도체 집적회로.
  14. 제12항 또는 제13항에 있어서,
    상기 구동부는 상기 럽쳐인에이블 신호에 응답하여 상기 감지노드를 제1 고전원전압으로 구동하기 위한 풀업 구동부인 반도체 집적회로.
  15. 제14항에 있어서,
    상기 안티퓨즈는 NMOS 트랜지스터로 구성되며,
    상기 NMOS 트랜지스터의 게이트단은 상기 감지노드와 접속되고, 상기 NMOS 트랜지스터의 소오스단과 드레인단은 공통으로 저전원전압단에 접속되는 반도체 집적회로.
  16. 제15항에 있어서,
    상기 NMOS 트랜지스터의 소오스단과 드레인단에는 상기 럽쳐인에이블 신호가 비활성화되는 경우에 접지전압(VSS)이 공급되는 반도체 집적회로.
  17. 제15항에 있어서,
    상기 NMOS 트랜지스터의 소오스단과 드레인단에는 상기 럽쳐인에이블 신호가 활성화되는 경우에 접지전압(VSS)보다 낮은 백 바이어스 전압(VBB)이 공급되는 반도체 집적회로.
  18. 제14항에 있어서,
    상기 안티퓨즈상태 감지부는,
    파워업 신호에 응답하여 상기 감지노드의 전위 변화에 따라 상기 안티퓨즈상태 감지신호를 출력하기 위한 노어 게이트; 및
    게이트단이 상기 노어 게이트의 출력단과 접속되며, 제2 고전원전압 - 상기 제1 고전원전압보다 낮음 - 단과 상기 감지노드 사이에 소오스단/드레인단이 접속된 제1 PMOS 트랜지스터를 구비하는 반도체 집적회로.
  19. 제18항에 있어서,
    상기 안티퓨즈상태 감지부는 상기 럽쳐감지 신호에 응답하여 상기 제2 고전원전압단과 상기 제1 PMOS 트랜지스터의 소오스단을 선택적으로 접속시키기 위한 선택접속부를 더 포함하는 반도체 집적회로.
  20. 제18항에 있어서,
    상기 감지전류 공급부는 제2 PMOS 트랜지스터로 구성되며,
    상기 제2 PMOS 트랜지스터는 상기 럽쳐감지 신호의 반전신호가 게이트단에 입력되며 상기 제2 고전원전압단과 상기 감지노드 사이에 소오스단과 드레인단이 접속되는 반도체 집적회로.
  21. 제20항에 있어서,
    상기 제2 PMOS 트랜지스터의 구동력은 상기 제1 PMOS 트랜지스터의 구동력보다 큰 반도체 집적회로.
  22. 제12항에 있어서,
    상기 럽쳐감지 신호는 테스트 모드 신호인 반도체 집적회로.
KR1020100064909A 2010-07-06 2010-07-06 안티퓨즈 회로 및 그를 포함하는 반도체 집적회로 KR101156030B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100064909A KR101156030B1 (ko) 2010-07-06 2010-07-06 안티퓨즈 회로 및 그를 포함하는 반도체 집적회로
US12/877,364 US8213256B2 (en) 2010-07-06 2010-09-08 Anti-fuse circuit and semiconductor integrated circuit including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100064909A KR101156030B1 (ko) 2010-07-06 2010-07-06 안티퓨즈 회로 및 그를 포함하는 반도체 집적회로

Publications (2)

Publication Number Publication Date
KR20120004184A KR20120004184A (ko) 2012-01-12
KR101156030B1 true KR101156030B1 (ko) 2012-06-18

Family

ID=45438497

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100064909A KR101156030B1 (ko) 2010-07-06 2010-07-06 안티퓨즈 회로 및 그를 포함하는 반도체 집적회로

Country Status (2)

Country Link
US (1) US8213256B2 (ko)
KR (1) KR101156030B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10598703B2 (en) 2015-07-20 2020-03-24 Eaton Intelligent Power Limited Electric fuse current sensing systems and monitoring methods
US11143718B2 (en) 2018-05-31 2021-10-12 Eaton Intelligent Power Limited Monitoring systems and methods for estimating thermal-mechanical fatigue in an electrical fuse
US11289298B2 (en) 2018-05-31 2022-03-29 Eaton Intelligent Power Limited Monitoring systems and methods for estimating thermal-mechanical fatigue in an electrical fuse
CN114080740A (zh) * 2019-07-19 2022-02-22 米沃奇电动工具公司 用于高功率装置的可重置电子熔断器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007080302A (ja) 2005-09-09 2007-03-29 Toshiba Corp 半導体集積回路
JP2009277294A (ja) 2008-05-14 2009-11-26 Elpida Memory Inc 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010123753A (ja) * 2008-11-19 2010-06-03 Elpida Memory Inc 半導体装置、半導体装置におけるアンチヒューズ素子のプログラム方法、及び半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007080302A (ja) 2005-09-09 2007-03-29 Toshiba Corp 半導体集積回路
JP2009277294A (ja) 2008-05-14 2009-11-26 Elpida Memory Inc 半導体装置

Also Published As

Publication number Publication date
US8213256B2 (en) 2012-07-03
KR20120004184A (ko) 2012-01-12
US20120008448A1 (en) 2012-01-12

Similar Documents

Publication Publication Date Title
US6128241A (en) Repair circuit of semiconductor memory device using anti-fuse
KR101608739B1 (ko) 리던던시 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 리페어 방법
US8098074B2 (en) Monitoring circuit for semiconductor device
US8305822B2 (en) Fuse circuit and semiconductor memory device including the same
KR101156030B1 (ko) 안티퓨즈 회로 및 그를 포함하는 반도체 집적회로
TWI430280B (zh) 保險絲電路及其驅動方法
US7924646B2 (en) Fuse monitoring circuit for semiconductor memory device
US20130279279A1 (en) Semiconductor device
KR100921831B1 (ko) 반도체 메모리 장치의 퓨즈 모니터링 회로
US8767490B2 (en) Electrical fuse rupture circuit
CN103765521A (zh) 用于测试集成电路的保险丝熔断可靠性的系统和方法
KR101240256B1 (ko) 반도체 집적회로
US8717834B2 (en) Programming circuit using antifuse
KR101096204B1 (ko) 반도체 장치
WO2023276733A1 (ja) ヒューズメモリ回路および半導体装置
US8749298B2 (en) Anti-fuse circuit
KR20130077626A (ko) 안티 퓨즈 회로
KR20120063393A (ko) 안티 퓨즈 회로
KR0141667B1 (ko) 비트라인의 결함구제가 효율적으로 이루어지는 반도체 메모리 장치 및 그 결함구제 제어방법
KR20110045183A (ko) 퓨즈 회로
JP2014063558A (ja) 半導体装置および半導体装置のテスト方法
KR20140073641A (ko) 반도체 집적회로
KR20120138938A (ko) 리페어 퓨즈회로 및 리페어 퓨즈회로 테스트 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment
FPAY Annual fee payment

Payment date: 20160520

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170526

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180521

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190527

Year of fee payment: 8