KR20130077626A - 안티 퓨즈 회로 - Google Patents

안티 퓨즈 회로 Download PDF

Info

Publication number
KR20130077626A
KR20130077626A KR1020110146440A KR20110146440A KR20130077626A KR 20130077626 A KR20130077626 A KR 20130077626A KR 1020110146440 A KR1020110146440 A KR 1020110146440A KR 20110146440 A KR20110146440 A KR 20110146440A KR 20130077626 A KR20130077626 A KR 20130077626A
Authority
KR
South Korea
Prior art keywords
fuse
node
signal
response
unit
Prior art date
Application number
KR1020110146440A
Other languages
English (en)
Inventor
정회권
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110146440A priority Critical patent/KR20130077626A/ko
Priority to US13/588,187 priority patent/US20130169349A1/en
Publication of KR20130077626A publication Critical patent/KR20130077626A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

안티 퓨즈 회로는 제 1 퓨즈부 및 제 2 퓨즈부를 포함한다. 상기 제 1 퓨즈부는 프로그래밍 여부에 응답하여 단락 여부가 결정되는 제 1 안티 퓨즈를 포함하고, 상기 안티 퓨즈의 상태 및 복구 신호에 응답하여 출력 신호를 생성한다. 상기 제 2 퓨즈부는 제 2 안티 퓨즈를 포함하고, 상기 제 1 안티 퓨즈가 단락된 경우 상기 제 2 안티 퓨즈가 단락되면 상기 복구 신호를 활성화한다.

Description

안티 퓨즈 회로 {ANTI-FUSE CIRCUIT}
본 발명은 반도체 집적 회로에 관한 것으로, 더 상세하게는 안티 퓨즈 회로에 관한 것이다.
반도체 메모리 장치 제조 시 수많은 단위 셀 중에서 한 개라도 결함이 있으면 메모리로서의 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나 메모리 내의 일부 셀에만 결함이 발생하였는데도 불구하고 소자 전체를 불량품으로 폐기하는 것은 비효율적이다. 따라서, 현재는 메모리 소자 내에 미리 제조해 둔 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체함으로써, 전체 소자를 되살려 주는 방식으로 수율(yield)을 향상시키고 있다.
리던던시 셀을 이용한 리페어 작업은 현재 웨이퍼 레벨 및 패키지 레벨에서 수행될 수 있다. 웨이퍼 레벨에서는 퓨즈를 이용하여 리페어 작업을 수행한다. 예를 들면, 불량 셀이 존재하는 로우 또는 칼럼으로 연결되는 라인에 존재하는 퓨즈를 과전류를 흘려서 퓨즈를 끊어버리는 방식, 레이저 빔으로 퓨즈를 태워 끊는 방식, 레이저 빔으로 접합부위를 서로 연결시키는 방식 및 EPROM으로 프로그램 하는 방식 등으로 불량 셀을 리던던시 셀로 치환한다.
반면, 완성된 패키지 레벨에서는 퓨즈를 이용한 리페어 작업을 수행할 수 없기 때문에 안티 퓨즈(anti-fuse)를 도입하여 리페어 작업을 수행한다. 안티 퓨즈란 상기 퓨즈와 반대되는 전기적 특성을 갖는 저항성 퓨즈 소자이다. 안티 퓨즈 소자는 일반적으로 이산화규소(SiO2), 실리콘 나이트라이드(silicon nitride), 탄탈륨 옥사이드(tantalum oxide) 또는 ONO(silicon dioxide - silicon nitride - silicon dioxide)와 같은 유전체가 두 개의 도전체 사이에 끼어 있는 복합체와 같은 매우 얇은 유전체 물질로 구성된다. 안티 퓨즈는 정상 상태에서는 전기적으로 개방(open)되어 있다가, 고전압을 인가하여 도전체 사이의 유전체를 파괴하면 단락(short) 상태가 된다. 즉, 패키지 레벨에서 불량셀을 치환하고자 하는 경우, 구비된 안티 퓨즈 회로에 고전압을 인가하는 프로그래밍 동작을 수행한다. 프로그래밍 동작 이후 안티 퓨즈가 단락되고, 이로써 불량셀이 리던던시 셀로 치환된다.
도 1은 반도체 장치에 구비된 종래의 안티 퓨즈 회로이다.
종래의 안티 퓨즈 회로는 고전압(VHIGH)을 생성하는 고전압 발생부(1), 제어부(2) 및 퓨즈부(3)를 포함한다.
상기 고전압 발생부(1)는 안티 퓨즈를 프로그래밍하는 데에 사용되는 고전압(VHIGH)을 생성한다. 보통 외부 전압을 차지 펌핑(charge-pumping)하는 방식으로 생성된다.
상기 제어부(2)는 럽처 신호(RUP_SELB)를 통해 해당 메모리 셀(로우 또는 칼럼 단위)에 대한 리페어 동작을 컨트롤한다. 즉, 패키지 레벨에서 메모리 셀의 불량이 감지된 경우, 상기 럽처 신호(RUP_SELB)를 활성화하여 해당 안티 퓨즈에 대해 프로그래밍을 지시한다.
상기 퓨즈부(3)는 안티 퓨즈를 포함한다. 상기 럽처 신호(RUP_SELB)에 응답하여 고전압(VHIGH)을 인가함으로써 안티 퓨즈를 프로그래밍한다. 고전압이 인가된 안티 퓨즈는 유전체가 파괴되어 단락상태가 되고, 이로써 출력 신호(RUP_ON)를 활성화시킨다. 상기 출력 신호(RUP_ON)가 활성화되면 불량 메모리 셀이 해당 리던던시 셀로 치환된다.
도 2는 상기 안티 퓨즈 회로의 동작을 나타낸 파형도이다.
초기에 파워 업 신호(PWU)에 의해 안티 퓨즈 회로가 초기화된다. 이 후 해당 안티 퓨즈의 프로그래밍을 지시하는 럽처 신호(RUP_SELB)가 활성화된다. 상기 럽처 신호(RUP_SELB)는 펄스 신호로서 로우(low) 레벨로 활성화된다.
안티 퓨즈 회로는 상기 럽처 신호(RUP_SELB)에 응답하여 고전압(VHIGH)을 인가하여 안티 퓨즈를 단락 상태로 프로그래밍한다. 그 결과 출력 신호(RUP_ON)를 활성화시킨다.
다만, 종래의 안티 퓨즈 회로는 일단 고전압이 인가되어 안티 퓨즈가 파괴되면 다시 원래 상태로 복구할 수 없다. 그러나, 프로그래밍 에러 등으로 안티 퓨즈가 파괴된 경우 또는 다른 이유로 상기 안티 퓨즈 회로를 원래 상태로 복구시킬 필요가 있는 경우가 존재한다.
본 발명은 프로그래밍 동작이 수행된 안티 퓨즈 회로를 원래 상태로 복구시킬 수 있는 기술을 제공한다.
본 발명의 일 실시예에 따른 안티 퓨즈 회로는 프로그래밍 여부에 응답하여 단락 여부가 결정되는 제 1 안티 퓨즈를 포함하고, 상기 안티 퓨즈의 상태 및 복구 신호에 응답하여 출력 신호를 생성하는 제 1 퓨즈부; 및 제 2 안티 퓨즈를 포함하고, 상기 제 1 안티 퓨즈가 단락된 경우 상기 제 2 안티 퓨즈가 단락되면 상기 복구 신호를 활성화하는 제 2 퓨즈부를 포함한다.
본 발명의 일 실시예에 따른 안티 퓨즈 회로는 제 1 럽처 신호 및 제 2 럽처 신호를 생성하는 제어부; 제 1 안티 퓨즈를 포함하고, 상기 제 1 럽처 신호에 응답하여 상기 제 1 안티 퓨즈의 단락여부를 결정하고 상기 제 1 안티 퓨즈의 상태 및 복구 신호에 응답하여 출력 신호를 생성하는 제 1 퓨즈부; 및 제 2 안티 퓨즈를 포함하고, 상기 제 2 럽처 신호에 응답하여 상기 제 2 안티 퓨즈의 단락여부를 결정하고 상기 제 2 안티 퓨즈의 상태에 따라 상기 복구 신호를 활성화시키는 제 2 퓨즈부를 포함한다.
본 발명의 일 실시예에 따른 고전압을 생성하는 고전압 발생부; 퓨즈 프로그래밍 시 제 1 럽처 신호를 활성화시키고, 이 후 상기 퓨즈 프로그래밍을 복구하고자 하는 경우 제 2 럽처 신호를 활성화시키는 제어부; 제 1 안티 퓨즈를 포함하고, 상기 제 1 럽처 신호에 응답하여 상기 제 1 안티 퓨즈의 단락여부를 결정하고 상기 제 1 안티 퓨즈의 상태 및 복구 신호에 응답하여 출력 신호를 생성하는 퓨즈부; 및 제 2 안티 퓨즈를 포함하고, 상기 제 2 럽처 신호에 응답하여 상기 제 2 안티 퓨즈의 단락여부를 결정하고 상기 제 2 안티 퓨즈의 상태에 따라 상기 복구 신호를 활성화시키는 복구 제어부를 포함한다.
본 기술에 의하면 프로그래밍 동작이 완료된 안티 퓨즈 회로를 원래 상태로 복구 시킬 수 있도록 함으로써 반도체 장치가 정확하고 효율적인 동작을 수행할 수 있다.
도 1은 종래의 반도체 장치의 안티 퓨즈 회로를 나타내는 블록도,
도 2는 종래 안티 퓨즈 회로의 동작을 나타내는 파형도,
도 3은 본 발명의 실시예에 따른 안티 퓨즈 회로를 나타내는 블록도,
도 4는 도 3의 제 1 퓨즈부의 구체적인 실시예를 나타내는 회로도.
도 5는 도 3의 제 2 퓨즈부의 구체적인 실시예를 나타내는 회로도,
도 6a 및 도 6b는 본 발명의 실시예에 따른 안티 퓨즈 회로의 동작을 나타내는 파형도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 안티 퓨즈 회로를 나타낸 블록도이다.
상기 안티 퓨즈 회로는 고전압 발생부(10), 제어부(20), 제 1 퓨즈부(30) 및 제 2 퓨즈부(40)를 포함한다.
상기 고전압 발생부(10)는 안티 퓨즈를 프로그래밍하는 데에 사용되는 고전압을 생성한다. 보통 외부 전압을 차지 펌핑(charge-pumping)하는 방식으로 생성된다. 본 발명의 안티 퓨즈 회로는 상기 고전압 발생부(10)를 포함할 수도 있고, 외부에서 생성된 고전압(VHIGH)을 인가받을 수도 있다.
상기 제어부(20)는 제 1 럽처 신호(RUP_SEL1B)를 생성하여 상기 제 1 퓨즈부(30)의 안티 퓨즈에 대한 프로그래밍 동작을 컨트롤하고, 그리고 제 2 럽처 신호(RUP_SEL2B)를 생성하여 상기 제 2 퓨즈부(40)의 안티 퓨즈에 대한 프로그래밍 동작을 컨트롤한다.
상기 제 1 럽처 신호(RUP_SEL1B)는 본 발명의 실시예에 따른 안티 퓨즈 회로의 퓨즈 프로그래밍 시 활성화되는 신호이다. 상기 제 2 럽처 신호(RUP_SEL2B)는 상기 프로그래밍 동작 이후 프로그래밍에 따른 결과를 되돌리고자 하는 경우 활성화되는 신호이다. 상기 제어부(20)는 외부에서 인가되는 명령 또는 내부 제어 로직의 명령에 따라 복구 결정을 내릴 수 있고, 이에 따라 제 2 럽처 신호(RUP_SEL2B)를 활성화시킨다.
상기 제 1 퓨즈부(30)는 상기 제 1 럽처 신호(RUP_SEL1B)에 응답하여 상기 고전압(VHIGH)을 인가 받는 안티 퓨즈를 포함한다. 상기 안티 퓨즈는 절연되어 있다가 고전압(VHIGH)이 인가되면 유전체가 파괴되어 단락 상태가 된다. 상기 안티 퓨즈의 상태 및 복구 신호(BACK)에 따라 안티 퓨즈 회로의 출력 신호(RUP_ON)을 생성한다. 상기 제 1 퓨즈부(30)는 기존 안티 퓨즈 회로의 퓨즈부에 대응된다고 볼 수 있다.
상기 제 2 퓨즈부(40)는 제 2 럽처 신호(RUP_SEL2B)에 응답하여 상기 고전압(VHIGH)을 인가 받는 안티 퓨즈를 포함한다. 상기 안티 퓨즈는 절연되어 있다가 고전압(VHIGH)이 인가되면 유전체가 파괴되어 단락 상태가 된다. 상기 안티 퓨즈의 상태에 따라 상기 복구 신호(BACK)를 활성화시킨다. 이처럼 상기 제 2 퓨즈부(40)는 안티 퓨즈 회로의 복구를 제어하는 구성요소이다.
동작을 간단히 설명하면 다음과 같다. 상기 제 1 퓨즈부(30)는 프로그래밍 명령에 따라 안티 퓨즈를 프로그래밍하고 그 결과를 출력 신호(RUP_ON)로 출력한다. 반면, 상기 제 2 퓨즈부(40)는 상기 제 1 퓨즈부(30)의 프로그래밍 결과를 복구시키고자 하는 경우, 상기 제 2 퓨즈부(40)에 포함된 안티 퓨즈를 프로그래밍하여 복구 신호(BACK)를 활성화시킨다. 상기 복구 신호(BACK)가 활성화된 경우, 상기 제 1 퓨즈부(30)는 프로그래밍 동작이 수행되었더라도 출력 신호(RUP_ON)를 비활성화시킨다.
도 4는 상기 제 1 퓨즈부(30)의 구체적인 실시예를 나타낸 회로도이다.
상기 제 1 퓨즈부(30)는 제 1 초기화부(31), 제 2 초기화부(32), 제 1 안티 퓨즈부(33), 차단부(34) 및 제 1 버퍼부(35)를 포함한다.
상기 제 1 초기화부(31)는 파워 업 신호(PWU)에 응답하여 제 1 노드(ND1)에 외부 전압(VDD)을 인가한다.
상기 제 2 초기화부(32)는 상기 파워 업 신호(PWU)에 응답하여 제 2 노드(ND2)에 외부 전압(VDD)을 인가한다.
상기 파워 업 신호(PWU)는 해당 반도체 장치에 파워가 인가된 후 파워가 안정화된 경우 활성화되는 신호이다. 예컨대 펄스 신호로서 로우 레벨로 활성화되는 신호로 설정할 수 있다.
상기 제 1 초기화부(31) 및 상기 제 2 초기화부(32)는 파워 업 시에 본 발명의 실시예에 따른 안티 퓨즈 회로를 초기화시키는 역할을 한다.
상기 제 1 초기화부(31)는 구체적으로 제 1 피모스 트랜지스터(P31)를 포함할 수 있다. 상기 제 1 피모스 트랜지스터(P31)는 게이트 단자는 상기 파워 업 신호(PWU)에 연결되고, 소오스 단자는 외부 전압(VDD)에 연결되며, 드레인 단자는 제 1 노드(ND1)에 연결된다. 따라서, 파워 업 시에 제 1 노드(ND1)를 하이 레벨로 초기화시킨다.
상기 제 2 초기화부(32)는 구체적으로 제 2 피모스 트랜지스터(P32)를 포함할 수 있다. 상기 제 2 피모스 트랜지스터(P32)는 게이트 단자는 상기 파워 업 신호(PWU)에 연결되고, 소오스 단자는 상기 외부 전압(VDD)에 연결되며, 드레인 단자는 제 2 노드(ND2)에 연결된다. 따라서, 파워 업 시에 제 2 노드(ND2)를 하이 레벨로 초기화시킨다.
상기 제 1 안티 퓨즈부(33)는 제 1 럽처 신호(RUP_SEL1B)에 응답하여 안티 퓨즈에 고전압(VHIGH)를 인가한다. 상기 안티 퓨즈의 상태에 따라 상기 제 1 노드(ND1)의 전압 레벨이 변한다.
구체적으로 상기 제 1 안티 퓨즈부(33)는 제 3 피모스 트랜지스터(P33) 및 제 1 안티 퓨즈(N31)를 포함할 수 있다.
상기 제 3 피모스 트랜지스터(P33)는 게이트 단자는 상기 제 1 럽처 신호(RUP_SEL1B)에 연결되고, 소오스 단자는 상기 고전압(VHIGH)에 연결되며, 드레인 단자는 제 1 노드(ND1)에 연결된다. 상기 제 1 럽처 신호(RUP_SEL1B)에 응답하여 고전압(VHIGH)을 인가하는 역할을 한다.
상기 제 1 안티 퓨즈(N31)는 상기 제 1 노드(ND1)와 접지 전압(VSS) 사이에 연결된다. 본 실시예에서는 상기 제 1 안티 퓨즈(N31)가 게이트 단자로 고전압(VHIGH)을 인가받는 경우 엔모스 트랜지스터의 성질을 잃고 도체 성질을 갖게 되는 게이트 옥사이드 안티 퓨즈(Gate Oxide Anti-Fuse)이나, 이외에도 다양한 종류의 안티 퓨즈가 사용될 수 있음은 물론이다.
파워 업 이후 노멀 상태에서는, 상기 제 1 안티 퓨즈(N31)가 절연 상태이고 제 3 피모스 트랜지스터(P33)가 턴오프 상태이므로, 상기 제 1 노드(ND1)가 초기 값인 하이 레벨을 유지한다.
반면 프로그래밍 상태에서는, 활성화된 상기 제 1 럽처 신호(RUP_SEL1B)에 따라 상기 제 3 피모스 트랜지스터(P33)가 턴온되므로 상기 제 1 안티 퓨즈(N31)에 고전압(VHIGH)이 인가된다. 상기 제 1 안티 퓨즈(N31)는 유전체가 파괴되어 단락 상태가 되고, 따라서 상기 제 1 노드(ND1)는 접지 전압(VSS)과 연결된다.
상기 차단부(34)는 복구 신호(BACK)에 응답하여 제 1 노드(ND1)와 제 2 노드(ND2)를 연결시키는 역할을 한다.
상기 차단부(34)는 구체적으로 상기 복구 신호 및 상기 복구 신호의 반전 신호(BACK, BACKB)를 게이트 단자로 수신하고 제 1 노드(ND1)와 제 2 노드(ND2)에 연결된 제 1 패스 게이트(PG1)를 포함할 수 있다.
초기에 상기 복구 신호(BACK)는 로우 레벨의 비활성화 상태로 인가되기 때문에 상기 제 1 패스 게이트(PG1)는 제 1 노드(ND1)와 제 2 노드(ND2)를 연결시킨다. 따라서 상기 제 1 노드(ND1) 및 상기 제 2 노드(ND2)는 모두 하이 레벨로 초기화되었다가, 제 1 안티 퓨즈(N31)가 프로그래밍된 경우 제 1 노드(ND1) 및 상기 제 2 노드(ND2) 모두 로우 레벨로 떨어지게 된다.
반면, 이 후 복구 신호(BACK)가 하이 레벨의 활성화 상태로 인가되는 경우에는 상기 제 1 패스 게이트(PG1)가 제 1 노드(ND1)와 제 2 노드(ND2)의 연결을 차단시킨다. 따라서 다음 파워 업 이후부터는 제 1 노드(ND1)의 전압 레벨에 상관없이 제 2 노드(ND2)의 전압 레벨에 따라서 출력 신호(RUP_ON)가 생성된다.
상기 제 1 버퍼부(35)는 상기 제 2 노드(ND2)의 전압 레벨을 반전 버퍼링하여 출력 신호(RUP_ON)로 출력한다. 구체적으로 상기 제 2 노드(ND2)의 전압 레벨을 반전시키는 제 1 인버터(IV1)를 포함할 수 있다.
상기 제 1 버퍼부(35)는 초기 노멀 동작 시에는 상기 제 2 노드(ND2)의 전압 레벨이 하이 레벨이므로 로우 레벨의 비활성화된 출력 신호(RUP_ON)를 생성한다. 반면, 프로그래밍 이후에는 상기 제 2 노드(ND2)의 전압 레벨이 로우 레벨로 떨어지므로 하이 레벨의 활성화된 출력 신호(RUP_ON)를 생성한다.
그러나, 이 후 복구 신호(BACK)가 활성화되는 경우 제 1 노드(ND1)와 제 2 노드(ND2)의 연결이 차단된다. 따라서 다음 파워 업 시에는 제 1 안티 퓨즈(N31)의 프로그래밍 여부와 상관 없이 초기화된 제 2 노드(ND2)의 레벨에 따라 로우 레벨의 비활성화된 출력 신호(RUP_ON)를 생성한다.
도 5는 상기 제 2 퓨즈부(40)의 구체적인 실시예를 나타낸 회로도이다.
상기 제 2 퓨즈부(40)는 제 3 초기화부(41), 제 2 안티 퓨즈부(42) 및 제 2 버퍼부(43)를 포함한다.
상기 제 3 초기화부(41)는 상기 파워 업 신호(PWU)에 응답하여 제 3 노드(ND3)에 외부 전압(VDD)을 인가한다.
상기 제 3 초기화부(41)는 구체적으로 제 4 피모스 트랜지스터(P41)를 포함할 수 있다. 상기 제 4 피모스 트랜지스터(P41)는 게이트 단자는 상기 파워 업 신호(PWU)에 연결되고, 소오스 단자는 외부 전압(VDD)에 연결되며, 드레인 단자는 제 3 노드(ND3)에 연결된다. 따라서, 파워 업 시에 제 3 노드(ND3)를 하이 레벨로 초기화시킨다.
상기 제 2 안티 퓨즈부(42)는 제 2 럽처 신호(RUP_SEL2B)에 응답하여 안티 퓨즈에 고전압(VHIGH)를 인가한다. 상기 안티 퓨즈의 상태에 따라 상기 제 3 노드(ND3)의 전압 레벨이 변한다.
구체적으로 상기 제 2 안티 퓨즈부(42)는 제 5 피모스 트랜지스터(P42) 및 제 2 안티 퓨즈(N41)를 포함할 수 있다.
상기 제 5 피모스 트랜지스터(P42)는 게이트 단자는 상기 제 2 럽처 신호(RUP_SEL2B)에 연결되고, 소오스 단자는 상기 고전압(VHIGH)에 연결되며, 드레인 단자는 제 3 노드(ND3)에 연결된다. 상기 제 2 럽처 신호(RUP_SEL2B)에 응답하여 고전압(VHIGH)을 인가하는 역할을 한다.
상기 제 2 안티 퓨즈(N41)는 상기 제 3 노드(ND3)와 접지 전압(VSS) 사이에 연결된다. 본 실시예에서는 상기 제 2 안티 퓨즈(N41)가 게이트 단자로 고전압(VHIGH)을 인가받는 경우 엔모스 트랜지스터의 성질을 잃고 도체 성질을 갖게 되는 게이트 옥사이드 안티 퓨즈(Gate Oxide Anti-Fuse)이나, 이외에도 다양한 종류의 안티 퓨즈가 사용될 수 있음은 물론이다.
프로그래밍 복구 명령에 해당하는 제 2 럽처 신호(RUP_SEL2B)가 활성화되기 전까지는 상기 제 2 안티 퓨즈(N41)가 절연 상태이고 제 5 피모스 트랜지스터(P42)가 턴오프 상태이므로, 상기 제 3 노드(ND3)가 초기 값인 하이 레벨을 유지한다.
반면 상기 제 2 럽처 신호(RUP_SEL2B)가 활성화되면 상기 제 5 피모스 트랜지스터(P42)가 턴온되므로 상기 제 2 안티 퓨즈(N41)에 고전압(VHIGH)이 인가된다. 상기 제 2 안티 퓨즈(N41)는 유전체가 파괴되어 단락 상태가 되고, 따라서 상기 제 3 노드(ND3)는 접지 전압(VSS)과 연결된다.
상기 제 2 버퍼부(43)는 상기 제 3 노드(ND3)의 전압 레벨을 반전 버퍼링하여 복구 신호(BACK)로 출력한다. 구체적으로 상기 제 3 노드(ND3)의 전압 레벨을 반전시키는 제 2 인버터(IV2)를 포함할 수 있다.
상기 제 2 버퍼부(43)는 초기에는 상기 제 3 노드(ND3)의 전압 레벨이 하이 레벨이므로 로우 레벨의 비활성화된 복구 신호(BACK)를 생성한다. 반면, 프로그래밍 이후에는 상기 제 3 노드(ND3)의 전압 레벨이 로우 레벨로 떨어지므로 하이 레벨의 활성화된 복구 신호(BACK)를 생성한다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 안티 퓨즈 회로의 동작을 나타낸 파형도이다.
우선, 도 6a는 첫번째 파워 업 시 동작을 나타낸 파형도이다.
초기 파워 업 시에 파워 업 신호(PWU)가 활성화되어 안티 퓨즈 회로를 초기화시킨다. 이후 퓨즈 프로그래밍 명령에 따라 제 1 럽처 신호(RUP_SEL1B)가 활성화된다. 프로그래밍에 대한 복구 명령이 없다면 상기 제 2 럽처 신호(RUP_SEL2B)가 비활성화 상태를 유지하고, 따라서 복구 신호(BACK)도 비활성화 상태를 유지한다. 결국, 안티 퓨즈가 프로그래밍되었다는 의미의 출력 신호(RUP_ON)가 활성화된다.
도 6b는 프로그래밍 복구 명령 이후 파워 업 시 동작을 나타낸 파형도이다.
이미 안티 퓨즈에 대한 프로그래밍 동작을 완료하여 제 1 럽처 신호(RUP_SEL1B)는 하이 레벨의 비활성화 상태를 유지한다. 출력 신호(RUP_ON)는 안티 퓨즈가 프로그래밍 되었다는 의미로 하이 레벨의 활성화 상태를 유지한다.
반면, 상기 퓨즈 프로그래밍에 대한 복구를 원하는 경우 제 2 럽처 신호(RUP_SEL2B)가 활성화되고, 이에 응답하여 복구 신호(BACK)가 활성화된다. 따라서, 다음 파워 업 동작 시 안티 퓨즈의 프로그래밍 여부와 상관 없이, 안티 퓨즈가 프로그래밍되지 않았다는 의미의 로우 레벨의 비활성화된 출력 신호(RUP_ON)를 생성한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
30 : 제 1 퓨즈부 40 : 제 2 퓨즈부
31 : 제 1 초기화부 32 : 제 2 초기화부
33 : 제 1 안티 퓨즈부 34 : 차단부
35 : 제 1 버퍼부 41 : 제 3 초기화부
42 : 제 2 안티 퓨즈부 43 : 제 2 버퍼부

Claims (20)

  1. 프로그래밍 여부에 응답하여 단락 여부가 결정되는 제 1 안티 퓨즈를 포함하고, 상기 안티 퓨즈의 상태 및 복구 신호에 응답하여 출력 신호를 생성하는 제 1 퓨즈부; 및
    제 2 안티 퓨즈를 포함하고, 상기 제 1 안티 퓨즈가 단락된 경우 상기 제 2 안티 퓨즈가 단락되면 상기 복구 신호를 활성화하는 제 2 퓨즈부를 포함하는 안티 퓨즈 회로.
  2. 제 1 항에 있어서,
    상기 제 1 퓨즈부는,
    비활성화된 복구 신호를 수신하는 경우, 상기 안티 퓨즈가 절연 상태이면 상기 출력 신호를 비활성화시키고 상기 안티 퓨즈가 단락 상태이면 상기 출력 신호를 활성화시키는 안티 퓨즈 회로.
  3. 제 2 항에 있어서,
    상기 제 1 퓨즈부는,
    활성화된 복구 신호를 수신하는 경우, 상기 출력 신호를 비활성화시키는 안티 퓨즈 회로.
  4. 제 1 항에 있어서,
    상기 제 1 퓨즈부는,
    파워 업 시 제 1 노드에 외부 전압을 인가하는 제 1 초기화부;
    파워 업 시 제 2 노드에 상기 외부 전압을 인가하는 제 2 초기화부;
    프로그래밍 시 상기 제 1 안티 퓨즈를 단락시켜 상기 제 1 노드에 접지 전압을 인가하는 제 1 안티 퓨즈부;
    상기 복구 신호에 응답하여 상기 제 1 노드와 상기 제 2 노드의 연결을 차단하는 차단부; 및
    상기 제 2 노드의 전압 레벨을 버퍼링하여 상기 출력 신호로 출력하는 제 1 버퍼부를 포함하는 안티 퓨즈 회로.
  5. 제 1 항에 있어서,
    상기 제 2 퓨즈부는,
    파워 업 시 제 3 노드에 외부 전압을 인가하는 제 3 초기화부;
    상기 제 1 안티 퓨즈가 단락된 경우, 상기 제 2 안티 퓨즈가 단락되면 상기 제 3 노드에 접지 전압을 인가하는 제 2 안티 퓨즈부;
    상기 제 3 노드의 전압 레벨을 버퍼링하여 상기 복구 신호로 출력하는 제 2 버퍼부를 포함하는 안티 퓨즈 회로.
  6. 제 1 럽처 신호 및 제 2 럽처 신호를 생성하는 제어부;
    제 1 안티 퓨즈를 포함하고, 상기 제 1 럽처 신호에 응답하여 상기 제 1 안티 퓨즈의 단락여부를 결정하고 상기 제 1 안티 퓨즈의 상태 및 복구 신호에 응답하여 출력 신호를 생성하는 제 1 퓨즈부; 및
    제 2 안티 퓨즈를 포함하고, 상기 제 2 럽처 신호에 응답하여 상기 제 2 안티 퓨즈의 단락여부를 결정하고 상기 제 2 안티 퓨즈의 상태에 따라 상기 복구 신호를 활성화시키는 제 2 퓨즈부를 포함하는 안티 퓨즈 회로.
  7. 제 6 항에 있어서,
    상기 제어부는,
    퓨즈 프로그래밍 시 상기 제 1 럽처 신호를 활성화시키고, 이 후 상기 퓨즈 프로그래밍을 복구하고자 하는 경우 상기 제 2 럽처 신호를 활성화시키는 안티 퓨즈 회로.
  8. 제 7 항에 있어서,
    고전압을 생성하는 고전압 발생부를 더 포함하는 안티 퓨즈 회로.
  9. 제 8 항에 있어서,
    상기 제 1 퓨즈부는,
    파워 업 신호에 응답하여 제 1 노드에 외부 전압을 인가하는 제 1 초기화부;
    상기 파워 업 신호에 응답하여 제 2 노드에 상기 외부 전압을 인가하는 제 2 초기화부;
    활성화된 상기 제 1 럽처 신호에 응답하여 상기 제 1 안티 퓨즈를 단락시키고, 이에 따라 상기 제 1 노드에 접지 전압을 인가하는 제 1 안티 퓨즈부;
    상기 복구 신호에 응답하여 상기 제 1 노드와 상기 제 2 노드의 연결을 차단하는 차단부; 및
    상기 제 2 노드의 전압 레벨을 버퍼링하여 상기 출력 신호로 출력하는 제 1 버퍼부를 포함하는 안티 퓨즈 회로.
  10. 제 9 항에 있어서,
    상기 제 1 초기화부는,
    게이트 단자로 수신하는 상기 파워 업 신호에 응답하여 상기 외부 전압을 상기 제 1 노드로 인가하는 제 1 피모스 트랜지스터를 포함하고,
    상기 제 2 초기화부는,
    게이트 단자로 수신하는 상기 파워 업 신호에 응답하여 상기 외부 전압을 상기 제 2 노드로 인가하는 제 2 피모스 트랜지스터를 포함하는 안티 퓨즈 회로.
  11. 제 9 항에 있어서,
    상기 제 1 안티 퓨즈부는,
    상기 제 1 럽처 신호에 응답하여 상기 제 1 노드로 상기 고전압을 인가하는 제 3 피모스 트랜지스터; 및
    게이트 단자가 상기 제 1 노드와 연결되고, 절연 상태를 유지하다가 상기 고전압이 인가되는 경우 단락 상태가 되어 상기 제 1 노드를 상기 접지 전압과 연결하는 상기 제 1 안티 퓨즈를 포함하는 안티 퓨즈 회로.
  12. 제 9 항에 있어서,
    상기 차단부는,
    비활성화된 상기 복구 신호에 응답하여 상기 제 1 노드와 제 2 노드를 연결하고, 활성화된 상기 복구 신호에 응답하여 상기 제 1 노드와 제 2 노드의 연결을 차단하는 제 1 패스 게이트를 포함하는 안티 퓨즈 회로.
  13. 제 8 항에 있어서,
    상기 제 2 퓨즈부는,
    파워 업 신호에 응답하여 제 3 노드에 외부 전압을 인가하는 제 3 초기화부;
    활성화된 상기 제 2 럽처 신호에 응답하여 상기 제 2 안티 퓨즈를 단락시키고, 이에 따라 상기 제 3 노드에 접지 전압을 인가하는 제 2 안티 퓨즈부;
    상기 제 3 노드의 전압 레벨을 버퍼링하여 상기 복구 신호로 출력하는 제 2 버퍼부를 포함하는 안티 퓨즈 회로.
  14. 제 13 항에 있어서,
    상기 제 3 초기화부는,
    게이트 단자로 수신하는 상기 파워 업 신호에 응답하여 상기 외부 전압을 상기 제 3 노드로 인가하는 제 4 피모스 트랜지스터를 포함하는 안티 퓨즈 회로.
  15. 제 13 항에 있어서,
    상기 제 2 안티 퓨즈부는,
    상기 제 2 럽처 신호에 응답하여 상기 제 3 노드로 상기 고전압을 인가하는 제 5 피모스 트랜지스터; 및
    게이트 단자가 상기 제 3 노드와 연결되고, 절연 상태를 유지하다가 상기 고전압이 인가되는 경우 단락 상태가 되어 상기 제 3 노드를 상기 접지 전압과 연결하는 상기 제 2 안티 퓨즈; 및
    상기 제 3 노드의 전압 레벨을 버퍼링하여 상기 복구 신호로 출력하는 제 2 버퍼부를 포함하는 안티 퓨즈 회로.
  16. 고전압을 생성하는 고전압 발생부;
    퓨즈 프로그래밍 시 제 1 럽처 신호를 활성화시키고, 이 후 상기 퓨즈 프로그래밍을 복구하고자 하는 경우 제 2 럽처 신호를 활성화시키는 제어부;
    제 1 안티 퓨즈를 포함하고, 상기 제 1 럽처 신호에 응답하여 상기 제 1 안티 퓨즈의 단락여부를 결정하고 상기 제 1 안티 퓨즈의 상태 및 복구 신호에 응답하여 출력 신호를 생성하는 퓨즈부; 및
    제 2 안티 퓨즈를 포함하고, 상기 제 2 럽처 신호에 응답하여 상기 제 2 안티 퓨즈의 단락여부를 결정하고 상기 제 2 안티 퓨즈의 상태에 따라 상기 복구 신호를 활성화시키는 복구 제어부를 포함하는 안티 퓨즈 회로.
  17. 제 16 항에 있어서,
    상기 퓨즈부는,
    파워 업 신호에 응답하여 제 1 노드에 외부 전압을 인가하는 제 1 초기화부;
    상기 파워 업 신호에 응답하여 제 2 노드에 상기 외부 전압을 인가하는 제 2 초기화부;
    활성화된 상기 제 1 럽처 신호에 응답하여 상기 제 1 안티 퓨즈를 단락시키고, 이에 따라 상기 제 1 노드에 접지 전압을 인가하는 제 1 안티 퓨즈부;
    상기 복구 신호에 응답하여 상기 제 1 노드와 상기 제 2 노드의 연결을 차단하는 차단부; 및
    상기 제 2 노드의 전압 레벨을 버퍼링하여 상기 출력 신호로 출력하는 제 1 버퍼부를 포함하는 안티 퓨즈 회로.
  18. 제 17 항에 있어서,
    상기 제 1 안티 퓨즈부는,
    상기 제 1 럽처 신호에 응답하여 상기 제 1 노드로 상기 고전압을 인가하는 제 1 피모스 트랜지스터; 및
    게이트 단자가 상기 제 1 노드와 연결되고, 절연 상태를 유지하다가 상기 고전압이 인가되는 경우 단락 상태가 되어 상기 제 1 노드를 상기 접지 전압과 연결하는 상기 제 1 안티 퓨즈를 포함하는 안티 퓨즈 회로.
  19. 제 16 항에 있어서,
    상기 복구 제어부는,
    파워 업 신호에 응답하여 제 3 노드에 외부 전압을 인가하는 제 3 초기화부;
    활성화된 상기 제 2 럽처 신호에 응답하여 상기 제 2 안티 퓨즈를 단락시키고, 이에 따라 상기 제 3 노드에 접지 전압을 인가하는 제 2 안티 퓨즈부;
    상기 제 3 노드의 전압 레벨을 버퍼링하여 상기 복구 신호로 출력하는 제 2 버퍼부를 포함하는 안티 퓨즈 회로.
  20. 제 19 항에 있어서,
    상기 제 2 안티 퓨즈부는,
    상기 제 2 럽처 신호에 응답하여 상기 제 3 노드로 상기 고전압을 인가하는 제 2 피모스 트랜지스터; 및
    게이트 단자가 상기 제 3 노드와 연결되고, 절연 상태를 유지하다가 상기 고전압이 인가되는 경우 단락 상태가 되어 상기 제 3 노드를 상기 접지 전압과 연결하는 상기 제 2 안티 퓨즈; 및
    상기 제 3 노드의 전압 레벨을 버퍼링하여 상기 복구 신호로 출력하는 제 2 버퍼부를 포함하는 안티 퓨즈 회로.
KR1020110146440A 2011-12-29 2011-12-29 안티 퓨즈 회로 KR20130077626A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020110146440A KR20130077626A (ko) 2011-12-29 2011-12-29 안티 퓨즈 회로
US13/588,187 US20130169349A1 (en) 2011-12-29 2012-08-17 Anti-fuse circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110146440A KR20130077626A (ko) 2011-12-29 2011-12-29 안티 퓨즈 회로

Publications (1)

Publication Number Publication Date
KR20130077626A true KR20130077626A (ko) 2013-07-09

Family

ID=48694354

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110146440A KR20130077626A (ko) 2011-12-29 2011-12-29 안티 퓨즈 회로

Country Status (2)

Country Link
US (1) US20130169349A1 (ko)
KR (1) KR20130077626A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343174B2 (en) 2014-07-09 2016-05-17 SK Hynix Inc. Data storage circuit and system including the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5828624A (en) * 1996-12-23 1998-10-27 Cypress Semiconductor Corporation Decoder circuit and method for disabling a number of columns or rows in a memory
KR100470168B1 (ko) * 2002-05-27 2005-02-07 주식회사 하이닉스반도체 안티퓨즈 회로
KR100543912B1 (ko) * 2003-04-30 2006-01-20 주식회사 하이닉스반도체 안티퓨즈를 이용하여 동작 타이밍 조절이 가능한 반도체장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343174B2 (en) 2014-07-09 2016-05-17 SK Hynix Inc. Data storage circuit and system including the same

Also Published As

Publication number Publication date
US20130169349A1 (en) 2013-07-04

Similar Documents

Publication Publication Date Title
US6150868A (en) Anti-fuse programming circuit
KR100504433B1 (ko) 앤티퓨즈를 이용한 메모리소자의 리페어 회로
KR100989501B1 (ko) 집적 회로 내의 컴포넌트를 보호하기 위한 시스템,프로그램가능한 회로부를 보호하기 위한 시스템 및 집적회로 칩
US8305822B2 (en) Fuse circuit and semiconductor memory device including the same
US7304878B2 (en) Autonomous antifuse cell
US6144247A (en) Anti-fuse programming circuit using variable voltage generator
US20050243632A1 (en) Circuitry for a programmable element
KR100729368B1 (ko) 반도체 집적회로의 전기적 퓨즈 옵션 장치
US8213256B2 (en) Anti-fuse circuit and semiconductor integrated circuit including the same
US9025406B2 (en) Semiconductor integrated circuit and method of driving the same
US7940115B2 (en) Fuse circuit for semiconductor integrated circuit and control method of the same
US20040046601A1 (en) Circuit with fuse and semiconductor device having the same circuit
KR20130077626A (ko) 안티 퓨즈 회로
US8570094B2 (en) Semiconductor integrated circuit and method for driving the same
US20110128068A1 (en) Fuse circuit and operation method thereof
US8717087B2 (en) Anti-fuse circuit
US8610491B2 (en) Anti-fuse control circuit
US8749298B2 (en) Anti-fuse circuit
KR100713064B1 (ko) 반도체 메모리의 데이터폭 제어장치
KR100908538B1 (ko) 반도체 소자의 퓨즈 회로
KR20160049829A (ko) 지연 조정 장치 및 이를 포함하는 동작 장치
KR20060039484A (ko) 반도체 메모리 장치의 리페어를 위한 퓨즈 프로그래밍방법 및 퓨즈의 프로그래밍 성공여부 판단회로
KR20120063393A (ko) 안티 퓨즈 회로
KR20060120972A (ko) 반도체 메모리 장치의 리페어 퓨즈 회로
KR20070002324A (ko) 반도체 장치의 리페어 퓨즈 불량 검출회로

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid