KR100989501B1 - 집적 회로 내의 컴포넌트를 보호하기 위한 시스템,프로그램가능한 회로부를 보호하기 위한 시스템 및 집적회로 칩 - Google Patents

집적 회로 내의 컴포넌트를 보호하기 위한 시스템,프로그램가능한 회로부를 보호하기 위한 시스템 및 집적회로 칩 Download PDF

Info

Publication number
KR100989501B1
KR100989501B1 KR1020087007356A KR20087007356A KR100989501B1 KR 100989501 B1 KR100989501 B1 KR 100989501B1 KR 1020087007356 A KR1020087007356 A KR 1020087007356A KR 20087007356 A KR20087007356 A KR 20087007356A KR 100989501 B1 KR100989501 B1 KR 100989501B1
Authority
KR
South Korea
Prior art keywords
pin
state
circuit portion
signal
blocking element
Prior art date
Application number
KR1020087007356A
Other languages
English (en)
Other versions
KR20080049075A (ko
Inventor
허버트 존 비아기
Original Assignee
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 텍사스 인스트루먼츠 인코포레이티드 filed Critical 텍사스 인스트루먼츠 인코포레이티드
Publication of KR20080049075A publication Critical patent/KR20080049075A/ko
Application granted granted Critical
Publication of KR100989501B1 publication Critical patent/KR100989501B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/005—Circuit means for protection against loss of information of semiconductor storage devices
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection

Abstract

일 실시예는 집적 회로(IC)(100) 내의 적어도 하나의 컴포넌트를 보호하기 위한 시스템을 제공한다. 시스템(102)은 IC의 입력 단자와 적어도 하나의 컴포넌트(108) 사이에 직렬로 전기 접속된 차단 소자(104)를 포함한다. 차단 소자는 적어도 하나의 컴포넌트에 단자를 전기적으로 접속하기 위한 제1 상태 및 적어도 하나의 컴포넌트로부터 단자를 전기적으로 절연시키기 위한 제2 상태를 갖도록 구성된다. 제어 시스템(110)은 차단 소자로 하여금, 소정의 변화 속도를 초과하는, 단자에서의 입력 신호 변화 속도에 응답하여 제1 상태로부터 제2 상태로 전환하게 한다.
차단 소자, 집적 회로(IC), 논리 회로부, 트랜지스터 디바이스

Description

집적 회로 내의 컴포넌트를 보호하기 위한 시스템, 프로그램가능한 회로부를 보호하기 위한 시스템 및 집적 회로 칩{TRANSIENT TRIGGERED PROTECTION OF IC COMPONENTS}
본 발명은 전자 회로에 관한 것으로, 보다 상세하게는 집적 회로 컴포넌트들의 과도현상(transient)에 의해 유발되는 보호를 제공하는 장치 및 방법에 관한 것이다.
집적 회로(ICs: integrated circuits)는 많은 응용분야에서 광범위하게 사용된다. IC는 독립형(stand alone) 시스템으로서 또는 다른 회로 컴포넌트들과 관련하여 동작할 수 있는 각종 회로부(circuitry)를 포함할 수 있다. IC는 전력을 수신할 뿐만 아니라 IC에 관련된 정보를 송수신하기 위한 수단을 제공하는 핀들의 배열을 포함한다. 그 결과, IC는 이들 핀을 통해 외부의 환경적 상황으로부터 공격받기 쉽다(취약하다). 예를 들면, 일반적으로 하나 이상의 핀에서 시작된 대전류(large currents)가 IC를 통해 흐르는, 정전기 방전(ESD: electrostatic discharge) 이벤트에 의해 IC가 손상될 수 있다.
ESD 및 기타 이벤트들에 대한 IC 칩의 이러한 취약함은 ESD 보호 회로들에 대한 필요를 만들었다. 따라서, ESD 보호 회로들은 종종 IC 칩들의 필수적인 설계 에 추가된다. IC를 위한 많은 종래의 ESD 보호 스킴들은, 로우 임피던스 경로를 제공함으로써 디바이스의 핀 또는 패드로부터 접지까지 ESD 전류를 운반하기 위한 주변의 전용 회로들을 사용한다. 이 방식으로, ESD 전류는, 칩 내의 보다 취약한 회로들을 통과하는 대신에, ESD 보호 회로부를 통해 흐른다.
도 1은 EEPROM(electrically erasable programmable read-only memory)(4)을 포함하는 IC(2)의 일부분의 예를 도시한다. EEPROM(4)은 핀(ENB)(6)에 인에이블(enable) 입력 신호를 제공함으로써 프로그램될 수 있다. 핀(6)은 또한 인에이블 신호를, 인에이블 내부 논리부와 같은, 다른 회로부에 제공할 수 있다. 하나 이상의 ESD 보호 회로(8)가 핀(6)과 연관될 수 있다. 예를 들면, 제1 ESD 보호 회로는 핀(6)에 직접 접속될 수 있다. 다른 ESD 보호 회로(8)는 저항기(R)와 EEPROM(4) 사이의 신호 경로에 접속될 수 있다. 예를 들면, ESD 보호 회로(8)는 고속 스위치, 또는 핀(6)에서의 신호의 평션(function)으로서 활성화되어 ESD 이벤트 동안에 전류를 EEPROM(4)으로부터 션트시키는 클램프 및 RC 필터를 포함할 수 있다. ESD 보호 회로(8)는 전류를 입력으로부터 전환하여 ESD 보호 회로를 통해 전류를 방전시키므로, ESD 이벤트에 기인한 손상으로부터 EEPROM(4)을 보호한다.
그러나, 종래의 ESD 보호 회로는, 모든 상황에서 충분한 보호를 제공하지 못할 수 있다. 예를 들면, 몇몇 타입의 IC는, 특정한 동작 모드(예를 들면, 프로그래밍 모드)를 구현하기 위해 하나 이상의 핀에 보다 높은 전압이 인가될 것을 요구할 수 있는, EPROM(electrically programmable read only memory)과 같은 프로그램가능한 회로부를 포함한다. 보다 높은 전압이 IC에 인가되면, 종래의 ESD 보호 회 로는 보다 높은 전압에서의 동작을 허용하도록 변경되어야 하므로 특정한 과도현상 이벤트를 억제하는 데에는 효과가 없을 수 있다. 따라서, 외부 전압을 인가하는 것이나 기생 조건과 같은 이유 때문일 수 있는, 입력 핀에 걸린 입력 전압에서의 스파이크(spike)는 의도하지 않은 리프로그래밍(re-programming) 또는 특정 IC 칩에 의한 열악한 필드 리텐션(poor field retention)을 유발할 수 있다.
본 발명은 전자 회로, 보다 상세하게는 집적 회로(IC) 내의 회로 컴포넌트들을, 입력 핀에 인가된 전압으로부터 보호하기 위한 시스템 및 방법에 관한 것이다. 본 시스템은 입력 핀에 인가된 신호의 과도 특성(예를 들면, dv/dt)에 응답하여 IC의 내부 컴포넌트들과 핀을 전기적으로 차단하도록 동작한다.
일 실시예는 집적 회로(IC) 내의 적어도 하나의 컴포넌트를 보호하기 위한 시스템을 제공한다. 본 시스템은 IC의 입력 단자와 적어도 하나의 컴포넌트 사이에 직렬로 전기 접속된 차단 소자를 포함한다. 차단 소자는 적어도 하나의 컴포넌트에 단자를 전기적으로 접속하는 제1 상태, 및 적어도 하나의 컴포넌트로부터 단자를 전기적으로 절연하는 제2 상태를 갖도록 구성된다. 제어 시스템은 차단 요소로 하여금, 소정의 변화 속도를 초과하는, 단자에서의 입력 신호의 변화 속도에 응답하여 제1 상태로부터 제2 상태로 전환하게 하도록 구성된다.
다른 실시예는 제1 핀, 및 제1 핀과 IC 내부의 프로그램가능한 회로부 사이에 전기적으로 접속된 차단 소자를 포함하는 집적 회로(IC) 칩을 제공한다. 차단 소자는 제1 핀을 프로그램가능한 회로부에 전기적으로 접속하기 위한 제1 상태, 및 제1 핀을 프로그램가능한 회로부에 대하여 전기적으로 절연시키기 위한 제2 상태를 갖도록 구성된다. 클록(clock) 신호는, IC의 정상 동작의 경우에는 제1 정전압(regulated voltage)에서 제1 핀에 제공되고, 프로그램가능한 회로부를 프로그래밍하는 것을 구현하는 경우에는 제1 정전압을 초과하는 제2 고등(higher) 프로그램 전압에서 제공된다. 제어 시스템은, 제1 핀에 제공되는 신호를 모니터링하고 소정의 변화 속도를 초과하는, 제1 핀에 제공되는 신호의 변화 속도에 응답하여 차단 소자로 하여금 제1 상태로부터 제2 상태로 전환하도록 트리거하도록 구성된다. IC의 정상 동작 동안 및 프로그래밍 동안에 클록 신호의 변화 속도는, 차단 소자의 잘못된 트리거링을 경감시키기 위해 소정의 변화 속도 보다 낮다(즉, 더 느림).
도 1은 종래 기술의 ESD 감지 및 보호 회로를 포함하는 IC의 일부분의 예를 도시하는 도면.
도 2는 본 발명의 양태에 따른 회로 컴포넌트를 보호하는 시스템의 일례를 도시하는 도면.
도 3은 본 발명의 양태에 따른 회로 컴포넌트를 보호하는 시스템의 다른 일례를 도시하는 도면.
도 4는 본 발명의 양태에 따른 회로 컴포넌트를 보호하는 시스템의 또 다른 일례를 도시하는 도면.
도 5는 본 발명의 양태에 따른 보호 시스템을 구현하는 집적 회로의 일부분을 도시하는 도면.
본 발명은 전자 회로, 보다 상세하게는 집적 회로(IC) 내의 회로 컴포넌트들을 하나 이상의 핀들에 인가되는 전압으로부터 보호하기 위한 시스템에 관한 것이다. 본 시스템은 차단 소자로 하여금, 정상 동작 파라미터들을 초과하는 (예를 들면, 그보다 상당히 더 빠른) 변화의 속도로 변화하고 있는 핀에서의 입력 신호에 응답하여 IC의 특정한 내부 컴포넌트들로부터 핀을 전기적으로 차단하도록 트리거링함으로써 동작한다. 차단 소자로 하여금 내부 컴포넌트들로부터 핀을 전기적으로 절연하도록 트리거링하기 위한, 증가되거나 보다 빠른 상승/하강 시간이 입력 신호에 제공될 수 있다. 제어 시스템은 차단 소자로 하여금 핀과 내부 컴포넌트들 사이에 영구적 전기 절연을 획득하도록 트리거링하도록 구성될 수 있다. 차단 소자는, 핀에 인가되는 신호(예를 들면, 클록 신호)가 보다 덜 취약한 다른 회로에 공급되는 것을 여전히 허용하는, IC 내부의 위치에서 구현될 수 있다.
도 2는 본 발명의 양태에 따른 보호 시스템(102)을 구현하는 IC(100)의 일부분의 예를 도시한다. 보호 시스템(102)은 핀(106)과 하나 이상의 내부 컴포넌트(108) 사이에 접속된 차단 소자(104)를 포함한다. 차단 소자(104)는, 제1 상태일 때에 전기적 신호가 핀(106)으로부터 내부 컴포넌트들(108)에 방해받지않게(unimpeded) 전파되는 것과 제2 상태일 때에 전기적 신호의 전달을 방지하는 대체로 갈바닉인 배리어(substantially galvanic barrier)를 제공하는 것을 허용하도록 구성된 디바이스로서 구현될 수 있다. "갈바닉 배리어(galvanic barrier)"는, 차단 소자(104)가 핀(106)과 하나 이상의 컴포넌트(108) 사이에 물리적인 절연 배 리어(예를 들면, 기가 옴 단위 정도의 매우 높은(high) 임피던스)를 제공한다는 의미를 담고 있다. 예를 들면, 차단 소자(104)는 전송 게이트(t게이트) 디바이스, 퓨즈 링크 또는 기타 디바이스, 또는 핀(106)과 내부 컴포넌트들(108) 사이에 바람직한 절연을 제공할 수 있는 디바이스들의 조합으로 구현될 수 있다.
보호 시스템(102)은 또한 차단 소자(104)로 하여금 핀(106)에 공급되는 입력 신호에 기초하여 제1 상태로 제2 상태로 전환하도록 트리거링하도록 구성된 제어 시스템(110)을 포함할 수 있다. 제어 시스템(110)은 차단 소자(104)를 활성화하도록 구성된 구동 회로부 및 제어 논리부를 포함할 수 있다. 제어 논리부는 핀(106)에서의 입력 신호와 관련된 과도 특성(예를 들면, 상승 시간 또는 하강 시간)이 예상된(예를 들면, 정상) 동작 파라미터들을 벗어난 것인지의 여부를 판별하도록 구성될 수 있다. 제어 논리부는 입력(INPUT) 신호가 증가된 전압 레벨(예를 들면, 입력(INPUT) 신호의 정상 전압의 적어도 두배)로 제공되는지의 여부를 감지하도록 또한 구성될 수 있다. 구동 회로부는 제어 논리부가 과도 특성을 가리키는 출력 신호를 래칭(latching)하는 것에 응답하여 차단 소자로 하여금 하이(high) 임피던스 상태인 제2 상태로 트리거링하게 하도록 구성된다.
제어 시스템(110)은 과도 상태의 발생을 감지하는 것에 응답하여 래칭하는 관련 회로부로 구성될 수 있다. 관련 회로부가 래칭하는 경우에는, 예를 들어, 이는 차단 소자(104)로 하여금 핀(106)을 내부 컴포넌트들(108)로부터 전기적으로 차단하게 하도록 트리거링한다. 핀(106)에서의 입력(INPUT) 신호 및 그것의 대응하는 전기적 특성은, 참조부호 114로 도시된 것처럼, 차단 소자(104)와 하나 이상의 회로 컴포넌트(108) 사이의 노드에 걸린 전압으로서 모니터링될 수 있다. IC(100)는 또한 핀(106)과 내부 컴포넌트들(108) 사이에 절연 배리어를 제공하는 것과는 별도로 다른 목적을 위해 활용될 수 있는 하나 이상의 다른 핀(116)을 또한 포함할 수 있다. 유리하게는, 차단 소자(104)는 IC로부터 입력 또는 추가적인 프로그래밍을 요구하지 않고도 감지에 기초하여 제2 상태로 트리거링될 수 있다.
다른 예로서, 내부 컴포넌트(108)는 프로그램가능한 메모리 디바이스(예를 들면, EEPROM)를 포함할 수 있다. 핀(106)은 프로그램가능한 메모리 디바이스를 프로그래밍하는 데 제공되는 대응 프로그램 전압(예를 들면, 클록(clock) 신호)이 제공되는 인에이블 핀에 상응할 수 있다. 핀(106)에서의 전압 레벨은 프로그램가능한 메모리의 동작 모드에 따라 정상 동작 동안에 변할 수 있다. 예를 들면, 로드 모드 및 프리뷰 모드 동안에는, 핀(106)에서의 전압이 전기적 접지와 IC(100)에 대한 정전압 사이(예를 들면, 통상적으로 약 5V 내지 약 5.5V의 범위)에서 교번하는 클록 신호로서 제공될 수 있다. 입력(INPUT) 신호는 프로그램 모드 동안에 데이터를 메모리에 프로그램하기 위해 상당히 보다 높은 피크 전압(예를 들면, 약 12V 내지 14V 또는 그보다 높은 범위의 프로그램 전압)으로 핀(106)에 제공될 수 있다. 그러나, 핀(106)에 인가되는 프로그램 전압 정상 클록 신호의 과도 특성은, IC(100)의 정상 동작 파라미터들 내에 존재할 수 있어서 차단 소자(104)가 제2 상태로 트리거링되지 않게 할 수 있다.
프로그램가능한 메모리 디바이스가 성공적으로 프로그램된 후와 같이, 핀(106)을 내부 컴포넌트들(108)로부터 차단하는 것이 바람직한 경우에는, 트리거 신호가 입력(INPUT) 신호로서 핀(106)에 제공될 수 있다. 트리거 신호에는 예상된 정상 동작 파라미터들을 벗어나는 과도 특성이 제공될 수 있다. 트리거 신호는 예를 들어 또한 프로그램 전압의 레벨에 대응하는, 증가된 전압 레벨로 제공될 수 있다. 상술한 바와 같이, 트리거 신호는 정상 동작 중에 입력(INPUT) 신호의 상승(또는 하강) 시간보다 상당히 더 빠른(예를 들면, 약 한 자릿수 이상만큼 빠름) 과도 특성 상승(또는 하강) 시간 동안에 핀(106)에 인가될 수 있다. 따라서 제어 시스템(110)은 트리거 신호의 충분한 과도 상태를 감지하는 것에 응답하여 논리 상태를 래칭하고 차단 소자(104)를 하이 임피던스 상태로 구동하도록 구성되지만, 정상 동작중에 입력 신호(예를 들면, 클록 신호)의 정상 과도 상태에 응답하여 래칭이나 트리거링을 행하지는 않는다.
종래의 ESD 보호 회로부(도시 생략)는 일반적으로 핀(116)에서 과도현상을 제한하는 데에는 효과적이지만, 내부 컴포넌트들(108)의 프로그래밍 중과 같은 때에, 빈번히 인가되는 고전압 때문에 핀(106)에서 전체적으로 효과적이지는 않을 수 있다. 따라서, 내부 컴포넌트들(108)은 핀(106)에서의 전압 스파이크 및 다른 과도현상에 취약해질 수 있다. 따라서 예를 들어 내부 회로부가 프로그래밍되거나 바람직한 상태로 구성되고 난 후, 내부 컴포넌트들(108)에 추가적인 보호를 제공하는데 차단 소자(104)가 활용될 수 있다. 핀(106)에서의 과도 상태를 감지하는 것에 응답하여, 제어 시스템(110)은 차단 소자(104)를 제2 하이 상태로 활성화시킬 수 있는데, 이 상태에서 임피던스는 핀(106)과 내부 컴포넌트들(108) 사이에 물리적인 절연 배리어(예를 들면, 대체로 갈바닉인 배리어)를 제공할 수 있다. 물리적 인 절연 배리어는 영구적일 수 있다. 물리적인 절연은 핀(106)에서 추후에 일어날 수 있는 스파이크 또는 기타 전압 증가에 대한 내부 컴포넌트들(108)의 취약함을 효과적으로 경감한다.
도 3은 본 발명의 양태에 따라 구현될 수 있는 보호 시스템(152)을 구현하는 집적 회로(150)의 부분의 예를 도시한다. 보호 시스템(152)은 차단 소자를 포함하는데, 도 3의 예에서 이는, 퓨즈 링크(154)로 도시된다. 퓨즈 링크(154)는 IC(150)의 핀(156)과 내부 회로부(158) 사이에 접속된다. 퓨즈 링크(154)는 핀(156)을 내부 회로부와 전기적으로 접속하는 제1 상태 및 핀을 내부 회로부(158)로부터 전기적으로 차단하는 제2 상태를 갖는다. 즉, 퓨즈 링크(154)는 제2 상태일 때에 입력 핀(156)을 내부 회로부(158)로부터 차단하기 위해 대체로 갈바닉이고 영구적인 솔루션을 제공하고 제1 상태일 때에는 핀과 내부 회로부 사이에 단락(예를 들면, 약 100Ω의 낮은 저항 경로)을 근본적으로 제공한다. 핀(156)과 내부 회로부(158) 사이에 영구적인 물리적 절연 배리어를 제공하기 위해 퓨즈 링크(154)가 활성화되거나 끊어질 수 있기 때문에, 핀(156)과 내부 회로부(158) 사이에 ESD 보호 장치가 요구되지 않는다. 그러나, 참조부호 168로 지시된 바와 같이, 통상적인 ESD 보호가 핀(156)에 여전히 제공될 수 있다.
보호 시스템(152)은 또한 핀(156)에 걸린 전압에 기초하여 퓨즈 링크(154)를 제어하는 제어 시스템(160)을 포함한다. 예를 들면, 제어 시스템(160)은 핀(156)에서의 신호의 정상 동작 파라미터를 벗어난, 핀(156)에서의 과도 상태에 응답하여 퓨즈 링크(154)를 끊도록(예를 들면, 제2 상태로 전환) 구성된다. 도 3의 예에서 는, 제어 시스템(160)은 트랜지스터(transistor) 디바이스(164)에 결합된 과도 논리 블록(162)을 포함한다. 예를 들면, 트랜지스터 디바이스는 고전압(예를 들면, 약 10V를 초과함)을 다루도록 설정된 N-채널 MOSFET(metal oxide semiconductor field effect transistor)일 수 있다. 트랜지스터 디바이스(164)는 전기적 접지와 노드(166) 사이에 접속되는데, 이는 퓨즈 링크(154)와 내부 회로부(158)를 상호접속한다. 과도 논리 블록(162)은 핀(156)에서의 과도 상태의 발생을 감지하는 것에 기초하여 트랜지스터(162)를 동작시키기 위한 논리 출력 신호를 제공하도록 구성된다. 트랜지스터 디바이스(164)는 논리 출력 신호의 상태에 따라 퓨즈 링크(154)를 끊기 위한 구동 회로부로서 동작한다.
예를 들면, 과도 논리 블록(162)이 노드(166)에서 트리거 조건을 감지하는 경우에는, 논리 블록은 트랜지스터 디바이스(164)의 게이트를 구동하기 위한 논리 출력 신호를 제공하여서 트랜지스터 디바이스를 통해 내부 노드(166)로부터의 전류를 전기적 접지로 보낸다. 이 방식으로 트랜지스터 디바이스(164)를 통하여 전류를 션팅(shunting)함으로써, 퓨즈 링크를 끊기 위해 충분한 전류(예를 들면, 약 100mA 또는 그보다 큼)가 짧은 시간(예를 들면, 약 5 내지 10 나노초) 안에 퓨즈 링크(154)를 통해 풀링(pulling)될 수 있으므로, 핀(156)과 내부 회로부(158) 사이에 대체로 갈바닉인 배리어가 제공되게 한다. 비록 퓨즈 링크(154)에 의해 제공된 갈바닉 배리어를 구비한다고 해도, 핀(156)에 제공된 인에이블 신호는 다른 내부 회로 접속부들(도시 생략)을 통하여 다른 회로부에 계속 제공될 수 있다. 그러나, 핀(156)에서의 잠재적인 스파이크들 및 기타 과도현상들은 내부 회로부(158)로부터 영구적으로 절연된다.
과도 논리 블록(162)의 컨텐츠에 대하여는, 블록은 노드(166)와, 트랜지스터 디바이스(164)의 게이트에 접속된 외부 노드(171) 사이에서 저항기(170)와 (RC 회로망을 형성하며) 직렬로 접속된 캐패시터(C1)를 포함한다. 다른 트랜지스터(예를 들면, N-채널 MOSFET) 디바이스(172)의 게이트도 또한 노드(171)에 접속된다. 제2 저항기(174)는 트랜지스터 디바이스(172)의 드레인과 노드(166) 사이에 접속되어 있다. RC 회로망은 노드들(166 및 171) 사이에 P-채널 트랜지스터(P-채널 MOSFET) 디바이스(176)과 병렬로 접속되어 있다. 트랜지스터 디바이스(176)의 게이트는 트랜지스터 디바이스(172)의 드레인에 접속되어 있다. 다른 저항기(178)는 트랜지스터 디바이스(172)의 게이트와 소스 사이에 접속되어 있다.
캐패시터(C1) 및 저항기(170)는 노드(166)에서의 전압에 기초하여 N-채널 트랜지스터 디바이스(172)를 턴 온하기 위한 대응 지연을 제공하도록 튜닝(tune)된다. 특히, 캐패시터(C1)는 대응하는 래치 조건을 설정하도록 요구되는, 노드(166)에서의 신호의 임계 변화 임계 속도를 설정하도록 튜닝된다. 임계치가 사전에 설정될 필요는 없다. 노드(166)에서 충분히 빠른 과도현상 이벤트 동안에 캐패시터(C1)가 충전됨에 따라 N-채널 트랜지스터(172)는 전류를 전도하도록 바이어싱되고, 대응하는 전압이 저항기(174) 양단에 나타나게 된다. 저항기(174)에 걸리는 전압은, 이어서, P-채널 트랜지스터 디바이스(176)를 활성화한다. P-채널 트랜지스터 디바이스(176)가 턴 온된(turns on) 후에는, 대응하는 전압 강하가 저항기(178) 양단에 나타난다. 저항기(178)에 걸리는 전압 강하는 증가된 바이어스를 이용하여 N-채널 트랜지스터 디바이스(172)를 구동하도록 동작한다. 이는 노드(171)에서 빠른 활성화 및 고전압의 래칭을 낳는데, 이는 고전압 트랜지스터 디바이스(164)를 온(on) 상태로 구동한다. 고전압 트랜지스터 디바이스(164)는 퓨즈를 끊기 위해 퓨즈 링크(154)를 통해 충분한 전류(예를 들면, 약 5 나노초 내지 10 나노초 내에 약 1000mA)를 끌어당긴다(draw).
퓨즈 링크(154)가 끊어진 경우에, 이는 핀(156)과 내부 회로부(158) 사이에 영구적이며 대체로 갈바닉인 배리어를 제공한다. 상술한 바와 같이, 핀(156)에서의 입력 신호는 다른 접속부(도시 생략)를 통해 IC(150) 내의 다른 덜 취약한 회로부로 계속 보내질 수 있다. 저항기(180)가 노드(166)와 전기적 접지 사이에서 고전압 트랜지스터 디바이스(164)와 병렬로 접속될 수 있다. 저항기(180)는 퓨즈 링크(154)가 끊어진 후에 과도 논리 블록(162)을 방전하고 노드(166)를 전기적 접지로 풀링하기 위한 경로를 제공한다.
도 4는 본 발명의 양태에 따른 보호 시스템(202)을 구현하는 집적 회로(200)의 부분의 예를 도시한다. 도 4의 예에서는, 보호 시스템(202)은 입력 핀(206)과 내부 회로부(208) 사이에 접속된 전송 게이트(t게이트)(204)를 포함하는 것으로 도시된다. 도 4에 도시된 접근법은 t게이트 타입의 차단 소자를 사용하는 것으로 제한되지는 않으며, 다른 타입의 스위치, 퓨즈형 링크 등과 같은, 내부 회로부(208)로부터 핀(206)을 차단하기 위한 다른 타입의 디바이스들도 사용될 수 있다. 예로서, 전송 게이트는 병렬로 접속되어 있어 반전된 게이트 전압들에 의해 제어되는 N-타입(N-Type) 및 하나의 P-타입(P-Type) 트랜지스터로 이루어진다. t게이 트(204)는 인에이블 입력 신호를 핀(206)으로부터 내부 회로부(208)에 자유롭게 전달하는 제1(예를 들면, 온(ON)) 상태 및 인에이블 입력 신호가 t게이트를 통해 내부 회로부(208)에 전송되는 것을 막기에 충분한 매우 높은(high) 임피던스를 제공하는 제2(예를 들면, 오프(OFF)) 상태로 동작할 수 있다.
예로서, 내부 회로부(208)는 EEPROM과 같은, 프로그램가능한 회로부일 수 있다. 데이터 레지스터(214)는, 예를 들어 IC(200)의 데이터 핀(도시 생략)에 입력되는 데이터(DATA)에 따라, EEPROM에 대한 명령어를 사용하여 프로그램될 수 있다. 예를 들면, 데이터 레지스터(214)는 프로그램 데이터뿐만 아니라 EEPROM에 대한 동작 모드를 가리키는 제어 비트들(bits) 양쪽 모두를 저장할 수 있다. 데이터 레지스터로부터의 대응 데이터는, 프로그램 모드에 진입하는 것과 프로그램 전압이 핀(206)에 인가되는 것이 동시에 발생되는 것에 응답하여 EEPROM에 프로그램될 수 있다. 입력 신호는, 정상 동작 모드 동안에는 보다 낮은 정전압으로 핀(206)에 제공되고, EEPROM에 데이터를 프로그래밍하기 위해서는 보다 높은 프로그래밍 전압으로 핀에 제공된다. 반대로, 데이터(DATA) 신호(예를 들면, 데이터 핀으로부터의 신호)는 정전압 또는 그 미만의 전압으로 제공된다. 예를 들면, 데이터 핀에 제공된 데이터는, 펑션(function)으로서 그리고 핀(206)에 제공된 신호에 대응하는 속도로 데이터 레지스터(214)에 클록될 수 있다.
핀(206)에서와 마찬가지로 ESD 보호 회로부(222)가 ESD 이벤트로 인한 피해를 경감시키기 위해 내부적으로도 활용될 수 있다. EEPROM 등의, 내부 회로부(208)의 프로그래밍을 허가하기 위해서는 ESD 보호 회로부(222)가 핀(206)에 보 다 높은 전압을 허용해야한다는 요건 때문에, 내부 회로부는 보호 시스템(202)이 없는 경우에는, 핀(206)에서의 전압 스파이크에 취약해 질 수 있다. 이러한 스파이크들은, 특정한 환경하에서 EEPROM의 부적절한 프로그래밍을 낳을 수 있다.
따라서, 보호 시스템(202)은, 핀(206)에서의 소정의 과도현상 이벤트와 같은, 활성화 상태를 감지하는 것에 응답하여 t게이트(204)를 턴 오프하거나 비활성화시키도록 구성된 제어 시스템(210)을 포함한다. 즉, 제어 시스템(210)은 핀(206)에서의 신호에 대응하여, 소정의 변화 속도를 초과(즉, 그보다 빠름)하는 내부 노드(212)에서의 신호 변화의 속도에 기초하여 활성화 상태를 감지하도록 구성된 논리부를 포함할 수 있다. 제어 시스템(210)은 또한 t게이트(204)를 턴 오프하도록 구성된 회로부를 포함하는데, 이는 영구적일 수 있거나, 또는 내부에 구현된 제어 회로부에 기초하여 프로그램가능할 수 있다. 제어 시스템(210)은 하나 이상의 제어 회로부를 이용하여 구현될 수 있다.
도 4의 예에서는, 제1 제어 회로부(226)가, 핀(206)에서의 신호의 전압에 기초하여 활성화 조건을 감지하는 dv/dt 논리 래치(230)를 포함한다. 예를 들면, 핀(206)에서 입력 신호가 소정의 과도(예를 들면, dv/dt) 특성을 갖는 적어도 소정의 전압을 갖는다면, dt/dv 논리 래치(230)는, 래치를 활성화하도록 구성되는 회로부(예로서, 도 3을 참조)를 포함할 수 있다. 본원에 언급된, 소정의 과도 특성은 사전에 설정되지 않아도 된다. 예를 들면, 회로부는, 핀(206)에 제공된 정상 신호보다 훨씬 더 빠른 신호(예를 들면, 대략 한 자릿수 이상만큼 큼)를 과도현상 트리거가 요구하도록 구성된다. 예를 들면, 핀(206)에서의 정상 입력 신호는 약 100 마이크로초의 상승 시간을 가질 수 있어서, dv/dt 래치의 회로부는 래치 조건을 구현하기 위해 핀(206)에서 1 마이크로초 또는 그보다 빠른 트리거 신호를 요구할 수 있다. 핀(206)에서의 전압이 적어도 소정의 과도 특성을 갖는 소정의 임계 전압을 초과하는 경우에는, dv/dt 래치는 대응하는 출력 신호를 래치한다.
본원 및 첨부된 청구항에 사용되는, "소정의 임계를 초과하는"이란 구문 및 그것의 변형은 양의 임계치보다 큰 경우와 음의 임계치보다 작은 경우 양쪽을 포함한다는 의미가 있다. 핀(206)에서의 전압과 임계 전압 간의 적절한 관계는 보호 시스템(202)의 구성 및 IC(200) 내부의 전압 레벨에 따라 구축될 수 있다. 핀(206)에 걸린 전압이 양의 임계치보다 크거나 음의 임계치보다 작은 경우에는 보호 시스템이 차단 소자(204)를 트리거하도록 구성될 수 있음이 더 이해될 것이다.
dv/dt 논리 래치(230)가 트리거 상태의 감지에 응답하여 트랜지스터 디바이스(232)를 구동하도록 결합된다. 트랜지스터 디바이스(232)는 정전압(VIN으로 표시됨)과 전기적 접지 사이에 퓨즈 링크(234)와 직렬로 접속되어 있다. 따라서, 전류를 전도하기 위해 논리 래치(230)가 트랜지스터(232)를 구동하기 위한 출력 신호를 제공하는 경우에는, 퓨즈 링크(154)가 차단된다. 퓨즈 링크(234)가 차단되는 경우에는, t게이트(204)의 제어 입력은 트랜지스터(232)를 통해 로우(low)로 풀링되어 t게이트를 턴 오프한다. 퓨즈 링크(234)를 끊는 것이, VIN과 트랜지스터 디바이스(232) 사이에 영구적이고 대체로 갈바닉인 배리어를 제공하기 때문에, t게이트의 상태도 또한 영구적이다. 당업자는 t게이트(154)로 사용될 수 있는 다른 구현예 및 구성을 이해하고 인지할 것인데, 그런 경우 t게이트를 턴 오프하기 위해 상이한 전압 레벨을 요구할 수 있다. 퓨즈 링크(234)의 간접적인 응용 대신에 기타 영구적인 솔루션들이 또한 사용될 수 있다.
기타 제어 회로부(240)는 1회 프로그램가능 회로망에 대응한다. 제어 회로부(240)는 활성화 상태를 감지하는 동작을 할 수 있는 논리 래치(230)를 포함한다. 설명의 단순화를 위해, 논리 래치(230)는 제어 회로부(226) 내의 논리 래치와 동일한 참조부호로 식별된다. 논리 래치들(230)은 서로 동일할 수 있거나 또는 제어 회로부(226)의 논리 래치와 서로 다를 수도 있음이 이해될 것이다. 논리 래치(230)는 노드(248)와 전기적 접지 사이에 전류 원(244)과 병렬로 연결된 트랜지스터 디바이스(242)를 구동한다. 전류 원(244)은 적합하게 구성되고 설정된 트랜지스터 디바이스들을 사용하여 구현되는 약한 전류 원(예를 들면 약 1nA)일 수 있다. 플로팅 게이트 트랜지스터 디바이스(예를 들면, 프로팅 게이트 PMOS 디바이스)(246)가 정전압(VIN)과 노드(248) 사이에 접속될 수 있다. 활성화 모드를 나타내는 제어 입력(212) 및 소정의 고전압 임계치(예를 들면, 약 12 내지 14V보다 큼)를 초과하는, 핀(206)에 걸린 전압에 응답하여, 논리 래치(230)는 트랜지스터 디바이스(242)를 턴 온한다. 트랜지스터 디바이스(242)가 활성화된 경우에는, 플로팅 게이트 P-채널 디바이스(246)의 게이트는 충전되고, 이어서, 전류를 공급하기 위해 P-채널 디바이스를 활성화시켜서(P-채널 디바이스는 전류 원(244)보다 더 강함), 노드(248)는 플로팅 게이트 P-채널을 통해 하이(high)로 풀링된다. 노드(248)에서 의 신호는 인버터(300)를 통해 반전되어(t게이트를 턴 오프하는데 논리 로우(low)가 요구되는 것으로 가정함) t게이트(204)를 턴 오프하기 위한 대응 제어 신호로서 제공될 수 있다.
도 4의 제어 시스템(210)이 t게이트(204)를 제어하는 상황에서 설명되었지만, 각각의 제어 회로부(226 및 240)가, 본 발명의 양태에 따라 구현되는 다른 타입의 보호 시스템에 대한 제어로서 동일하게 적용될 수 있음이 이해되고 인지될 것이다. 각각의 제어 회로부(226 및 240)는 본 발명의 양태에 따른 보호 시스템을 구현하기 위해 개별적으로 또는 제어 시스템의 일부로 조합되어 활용될 수 있다. 다른 방법으로는, 제어 시스템의 양 타입은 t게이트(204)의 영구적인 비활성화 또는 핀(206)을 내부 회로부(208)로부터 차단하기 위해 1회 프로그램가능한 디바이스(240)를 통한 프로그램가능한 타입의 접속 중에서의 선택을 가능하게 하는 데 활용될 수 있다.
도 5는 본 발명의 양태에 따른 보호 시스템(302)을 포함할 수 있는 집적 회로(300)의 다른 타입의 예를 도시한다. 도 5의 예는 EEPROM(308)을 프로그래밍하는 것과 관련하여 활용되는 IC(300)의 핀들(304 및 306)의 쌍으로 이루어진 경우로 제공된다. 따라서, 도 5의 회로는 프로그래밍을 구현하는 것 및 EEPROM을 테스팅하는 것에 관련할 뿐만 아니라 보호 시스템(302)의 회로부와도 관련되는 추가적인 회로부를 도시한다.
도 5에서, 보호 시스템(302)은 인에이블 핀(304)과 EEPROM(308) 사이에 접속된 차단 소자(310)를 포함한다. 예를 들면, 차단 소자(310)는, 퓨즈 링크, t게이 트, 또는 도통에서 비도통의 하이 임피던스 상태로 트리거될 수 있는 기타 장치일 수 있다. 차단 소자(310)는 정상 동작 동안에, 핀(304)에 제공되는 인에이블(예를 들면, 클록) 신호를 EEPROM뿐만 아니라 연관된 인에이블 회로망(312)에 제공하도록 구성된다. 인에이블 회로망(312)은 인에이블 신호를 연관된 프로그램 및 프리뷰 논리부(314)에 제공하도록 구성된다. 예를 들면, 인에이블 핀(304)에 제공된 프로그램 전압이, 예를 들어 정전압 레벨(VDD)에 대응하는, 제1 레벨인 경우에, 인에이블 회로망(312)은 프리뷰 인에이블 신호(PREVIEW_EN)를 논리부(314)에 제공할 수 있다. VDD는 IC(300)내에서 내부적으로 생성될 수 있거나, 다른 핀을 통해 외부 회로부에 의해 IC에 제공될 수 있다. 또한, 핀(304)에 제공된 신호가 보다 높은 프로그래밍 전압을 갖는 경우에 인에이블 회로망(312)은 프로그램 인에이블(PROGRAM_EN) 신호(314)를 제공할 수 있다. 인에이블 회로망(312)은 또한 내부 클록(CLOCK) 신호를 IC(300)의 연관된 회로부에 제공하는 것을 도울 수 있다.
프로그램 데이터 및 모드 제어 데이터를 포함하는 입력 데이터(INPUT DATA)가, EEPROM(308)을 프로그래밍하기 위해 데이터 핀(306)에 입력될 수 있다. 레지스터(318)는 데이터 핀(306)에 입력되는 데이터를 저장한다. 레지스터(318)는 데이터(DATA) 및 컨트롤(CONTROL) 비트들을 비롯한, 멀티-비트 출력을 제공하는 멀티-비트 시프트 레지스터로서 구현될 수 있다. 데이터(DATA) 비트들은 멀티-비트 출력으로서 EEPROM(308)에 제공되고 EEPROM(308)에 프로그램될 수 있는 값들(예를 들면, 트림(trim) 값들)을 포함한다. 레지스터(318)의 컨트롤(CONTROL) 비트들은 EEPROM의 대응 모드를 제어하기 위해 프로그램 프리뷰 논리(314)에 제공될 수 있다. 예를 들면, 컨트롤(CONTROL) 비트들은 상이한 모드들(예를 들면, 로드 모드, 프로그램 모드, 및 프리뷰 모드)로 동작하기 위해 배정되는 상이한 비트들을 구비하는 등의 멀티-비트 단어에 대응할 수 있다. 프로그램 프리뷰 논리부(314)는 그 다음에 프로그램(PROGRAM) 및 프리뷰(PREVIEW) 제어 신호를 EEPROM(308)에 제공한다. 따라서, 프로그램 전압이 핀(304)에 제공되는 동안에 레지스터(318)에 의해 제공되는 컨트롤(CONTROL) 비트들 및 PROGRAM_EN 신호가 특정한 소정의 값들을 갖는 경우에 EEPROM(308)은 데이터(DATA)를 사용하여 프로그램될 수 있다. 유사하게는, CONTROL 비트들 및 PREVIEW_EN 신호가 다른 소정의 값들은 갖는 경우에는 프로그램 프리뷰 논리부(314)는 EEPROM(308)에 기록될 데이터의 프리뷰를 활성화시킬 수 있다.
제어 시스템(320)은 차단 소자(310)를 제어하도록 구성된다. 제어 시스템(320)은 인에이블 핀(304)에서의 신호의 과도 특성들(예를 들면, dv/dt)에 응답하여 차단 소자(310)를 제어하도록 상호협력하는 논리부 및 구동 회로부를 포함한다. 도 5의 예에서, 제어 시스템(320)은 핀(304)에서 EEPROM(308)까지 차단 소자와 EEPROM 사이의 노드에 대한 접속을 통해 걸리는 전압을 모니터링한다. 추가적인 논리 입력이 임계 감지 회로(322)에 의해 제공될 수 있다. 예를 들면, 임계 감지 회로(322)는 인에이블 핀(304)에 제공된 전압을 모니터링하고, 소정의 프로그래밍 임계치(예를 들면, 프로그래밍 임계 전압에 도달하거나 초과하는 경우에 논리 HIGH에서의 전압)에 대한 핀 전압의 비교에 기초하여 대응 논리 출력을 제공한다. 당업자는 제어 시스템(320)에 대한 해당 출력을 제공하기 위해 임계 감지 회로(322)에 의해 활용될 수 있는 각종 타입의 비교기 회로 및 각종 임계 레벨들을 이해하고 인지할 것이다. 예를 들면, 임계 회로는, 핀에 걸린 전압이 적어도 EEPROM(308)을 프로그래밍하기 위해 요구되는 프로그램 전압인 경우에 제어 시스템(320)이 과도현상 감지를 할 수 있게 하는데 사용될 수 있다.
제어 시스템(320)은 임계 감지 회로(322)로부터의 신호가, 핀(304)에 걸린 프로그래밍 전압이 정전압보다 충분히 높은 소정의 값을 초과한다고 가리키는 경우 및 인에이블 핀에 제공되는 신호가 적어도 소정의 과도 특성들(예를 들면, 예상한 클록 신호보다 몇 자리 수의 크기 만큼 더 빠른 상승 시간)을 갖는 경우에는 차단 소자(310)를 트리거하기 위한 제어 신호를 제공한다. 제어 시스템(320)은 차단 소자(310)를 영구히 비도통 상태로 되도록 활성화시키거나, 다른 방법으로는, 제어 시스템은, 차단 소자가 인에이블 핀(304)을 EEPROM(308)과 재접속하게 할 수 있도록 프로그램가능할 수 있다. 또한, ESD 보호 디바이스(324)는 종래 기술에서와 같은, 대응 ESD 보호를 제공하기 위해 차단 소자(310)와 EEPROM 사이에서 인에이블 핀 및/또는 EEPROM(308)으로의 프로그램 입력에 제공될 수 있다. ESD 보호에 대한 필요는 시스템(300) 내에 구현되는 차단 소자(310)의 타입에 의존할 수 있다.
IC(300)는 또한 IC(300)의 다른 내부 컴포넌트들을 인에이블링하기 위해 대응 클록 신호를 제공할 수 있는 인에이블 내부 논리 블록(326)을 또한 포함할 수 있다. 예를 들면, 인에이블 내부 논리 블록(326)은, 인에이블 핀(304)에 제공된 신호의 전압 레벨이 정격 레벨인지 또는 보다 높은 프로그래밍 전압인지에 관계없 이, 대응 정격 레벨(VDD)로 또는 그 아래 레벨로 클록 신호를 제공하도록 구성된 회로부일 수 있다.
다른 예로서, 데이터는, 인에이블 핀(304)에 제공된 클록 신호에 기초하여 레지스터(318)에 클록된, 데이터 핀(306)에 대한 데이터의 직렬 스트림으로서 제공될 수 있다. 데이터의 적절한 스트림이 레지스터(318)로 로드된 후에, 데이터는 CONTROL 비트들을 통해 프리뷰 모드에 진입하고 데이터를 관측(예를 들면, 프로그래밍 도구를 사용하여)하는 등에 의해 데이터가 검증될 수 있다. 시프트 레지스터에 입력된 데이터가 프리뷰 모드 동안에 검증되는 경우에는, 대응하는 프로그램 모드에 진입하기 위한 적합한 컨트롤(CONTROL) 비트들이 시프트 레지스터(318)에 입력될 수 있다. 예를 들면, 프로그램 전압 신호(예를 들면, 약 12 내지 14V보다 큼)가, 시프트 레지스터로의 프로그램 제어 비트들 내의 시프팅에 관련하는 인에이블 핀(304)에 제공될 수 있어서 시프트 레지스터의 데이터 출력이 EEPROM의 대응 비트들을 프로그램하는데 사용되게 한다. 그러나, 정상 프로그램 전압은 제어 시스템(310)에 래치 조건을 설정하기에 충분한 과도 특성들을 갖지 않기 때문에, 제어 시스템은 차단 소자(310)를 트리거하지 않을 것이다. 프로그래밍이 완료된 후에는, 충분한 전압을 갖는 외부 트리거 신호 및 적합한 과도 특성들이 인에이블 핀(304)에 제공될 수 있어서 활성화 상태가 존재하고 제어 시스템(320)이 차단 소자(310)로 하여금 EEPROM(308)으로부터 핀을 전기적으로 차단시키게 트리거한다. 예를 들면, 트리거 신호는, 차단 소자를 비도통의 하이 임피던스 상태로 전환하기 위한 제어 출력 신호를 래치하기에 적절한 과도 특성들을 트리거 신호에 제공하도록 구성된 다른 회로부 또는 신호 생성부에 의해 제공될 수 있다. EEPROM(308)이 프로그래밍된 후에, 대응하는 출력 EEPROM 데이터 비트들(328)은, IC(300)의 파라미터들을 트리밍 하는 등을 위해, IC 내의 다른 회로부에 제공될 수 있다.
상술된 것들은 본 발명의 구현예이다. 본 발명의 종래 기술의 당업자는 청구된 발명의 범위 내에 속하는 본 예들의 많은 추후 조합들, 교환들 및 변형들이 가능함을 인식할 것이다.

Claims (8)

  1. 집적 회로(IC) 내의 적어도 하나의 컴포넌트를 보호하기 위한 시스템으로서,
    상기 집적 회로의 입력 단자와 상기 적어도 하나의 컴포넌트 사이에 직렬로 전기적으로 접속된 차단 소자-상기 차단 소자는, 상기 입력 단자를 상기 적어도 하나의 컴포넌트에 전기적으로 접속하기 위한 제1 상태, 및 상기 입력 단자를 상기 적어도 하나의 컴포넌트에 대하여 전기적으로 절연시키기 위한 제2 상태를 갖도록 구성됨-; 및
    소정의 변화 속도를 초과하는, 상기 입력 단자에서의 입력 신호의 변화 속도에 응답하여 상기 차단 소자로 하여금 상기 제1 상태에서 상기 제2 상태로 전환하게 하도록 구성된 제어 시스템
    을 포함하는 집적 회로(IC) 내의 적어도 하나의 컴포넌트를 보호하기 위한 시스템.
  2. 제1항에 있어서, 상기 제어 시스템은 상기 차단 소자와 상기 적어도 하나의 컴포넌트 사이의 노드에 결합된 논리 회로부를 더 포함하며, 상기 논리 회로부는 상기 소정의 변화 속도를 초과하는, 상기 노드에서의 전압의 변화 속도에 응답하여 상기 차단 소자로 하여금 상기 제2 상태로 전환하게 하도록 트리거링하기 위한 레벨에서 출력 신호를 래치하도록 구성되는, 집적 회로(IC) 내의 적어도 하나의 컴포넌트를 보호하기 위한 시스템.
  3. 제2항에 있어서, 상기 논리 회로부는 상기 노드에 결합된 캐패시터를 포함하며, 상기 캐패시터는, 상기 논리 회로부로 하여금 상기 소정의 변화 속도를 초과하는, 상기 노드에서의 전압의 변화 속도에 응답하여 상기 레벨에서의 상기 출력 신호를 래치할 수 있게 하기에 충분하도록 상기 소정의 변화 속도를 설정하는 캐패시턴스를 갖도록 구성되는, 집적 회로(IC) 내의 적어도 하나의 컴포넌트를 보호하기 위한 시스템.
  4. 제2항 또는 제3항에 있어서, 상기 노드는 상기 논리 회로부의 입력 노드이고, 상기 논리 회로부는,
    상기 논리 회로부의 상기 입력 노드와 출력 사이에 접속된 저항기-캐패시터 회로망;
    상기 논리 회로부의 상기 입력 노드와 상기 출력 사이의 상기 저항기-캐패시터 회로망과 병렬로 결합된 제1 트랜지스터;
    상기 제1 트랜지스터의 제어 입력과 전압 레일(rail) 사이에 접속된 제2 트랜지스터-상기 제2 트랜지스터의 제어 입력은 상기 출력에 접속됨-;
    상기 제1 트랜지스터의 상기 입력 노드와 상기 제어 입력 사이에 접속된 제2 저항기; 및
    상기 출력과 상기 전압 레일 사이에 접속된 제3 저항기
    를 더 포함하는, 집적 회로(IC) 내의 적어도 하나의 컴포넌트를 보호하기 위 한 시스템.
  5. 제4항에 있어서, 상기 제어 시스템은 상기 논리 회로부의 상기 출력과 상기 차단 소자 사이에 접속된 구동 회로부를 더 포함하며, 상기 구동 회로부는 상기 차단 소자로 하여금 상기 논리 회로부의 상기 출력에 제공된 상기 출력 신호에 기초하여 상기 제1 상태로부터 상기 제2 상태로 전환하도록 트리거하도록 구성되는, 집적 회로(IC) 내의 적어도 하나의 컴포넌트를 보호하기 위한 시스템.
  6. 제5항에 있어서, 상기 차단 소자는 퓨즈 링크 및 전송 게이트 중 하나를 포함하는, 집적 회로(IC) 내의 적어도 하나의 컴포넌트를 보호하기 위한 시스템.
  7. 집적 회로(IC) 칩으로서,
    제1 핀;
    상기 제1 핀과, 상기 집적 회로 내부의 프로그램가능한 회로부 사이에 전기적으로 접속된 차단 소자 - 상기 차단 소자는 상기 제1 핀을 상기 프로그램가능한 회로부에 전기적으로 접속하기 위한 제1 상태, 및 상기 제1 핀을 상기 프로그램가능한 회로부에 대하여 전기적으로 절연시키기 위한 제2 상태를 갖도록 구성되고, 클록 신호가, 상기 집적 회로의 정상 동작의 경우에는 제1 정전압에서 상기 제1 핀에 제공되고, 상기 프로그램가능한 회로부의 프로그래밍을 구현하는 경우에는 상기 제1 정전압을 초과하는 제2 고등(higher) 프로그램 전압에서 제공됨 -; 및
    상기 제1 핀에 제공된 신호를 모니터링하고 상기 차단 소자로 하여금 소정의 변화 속도를 초과하는, 상기 제1 핀에 제공된 신호의 변화 속도를 감지하는 것에 응답하여 상기 제1 상태로부터 상기 제2 상태로 전환하게 하도록 트리거링하도록 구성된 제어 시스템 - 상기 집적 회로의 상기 정상 동작 동안 및 프로그래밍 동안에 상기 클록 신호의 변화 속도는 상기 소정의 변화 속도보다 낮음 -
    을 포함하는 집적 회로 칩.
  8. 집적 회로 내의 프로그램가능한 회로부를 보호하기 위한 시스템으로서,
    상기 프로그램가능한 회로부를 입력 핀 회로부로부터 전기적으로 차단하기 위한 수단-상기 전기적으로 차단하기 위한 수단은, 상기 제1 핀을 상기 보호되는 회로부에 전기적으로 접속하기 위한 제1 상태, 및 상기 제1 핀을 상기 보호되는 회로부로부터 전기적으로 차단하기 위한 제2 상태를 갖고, 상기 집적 회로에 대한 정전압, 및 상기 정전압을 초과하는 상기 프로그램가능한 회로부에 대한 프로그램 전압 중 하나의 전압 이하에서 상기 제1 핀에 정상적으로 제1 신호가 제공됨-; 및
    소정의 변화 속도를 초과하는, 상기 입력 핀에서의 신호의 과도 특성에 응답하여 상기 제1 상태로부터 상기 제2 상태로 영구적으로 전환하도록, 상기 전기적으로 차단하기 위한 수단을 제어하기 위한 수단
    을 포함하는 집적 회로 내의 프로그램가능한 회로부를 보호하기 위한 시스템.
KR1020087007356A 2005-08-26 2006-08-28 집적 회로 내의 컴포넌트를 보호하기 위한 시스템,프로그램가능한 회로부를 보호하기 위한 시스템 및 집적회로 칩 KR100989501B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/212,256 US7551413B2 (en) 2005-08-26 2005-08-26 Transient triggered protection of IC components
US11/212,256 2005-08-26

Publications (2)

Publication Number Publication Date
KR20080049075A KR20080049075A (ko) 2008-06-03
KR100989501B1 true KR100989501B1 (ko) 2010-10-22

Family

ID=37772510

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087007356A KR100989501B1 (ko) 2005-08-26 2006-08-28 집적 회로 내의 컴포넌트를 보호하기 위한 시스템,프로그램가능한 회로부를 보호하기 위한 시스템 및 집적회로 칩

Country Status (5)

Country Link
US (1) US7551413B2 (ko)
EP (1) EP1929605A4 (ko)
KR (1) KR100989501B1 (ko)
CN (1) CN101297451A (ko)
WO (1) WO2007025260A2 (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7835124B2 (en) * 2007-01-02 2010-11-16 Freescale Semiconductor, Inc. Short circuit and over-voltage protection for a data bus
US8320091B2 (en) * 2010-03-25 2012-11-27 Analog Devices, Inc. Apparatus and method for electronic circuit protection
US9130562B2 (en) * 2013-03-13 2015-09-08 Alpha And Omega Semiconductor Incorporated Active ESD protection circuit
US9762052B2 (en) * 2013-03-15 2017-09-12 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and method of electrically decoupling nodes
US9153958B2 (en) * 2013-08-15 2015-10-06 Nxp B.V. Bias-insensitive trigger circuit for bigFET ESD supply protection
US11452121B2 (en) * 2014-05-19 2022-09-20 Qualcomm Incorporated Apparatus and method for synchronous multiplexing and multiple access for different latency targets utilizing thin control
US11019620B2 (en) 2014-05-19 2021-05-25 Qualcomm Incorporated Apparatus and method for inter-band pairing of carriers for time division duplex transmit- and receive-switching and its application to multiplexing of different transmission time intervals
CN105305565B (zh) * 2015-11-26 2018-02-23 英特格灵芯片(天津)有限公司 一种充电保护及识别电路及待充电设备
US10734806B2 (en) 2016-07-21 2020-08-04 Analog Devices, Inc. High voltage clamps with transient activation and activation release control
US10861845B2 (en) 2016-12-06 2020-12-08 Analog Devices, Inc. Active interface resistance modulation switch
US11387648B2 (en) 2019-01-10 2022-07-12 Analog Devices International Unlimited Company Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces
CN112786570A (zh) * 2019-11-01 2021-05-11 立积电子股份有限公司 具有静电放电保护机制的集成电路
US11935844B2 (en) 2020-12-31 2024-03-19 Texas Instruments Incorporated Semiconductor device and method of the same
US11756882B2 (en) 2020-12-31 2023-09-12 Texas Instruments Incorporated Semiconductor die with blast shielding
GB2619581A (en) * 2022-03-15 2023-12-13 Cirrus Logic Int Semiconductor Ltd Protection circuitry

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100216268B1 (ko) 1996-09-03 2000-03-15 구본준 과전원안정화회로
US6107784A (en) * 1996-12-26 2000-08-22 Kabushiki Kaisha Toshiba System interconnection protective device for non-utility generation equipment
US6137338A (en) * 1999-03-01 2000-10-24 Texas Instruments Incorporated Low resistance input protection circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2303719B (en) * 1995-07-26 2000-01-26 Black & Decker Inc An energy management system for a cordless vegetation cutter
JPH11187463A (ja) * 1997-12-24 1999-07-09 Sony Corp 移動体無線受信機
US6614806B1 (en) * 2000-01-06 2003-09-02 Motorola Inc. Method and apparatus for interfering receiver signal overload protection
US6356137B1 (en) * 2000-06-26 2002-03-12 Fairchild Semiconductor Corporation Voltage boost circuit with low power supply voltage
US6356469B1 (en) * 2000-09-14 2002-03-12 Fairchild Semiconductor Corporation Low voltage charge pump employing optimized clock amplitudes
GB2371931B (en) * 2001-02-06 2004-10-20 Nokia Mobile Phones Ltd Processing received signals
US7359173B2 (en) * 2005-07-26 2008-04-15 Texas Instruments Incorporated System and method for protecting IC components

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100216268B1 (ko) 1996-09-03 2000-03-15 구본준 과전원안정화회로
US6107784A (en) * 1996-12-26 2000-08-22 Kabushiki Kaisha Toshiba System interconnection protective device for non-utility generation equipment
US6137338A (en) * 1999-03-01 2000-10-24 Texas Instruments Incorporated Low resistance input protection circuit

Also Published As

Publication number Publication date
US7551413B2 (en) 2009-06-23
WO2007025260A3 (en) 2007-04-19
EP1929605A4 (en) 2012-11-28
WO2007025260A2 (en) 2007-03-01
US20070047164A1 (en) 2007-03-01
CN101297451A (zh) 2008-10-29
EP1929605A2 (en) 2008-06-11
KR20080049075A (ko) 2008-06-03

Similar Documents

Publication Publication Date Title
KR100989501B1 (ko) 집적 회로 내의 컴포넌트를 보호하기 위한 시스템,프로그램가능한 회로부를 보호하기 위한 시스템 및 집적회로 칩
KR100992712B1 (ko) 집적 회로, 집적 회로 칩 및 그 집적 회로의 적어도 하나의컴포넌트를 보호하기 위한 시스템
KR101720809B1 (ko) 상승 시간 검출기와 방전 지속 회로를 구비하는 정전기 방전 보호 회로
US7245468B2 (en) Electro-static discharge (ESD) power clamp with power up detection
US5946175A (en) Secondary ESD/EOS protection circuit
US7580233B2 (en) Protecting circuits from electrostatic discharge
WO2007124079A2 (en) Esd clamp control by detection of power state
US8730625B2 (en) Electrostatic discharge protection circuit for an integrated circuit
JP2009010477A (ja) 半導体装置
US10965118B2 (en) Over voltage/energy protection apparatus
KR101089469B1 (ko) 능동적 보호 회로 장치
US10158225B2 (en) ESD protection system utilizing gate-floating scheme and control circuit thereof
KR20080090725A (ko) 정전기 보호 회로
JP2001217395A (ja) オン・チップ・プログラム可能ポリシリコン・ヒューズのための内部保護回路およびその方法
US9263882B2 (en) Output circuits with electrostatic discharge protection
KR101052075B1 (ko) 반도체 장치
KR101239102B1 (ko) Ｅｓｄ보호 회로
JP2007294513A (ja) 半導体保護回路
KR100718965B1 (ko) 긴 활성화 시간을 갖는 정전기 방전 보호 회로
KR20220157595A (ko) Rc-fet와 로직회로를 이용한 esd 및 eos 보호회로
KR20130077626A (ko) 안티 퓨즈 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130927

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140929

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150930

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160929

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20170929

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20180928

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20190924

Year of fee payment: 10