CN112599161A - 多阻态自旋电子器件、读写电路及存内布尔逻辑运算器 - Google Patents
多阻态自旋电子器件、读写电路及存内布尔逻辑运算器 Download PDFInfo
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Abstract
本发明公开了一种多阻态自旋电子器件，包括：顶电极、底电极，分别与读写电路连接；磁隧道结，位于两电极间，从上至下依次包括：铁磁参考层、势垒隧穿层、铁磁自由层以及自旋轨道耦合层。铁磁自由层两端设置成核中心，用于产生磁畴壁；自旋轨道耦合层与底电极相连，施加写入脉冲时，产生电子自旋流，并通过自旋轨道矩驱动磁畴壁移动；自旋轨道耦合层与铁磁自由层界面设置多个局域磁畴壁钉扎中心，用于增强界面间反对称交换作用系数强度。器件通过调控自旋耦合矩和反对称交换作用强度，分别驱动和钉扎铁磁自由层中的磁畴壁，在全电场条件下实现多阻态切换；本发明进一步公开了一种基于此多阻态自旋电子器件的存算一体布尔逻辑及全加运算器。
Description
技术领域
本发明涉及信息存储技术领域，尤其是涉及一种多阻态自旋电子器件、读写电路及存内布尔逻辑运算器。
背景技术
以完成以数据为中心的实时任务，如自动驾驶的密集边缘计算、物联网和神经网络计算等，存算一体(In-memory Computing，IMC)高性能器件的开发正在成为学术界和产业界的研究热潮。IMC的关键概念是在内存中嵌入逻辑单元，以更好地利用外部和内部内存带宽，使数据通信能量和延迟的效率显著提高，并在内存中为数据处理提供了内在的并行性。最近报道了基于动态随机存储器(DRAM)和静态随机存储器(SRAM)的IMC架构。然而，它们也不可避免地面临着一些严重的问题，如高泄漏功率或初始数据被覆盖等，这些都阻碍了它们的进一步研究。
新型自旋电子信息器件，如基于Spin-Orbit Torque(SOT)驱动数据写入的SOT-MRAM(Magnetoresistive Random Access Memory，磁性随机存储器)具有更具有竞争力的运行速度和能效性能，特别是具有独立读写路径，使其具有的优越耐久性。在存算一体功能的实现方面，自旋电子器件的逻辑运算主要依靠与晶体管的搭配，构成混合运算电路。其中包括利用晶体管组成“逻辑树”，实现基本的布尔逻辑运算；或是通过外部读写电路的辅助，在内存单元本身完成逻辑运算以及存储，避免了传统冯诺依曼结构中存在的“内存墙瓶颈”。
从目前的研究中，利用晶体管实现逻辑运算的工作普遍存在着器件数量多，面积开销大，以及存在静态功耗的问题，而利用非易失性存储单元完成逻辑运算以及结果存储的方式中，简单的布尔逻辑运算(如：AND、OR)可以简单地通过一步完成，但在设计稍微复杂的运算，要求多个逻辑组合时(例如全加运算)，就需要多个内存单元分步骤实现简单逻辑，并在过程当中不时地进行读取与回写操作，在延长操作时间的同时，也增加了电路所需能耗，不利于发挥存算一体技术的优势。这个问题在自旋电子器件，甚至其它非易失性存储器件当中普遍存在。因此，无论在SOT-MRAM单元阵列还是外围电路中，都迫切需要开发一种具有多功能的新型SOT-MTJ(自旋轨道矩-磁隧道结)器件来解决上述问题，实现高速、低功耗和降低设计复杂度。
发明内容
为了解决上述技术问题，提高逻辑运算的速度，降低逻辑运算的功耗以及降低逻辑运算的复杂程度，本发明公开了一种多阻态自旋电子器件、读写电路及存内布尔逻辑运算器，具体方案如下。
一种多阻态自旋电子器件，包括：
顶电极，用于与外接读取电路连接，读取信号；
底电极，用于与外接写入电路连接，以接收写入信号；以及
磁隧道结，包括：
铁磁参考层，设置在所述顶电极的下面；
铁磁自由层，设置在所述铁磁参考层的下面，所述铁磁自由层的磁化方向与所述铁磁参考层内磁场方向反平行，所述铁磁自由层两端设置有磁畴壁成核中心，用于产生磁畴壁；
势垒隧穿层，设置在所述铁磁参考层和所述铁磁自由层之间，用于隔离所述铁磁参考层和所述铁磁自由层；
自旋轨道耦合层，设置在所述铁磁自由层的下方，两端分别与两个所述底电极连接，用于在所述写入信号的作用下产生自旋流驱动所述磁畴壁移动，所述自旋轨道耦合层上间隔设置多个局域磁畴壁钉扎中心，用于增强界面间反对称交换作用系数，形成多个阻态区域。
根据本发明的一些实施例，所述铁磁参考层和所述铁磁自由层的材料包括以下之一：CoFeB、Co2FeAl或Co。
根据本发明的一些实施例，所述自旋轨道耦合层的材料包括以下之一或组合：W、Ta、含W的合金或含Ta的合金。
根据本发明的一些实施例，所述局域磁畴壁钉扎中心和所述磁畴壁成核中心的材质包括Pt。
根据本发明的一些实施例，所述铁磁自由层的两端的各项异性能可调节，所述铁磁自由层与所述自旋轨道耦合层的界面有效自旋轨道类场矩和DMI反对称交换作用强度可调节。
根据本发明的一些实施例，所述局域磁畴壁钉扎中心的数量为N个，所述铁磁自由层中产生N个钉扎区域，所述多阻态自旋电子器件包括N个阻态，其中，N≥3，N为整数。
本发明还公开一种读写电路，包括：
上述的多阻态自旋电子器件；
写入电路，与所述多阻态自旋电子器件的底电极连接，用于将脉冲电流发送至所述多阻态自旋电子器件，以完成数据的写入；以及
读取电路，与所述多阻态自旋电子器件的顶电极连接，用于接收所述多阻态自旋电子器件的产生的参考电压，以完成数据的读取。
根据本发明的一些实施例，所述多阻态自旋电子器件的底电极包括第一底电极和第二底电极，所述第一底电极连接第一晶体管漏极，所述第二底电极连接第二晶体管漏极；
所述写入电路与所述多阻态自旋电子器件的底电极连接，写入电路的写入信号Vin为所述第一晶体管的栅控信号控制所述第一晶体管的启闭，用于将脉冲电流发送至所述多阻态自旋电子器件完成数据的写入；以及
所述读取电路与所述顶电极连接，读取电路的读取信号Vread为所述第二晶体管的栅控信号控制所述第二晶体管的启闭，感应电流通过所述多阻态自旋电子器件，产生参考电压，根据所述参考电压完成数据的读取。
根据本发明的一些实施例，所述多阻态自旋电子器件包括第一阻态、第二阻态、第三阻态和第四阻态；
所述写入电路通过行、列译码进行寻址，通过写字线开启第一晶体管注入写脉冲，驱动磁畴壁移动，通过控制所述写脉冲的数目以及方向控制不同阻态间的切换，通过控制所述写脉冲的极性方向控制所述磁畴壁的位移方向；以及
所述读取电路通过行、列译码进行寻址，通过读字线开启产生所述参考电压，通过灵敏放大器读出所述多阻态自旋电子器件的阻态信息。
本发明还公开一种存内布尔逻辑运算器，包括：
上述的读写电路；
其中，写入电路接收存储阵列输出的脉冲数并驱动磁畴壁移动，以改变多阻态自旋电子器件的阻态状态；
读取电路读取多阻态自旋电子器件的阻态信息；
所述存内布尔逻辑运算器通过读写电路的写入和读取实现布尔逻辑运算以及结果读取。
本发明通过在磁隧道结的铁磁自由层上设置多个局域磁畴壁钉扎中心，在铁磁自由层两端设置磁畴壁成核中心，铁磁自由层可在电场调控下呈现不同的阻态状态，通过底电极和顶电极连接外部的读写电路，读写电路控制多阻态自旋电子器件阻态状态的变化以及阻态信息的读取，即可完成信息的写入和读取，相较于现有技术，本发明公开的技术方案，读取及运算速度有了很大的提升，同时降低了器件中布尔逻辑运算复杂程度，降低了读取及运算的功耗。
附图说明
图1示意性示出了本公开实施例的多阻态自旋电子器件的结构示意图；
图2示意性示出了本公开实施例的多阻态自旋电子器件的不同阻态下铁磁自由层磁性畴壁分布示意图；
图3(a)示意性示出了本公开实施例的电流脉冲对多阻态自旋电子器件的阻态切换示意图；
图3(b)示意性示出了本公开实施例的多阻态自旋电子器件的阻态复位示意图；
图3(c)示意性示出了本公开实施例的不同幅值的脉冲电流对多阻态自旋电子器件的阻态切换的影响的示意图；
图4示意性示出了本公开实施例的读写电路的示意图；
图5(a)示意性示出了本公开实施例的多阻态自旋电子器件的第一阻态的读取结果示意图；
图5(b)示意性示出了本公开实施例的多阻态自旋电子器件的第二阻态的读取结果示意图；
图5(c)示意性示出了本公开实施例的多阻态自旋电子器件的第三阻态的读取结果示意图；
图5(d)示意性示出了本公开实施例的多阻态自旋电子器件的第四阻态的读取结果示意图；
图5(e)示意性示出了本公开实施例在工艺波动为3σ时，2000点蒙特卡洛模拟情况下多阻态自旋电子器件的感应电压分布结果示意图；
图6示意性示出了本公开实施例的多阻态自旋电子器件实现存算一体逻辑运算的结构示意图；
图7(a)示意性示出了本公开实施例的存内布尔逻辑运算器的7种不同的布尔逻辑运算操作以及结果示意图；
图7(b)示意性示出了本公开实施例的存内布尔逻辑运算器在全加运算多阻态自旋电子器件阻态切换的示意图；
图7(c)示意性示出了本公开实施例的存内布尔逻辑运算器在全加运算与输出的时候的时序示意图；
其中，101表示顶电极；102表示铁磁参考层；103表示势垒隧穿层；104表示铁磁自由层；105表示自旋轨道耦合层；106表示底电极；107表示磁畴壁成核中心；108表示局域磁畴壁钉扎中心；201表示第一成核区域；202表示第一钉扎区域，203表示第二钉扎区域，204表示第三钉扎区域，205表示表示第四钉扎区域；206表示第二成核区域；2a表示第一阻态；2b表示第二阻态；2c表示第三阻态；2d表示第四阻态；401表示写入电路；402表示多阻态自旋电子器件；403表示读取电路；601表示二值MRAM存储阵列；602表示存储阵列灵敏放大器；603表示逻辑运算阵列；604表示逻辑运算结果输出部分。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。
但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本发明实施例的全面理解。然而，明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。此外，在以下说明中，省略了对公知技术的描述，以避免不必要地混淆本发明的概念。
在此使用的术语仅仅是为了描述具体实施例，而并非意在限制本发明。在此使用的术语“包括”表明了特征、步骤、操作的存在，但是并不排除存在或添加一个或多个其他特征。
在此使用的所有术语(包括技术和科学术语)具有本领域技术人员通常所理解的含义，除非另外定义。应注意，这里使用的术语应解释为具有与本说明书的上下文相一致的含义，而不应以理想化或过于刻板的方式来解释，例如，界面间反对称交换作用系数(DM系数)，两个材料直接具有的反对称相互作用的系数，会影响磁畴壁的能量；DMI(Dzyaloshinskii-MoriyaInteraction)，α-Fe2O3理论上预测它属于反铁磁自旋构型，但实验上发现它具有微弱的铁磁性，Dzyaloshinskii在1958年给出了一个唯象模型来解释这种现象，1960年将自旋-轨道耦合引入安德森超交换作用理论解释了Dzyaloshinskii的唯象模型，命名为Dzyaloshinskii-Moriye相互作用。
为了解决上述技术问题，提高逻辑运算的速度，降低逻辑运算的功耗以及降低逻辑运算的复杂程度，本发明公开了一种多阻态自旋电子器件、读写电路及存内布尔逻辑运算器，具体方案如下。
图1示意性示出了本公开实施例的多阻态自旋电子器件的结构示意图，图4示意性示出了本公开实施例的读写电路的示意图。
根据本发明的一些实施例，一种多阻态自旋电子器件402，如图1、图4所示，包括顶电极101、底电极106和磁隧道结。
根据本发明的一些实施例，顶电极101用于与外接读取电路403连接，以读取信号。
根据本发明的一些实施例，底电极106用于与外接写入电路401连接，以接收写入信号。
根据本发明的一些实施例，磁隧道结包括铁磁参考层102、铁磁自由层104、势垒隧穿层103和自旋轨道耦合层105。
根据本发明的一些实施例，铁磁参考层102设置在顶电极101的下面。
根据本发明的一些实施例，铁磁自由层104设置在铁磁参考层102的下面，铁磁自由层104的磁化方向与铁磁参考层102内磁场方向反平行，也即方向相反且平行，铁磁自由层104两端设置有磁畴壁成核中心107，用于产生磁畴壁。
根据本发明的一些实施例，势垒隧穿层103设置在铁磁参考层102和铁磁自由层104之间，用于隔离铁磁参考层102和铁磁自由层104。
根据本发明的一些实施例，自旋轨道耦合层105设置在铁磁自由层104的下方，两端分别与两个底电极106连接，用于在写入信号的作用下产生自旋流驱动磁畴壁移动，自旋轨道耦合层105上间隔设置多个局域磁畴壁钉扎中心108，用于增强界面间反对称交换作用系数，形成多个阻态区域。
根据本发明的一些实施例，铁磁参考层102和铁磁自由层104的材料包括以下之一：CoFeB、Co2FeAl或Co。
根据本发明的一些实施例，自旋轨道耦合层105的材料包括以下之一或组合：W、Ta、含W的合金或含Ta的合金。
根据本发明的一些实施例，局域磁畴壁钉扎中心108和磁畴壁成核中心107的材质包括Pt。
根据本发明的一些实施例，铁磁自由层104的两端的各项异性能可调节，铁磁自由层104与自旋轨道耦合层105的界面有效自旋轨道类场矩和DMI反对称交换作用强度可调节。
根据本发明的一些实施例，局域磁畴壁钉扎中心108的数量为N个，铁磁自由层104中产生N个钉扎区域，多阻态自旋电子器件402包括N个阻态，其中，N≥3，N为整数。
根据本发明的一些实施例，N的数量为4个，多阻态自旋电子器件402包括4个阻态。
图2示意性示出了本公开实施例的多阻态自旋电子器件的不同阻态下铁磁自由层磁性畴壁分布示意图。
根据本发明的一些实施例，如图2所示，多阻态自旋电子器件402包括第一阻态2a、第二阻态2b、第三阻态2c和第四阻态2d。
根据本发明的一些实施例，铁磁自由层104的两端分别为第一成核区域201和第二成核区域206。
根据本发明的一些实施例，202、203、204与205为铁磁自由层104与局域磁畴壁钉扎中心107的接触部分。
根据本发明的一些实施例，以初始磁化方向向下为例，磁畴的初始态对应第一阻态2a，经过成核电流的成核后，磁畴壁移动到位于铁磁自由层104的左边界的第一钉扎区域202内；多阻态自旋电子器件402的阻态切换时，由第一底电极(图4中的BE1)输入电流脉冲，驱动磁畴壁进入第二钉扎区域203，对应第二阻态2b；再次输入脉冲，磁畴壁进入第三钉扎区域204，对应第三阻态2c；最后一个脉冲，磁畴壁进入铁磁自由层104最右端的第四成核区域205，对应第四阻态2d。
根据本发明的一些实施例，当反向施加电流脉冲，由第二底电极输入电流脉冲，磁畴壁移动方向与上述相反。
图3(a)示意性示出了本公开实施例的电流脉冲对多阻态自旋电子器件的阻态切换示意图；图3(b)示意性示出了本公开实施例的多阻态自旋电子器件的阻态复位示意图；图3(c)示意性示出了本公开实施例的不同幅值的脉冲电流对多阻态自旋电子器件的阻态切换的影响的示意图。
根据本发明的一些实施例，如图3(a)所示，铁磁自由层104的尺寸为320nm×70nm×0.8nm，采用CoFeB材料为模拟材料。其中，图3(a)展示了电流脉冲对多阻态自旋电子器件402的阻态切换的影响，依次注入电流脉冲后，铁磁自由层的104磁化改变，产生不同的阻态。在4.5×107A/cm2，0.25ns脉宽的单个电流脉冲驱动下，如图3(a)中灰色区域，铁磁自由层104中磁化Mz/Ms从初始时刻的接近-1(磁化方向与铁磁参考层102内磁场方向反平行，驱动到接近-0.3，此时磁畴壁从第一钉扎区域202移动到第二钉扎区域203，并在该区域附近产生震荡，而后逐渐稳定，将多阻态自旋电子器件402的第一阻态2a切换为第二阻态2b；在2ns时，施加第二个脉冲，Mz/Ms进一步切换到约0.3，此时磁畴壁位于第三钉扎区域204，对多阻态自旋电子器件402形成第三阻态2c；在4ns时，施加第三个脉冲，Mz/Ms接近1(磁化方向与铁磁参考层内磁场方向反平行)，磁畴壁进入第四钉扎区域205，此时多阻态自旋电子器件402为第四阻态2d。由此实现脉冲依次调控阻态切换。
根据本发明的一些实施例，在应用过程中，除了上述相邻阻态之间的单向切换之外，有时候也需要反向的复位操作。其方案可以为依次施加与上述情况相反的电流脉冲，或是施加一个脉冲宽度更宽的电流脉冲，将多阻态自旋电子器件402从第四阻态2d切换到第一阻态2a，如图(3b)所示，在多阻态自旋电子器件402处于第四阻态2d时，施加一个电流方向与原来相反，4.5×107A/cm2幅值，1ns脉宽的单个电流脉冲，再经过一段约0.6ns的驰豫时间，磁化状态回归初始状态，阻态随之复位到第一阻态2a。
根据本发明的一些实施例，如图3(c)所示，展示了不同脉冲电流幅值大小，对多阻态自旋电子器件402阻态切换的影响。对多阻态自旋电子器件402模拟时所设参数而言，大于4×107A/cm2的电流密度，0.25ns脉宽的单个脉冲可以实现第一阻态2a与第二阻态2b之间的切换，两个脉冲可以实现第一阻态2a到第三阻态2c之间的切换，三个脉冲可以实现第一阻态2a到第四阻态2d之间的切换。
根据本发明的一些实施例，多阻态自旋电子器件402可作为存储器进而实现多值存储功能，或是作为多态逻辑门控器件，进而实现布尔逻辑运算以及全加操作。
图4示意性示出了本公开实施例的读写电路的示意图。
根据本发明的一些实施例，如图4所示，本发明还公开一种读写电路，包括上述的多阻态自旋电子器件402、写入电路401和读取电路403。
根据本发明的一些实施例，上述读写电路以进一步扩展成为阵列结构。
根据本发明的一些实施例，读取电路403为复合灵敏放大读取电路。
根据本发明的一些实施例，写入电路401与多阻态自旋电子器件402的底电极106连接，用于将脉冲电流发送至多阻态自旋电子器件402，以完成数据的写入。
根据本发明的一些实施例，读取电路403与多阻态自旋电子器件402的顶电极101连接，用于接收多阻态自旋电子器件402的产生的参考电压，以完成数据的读取。
根据本发明的一些实施例，多阻态自旋电子器件402的底电极106包括第一底电极和第二底电极，第一底电极连接第一晶体管漏极，第二底电极连接第二晶体管漏极。
根据本发明的一些实施例，写入电路401与第一底电极连接，写入电路401的写入信号Vin为第一晶体管的栅控信号控制第一晶体管的启闭，用于将脉冲电流注入多阻态自旋电子器件402完成数据的写入。
根据本发明的一些实施例，读取电路403与顶电极连接，读取电路403的读取信号Vread为第二晶体管的栅控信号控制第二晶体管的启闭，感应电流通过多阻态自旋电子器件402，产生参考电压，根据参考电压完成数据的读取。
根据本发明的一些实施例，写入电路401通过行、列译码进行寻址，通过写字线开启第一晶体管，注入写脉冲，驱动磁畴壁移动，通过控制写脉冲的数目以及方向控制不同阻态间的切换，通过控制写脉冲的极性方向控制磁畴壁的位移方向。
根据本发明的一些实施例，读取电路403通过行、列译码进行寻址，通过读字线开启产生参考电压，通过灵敏放大器读出多阻态自旋电子器件的阻态信息。
根据本发明的一些实施例，初始状态下，多阻态自旋电子器件402的存储状态为第一阻态2a，对应数据“AB”＝“00”，401中写入信号Vin作为连接第一底电极1(BE1)的第一晶体管的栅控信号，控制该晶体管的导通与关断。写入数据时，Vin置于施加电压，控制第一晶体管导通，单个脉冲电流注入自旋轨道耦合层105，驱动铁磁自由层104内磁畴壁运动到第一钉扎区域，将数据写入为“01”；对应第二个脉冲电流、第三个脉冲电流分别写入“10”、“11”。在复位操作中，以相反方向施加相同幅值1ns脉宽的复位脉冲，可将多阻态自旋电子器件402的阻态复位到第一阻态2a。多阻态自旋电子器件402的上述尺寸、电流参数随器件结构及材料不同而异，在此不作为本发明的限制。
根据本发明的一些实施例，读取过程中，Vin信号置于0V，读取信号Vread置于施加电压，对应第二晶体管打开，感应电流通过多阻态自旋电子器件402的磁隧道结，产生参考电压Vsen，输入至读取电路403，读取电路403包括两个灵敏放大器SA1以及SA2，其中，SA2的使能信号(ENsen2)略延迟于SA1的使能信号(ENsen1)，具体的，该延迟的范围为1ns～10ns。此时，使能信号(ENsen1)来临，参考电流流过参考电阻REF1，产生参考电压Vref1，用以判断存储单元属于第一阻态2a、第二阻态2b、第三阻态2c或第四阻态2d。Vsen与Vref1共同输入SA1，若读取存储单元属于第一阻态2a或第二阻态2b，则SA1的输出Vout1为“0”；若读取存储单元属于第三阻态2c或第四阻态2d，则SA的输出Vout1为“1”。Vout1以及其互补信号
端的输出，同时作为栅控信号，分别控制REF3以及REF2分别串联的晶体管，产生参考电压。具体而言，当存储单元属于第一阻态2a或第二阻态2b之一，Vout1输出为“0”，此时
控制REF2产生参考电压，用以区分第一阻态2a及第二阻态2b。当存储单元为第一阻态2a，Vout2＝0，综合Vout1输出，读取的存储数据为“00”；当存储单元为第二阻态2b，Vout2＝1，综合Voutl输出，读取的存储数据为“01”；当存储单元属于第三阻态2c或第四阻态2d之一，Voutl输出为“1”，控制REF3产生参考电压，用以区分第三阻态2c及第四阻态2d；当存储单元为第三阻态2c，Vout2＝0，综合Vout1输出，读取的存储数据为“10”；当存储单元为第四阻态，Vout2＝1，综合Vout1输出，读取的存储数据为“11”。通过上述技术方案实现多阻态自旋电子器件402四个阻态信息的读取。
图5(a)至图5(d)分别为图4中读取四种阻态对应的结果示意图。其中，图5(a)示意性示出了本公开实施例的多阻态自旋电子器件的第一阻态的读取结果示意图；图5(b)示意性示出了本公开实施例的多阻态自旋电子器件的第二阻态的读取结果示意图；图5(c)示意性示出了本公开实施例的多阻态自旋电子器件的第三阻态的读取结果示意图；图5(d)示意性示出了本公开实施例的多阻态自旋电子器件的第四阻态的读取结果示意图；图5(e)示意性示出了本公开实施例在工艺波动为3σ，2000点蒙特卡洛模拟情况下多阻态自旋电子器件的感应电压分布结果示意图。
图中表现出了每个阻态产生的Vsen与Vref1、Vref2/ref3的瞬态模拟曲线，读取过程中，Vsen与参考电压的间隔在10％以上，具有较好的读取可靠性。第一阻态2a读取结果如图5(a)所示为“Vout1，Vout2”＝“00”；第二阻态2b读取结果如图5(b)所示为“Vout1，Vout2”＝“01”；第三阻态2c读取结果如图(5c)所示为“Vout1，Vout2”＝“10”；第四阻态2d读取结果如图(5d)所示为“Vout1，Vout2”＝“11”。
图5(e)示意性示出了本公开实施例在工艺波动为3σ时，2000点蒙特卡洛模拟情况下多阻态自旋电子器件402的感应电压分布结果示意图，从左至右的分布峰值分别表示第一阻态2a的感应电压(Vsen1)，第二阻态2b的感应电压(Vsen2)，第三阻态2c的感应电压(Vsen3)以及第四阻态2d的感应电压(Vsen4)，从图中可以看出感应电压之间具有80mV以上的感应裕度，能够实现读取可靠性。
本发明还公开一种存内布尔逻辑运算器，包括上述的读写电路。
根据本发明的一些实施例，写入电路401接收存储阵列输出的脉冲数并驱动磁畴壁移动，以改变多阻态自旋电子器件402的阻态状态。
根据本发明的一些实施例，读取电路403读取多阻态自旋电子器件402的阻态信息。
根据本发明的一些实施例，存内布尔逻辑运算器通过读写电路的写入和读取实现布尔逻辑运算。
图6示意性示出了本公开实施例的多阻态自旋电子器件实现存算一体逻辑运算的结构示意图。
根据本发明的一些实施例，如图6所示，存储阵列灵敏放大器602用以读取同列二值存储阵列所存数值，读取“1”、“0”分别产生高、0V，作为多阻态自旋电子器件402的第一晶体管栅控电压，控制603逻辑运算阵列中多阻态自旋电子器件402的写入。
根据本发明的一些实施例，单个信号读取与运算情况，如：选中601任意一个存储单元，可通过602同列的灵敏放大器SA’进行读取以及“NOT”运算。
根据本发明的一些实施例，两个信号输入逻辑运算阵列的情况，可实现半加运算以及AND/NAND、OR/NOR、XOR/XNOR布尔逻辑运算。例如：依照时序，先后选中二值MRAM存储阵列601中同列的任意两个存储单元X与Y进行读取。若所存储数据为“1”，则对应同列SA’输出施加电压，在读取信息的同时开启对应逻辑运算单元的第一晶体管，施加写脉冲，驱动该单元从一个阻态，向下一个阻态转变；若所存储数据为“0”，则对应同列SA’输出0V，对应逻辑运算单元状态不改变。因此，X＝0，Y＝0时，602中的同列SA’输出0个脉冲，逻辑运算单元603保持第一阻态2a不变，读出逻辑运算结果为“00”；X＝0，Y＝1或X＝1，Y＝0时，SA’输出1个脉冲，逻辑运算单元603从第一阻态2a转变为第二阻态2b，读出逻辑运算结果为“01”；X＝1，Y＝1时，SA’连续输出2个脉冲，逻辑运算阵列603从第一阻态2a转变为第二阻态2b再转变为第三阻态2c，读出逻辑运算结果为“10”。通过上述操作，实现X、Y存储单元之间的半加操作。
图7(a)示意性示出了本公开实施例的存内布尔逻辑运算器的7种不同的布尔逻辑运算操作以及结果示意图。
根据本发明的一些实施例，逻辑运算结果输出部分604Vout1、
分别实现X与Y的AND、NAND运算结果的读取，Vout2、
分别实现X与Y的XOR、XNOR运算结果的读取。需要执行OR操作时，施加使能信号ENOR，604中的REF2’产生参考电压，利用SA1区分第一阻态2a与第二阻态2b，可实现X与Y的OR、NOR运算结果的输出，其7种不同的布尔逻辑运算操作以及结果如图7(a)所示。
图7(b)示意性示出了本公开实施例的存内布尔逻辑运算器在全加运算多阻态自旋电子器件阻态切换的示意图；图7(c)示意性示出了本公开实施例的存内布尔逻辑运算器在全加运算与输出的时候的时序示意图。
根据本发明的一些实施例，三个信号输入逻辑运算阵列的情况，可实现全加运算。例如：依照时序，先后选中二值MRAM存储阵列601中同列的任意三个存储单元X、Y、Z，或是上一位SA1输出的运算进位信号Ci(图中未标注连接)与同列的任意两个存储单元X、Y，同上段所述，驱动逻辑运算单元中的畴壁运动，从而实现阻态的转变。如图7(b)所示，X＝0，Y＝0，Ci＝0时，存储阵列灵敏放大器602中的同列SA输出0个脉冲，逻辑运算阵列603保持第一阻态2a不变，读出逻辑运算结果为“00”；当输入信号存在一个为“1”，如Ci＝0，X＝0，Y＝1，SA输出1个脉冲，逻辑运算单元603从第一阻态2a转变为第二阻态2b，读出逻辑运算结果为“01”；当输入信号存在两个为“1”，如Ci＝0，X＝1，Y＝1，SA’连续输出2个脉冲，逻辑运算阵列603从第一阻态2a转变为第二阻态2b再转变为第三阻态2c，读出逻辑运算结果为“10”；当Ci＝1，X＝1，Y＝1，SA’连续输出3个脉冲，逻辑运算阵列603从第一阻态2a转变为第二阻态2b再转变为第三阻态2c，最后转变为第四阻态2d，读出逻辑运算结果为“11”，实现全加器逻辑的运算与输出，其时序图如图(7c)所示，Ci+1为运算的进位，Sum为运算的和，每个运算周期结束后，施加复位脉冲信号“Reset”。
本发明通过在磁隧道结的自旋轨道耦合层105上设置多个局域磁畴壁钉扎中心108，在铁磁自由层104两端设置磁畴壁成核中心107，铁磁自由层104可在全电场调控下呈现不同的阻态状态，通过底电极106和顶电极101连接外部的读写电路，读写电路控制多阻态自旋电子器件402阻态状态的变化以及阻态信息的读取，即可完成信息的写入和读取，相较于现有技术，本发明公开的技术方案，读取及运算速度有了很大的提升，同时降低了布尔逻辑运算的复杂程度，降低了读取及运算的功耗。
本发明公开的多阻态自旋电子器件402够在全电场条件下，不借助外场辅助，有效驱动畴壁移动位移，其位移大小与方向，可通过电流的脉冲数、脉宽以及方向调制，具有高可靠性以及电路兼容性；相对于传统存储“0”“1”两种状态的磁存储单元，本方案能够实现单个存储单元之中的多值存储，如“00”，“01”，“10”，“11”，减少了存储相同字节的信息所需的存储器面积；本发明公开的存内布尔逻辑运算器实现非冯诺依曼架构下的存算一体逻辑运算，如半加器、全加器、AND、NAND、XOR、XNOR以及NOR、OR，具有更高的运算能效。
至此，已经结合附图对本公开实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各零部件的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
需要说明的是，在本公开的具体实施例中，除非有所知名为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本公开的内容所得的所需特性改变。具体而言，所有使用于说明书及权利要求中表示组成的尺寸、范围条件等等的数字，应理解为在所有情况中是受到“约”的用语所修饰。一般情况下，其表达的含义是指包含由特定数量在一些实施例中±10％的变化、在一些实施例中±5％的变化、在一些实施例中±1％的变化、在一些实施例中±0.5％的变化。
本领域技术人员可以理解，本发明的各个实施例和/或权利要求中记载的特征可以进行多种组合或/或结合，即使这样的组合或结合没有明确记载于本发明中。特别地，在不脱离本发明精神和教导的情况下，本发明的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均落入本发明的范围。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种多阻态自旋电子器件，其特征在于，包括：
顶电极，用于与外接读取电路连接，读取信号；
底电极，用于与外接写入电路连接，以接收写入信号；以及
磁隧道结，包括：
铁磁参考层，设置在所述顶电极的下面；
铁磁自由层，设置在所述铁磁参考层的下面，所述铁磁自由层的磁化方向与所述铁磁参考层内磁场方向反平行，所述铁磁自由层两端设置有磁畴壁成核中心，用于产生磁畴壁；
势垒隧穿层，设置在所述铁磁参考层和所述铁磁自由层之间，用于隔离所述铁磁参考层和所述铁磁自由层；
自旋轨道耦合层，设置在所述铁磁自由层的下方，两端分别与两个所述底电极连接，用于在所述写入信号的作用下产生自旋流驱动所述磁畴壁移动，所述自旋轨道耦合层上间隔设置多个局域磁畴壁钉扎中心，用于增强界面间反对称交换作用系数，形成多个阻态。
2.根据权利要求1所述的多阻态自旋电子器件，其特征在于，所述铁磁参考层和所述铁磁自由层的材料包括以下之一：CoFeB、Co2FeAl或Co。
3.根据权利要求1所述的多阻态自旋电子器件，其特征在于，所述自旋轨道耦合层的材料包括以下之一或组合：W、Ta、含W的合金或含Ta的合金。
4.根据权利要求1所述的多阻态自旋电子器件，其特征在于，所述局域磁畴壁钉扎中心和所述磁畴壁成核中心的材质包括Pt。
5.根据权利要求1至4任一所述的多阻态自旋电子器件，其特征在于，所述铁磁自由层的两端的各项异性能可调节，所述铁磁自由层与所述自旋轨道耦合层的界面有效自旋轨道类场矩和反对称交换作用强度可调节。
6.根据权利要求1至4任一所述的多阻态自旋电子器件，其特征在于，所述局域磁畴壁钉扎中心的数量为N个，所述铁磁自由层中产生N个钉扎区域，所述多阻态自旋电子器件包括N个阻态，其中，N≥3，N为整数。
7.一种读写电路，其特征在于，包括：
如权利要求1至6任一所述的多阻态自旋电子器件；
写入电路，与所述多阻态自旋电子器件的底电极连接，用于将脉冲电流发送至所述多阻态自旋电子器件，以完成数据的写入；以及
读取电路，与所述多阻态自旋电子器件的顶电极连接，用于接收所述多阻态自旋电子器件的产生的参考电压，以完成数据的读取。
8.根据权利要求7所述的读写电路，其特征在于，所述多阻态自旋电子器件的底电极包括第一底电极和第二底电极，所述第一底电极与第一晶体管的漏极相连，所述第二底电极与第二晶体管的漏极相连；
所述写入电路与所述第一晶体管源极连接，写入电路的写入信号Vin为所述第一晶体管的栅控信号控制所述第一晶体管的启闭，用于将脉冲电流发送至所述多阻态自旋电子器件完成数据的写入；以及
所述读取电路与所述第二晶体管源极连接，读取电路的读取信号Vread为所述第二晶体管的栅控信号控制所述第二晶体管的启闭，感应电流通过所述多阻态自旋电子器件，产生参考电压，根据所述参考电压完成数据的读取。
9.根据权利要求8所述的读写电路，其特征在于，所述多阻态自旋电子器件包括第一阻态、第二阻态、第三阻态和第四阻态；
所述写入电路通过行、列译码进行寻址，通过写字线开启第一晶体管，注入写脉冲，驱动磁畴壁移动，通过控制所述写脉冲的数目以及方向控制不同阻态间的切换，通过控制所述写脉冲的极性方向控制所述磁畴壁的位移方向；以及
所述读取电路通过行、列译码进行寻址，通过读字线开启产生所述第二晶体管，产生参考电压，通过灵敏放大器读出所述多阻态自旋电子器件的阻态信息。
10.一种存内布尔逻辑运算器，其特征在于，包括：
如权利要求7至9任一所述的读写电路；
其中，所述写入电路用于接收存储阵列输出的脉冲数并驱动磁畴壁移动，以改变多阻态自旋电子器件的阻态状态；
所述读取电路用于读取多阻态自旋电子器件的阻态信息；
所述存内布尔逻辑运算器用于通过所述读写电路的写入和读取实现写入信号的布尔逻辑运算与读取。
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Legal Events
| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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