CN112002722A - 自旋电子器件、sot-mram存储单元、存储阵列以及存算一体电路 - Google Patents
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Abstract
本发明公开了一种自旋电子器件、SOT‑MRAM存储单元、存储阵列以及存算一体电路，所述自旋电子器件包括铁电/铁磁异质结构、磁隧道结以及设置在所述铁电/铁磁异质结构和所述磁隧道结之间的重金属层；所述铁电/铁磁异质结构包括层叠设置的多铁性材料层和铁磁层，所述磁隧道结包括层叠设置的自由层、绝缘层以及参考层，所述重金属层设置在所述铁磁层和所述自由层之间。本发明提供的自旋电子器件、SOT‑MRAM存储单元、存储阵列以及存算一体电路，可实现无外场辅助条件下的确定性磁化翻转。
Description
技术领域
本发明涉及集成电路技术领域，具体涉及一种自旋电子器件、SOT-MRAM 存储单元、存储阵列以及存算一体电路。
背景技术
在目前诸多的新型非易失性存储器中，自旋电子器件具有的高速度、低能耗、抗疲劳、抗辐射以及易小型化等优点，使其在信息领域受到了全世界的广泛关注。基于磁隧道结(MTJ，Magnetic Tunnel Junction)的磁性随机存储器(MRAM，Magnetic Random AccessMemory)是最受关注的一种自旋电子器件。当前大力发展的第二代MRAM是利用自旋转移矩(STT，Spin Transfer Torque) 效应来实现的，STT-MRAM的信息写入过程需要较大的电流通过磁隧道结，因而信息写入过程伴随着高能耗且不利于器件稳定性。而利用自旋轨道矩(SOT， Spin-Orbit Torque)效应来翻转磁自由层，写入信息时不需要大电流通过磁隧道结，可以实现信息的读和写分离，极大地提高了器件的稳定性，且拥有比 STT-MRAM更快的磁化翻转速度和更低的翻转临界电流密度，有助于实现超低能耗下数据的存储和计算，从而促使第三代磁性随机存储器SOT-MRAM在磁存算一体化和磁人工智能等领域具有广阔的应用前景。
虽然自旋轨道矩有望解决自旋转移矩所面临的速度、能耗以及势垒可靠性的瓶颈，但对于垂直磁各向异性的磁隧道结来说，单独的自旋轨道矩无法实现确定性的定向磁化翻转。在有效磁场的作用下，磁化在垂直向上和垂直向下两种状态下是等效的，必须沿电流方向外加一个水平磁场破坏这种对称性，才能实现确定性的磁化翻转。外加磁场的引入增加了电路复杂度和可靠性风险，无法有效微缩集成，也降低了铁磁层的稳定性，成为限制自旋轨道矩应用的最大障碍。如何使自旋轨道矩能够在无外加磁场的条件下完成确定性的磁化翻转并实现与现有CMOS工艺兼容的集成应用，仍是本领域一个亟待解决的技术问题。
发明内容
本发明所要解决的是现有的自旋轨道矩无法在无外加磁场的条件下完成确定性的磁化翻转且无法实现与现有CMOS工艺兼容的集成应用的问题。
本发明通过下述技术方案实现：
一种自旋电子器件，包括铁电/铁磁异质结构、磁隧道结以及设置在所述铁电/铁磁异质结构和所述磁隧道结之间的重金属层；
所述铁电/铁磁异质结构包括层叠设置的多铁性材料层和铁磁层，所述磁隧道结包括层叠设置的自由层、绝缘层以及参考层，所述重金属层设置在所述铁磁层和所述自由层之间。
可选的，所述多铁性材料层的材料为LaxBi1-xFeO3或者BiFeO3，所述铁磁层的材料为CoFe。
可选的，所述重金属层的材料为W、Pt或者Ta。
可选的，所述自由层的材料为FeCo、FeNi、FePd、FePt、CoPd、FeCoB中的一种或者为Heusler化合物，所述绝缘层的材料为MgO或者AlOx，所述参考层的材料为FeCo、FeNi、FePd、FePt、CoPd、FeCoB中的一种或者为Heusler 化合物。
可选的，所述铁电/铁磁异质结构和所述磁隧道结均为圆柱状结构，所述重金属层为条状结构。
可选的，所述自旋电子器件还包括第一电极、第二电极、第三电极以及第四电极；
所述第一电极与所述多铁性材料层连接，所述第二电极与所述参考层连接，所述第三电极与所述重金属层的一端连接，所述第四电极与所述重金属层的另一端连接，所述重金属层的一端和所述重金属层的另一端相对设置。
基于同样的发明构思，本发明还提供一种SOT-MRAM存储单元，包括第一晶体管、第二晶体管以及上述自旋电子器件；
所述第一晶体管的一端和所述多铁性材料层用于连接写位线，所述第一晶体管的另一端连接所述重金属层的一端，所述第一晶体管的控制端用于连接写字线；
所述第二晶体管的一端用于连接读位线，所述第二晶体管的另一端连接所述参考层，所述第二晶体管的控制端用于连接读字线；
所述重金属层的另一端用于连接源线，所述重金属层的另一端与所述重金属层的一端相对设置。
基于同样的发明构思，本发明还提供一种存算一体电路，包括第一存储单元、第二存储单元、第一参考单元以及第一灵敏放大器，所述第一存储单元和所述第二存储单元为上述SOT-MRAM存储单元；
所述第一参考单元用于提供第一参考电压，所述第一灵敏放大器的一个输入端用于接收所述第一参考电压，所述第一灵敏放大器的另一个输入端连接所述第一存储单元连接的读位线和所述第二存储单元连接的读位线，所述第一灵敏放大器的输出端作为所述存算一体电路的输出端。
可选的，所述第一参考单元包括第一参考电阻；
所述第一参考电阻的一端连接所述第一灵敏放大器的一个输入端并用于接收第一参考电流，所述第一参考电阻的另一端接地。
可选的，所述第一存储单元和所述第二存储单元连接同一条写字线，所述第一存储单元和所述第二存储单元连接同一条源线，所述第一存储单元和所述第二存储单元连接同一条读位线。
基于同样的发明构思，本发明还提供一种存储阵列，包括M条写位线、M 条读位线、N条写字线、N条读字线、N条源线以及M行、N列存储单元，其中，所述存储单元为上述SOT-MRAM存储单元，M和N为正整数；
位于同一行的每个存储单元连接同一条写位线，位于同一行的每个存储单元连接同一条读位线，位于同一列的每个存储单元连接同一条写字线，位于同一列的每个存储单元连接同一条读字线，位于同一列的每个存储单元连接同一条源线。
基于同样的发明构思，本发明还提供另一种存算一体电路，包括位线译码器、字线译码器、源线译码器、读取运算模块以及上述存储阵列；
所述位线译码器用于向所述M条写位线以及所述M条读位线提供位线操作电压；
所述字线译码器用于向所述N条写字线以及所述N条读字线提供字线操作电压；
所述源线译码器用于向所述N条源线提供源线操作电压和感应电流；
所述读取运算模块用于读取所述存储阵列存储的数据，并对所述存储阵列存储的数据进行逻辑运算。
可选的，所述读取运算模块包括第二参考单元、第三参考单元、第二灵敏放大器、第三灵敏放大器以及输出单元；
所述第二参考单元用于在对所述存储阵列进行读取操作或者在对所述存储阵列进行逻辑或运算时提供第二参考电压；
所述第三参考单元用于在对所述存储阵列进行逻辑与运算时提供第三参考电压；
所述第二灵敏放大器的一个输入端用于接收所述第二参考电压，所述第二灵敏放大器的另一个输入端连接所述M条读位线，所述第二灵敏放大器的输出端连接所述输出单元；
所述第三灵敏放大器的一个输入端用于接收所述第三参考电压，所述第二灵敏放大器的另一个输入端连接所述M条读位线，所述第三灵敏放大器的输出端连接所述输出单元；
所述输出单元的输出端作为所述存算一体电路的输出端。
可选的，所述第二参考单元包括第二参考电阻、第三参考电阻、第三晶体管以及第四晶体管；
所述第二参考电阻的一端连接所述第三参考电阻的一端和所述第二灵敏放大器的一个输入端并用于接收第二参考电流，所述第二参考电阻的另一端连接所述第三晶体管的一端，所述第三参考电阻的另一端连接所述第四晶体管的一端，所述第三晶体管的控制端用于接收第一使能信号，所述第四晶体管的控制端用于接收第二使能信号，所述第三晶体管的另一端和所述第四晶体管的另一端接地。
可选的，所述第三参考单元包括第四参考电阻和第五晶体管；
所述第四参考电阻的一端连接所述第三灵敏放大器的一个输入端并用于接收第三参考电流，所述第四参考电阻的另一端连接所述第五晶体管的一端，所述第五晶体管的控制端用于接收第三使能信号，所述第五晶体管的另一端接地。
可选的，所述读取运算模块还包括与非门电路以及非门电路；
所述与非门电路的一个输入端连接所述第二灵敏放大器的输出端，所述与非门电路的另一个输入端连接所述第三灵敏放大器的输出端，所述与非门电路的输出端连接所述输出单元和所述非门电路的输入端，所述非门电路的输出端连接所述输出单元。
本发明与现有技术相比，具有如下的优点和有益效果：
本发明提供的自旋电子器件，包括铁电/铁磁异质结构、磁隧道结以及设置在所述铁电/铁磁异质结构和所述磁隧道结之间的重金属层。由于所述铁电/铁磁异质结构中相邻的多铁性材料层和铁磁层之间存在界面交换耦合效应，所述铁磁层能够产生与所述多铁性材料层铁电极化相关的磁化，进而产生界面磁场，因此，通过对所述自旋电子器件外加电场，控制所述铁磁层的铁电开关，可以控制界面磁场的产生与消失。进一步，在所述磁隧道结中，自由层磁化方向的确定性翻转，可以由所述铁电/铁磁异质结构产生的界面磁场和层间耦合联合增强SOT驱动自由层磁化翻转效应来控制，因而本发明提供的自旋电子器件可实现无外场辅助条件下的确定性磁化翻转。同时，本发明提供的自旋电子器件，较小的写入电流即可翻转自由层的磁化方向，写电流不经过所述磁隧道结，减少写电流对所述磁隧道结带来的损伤，提高抗疲劳循环特性，因而其还具有低临界电流密度、高数据写入速率以及高抗疲劳循环特性。此外，本发明提供的自旋电子器件与现有的基于磁隧道结的器件结构兼容，有利于所述自旋电子器件的大规模制造。
本发明提供的存算一体电路，能够实现存储阵列的存取以及所存数据的布尔逻辑运算，实现存算一体功能，且兼容于现有CMOS集成电路工艺，利于大规模制备和集成应用。
附图说明
此处所说明的附图用来提供对本发明实施例的进一步理解，构成本申请的一部分，并不构成对本发明实施例的限定。在附图中：
图1为现有的STT-MRAM存储单元的结构示意图；
图2为现有的SOT-MRAM存储单元的结构示意图；
图3为本发明实施例的自旋电子器件的结构示意图；
图4为本发明实施例的自旋电子器件的信息存储部分的结构示意图；
图5为本发明实施例的自旋电子器件的铁电/铁磁异质结构的结构示意图；
图6为对本发明实施例的自旋电子器件进行自旋力矩铁磁共振测试的示意图；
图7为对本发明实施例的自旋电子器件进行自旋力矩铁磁共振测试产生的混合电压的波形图；
图8为本发明实施例的SOT-MRAM存储单元的电路结构示意图；
图9为对本发明实施例的SOT-MRAM存储单元进行读取操作的电路结构示意图；
图10为本发明一种实施例的存算一体电路的电路结构示意图；
图11为本发明实施例的存储阵列的电路结构示意图；
图12为本发明另一种实施例的存算一体电路的电路结构示意图；
图13为本发明实施例的读取运算模块的电路结构示意图。
具体实施方式
图1为现有的STT-MRAM存储单元的结构示意图，所述STT-MRAM存储单元包括设置在位线11和字线12之间的选通晶体管12以及磁隧道结，所述磁隧道结包括层叠设置的参考层14、绝缘层15以及自由层16。当所述选通晶体管13开启时，使所述磁隧道结导通，所述位线11中的电子注入所述参考层14，产生与所述参考层14的极化方向相同的自旋流。自旋流跃迁过所述绝缘层15，将自旋力矩转移到所述自由层16中，从而将所述自由层16的磁化方向翻转为与所述参考层14的磁化方向相同，此时所述磁隧道结呈现低阻态，达到写入二进制数据“0”的目的。当对所述STT-MRAM存储单元施加方向相反的电流时，电子从所述自由层16流入所述参考层14，与所述参考层14自旋方向相反的极化电子被反射，造成所述自由层16磁化方向翻转为与所述参考层14的磁化方向相反，此时所述磁隧道结呈现高阻态，达到写入二进制数据“1”的目的。对于所述STT-MRAM存储单元，上述数据写入过程需要较大的电流通过所述磁隧道结，因而信息写入过程伴随着高能耗且不利于器件稳定性。
图2为现有的SOT-MRAM存储单元的结构示意图，所述SOT-MRAM存储单元包括设置在位线21和字线22之间的磁隧道结23、重金属层24以及选通晶体管25，所述磁隧道结包括层叠设置的参考层、绝缘层以及自由层。当所述选通晶体管25开启时，使所述磁隧道结23导通，产生流过所述重金属层24的电流。由于自旋霍尔效应，流过所述重金属层24的电流产生两个方向相反的极化电流。自旋极化电子在所述重金属层24的边缘堆积，产生自旋流注入所述自由层。在外加磁场的作用下，自旋流对所述自由层和所述参考层中的磁化产生力矩，诱导所述自由层和所述参考层发生确定性的磁化翻转。当所述自由层的磁化方向与所述参考层的磁化方向相同时，所述磁隧道结23呈现低阻态，对应写入二进制数据“0”；当所述自由层的磁化方向与所述参考层的磁化方向相反时，所述磁隧道结23呈现高阻态，对应写入二进制数据“1”。对于所述SOT-MRAM 存储单元，外加磁场的引入增加了电路复杂度和可靠性风险，无法有效微缩集成，也降低了所述自由层和所述参考层的稳定性，成为限制自旋轨道矩应用的最大障碍。
基于此，本发明实施例提供一种自旋电子器件，利用磁电耦合的原理，通过外加电场作用于磁电耦合异质结，实现在室温条件下，定向磁化翻转的全电学控制。
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
本发明实施例提供一种自旋电子器件，图3是所述自旋电子器件的结构示意图，所述自旋电子器件包括铁电/铁磁异质结构31、磁隧道结32以及设置在所述铁电/铁磁异质结构31和所述磁隧道结32之间的重金属层33。所述铁电/ 铁磁异质结构31包括层叠设置的多铁性材料层311和铁磁层312，所述磁隧道结32包括层叠设置的自由层321、绝缘层322以及参考层323，所述重金属层 33设置在所述铁磁层312和所述自由层321之间。
所述多铁性材料层311在室温条件下具有铁磁性以及铁电性，可以在外加电场的控制下将内在的铁电性与铁磁性耦合。同时，所述多铁性材料层311与所述铁磁层312之间存在界面交换耦合效应。当外加电场打破了时间反演对称性，所述多铁性材料层311与所述铁磁层312则表现出界面磁场。此时，如果有电流流过所述重金属层33，所述重金属层33会产生自旋流，磁电耦合产生的界面磁场代替外加磁场，实现信息存储的确定性写入。
参考图4，所述磁隧道结32与所述重金属层33构成所述自旋电子器件的信息存储部分。由于自旋霍尔效应，当有电流流过所述重金属层33时，会在所述重金属层33产生与自旋方向相反的极化电流，所述极化电流在Z轴方向积累。其中，Z轴方向为垂直于所述重金属层33所在平面的方向，Z轴正方向为指向所述铁电/铁磁异质结构31的方向，Z轴负方向为指向所述磁隧道结32的方向。在Z轴负方向，自旋流注入所述自由层321。在所述铁电/铁磁异质结构31产生的界面磁场的作用下，所述自由层321产生定向的磁化翻转。当所述自由层321 的磁化方向与所述参考层323的磁化方向相同时，所述磁隧道结32呈现低阻态，代表存储二进制数据“0”；当所述自由层321的磁化方向与所述参考层323的磁化方向相反时，所述磁隧道结32呈现高阻态，代表存储二进制数据“1”。
所述磁隧道结32与所述重金属层33的材料和厚度可根据实际应用场景进行选取。在本发明实施例中，所述重金属层33的材料可以为W、Pt或者Ta等强自旋-轨道耦合薄膜，所述重金属层33的厚度可以为1纳米至10纳米。所述自由层321的材料可以为FeCo、FeNi、FePd、FePt、CoPd、FeCoB中的一种或者为Heusler化合物，所述自由层321的厚度可以为1纳米至2纳米。所述绝缘层322的材料可以为MgO或者AlOx等高质量隧穿薄膜，所述绝缘层322的厚度可以为0.8纳米至1.6纳米。所述参考层323的材料可以为FeCo、FeNi、FePd、FePt、CoPd、FeCoB中的一种或者为Heusler化合物，所述参考层323的厚度可以为1纳米至2纳米。
参考图5，所述多铁性材料层311和所述铁磁层312构成异质结构。所述多铁性材料层311在室温条件下具有铁磁性与铁电性，所述铁磁层312具有较小的磁致伸缩系数。所述多铁性材料层311的晶格结构51和52表明，铁电极化可以指向八个简并方向中的任何一个。由于内在的磁电耦合，材料会产生与铁电极化的平面投影方向相同且正交的磁矩。因此，通过外加电场，可实现材料的磁化。所述多铁性材料层311和所述铁磁层312之间产生界面交换耦合，从而将所述铁磁层312的磁矩与所述多铁性材料层311的磁序耦合，各向异性和晶畴结构可以通过交换耦合转移到所述铁磁层312中，产生界面磁场。由于所述铁电/铁磁异质结构31中磁化的开关是由所述多铁性材料层311的铁电开关控制的，因此可以消除由焦耳热引起的能量耗散。
所述多铁性材料层311和所述铁磁层312的材料和厚度可根据实际应用场景进行选取。在本发明实施例中，所述多铁性材料层311的材料可以为单相多铁材料，例如为LaxBi1-xFeO3或者BiFeO3等铁电薄膜，所述多铁性材料层311 的厚度可以为2.5纳米至4纳米。单相多铁材料的磁序和铁电序可以在室温条件下共存，为室温调控铁磁体翻转提供了前提。所述铁磁层312的材料可以为单相多铁与铁磁过渡金属材料，例如为CoFe等铁磁薄膜，所述铁磁层312的厚度可以为2.5纳米至4纳米。单相多铁与铁磁过渡金属材料和单相多铁材料构成的异质结能够产生层间的交换耦合效应，每个铁磁畴内的磁化强度与单相多铁材料中相应的铁电畴极化的平面投影方向共线，意味着铁磁体的磁化可以由多铁体系的铁电开关范围控制。
进一步，所述铁电/铁磁异质结构31、所述磁隧道结32以及所述重金属层 33构成堆叠结构，这样的设计允许在同一结构上进行读写操作，只使用小电流以及外加电场实现信息的确定性写入。在本发明实施例中，所述铁电/铁磁异质结构31和所述磁隧道结32可以均为圆柱状结构，所述重金属层33可以为条状结构。当然，所述铁电/铁磁异质结构31和所述磁隧道结32还可以均为长方体状结构或者为环状结构等其它形状叠层结构，本发明实施例对此不进行限定。所述重金属层33还可以为方形等其他形状，只要保证所述重金属层33具有相对的两端，在外加电场时能够有电流从所述重金属层33的一端流向相对的另一端，从而能够在所述重金属层33产生自旋霍尔效应即可。
当所述自旋电子器件与外部电路连接时，通常需要通过电极与外部电路连接。因此，所述自旋电子器件还可以包括第一电极34、第二电极35、第三电极 36以及第四电极37。具体地，所述第一电极34与所述多铁性材料层311连接，即所述多铁性材料层311的一个底面连接所述铁磁层312，所述多铁性材料层 311的另一个底面连接所述第一电极34。所述第二电极35与所述参考层323连接，即所述参考层323的一个底面连接所述绝缘层322，所述参考层323的另一个底面连接所述第二电极35。所述第三电极36与所述重金属层33的一端连接，所述第四电极37与所述重金属层33的另一端连接，所述重金属层33的一端和所述重金属层33的另一端相对设置。在本发明实施例中，所述第三电极36和所述第四电极37设置在所述重金属层33与所述自由层321连接的一面，在其他实施例中，所述第三电极36和所述第四电极37也可以设置在所述重金属层 33与所述铁磁层312连接的一面，或者设置在所述重金属层33的侧面，本发明实施例对此不进行限定。所述第一电极34、所述第二电极35、所述第三电极36 以及所述第四电极37的材料和厚度可根据实际应用场景进行选取，在本发明实施例中，所述第一电极34、所述第二电极35、所述第三电极36以及所述第四电极37的材料可以为Cu、Au、W、Pt等材料，所述第一电极34、所述第二电极35、所述第三电极36以及所述第四电极37的厚度为纳米量级。
图6为对本发明实施例的自旋电子器件进行自旋力矩铁磁共振测试的示意图。其中，HRF为施加的射频磁场，Iwrite为写入电流，Hext为外加磁场，M为磁化方向，τFL为自旋电流对铁磁材料产生的类场力矩，τDL为自旋电流对铁磁材料产生的类阻尼力矩，两者共同作用翻转磁化方向。自旋力矩铁磁共振利用交流电产生的自旋力矩来激发铁磁谐振，是测量电荷-自旋转换效率(即自旋霍尔角) 的有效方法。将平面内射频电荷流IRF注入到所述铁磁层312和所述重金属层33 异质结构，由于自旋耦合效应，所述重金属层33产生自旋流注入所述铁磁层312，并对所述铁磁层312的磁化产生力矩的作用。由于交流电是振荡的，产生的振荡力矩也导致了器件中各向异性磁阻的振荡。因此，产生一个混合电压Vmix，由直流电压表或锁相放大器检测。
图7为所述混合电压Vmix的波形图，虚线表示所述自旋电子器件在6GHz 频率下的数据拟合曲线，深色曲线表示异质结中τFL驱动的磁化结果，浅色曲线表示异质结中τDL驱动的磁化结果。深色曲线具有反对称洛伦兹线形状，浅色曲线与深色曲线具有额外的90°相位差。因此，在共振场中，τDL驱动力矩是同相(δ＝0)，导致产生洛伦兹对称线形状，其中，自旋霍尔角(θsh)可由VS/VA计算获得，VS和FS为测量的对称洛伦兹分量，VA和FA为反对称洛伦兹分量。
本发明实施例提供的自旋电子器件，通过在所述铁电/铁磁异质结构31的两端施加电场，翻转所述多铁性材料层311铁电极化，进而翻转反铁磁各项异性场和倾斜磁矩，通过调节所述铁电/铁磁异质结构31的磁耦合效应，促使反铁磁各项异性场产生单轴各向异性从而改变所述铁磁层312的矫顽场。这种具有电极化和磁化的磁电耦合及层间耦合效应产生驱动所述自由层321磁化翻转所需的磁场，在全电学操作控制时，有效诱导所述磁隧道结32的确定性翻转，使数据信息的确定性写入成为可能。所述自旋电子器件中可以实现无外场辅助磁化翻转的过程，大幅促进器件可微缩性以及集成度的提高，从而利于所述自旋电子器件的实际集成应用。同时，本发明实施例提供的自旋电子器件具有低临界电流密度、高数据写入速率以及高抗疲劳循环特性。此外，本发明实施例提供的自旋电子器件与现有的基于磁隧道结的器件结构兼容，有利于所述自旋电子器件的大规模制造。
基于同样的发明构思，本发明实施例还提供一种SOT-MRAM存储单元。图 8是所述SOT-MRAM存储单元的电路结构示意图，所述SOT-MRAM存储单元包括第一晶体管Q1、第二晶体管Q2以及自旋电子器件800，所述自旋电子器件800为前述实施例描述的自旋电子器件。
具体地，所述第一晶体管Q1的一端和所述自旋电子器件800的多铁性材料层用于连接写位线WBL，所述第一晶体管Q1的另一端连接所述自旋电子器件 800的重金属层的一端，所述第一晶体管Q1的控制端用于连接写字线WWL。所述第二晶体管Q2的一端用于连接读位线RBL，所述第二晶体管Q2的另一端连接所述自旋电子器件800的参考层，所述第二晶体管Q2的控制端用于连接读字线RWL。所述自旋电子器件800的重金属层的另一端用于连接源线SL，所述自旋电子器件800的重金属层的另一端与所述自旋电子器件800的重金属层的一端相对设置。进一步，所述第一晶体管Q1和所述第二晶体管Q2可以为NMOS 晶体管，所述第一晶体管Q1的一端和所述第二晶体管Q2的一端为NMOS晶体管的漏极，所述第一晶体管Q1的一端和所述第二晶体管Q2的另一端为NMOS 晶体管的源极，所述第一晶体管Q1的一端和所述第二晶体管Q2的控制端为 NMOS晶体管的栅极。当然，所述第一晶体管Q1和所述第二晶体管Q2还可以为其他具有开关功能的晶体管，本发明实施例对此不进行限定。
在对所述SOT-MRAM存储单元进行写操作时，对所述读位线RBL、所述读字线RWL以及所述源线SL施加低电平电压，例如施加0V电压，使所述第二晶体管Q2关闭，对所述写位线WBL和所述写字线WWL施加高电平电压，例如施加1.2V电压，使所述第一晶体管Q1开启，从而有电流流经所述自旋电子器件800的重金属层，在所述自旋电子器件800的重金属层产生自旋流，自旋流注入所述自旋电子器件800的自由层，在所述自旋电子器件800的铁电/铁磁异质结构ME产生的磁场作用下，所述自旋电子器件800的自由层产生磁化方向的定向翻转，完成信息写入。
图9为对所述SOT-MRAM存储单元进行读取操作的电路结构示意图。结合图8和图9，在对所述SOT-MRAM存储单元进行读取操作时，对所述写位线 WBL和所述写字线WWL施加低电平电压，例如施加0V电压，使所述第一晶体管Q1关闭，对所述读字线RWL施加高电平电压，例如施加1.2V电压，并对所述源线SL施加感应电流Isen，例如施加100μA至200μA电流，使所述第二晶体管Q2开启，产生图8中箭头路径所示的读电流。所述读电流使所述读位线 RBL上产生对应的感应电压Vsen，所述感应电压Vsen输入读灵敏放大器SA0 的一个输入端，所述读灵敏放大器SA0的另一个输入端接收读参考电压Vref0，其中，所述读参考电压Vref0由读参考电流Iref0流过读参考电阻Rref0产生。所述读灵敏放大器SA0对所述感应电压Vsen和所述读参考电压Vref0进行比较，根据比较结果输出所述SOT-MRAM存储单元存储的数据。
对于所述SOT-MRAM存储单元，在存储二进制数据“0”时，所述感应电压Vsen对应的电压值为Vp；反之，在存储二进制数据“1”时，所述感应电压 Vsen对应的电压值为Vap。通过设置所述读参考电阻Rref0的电阻值，使所述读参考电压Vref0的电压值为(Vp+Vap)的二分之一。当所述感应电压Vsen 的电压值小于所述读参考电压Vref0的电压值时，所述读灵敏放大器SA0输出低电平，即所述SOT-MRAM存储单元呈现低阻态，存储二进制数据“0”；当所述感应电压Vsen的电压值不小于所述读参考电压Vref0的电压值时，所述读灵敏放大器SA0输出高电平，即所述SOT-MRAM存储单元呈现高阻态，存储二进制数据“1”。
需要说明的是，在对所述SOT-MRAM存储单元进行写操作或者读取操作时，对所述写位线WBL、所述读位线RBL、所述写字线WWL、所述读字线RWL 以及所述源线SL施加的操作电压和感应电流，可根据实际应用场景进行设置，只要达到上述写操作或者读取操作目的即可。
基于同样的发明构思，本发明实施例还提供一种存算一体电路，所述存算一体电路用于实现两个二进制数据的逻辑或运算和逻辑与运算。图10是所述存算一体电路的电路结构示意图，所述存算一体电路包括第一存储单元1001、第二存储单元1002、第一参考单元以及第一灵敏放大器SA1，其中，所述第一存储单元1001和所述第二存储单元1002为前述实施例描述的SOT-MRAM存储单元。
具体地，所述第一存储单元1001用于存储二进制数据“0”或者二进制数据“1”，所述第二存储单元1002用于存储二进制数据“0”或者二进制数据“1”。所述第一存储单元1001和所述第二存储单元1002存储的数据，可以通过前述实施例描述的写操作方式预先写入。在本发明实施例中，所述第一存储单元1001 和所述第二存储单元1002可以连接同一条写字线，所述第一存储单元1001和所述第二存储单元1002可以连接同一条源线，所述第一存储单元1001和所述第二存储单元1002可以连接同一条读位线。当然，所述第一存储单元1001和所述第二存储单元1002也可以为两个相互独立的存储单元，不共用写位线、读位线、写字线、读字线以及源线，本发明实施例对此不进行限定。
所述第一参考单元用于提供第一参考电压Vref1。在本发明实施例中，所述第一参考电压Vref1包括第一参考电阻Rref1。所述第一参考电阻Rref1的一端连接所述第一灵敏放大器SA1的一个输入端并用于接收第一参考电流Iref1，所述第一参考电阻Rref1的另一端接地，所述第一参考电流Iref1流过所述第一参考电阻Rref1，产生所述第一参考电压Vref1。
所述第一灵敏放大器SA1的一个输入端用于接收所述第一参考电压Vref1，所述第一灵敏放大器SA1的另一个输入端连接所述第一存储单元1001连接的读位线和所述第二存储单元1002连接的读位线，所述第一灵敏放大器SA1的输出端作为所述存算一体电路的输出端。所述第一灵敏放大器SA1对所述第一存储单元1001连接的读位线和所述第二存储单元1002连接的读位线上的电压以及所述第一参考电压Vref1进行比较，根据比较结果输出对所述第一存储单元1001 和所述第二存储单元1002存储的两个二进制数据进行逻辑或运算或者进行逻辑与运算的运算结果。
在对所述第一存储单元1001和所述第二存储单元1002存储的两个二进制数据，进行逻辑或运算或者进行逻辑与运算时，对所述第一存储单元1001和所述第二存储单元1002连接的写位线和写字线施加低电平电压，例如施加0V电压，使所述第一存储单元1001和所述第二存储单元1002中的第一晶体管关闭，对所述第一存储单元1001和所述第二存储单元1002连接的读字线施加高电平电压，例如施加1.2V电压，并对所述第一存储单元1001和所述第二存储单元 1002连接的源线施加感应电流Isen，例如施加100μA至200μA电流，使所述第一存储单元1001和所述第二存储单元1002中的第二晶体管开启，在所述第一存储单元1001和所述第二存储单元1002连接的读位线上产生对应的感应电压 Vsen。
对于所述第一存储单元1001和所述第二存储单元1002，当所述第一存储单元1001和所述第二存储单元1002均存储二进制数据“0”时，所述感应电压 Vsen对应的电压值为Vp,p；当所述第一存储单元1001和所述第二存储单元1002 均存储二进制数据“1”时，所述感应电压Vsen对应的电压值为Vap,ap；当所述第一存储单元1001存储二进制数据“0”、所述第二存储单元1002存储二进制数据“1”时，或者所述第一存储单元1001存储二进制数据“1”、所述第二存储单元1002存储二进制数据“0”时，所述感应电压Vsen对应的电压值为Va,ap。通过设置所述第一参考电阻Rref1的电阻值，使所述第一参考电压Vref1 的电压值为(Vp,p+Va,ap)的二分之一，可以实现对所述第一存储单元1001和所述第二存储单元1002存储的两个二进制数据进行逻辑与运算。通过设置所述第一参考电阻Rref1的电阻值，使所述第一参考电压Vref1的电压值为 (Vap,ap+Va,ap)的二分之一，可以实现对所述第一存储单元1001和所述第二存储单元1002存储的两个二进制数据进行逻辑或运算。
基于同样的发明构思，本发明实施例还提供一种存储阵列，所述存储阵列包括M条写位线、M条读位线、N条写字线、N条读字线、N条源线以及M行、 N列存储单元，其中，所述存储单元为前述实施例描述的SOT-MRAM存储单元， M和N为正整数。
具体地，位于同一行的每个存储单元连接同一条写位线，位于同一行的每个存储单元连接同一条读位线，位于同一列的每个存储单元连接同一条写字线，位于同一列的每个存储单元连接同一条读字线，位于同一列的每个存储单元连接同一条源线。以M和N的取值均为2为例，图11为本发明实施例的存储阵列的电路结构示意图。其中，第一行的每个存储单元均连接写位线WBL1，第二行的每个存储单元均连接写位线WBL2；第一行的每个存储单元均连接读位线RBL1，第二行的每个存储单元均连接读位线RBL2；第一列的每个存储单元均连接写字线WWL1，第二列的每个存储单元均连接写字线WWL2；第一列的每个存储单元均连接读字线RWL1，第二列的每个存储单元均连接读字线 RWL2；第一列的每个存储单元均连接源线SL1，第二列的每个存储单元均连接源线SL2。
基于同样的发明构思，本发明实施例还提供一种存算一体电路。图12是所述存算一体电路的电路结构示意图，所述存算一体电路包括存储阵列1201、位线译码器1202、字线译码器1203、源线译码器1404以及读取运算模块1205，其中，所述存储阵列1201为前述实施例描述的存储阵列。
具体地，所述位线译码器1202与所述M条写位线以及所述M条读位线连接，用于向所述M条写位线以及所述M条读位线提供位线操作电压。所述字线译码器1203与所述N条写字线以及所述N条读字线连接，用于向所述N条写字线以及所述N条读字线提供字线操作电压。所述源线译码器1204与所述N 条源线连接，用于向所述N条源线提供源线操作电压和感应电流。
在对所述存储阵列1201进行写操作时，所述位线译码器1202对被选中的存储单元连接的写位线施加高电平电压，对未被选中的存储单元连接的写位线和所有读位线施加低电平电压；所述字线译码器1203对被选中的存储单元连接的写字线施加高电平电压，对未被选中的存储单元连接的写字线和所有读字线施加低电平电压；所述源线译码器1204对所有源线施加低电平电压。
在对所述存储阵列1201进行读取操作或者进行逻辑运算时，所述位线译码器1202对所有写位线施加低电平电压；所述字线译码器1203对被选中的存储单元连接的读字线施加高电平电压，对未被选中的存储单元连接的读字线和所有写字线施加低电平电压；所述源线译码器1204对所有源线施加感应电流。
需要说明的是，在对所述存储阵列1201进行写操作或者读取操作时，都是选中所述存储阵列1201中的一个存储单元。而在对所述存储阵列1201进行布尔逻辑运算时，是选中所述存储阵列1201中的一列存储单元。
所述读取运算模块1205用于读取所述存储阵列1201存储的数据，并对所述存储阵列1201存储的数据进行逻辑运算。本发明实施例提供所述读取运算模块1205的一种具体电路，图13是所述读取运算模块1205的电路结构示意图，所述读取运算模块1205包括第二参考单元1301、第三参考单元1302、第二灵敏放大器SA2、第三灵敏放大器SA3以及输出单元1303。
具体地，所述第二参考单元1301用于在对所述存储阵列1201进行读取操作或者在对所述存储阵列1201进行逻辑或运算时提供第二参考电压Vref2。在本发明实施例中，所述第二参考单元1301包括第二参考电阻Rref2、第三参考电阻Rref3、第三晶体管Q3以及第四晶体管Q4。所述第二参考电阻Rref2的一端连接所述第三参考电阻Rref3的一端和所述第二灵敏放大器SA2的一个输入端并用于接收第二参考电流Iref2，所述第二参考电阻Rref2的另一端连接所述第三晶体管Q3的一端，所述第三参考电阻Rref3的另一端连接所述第四晶体管 Q4的一端，所述第三晶体管Q3的控制端用于接收第一使能信号EN1，所述第四晶体管Q4的控制端用于接收第二使能信号EN2，所述第三晶体管Q3的另一端和所述第四晶体管Q4的另一端接地。
所述第三参考单元1302用于在对所述存储阵列1201进行逻辑与运算时提供第三参考电压Vref3。在本发明实施例中，所述第三参考单元1302包括第四参考电阻Rref4和第五晶体管Q5。所述第四参考电阻Rref4的一端连接所述第三灵敏放大器SA3的一个输入端并用于接收第三参考电流Iref3，所述第四参考电阻Rref4的另一端连接所述第五晶体管Q5的一端，所述第五晶体管Q5的控制端用于接收第三使能信号EN3，所述第五晶体管Q5的另一端接地。
所述第二灵敏放大器SA2的一个输入端用于接收所述第二参考电压Vref2，所述第二灵敏放大器SA2的另一个输入端连接所述M条读位线，所述第二灵敏放大器SA2的输出端连接所述输出单元1303。所述第二灵敏放大器SA2对所述 M条读位线上的电压以及所述第二参考电压Vref2进行比较，根据比较结果输出被选中的一个存储单元存储的数据，或者输出对被选中的一列存储单元进行逻辑或运算的运算结果。
所述第三灵敏放大器SA3的一个输入端用于接收所述第三参考电压Vref3，所述第二灵敏放大器SA3的另一个输入端连接所述M条读位线，所述第三灵敏放大器SA3的输出端连接所述输出单元1303。所述第三灵敏放大器SA3对所述 M条读位线上的电压以及所述第三参考电压Vref3进行比较，根据比较结果输出对被选中的一列存储单元进行逻辑与运算的运算结果。
所述输出单元1303的输出端作为所述存算一体电路的输出端。所述输出单元1303用于对所述第二灵敏放大器SA2和所述第三灵敏放大器SA3输出的数据进行整形，输出二进制数据“0”或者二进制数据“1”。
在对所述存储阵列1201进行读取操作时，所述第一使能信号EN1控制所述第三晶体管Q3导通，所述第二使能信号EN2控制所述四晶体管Q4关闭，所述第三使能信号EN3控制所述五晶体管Q5关闭，所述第二参考电流Iref2流过所述第二参考电阻Rref2产生所述第二参考电压Vref2。所述第二参考电阻Rref2 的电阻值设置可参考前述对所述SOT-MRAM存储单元进行读取操作的描述，在此不再赘述。
在对所述存储阵列1201进行逻辑或运算时，所述第一使能信号EN1控制所述第三晶体管Q3关闭，所述第二使能信号EN2控制所述四晶体管Q4开启，所述第三使能信号EN3控制所述五晶体管Q5关闭，所述第二参考电流Iref2流过所述第三参考电阻Rref3产生所述第二参考电压Vref2。所述第三参考电阻Rref3 的电阻值设置可参考前述对两个二进制数据进行逻辑或运算的描述，在此不再赘述。
在对所述存储阵列1201进行逻辑与运算时，所述第一使能信号EN1控制所述第三晶体管Q3关闭，所述第二使能信号EN2控制所述四晶体管Q4关闭，所述第三使能信号EN3控制所述五晶体管Q5开启，所述第三参考电流Iref3流过所述第四参考电阻Rref4产生所述第三参考电压Vref3。所述第四参考电阻Rref4 的电阻值设置可参考前述对两个二进制数据进行逻辑与运算的描述，在此不再赘述。
所述第三晶体管Q3、所述第四晶体管Q4以及所述第五晶体管Q5可以为 NMOS晶体管，所述第三晶体管Q3的一端、所述第四晶体管Q4的一端以及所述第五晶体管Q5的一端为NMOS晶体管的漏极，所述第三晶体管Q3的另一端、所述第四晶体管Q4的另一端以及所述第五晶体管Q5的另一端为NMOS晶体管的源极，所述第三晶体管Q3的控制端、所述第四晶体管Q4的控制端以及所述第五晶体管Q5的控制端为NMOS晶体管的栅极。当然，所述第三晶体管Q3、所述第四晶体管Q4以及所述第五晶体管Q5还可以为其他具有开关功能的晶体管，本发明实施例对此不进行限定。
在本发明实施例中，所述读取运算模块1205还可以包括与非门电路NAND 以及非门电路NOT。所述与非门电路NAND的一个输入端连接所述第二灵敏放大器SA2的输出端，所述与非门电路NAND的另一个输入端连接所述第三灵敏放大器SA3的输出端，所述与非门电路NAND的输出端连接所述输出单元1303 和所述非门电路NOT的输入端，所述非门电路NOT的输出端连接所述输出单元1303。所述第二灵敏放大器SA2和所述第三灵敏放大器SA3的输出信号，可通过所述与非门电路NAND以及所述非门电路NOT实现抑或和抑或非运算。
需要说明的是，所述第二灵敏放大器SA2和所述第三灵敏放大器SA3可以为单端输出，也可以为双端输出。当所述第二灵敏放大器SA2和所述第三灵敏放大器SA3为双端输出时，所述第二灵敏放大器SA2的输出端和所述第三灵敏放大器SA3的输出端均指双端输出的同相输出端，或者均指双端输出的反相输出端。
本发明实施例提供的存算一体电路，能够实现存储阵列的存取以及所存数据的布尔逻辑运算，实现存算一体功能，且兼容于现有CMOS集成电路工艺，利于大规模制备和集成应用。
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (16)
1.一种自旋电子器件，其特征在于，包括铁电/铁磁异质结构、磁隧道结以及设置在所述铁电/铁磁异质结构和所述磁隧道结之间的重金属层；
所述铁电/铁磁异质结构包括层叠设置的多铁性材料层和铁磁层，所述磁隧道结包括层叠设置的自由层、绝缘层以及参考层，所述重金属层设置在所述铁磁层和所述自由层之间。
2.根据权利要求1所述的自旋电子器件，其特征在于，所述多铁性材料层的材料为LaxBi1-xFeO3或者BiFeO3，所述铁磁层的材料为CoFe。
3.根据权利要求1所述的自旋电子器件，其特征在于，所述重金属层的材料为W、Pt或者Ta。
4.根据权利要求1所述的自旋电子器件，其特征在于，所述自由层的材料为FeCo、FeNi、FePd、FePt、CoPd、FeCoB中的一种或者为Heusler化合物，所述绝缘层的材料为MgO或者AlOx，所述参考层的材料为FeCo、FeNi、FePd、FePt、CoPd、FeCoB中的一种或者为Heusler化合物。
5.根据权利要求1至4任一项所述的自旋电子器件，其特征在于，所述铁电/铁磁异质结构和所述磁隧道结均为圆柱状结构，所述重金属层为条状结构。
6.根据权利要求5所述的自旋电子器件，其特征在于，还包括第一电极、第二电极、第三电极以及第四电极；
所述第一电极与所述多铁性材料层连接，所述第二电极与所述参考层连接，所述第三电极与所述重金属层的一端连接，所述第四电极与所述重金属层的另一端连接，所述重金属层的一端和所述重金属层的另一端相对设置。
7.一种SOT-MRAM存储单元，其特征在于，包括第一晶体管、第二晶体管以及权利要求1至6任一项所述的自旋电子器件；
所述第一晶体管的一端和所述多铁性材料层用于连接写位线，所述第一晶体管的另一端连接所述重金属层的一端，所述第一晶体管的控制端用于连接写字线；
所述第二晶体管的一端用于连接读位线，所述第二晶体管的另一端连接所述参考层，所述第二晶体管的控制端用于连接读字线；
所述重金属层的另一端用于连接源线，所述重金属层的另一端与所述重金属层的一端相对设置。
8.一种存算一体电路，其特征在于，包括第一存储单元、第二存储单元、第一参考单元以及第一灵敏放大器，所述第一存储单元和所述第二存储单元为权利要求7所述的SOT-MRAM存储单元；
所述第一参考单元用于提供第一参考电压，所述第一灵敏放大器的一个输入端用于接收所述第一参考电压，所述第一灵敏放大器的另一个输入端连接所述第一存储单元连接的读位线和所述第二存储单元连接的读位线，所述第一灵敏放大器的输出端作为所述存算一体电路的输出端。
9.根据权利要求8所述的存算一体电路，其特征在于，所述第一参考单元包括第一参考电阻；
所述第一参考电阻的一端连接所述第一灵敏放大器的一个输入端并用于接收第一参考电流，所述第一参考电阻的另一端接地。
10.根据权利要求8所述的存算一体电路，其特征在于，所述第一存储单元和所述第二存储单元连接同一条写字线，所述第一存储单元和所述第二存储单元连接同一条源线，所述第一存储单元和所述第二存储单元连接同一条读位线。
11.一种存储阵列，其特征在于，包括M条写位线、M条读位线、N条写字线、N条读字线、N条源线以及M行、N列存储单元，其中，所述存储单元为权利要求7所述的SOT-MRAM存储单元，M和N为正整数；
位于同一行的每个存储单元连接同一条写位线，位于同一行的每个存储单元连接同一条读位线，位于同一列的每个存储单元连接同一条写字线，位于同一列的每个存储单元连接同一条读字线，位于同一列的每个存储单元连接同一条源线。
12.一种存算一体电路，其特征在于，包括位线译码器、字线译码器、源线译码器、读取运算模块以及权利要求11所述的存储阵列；
所述位线译码器用于向所述M条写位线以及所述M条读位线提供位线操作电压；
所述字线译码器用于向所述N条写字线以及所述N条读字线提供字线操作电压；
所述源线译码器用于向所述N条源线提供源线操作电压和感应电流；
所述读取运算模块用于读取所述存储阵列存储的数据，并对所述存储阵列存储的数据进行逻辑运算。
13.根据权利要求12所述的存算一体电路，其特征在于，所述读取运算模块包括第二参考单元、第三参考单元、第二灵敏放大器、第三灵敏放大器以及输出单元；
所述第二参考单元用于在对所述存储阵列进行读取操作或者在对所述存储阵列进行逻辑或运算时提供第二参考电压；
所述第三参考单元用于在对所述存储阵列进行逻辑与运算时提供第三参考电压；
所述第二灵敏放大器的一个输入端用于接收所述第二参考电压，所述第二灵敏放大器的另一个输入端连接所述M条读位线，所述第二灵敏放大器的输出端连接所述输出单元；
所述第三灵敏放大器的一个输入端用于接收所述第三参考电压，所述第二灵敏放大器的另一个输入端连接所述M条读位线，所述第三灵敏放大器的输出端连接所述输出单元；
所述输出单元的输出端作为所述存算一体电路的输出端。
14.根据权利要求13所述的存算一体电路，其特征在于，所述第二参考单元包括第二参考电阻、第三参考电阻、第三晶体管以及第四晶体管；
所述第二参考电阻的一端连接所述第三参考电阻的一端和所述第二灵敏放大器的一个输入端并用于接收第二参考电流，所述第二参考电阻的另一端连接所述第三晶体管的一端，所述第三参考电阻的另一端连接所述第四晶体管的一端，所述第三晶体管的控制端用于接收第一使能信号，所述第四晶体管的控制端用于接收第二使能信号，所述第三晶体管的另一端和所述第四晶体管的另一端接地。
15.根据权利要求13所述的存算一体电路，其特征在于，所述第三参考单元包括第四参考电阻和第五晶体管；
所述第四参考电阻的一端连接所述第三灵敏放大器的一个输入端并用于接收第三参考电流，所述第四参考电阻的另一端连接所述第五晶体管的一端，所述第五晶体管的控制端用于接收第三使能信号，所述第五晶体管的另一端接地。
16.根据权利要求13所述的存算一体电路，其特征在于，所述读取运算模块还包括与非门电路以及非门电路；
所述与非门电路的一个输入端连接所述第二灵敏放大器的输出端，所述与非门电路的另一个输入端连接所述第三灵敏放大器的输出端，所述与非门电路的输出端连接所述输出单元和所述非门电路的输入端，所述非门电路的输出端连接所述输出单元。
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