CN112802515B - 三态自旋电子器件、存储单元、存储阵列及读写电路 - Google Patents

三态自旋电子器件、存储单元、存储阵列及读写电路 Download PDF

Info

Publication number
CN112802515B
CN112802515B CN202110084765.8A CN202110084765A CN112802515B CN 112802515 B CN112802515 B CN 112802515B CN 202110084765 A CN202110084765 A CN 202110084765A CN 112802515 B CN112802515 B CN 112802515B
Authority
CN
China
Prior art keywords
transistor
sense amplifier
read
domain wall
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110084765.8A
Other languages
English (en)
Other versions
CN112802515A (zh
Inventor
林淮
邢国忠
吴祖恒
刘龙
王迪
路程
张培文
谢常青
李泠
刘明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN202110084765.8A priority Critical patent/CN112802515B/zh
Publication of CN112802515A publication Critical patent/CN112802515A/zh
Application granted granted Critical
Publication of CN112802515B publication Critical patent/CN112802515B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biomedical Technology (AREA)
  • Biophysics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Data Mining & Analysis (AREA)
  • Artificial Intelligence (AREA)
  • General Health & Medical Sciences (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • Computational Linguistics (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Neurology (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

本公开提供了一种三态自旋电子器件、存储单元、阵列及读写电路，其三态自旋电子器件，自下而上包括：底电极、磁隧道结和顶电极；磁隧道结包括：自旋轨道耦合层、铁磁自由层、势垒隧穿层和铁磁参考层、三个局域磁畴壁钉扎中心和磁畴壁成核中心；调制反对称交换作用，磁畴壁钉扎中心嵌设在重金属与铁磁自由层界面；磁畴壁成核中心设置在铁磁自由层的两端；电流脉冲流经自旋轨道耦合层产生自旋流注入铁磁自由层，全电场调控下自旋轨道转矩有效场驱动畴壁移动位移，其位移可通过电流的脉冲数、脉宽以及方向调制，具有CMOS工艺兼容性和高可靠性，本公开同时提供了三态读写电路及其三值网络计算应用方案，实现了三值自旋电子器件的高性能GXNOR运算。

Description

三态自旋电子器件、存储单元、存储阵列及读写电路
技术领域
本公开涉及集成电路领域，尤其涉及一种三态自旋电子器件、存储单元、存储阵列及读写电路。
背景技术
神经网络架构因其在图像识别、语义识别以及分类任务等方面的独特优势，而在学术界与工业界掀起研究热潮。然而传统的卷积神经网络的训练与识别过程需要大量的浮点、双精度的卷积操作，在一方面大量的数据对硬件的存储容量提出了越来越高的要求，另一方面，卷积操作中使用的乘加运算，对运算的能耗与时长都提出了很高的要求，使得神经网络训练时长长达数日甚至数周。
为了优化传统卷积神经网络的问题，同时简化运算步骤以及保证训练与识别精度，研究人员提出二值化神经网络(BNN)以及(TNN)的方式，即将数据转化为{-1,1}或者是{-1,0,1}进行训练以及推理，在优化存储空间的同时，利用XNOR或是GXNOR操作，将原本的浮点数乘加运算转化为简单的布尔逻辑以及移位操作，增加训练与推理的效率。而相比BNN而言，TNN具有更高的信息容量，且不增加运算的复杂度，具有较大的应用潜力，基于三值神经网络运算的硬件鲜有报道。
发明内容
(一)要解决的技术问题
本公开提供了一种三态自旋电子器件、存储单元、存储阵列及读写电路，以解决以上所提出的技术问题。
(二)技术方案
根据本公开的一个方面，提供了一种三态自旋电子器件，自下而上包括：底电极、磁隧道结和顶电极；
所述磁隧道结自下而上包括：自旋轨道耦合层、铁磁自由层、势垒隧穿层和铁磁参考层；所述磁隧道结还包括：
三个局域磁畴壁钉扎中心，嵌设在所述自旋轨道耦合层，三个所述局域磁畴壁钉扎中心分别与所述铁磁自由层相接触，所述铁磁自由层上形成第一钉扎区域、第二钉扎区域和第三钉扎区域；以及
磁畴壁成核中心，设置在所述铁磁自由层的两端，各项异性常数为7-9×105J/m3；所述铁磁自由层上形成第一成核区域和第二成核区域；
电流脉冲注入所述自旋轨道耦合层，产生自旋流驱动所述铁磁自由层内的磁畴壁移动，进行阻态切换。
在本公开的一些实施例中，所述铁磁自由层和所述铁磁参考层的材料为CoFeB、Co2FeAl和Co中任一种；所述自旋轨道耦合层的材料为W和/或Ta；所述局域磁畴壁钉扎中心和所述磁畴壁成核中心的材料为Pt和/或Ir。
在本公开的一些实施例中，所述磁畴壁移动方向与所述电流脉冲注入的方向一致。
在本公开的一些实施例中，所示底电极包括：
第一电极，与所述自旋轨道耦合层的第一端连接；以及
第二电极；与所述自旋轨道耦合层的第二端连接；
所述自旋轨道耦合层的第一端和所述自旋轨道耦合层的第二端相对设置。
根据本公开的一个方面，还提供了一种存储单元，包括：
如前所述的三态自旋电子器件；
第一晶体管，所述第一晶体管的第一端和所述底电极第一电极连接，所述第一晶体管的第二端用于连接写位线，所述第一晶体管的控制端用于连接写字线；所述底电极第二电极用于连接源线；以及
第二晶体管，所述第二晶体管的第一端和所述顶电极连接，所述第二晶体管的第二端用于连接读位线，所述第二晶体管的控制端用于连接读字线；
根据本公开的一个方面，还提供了一种读写电路，包括：
如前所述的存储单元；
第一参考单元，用于根据使能信号得到第一参考电压；
第一灵敏放大器，所述第一灵敏放大器的第一输入端与所述存储单元连接的读位线连接，所述第一灵敏放大器的第二输入端用于接收所述第一参考电压，所述第一灵敏放大器的输出端分别输出第一输出信号和第一互补信号；
第二参考单元，用于根据所述第一互补信号得到第二参考电压；
第三参考单元，用于根据所述第一输出信号得到第三参考电压；以及
第二灵敏放大器，所述第二灵敏放大器的第一输入端与所述存储单元连接的读位线连接，所述第二灵敏放大器的第二输入端用于接收所述第二参考电压和所述第三参考电压，所述第二灵敏放大器的输出端分别输出第二输出信号和第二互补信号。
在本公开的一些实施例中，所述第一参考单元包括：
第三晶体管，所述第三晶体管的第一端接地，所述第三晶体管的控制端接收所述使能信号；以及
第一参考电阻，所述第一参考电阻的一端与所述第三晶体管的第二端连接，所述第一参考电阻的另一端与所述第一灵敏放大器的第二输入端连接；
所述第二参考单元包括：
第四晶体管，所述第四晶体管的第一端接地，所述第四晶体管的控制端接收所述第一互补信号；以及
第二参考电阻，所述第二参考电阻的一端与所述第四晶体管的第二端连接，所述第二参考电阻的另一端与所述第二灵敏放大器的第二输入端连接；
所述第三参考单元包括：
第五晶体管，所述第五晶体管的第一端接地，所述第五晶体管的控制端接收所述第一输出信号；以及
第三参考电阻，所述第三参考电阻的一端与所述第五晶体管的第二端连接，所述第三参考电阻的另一端与所述第二灵敏放大器的第二输入端连接。
根据本公开的一个方面，还提供了一种存储阵列，包括：m条读字线、m条写字线、n条写位线、n条读位线、n条源线以及m行n列存储单元，其中，所述存储单元为如上所述的存储单元，m和n为正整数；
位于同一列的每个所述存储单元连接同一条写位线，位于同一列的每个所述存储单元连接同一条读位线，位于同一列的每个所述存储单元连接同一条源线；
位于同一行的每个所述存储单元连接同一条写字线，位于同一行的每个所述存储单元连接同一条读字线。
根据本公开的一个方面，还提供了一种读写电路，包括：
如上所述的存储阵列；
位线译码器，用于向n条所述写位线以及n条所述读位线提供位线操作电压；
字线译码器，用于向m条所述读字线以及m条所述写字线提供字线操作电压；
源线译码器，用于向n条所述源线提供源线操作电压和感应电流；
读取运算模块，用于读取所述存储阵列存储的数据，并对所述存储阵列存储的数据进行逻辑运算。
在本公开的一些实施例中，所述读取运算模块包括：
第一参考单元，用于在对所述存储阵列进行读取操作或者在对所述存储阵列进行逻辑运算或运算时提供第一参考电压；所述第一参考单元包括：
第三晶体管，所述第三晶体管的第一端接地，所述第三晶体管的控制端接收所述使能信号；以及
第一参考电阻，所述第一参考电阻的一端与所述第三晶体管的第二端连接，所述第一参考电阻的另一端与所述第一灵敏放大器的第二输入端连接；
第一灵敏放大器，所述第一灵敏放大器的第一输入端与所述存储单元连接的n条所述读位线连接，所述第一灵敏放大器的第二输入端用于接收所述第一参考电压，所述第一灵敏放大器的输出端分别输出第一输出信号和第一互补信号；
第二参考单元，用于根据所述第一互补信号在对所述存储阵列进行逻辑运算或运算时得到第二参考电压；所述第二参考单元包括：
第四晶体管，所述第四晶体管的第一端接地，所述第四晶体管的控制端接收所述第一互补信号；以及
第二参考电阻，所述第二参考电阻的一端与所述第四晶体管的第二端连接，所述第二参考电阻的另一端与所述第二灵敏放大器的第二输入端连接；
第三参考单元，用于根据所述第一输出信号在对所述存储阵列进行逻辑运算或运算时得到第三参考电压；所述第三参考单元包括：
第五晶体管，所述第五晶体管的第一端接地，所述第五晶体管的控制端接收所述第一输出信号；以及
第三参考电阻，所述第三参考电阻的一端与所述第五晶体管的第二端连接，所述第三参考电阻的另一端与所述第二灵敏放大器的第二输入端连接；以及
第二灵敏放大器，所述第二灵敏放大器的第一输入端与所述存储单元连接的读位线连接，所述第二灵敏放大器的第二输入端用于接收所述第二参考电压和所述第三参考电压，所述第二灵敏放大器的输出端分别输出第二输出信号和第二互补信号。
(三)有益效果
从上述技术方案可以看出，本公开三态自旋电子器件、存储单元、存储阵列及读写电路至少具有以下有益效果其中之一或其中一部分：
(1)本公开提供的三态自旋电子器件能够在全电场条件下，实现无外场辅助情况下，自旋轨道转矩有效驱动畴壁移动位移，其位移大小与方向，可通过电流的脉冲数、脉宽以及方向调制，具有高可靠性以及电路兼容性。
(2)本公开提供的存储单元能够实现单个存储单元之中的多值存储，减少了存储相同字节的信息所需的存储器面积。
(3)本公开提供的三态自旋电子器件能够作为逻辑运算器件，实现三值化神经网络中，数据X与权重W的GXNOR逻辑运算，并非易失性地存储在阵列中。
附图说明
图1为本公开实施例三态自旋电子器件的示意图。
图2a至图2c为本公开实施例在不同阻态下三态自旋电子器件中铁磁自由层的磁化分布。
图3a和图3b为本公开实施例在无外加磁场下脉冲控制三态自旋电子器件阻态切换的实验数据。
图4为本公开实施例基于存储单元的读写电路结构示意图。
图5为三态自旋电子器件实现GXNOR操作示意图。
图6为本公开实施例基于存储阵列的读写电路结构示意图。
图7a至图7e为存储阵列中值化向量GXNOR运算过程示意图。
具体实施方式
本公开提供了一种三态自旋电子器件、存储单元、存储阵列及读写电路，其三态自旋电子器件，自下而上包括：底电极、磁隧道结和顶电极；磁隧道结包括：自旋轨道耦合层、铁磁自由层、势垒隧穿层和铁磁参考层、三个局域磁畴壁钉扎中心和磁畴壁成核中心；局域磁畴壁钉扎中心嵌设在自旋轨道耦合层，且与铁磁自由层相接触；磁畴壁成核中心设置在铁磁自由层的两端；电流脉冲注入自旋轨道耦合层，产生自旋流驱动铁磁自由层内的磁畴壁移动，进行阻态切换。本公开能够在无外场辅助的全电场条件下，自旋轨道转矩有效驱动畴壁移动位移，其位移大小与方向可通过电流的脉冲数、脉宽以及方向调制，具有高可靠性以及电路兼容性。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
本公开某些实施例于后方将参照所附附图做更全面性地描述，其中一些但并非全部的实施例将被示出。实际上，本公开的各种实施例可以许多不同形式实现，而不应被解释为限于此数所阐述的实施例；相对地，提供这些实施例使得本公开满足适用的法律要求。
在本公开的一个示例性实施例中，提供了一种三态自旋电子器件。图1为本公开实施例三态自旋电子器件的示意图。如图1所示，本公开三态自旋电子器件，自下而上包括：底电极106、磁隧道结和顶电极101。三态自旋电子器件的基本结构为磁隧道结，磁隧道结通过顶电极101与的两个底电极106与外电路连接。
磁隧道结包括：铁磁参考层102，势垒隧穿层103、铁磁自由层104、自旋轨道耦合层105、磁畴壁成核中心107以及局域磁畴壁钉扎中心108。具体的，磁隧道结自下而上包括：自旋轨道耦合层105、铁磁自由层104、势垒隧穿层103和铁磁参考层102。磁畴壁成核中心107设置在所述铁磁自由层104的两端，具有较低的各项异性常数，具体的各项异性常数为7-9×105J/m3。三个局域磁畴壁钉扎中心108嵌设在自旋轨道耦合层105，且与铁磁自由层104相接触。
局域磁畴壁钉扎中心108与铁磁自由层104的界面实现DM系数的增强，形成对铁磁自由层104中磁畴壁的钉扎，对应实现具有3个阻态的自旋电子器件。
磁隧道结中各个组成部分的材料选择分别进行详细说明。
铁磁参考层102与铁磁自由层104的材料由CoFeB、CoFeAl、CoFe、Co的一种或多种构成。例如，CoFeB、CoFeAl、CoFe、Co中任一种、CoFeB、CoFeAl、CoFe、Co中任两种、CoFeB、CoFeAl、CoFe、Co中任三种。
自旋轨道耦合层105材料为W、Ta、W合金或Ta合金。
局域磁畴壁钉扎中心108和磁畴壁成核中心107的材料为Pt、Ir之一。
图2a至图2c为本公开实施例在不同阻态下三态自旋电子器件中铁磁自由层的磁化分布。如图2a至图2c所示，铁磁自由层包括：磁畴壁成核中心对应的第一成核区域201、磁畴壁成核中心对应的第二成核区域205、分别与三个局域磁畴壁钉扎中心对应的第一钉扎区域202、第二钉扎区域203和第三钉扎区域204。
电流脉冲注入自旋轨道耦合层，产生自旋流，驱动铁磁自由层内的磁畴壁从初始状态向下一个钉扎区域或者成核区域(器件边界)移动，从而在磁隧道结中实现不同阻态之间的切换。磁隧道结阻态切换与电流注入方向相关，具体的，磁畴壁的运动方向与电流脉冲注入方向相同。
以初始磁化方向向下为例，图2a为磁畴的初始态对应的第一阻态。经过成核电流，磁畴壁在第一成核区域201形成，之后，磁畴壁移动到位于三态自旋电子器件的左侧，局域磁畴壁钉扎中心对应的第一钉扎区域202内。
图2b为磁畴的初始态对应的第二阻态，阻态切换时，由左侧的一个底电极输入电流脉冲，驱动磁畴壁从第一钉扎区域，进入三态自旋电子器件的中间局域磁畴壁钉扎中心，对应第二钉扎区域203。
图2c为磁畴的初始态对应的第三阻态，再次输入脉冲，驱动磁畴壁进入三态自旋电子器件的右侧局域磁畴壁钉扎中心，对应第三钉扎区域204。此时，铁磁自由层磁化方向向上，与初始磁化方向相反。
在另一些实施例中，当反向施加电流脉冲，磁畴壁移动方向与上述实施例中的磁畴壁移动方向相反。
在另一些实施例中，脉宽较长的反向复位电流可以将阻态从第三阻态切换至第一阻态。
例如，铁磁自由层的尺寸为240nm×70nm×0.8nm，采用CoFeB材料为模拟材料。
图3a为本公开实施例在无外加磁场下脉冲控制三态自旋电子器件阻态切换的实验数据，展示了电流脉冲对三态自旋电子器件阻态的切换，依次注入电流脉冲后，铁磁自由层的磁化改变，产生不同的阻态。在4.78×107A/cm2，0.167ns脉宽的单个电流脉冲驱动下，铁磁自由层中归一化磁化强度Mz/Ms从初始时刻的接近-1(磁化方向与铁磁参考层反平行)，驱动到接近面内，即Mz/Ms＝0的位置，此时磁畴壁从第一钉扎区域202移动到第二钉扎区域203，并在该区域附近产生震荡，将器件的第一阻态切换为第二阻态。
若下个脉冲施加间隔较长(一般为1-10ns)，则可以在当前阻态(第一阻态、第二阻态或第三阻态)稳定。
在1ns时，施加第二个脉冲，Mz/Ms接近1(磁化方向与铁磁参考层反平行)，磁畴壁进入第三钉扎区域204，此时器件位于第三阻态。由此实现脉冲依次调控阻态切换。
在三态自旋电子器件的应用过程中，除了图2a至图2c所示的相邻阻态之间的单向切换之外，也需要反向的复位操作。具体操作可以为依次施加与图2a至图2c相反的电流脉冲，或是施加一个脉冲宽度更宽的电流脉冲，将三态自旋电子器件从第三阻态切换到第一阻态，如图3b所示，在三态自旋电子器件处于第三阻态时，施加一个与原来相反的电流方向，4.78×107A/cm2幅值，0.5n脉宽的单个电流脉冲，再经过一段驰豫时间，在1.5ns附近磁化状态回归初始状态，阻态随之复位到第一阻态。纳秒级的切换速度也显示了该三态自旋电子器件在高速操作方面的潜力。
在本公开的一个示例性实施例中，还提供了一种存储单元，包括：如上所述的三态自旋电子器件、第一晶体管和第二晶体管。以下对存储单元作进一步详细说明。
第一晶体管的第一端(漏极端)和三态自旋电子器件的第一电极连接，第一晶体管的第二端(源极端)用于连接写位线，第一晶体管的控制端(栅极端)用于连接写字线。三态自旋电子器件的第二电极用于连接源线。
第二晶体管的第一端(漏极端)和顶电极连接，所述第二晶体管的第二端(源极端)用于连接读位线，所述第二晶体管的控制端(栅极端)用于连接读字线。
在本公开的一个示例性实施例中，还提供了一种读写电路，包括：如上所述的存储单元、第一参考单元、第一灵敏放大器、第二参考单元、第三参考单元和第二灵敏放大器。以下对基于存储单元的读写电路作进一步详细说明。
第一参考单元根据使能信号得到第一参考电压。第一灵敏放大器的第一输入端与存储单元连接的读位线连接，第一灵敏放大器的第二输入端接收第一参考电压，第一灵敏放大器的输出端分别输出第一输出信号和第一互补信号。第二参考单元根据第一互补信号得到第二参考电压。第三参考单元根据第一输出信号得到第三参考电压。第二灵敏放大器的第一输入端与存储单元连接的读位线连接，第二灵敏放大器的第二输入端接收第二参考电压和第三参考电压，第二灵敏放大器的输出端分别输出第二输出信号和第二互补信号。
以下再分别介绍一下第一参考单元、第二参考单元和第三参考单元的组成。
第一参考单元包括：第三晶体管和第一参考电阻。第三晶体管的控制端(栅极端)接收使能信号，第三晶体管的第一端(源极端)接地，第三晶体管的第二端(漏极端)与第一参考电阻的一端连接，第一参考电阻的另一端与第一灵敏放大器的第二输入端连接。
第二参考单元包括：第四晶体管和第二参考电阻。第四晶体管的控制端(栅极端)接收第一互补信号，第四晶体管的第一端(源极端)接地，所述第四晶体管的第二端(漏极端)与第二参考电阻的一端连接，第二参考电阻的另一端与第二灵敏放大器的第二输入端连接。
第三参考单元包括：第五晶体管和第三参考电阻。第五晶体管的控制端(栅极端)接收第一输出信号，第五晶体管的第一端(源极端)接地，所述第五晶体管的第二端(漏极端)与第三参考电阻的一端连接，第三参考电阻的另一端与第二灵敏放大器的第二输入端连接。以三态自旋电子器件作为神经网络突触为例。图4为本公开实施例基于存储单元的读写电路结构示意图。如图4中a和b所示，本公开提供的读写电路包括：第一晶体管401、三态自旋电子器件402、第二晶体管403、第一参考单元404、第一灵敏放大器SA1、第二参考单元405、第三参考单元406和第二灵敏放大器SA2。
初始状态下，三态自旋电子器件的存储状态为第一阻态，对应数据为“00”，写入信号Vin作为与第一电极相连的第一晶体管401的栅控信号，控制第一晶体管401的导通与关断。
写入数据时，写入信号Vin置于高电平，控制第一晶体管401导通，单个脉冲电流注入自旋轨道耦合层，驱动铁磁自由层内磁畴壁运动到第一钉扎区域，将数据写入为“01”，此时三态自旋电子器件的存储状态为第二阻态。根据上述，三态自旋电子器件的存储状态为第三阻态时，将数据写入为“10”。
复位操作中，以相反方向施加相同幅值0.5ns脉宽的复位脉冲，可将三态自旋电子器件的阻态由第三阻态复位到第一阻态。以上尺寸、电流参数随器件结构及材料不同而异，不作为限制。
读取过程中，写入信号Vin信号置于低电平，第二晶体管403的控制端(栅极端)接收的读信号Vread施加高电平，对应第二晶体管403打开，感应电流通过磁隧道结，产生源参考电压Vsen，分别输入第一灵敏放大器SA1的第一输入端和第二灵敏放大器SA2的第一输入端。在三值化神经网路的应用中，第一灵敏放大器SA1作为三值化运算的数值位输出，而第二灵敏放大器SA2作为符号位输出。其中，第二灵敏放大器SA2的使能信号(第一输出信号Vout1和第一互补信号/Vout1)略延迟于第一灵敏放大器SA1的使能信号ENsen1。此时，使能信号ENsen1进入第一参考单元404，参考电流流过第一参考电阻Ref1，产生第一参考电压Vref1，用以判断存储单元属于第一阻态、第二阻态或是第三阻态。源参考电压Vsen与第一参考电压Vref1共同输入第一灵敏放大器SA1，若读取存储单元属于第一阻态或第二阻态，则第一灵敏放大器SA1的第一输出信号Vout1输出为“0”；若读取存储单元属于第三阻态，则第一灵敏放大器SA1的第一输出信号Vout1输出为“1”。第一输出信号Vout1以及第一互补信号/Vout1同时作为第二参考单元405和第三参考单元406的栅控信号，分别控制第四晶体管和第五晶体管，产生第二参考电压和第三参考电压。
具体而言，当存储单元属于第一阻态或第二阻态时，第一输出信号Vout1输出为“0”，此时第一互补信号/Vout1＝1，控制第二参考单元405中的第二参考电阻Ref2产生第二参考电压Vref2，用以区分第一阻态和第二阻态。当存储单元为第一阻态，第二输出信号Vout2＝0，综合第一输出信号Vout1输出，读取的存储数据为“00”。当存储单元为第二阻态，第二输出信号Vout2＝1，综合第一输出信号Vout1输出，读取的存储数据为“01”。当存储单元属于第三阻态，第一输出信号Vout1输出为“1”，控制第三参考单元406中的第三参考电阻Ref3产生第三参考电压，第二灵敏放大器SA2的第二输出信号Vout2＝0，综合第一输出信号Vout1输出，读取的存储数据为“10”。从中可以看出第一灵敏放大器SA1输出对应阻态的高位，分别是“S1＝0,S2＝0,S3＝1”；第二灵敏放大器SA2输出对应阻态的低位，分别是“S1＝0,S2＝1,S3＝0”。因此我们可以在后续的运算中定义：第一灵敏放大器SA1输出的第一输出信号Vout1作为数值位，低电平输出作为“0”，高电平输出作为“1”；第二灵敏放大器SA2输出的第二输出信号Vout2作为符号位，低电平输出作为“+”，高电平输出作为“-”。
图5为三态自旋电子器件实现GXNOR操作示意图。如图5所示，在使用三态自旋电子器件的三值化突触输出实现运算中，输入值Xi以及突触权重Wi都被分别写入两个存储单元，其中一个存储单元为数值位，另一个存储单元为符号位，其存储的值分别由对应读电路中的第一灵敏放大器SA1以及第二灵敏放大器SA2读出。不论是哪个存储单元，其输出为高电平时，就产生一个脉冲注入GXNOR计算时对应的存算单元。比如，Xi＝+1，Wi＝-1时，Xi的数值位位于第三阻态，符号位置于第一阻态；Wi的数值位位于第三阻态，符号位置于第二阻态。在二者运算时，读使能分别开启，Xi数值位读出“1”，向GXNOR运算单元的数值位注入一个脉冲，GXNOR运算单元从第一阻态切换到第二阻态，而后Wi数值位同样读出“1”，向GXNOR运算单元的数值位注入下一个脉冲，GXNOR运算单元从第二阻态切换到第三阻态。在符号位，Xi符号位读出“0”，无脉冲注入GXNOR运算单元，其阻态为初始阻态不变；而后Wi符号位读出“1”，向GXNOR运算单元的符号位注入一个脉冲，GXNOR运算单元从初始态切换到第二阻态。采用相同的读取方式可以得出Xi与Wi的运算结果，数值位输出为“1”，符号位输出为“1”，即“-”，因此，结果为“-1”。上述数值位与符号位的操作可以并行执行。
在本公开的一个示例性实施例中，还提供了一种存储阵列，包括：m条读字线、m条写字线、n条写位线、n条读位线、n条源线以及m行n列存储单元，其中，存储单元为上述的存储单元，m和n为正整数。位于同一列的每个存储单元连接同一条写位线，位于同一列的每个存储单元连接同一条读位线，位于同一列的每个存储单元连接同一条源线。位于同一行的每个存储单元连接同一条写字线，位于同一行的每个存储单元连接同一条读字线。
在本公开的一个示例性实施例中，还提供了一种读写电路。图6为本公开实施例基于存储阵列的读写电路结构示意图。如图6所示，本实施例提供的读写电路包括：存储阵列601、行译码器602、列译码器603、源线译码器604和读取运算模块605。以下对该读写电路作进一步详细说明。
列译码器603，用于向n条写位线以及n条读位线提供位线操作电压。
行译码器602，用于向m条读字线以及m条写字线提供字线操作电压。
源线译码器604，用于向n条源线提供源线操作电压和感应电流。
读取运算模块605，用于读取存储阵列601存储的数据，并对存储阵列601存储的数据进行逻辑运算。其中，读取运算模块605包括：第一参考单元、第一灵敏放大器、第二参考单元、第三参考单元和第二灵敏放大器。其中，第一参考单元包括：第三晶体管和第一参考电阻。第二参考单元包括：第四晶体管和第二参考电阻。第三参考单元包括：第五晶体管和第三参考电阻。
以上器件的具体内容与前述基于存储单元的读写电路相似，这里不再进行赘述。
图7a至图7e为存储阵列中值化向量GXNOR运算过程示意图。如图7a所示，开始写入前，需要使用复位脉冲电流将存储阵列初始化为第一阻态，此时，符号位存储值表示“+”，数值位存储值位为“0”。将X存储单元与W存储单元分别拆分为数值位与符号位，写入存储单元中，其结果如图7b所示。如图7c所示，实现X与W字符串的计算时，利用PCSA对X存储单元与W存储单元的数据进行读出，并存入初始态的运算阵列中。而运算结果由X/W读出脉冲决定，其过程已在图5的相关实施例中详细说明，同样可以扩展到存储阵列实施当中，这里不再进行赘述。如图7d所示，最后运算结果存储在运算阵列中，由三值化突触的阻值反映。其结果也与GXNOR的真值表(如图7e所示)相符。上述实施例中，所有的三值突触皆由同一种三态自旋电子器件结构组成，在实现纳秒级阻态切换与运算的同时，有利于大规模集成。
至此，已经结合附图对本公开实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
依据以上描述，本领域技术人员应当对本公开三态自旋电子器件、存储单元、存储阵列及读写电路有了清楚的认识。
综上所述，本公开提供一种同时具备全电场调控与高可靠性的三态自旋电子器件、存储单元、存储阵列及读写电路，可以实现无外场辅助磁畴壁定向移动的过程，进而使得器件可微缩性以及集成度的提高，同时通过读、写、逻辑运算电路设计，从而实现类神经网络应用。
还需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。
并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
除非有所知名为相反之意，本说明书及所附权利要求中的数值参数是近似值，能够根据通过本公开的内容所得的所需特性改变。具体而言，所有使用于说明书及权利要求中表示组成的含量、反应条件等等的数字，应理解为在所有情况中是受到“约”的用语所修饰。一般情况下，其表达的含义是指包含由特定数量在一些实施例中±10％的变化、在一些实施例中±5％的变化、在一些实施例中±1％的变化、在一些实施例中±0.5％的变化。
再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰相应的元件，其本身并不意味着该元件有任何的序数，也不代表某一元件与另一元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能做出清楚区分。
此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
类似地，应当理解，为了精简本公开并帮助理解各个公开方面中的一个或多个，在上面对本公开的示例性实施例的描述中，本公开的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本公开要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，公开方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本公开的单独实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种三态自旋电子器件，自下而上包括：底电极、磁隧道结和顶电极；
所述磁隧道结自下而上包括：自旋轨道耦合层、铁磁自由层、势垒隧穿层和铁磁参考层；所述磁隧道结还包括：
三个局域磁畴壁钉扎中心，嵌设在所述自旋轨道耦合层，三个所述局域磁畴壁钉扎中心分别与所述铁磁自由层相接触，所述铁磁自由层上形成第一钉扎区域、第二钉扎区域和第三钉扎区域；以及
磁畴壁成核中心，设置设在所述铁磁自由层的两端，各项异性常数为7-9×105J/m3；所述铁磁自由层上形成第一成核区域和第二成核区域；
电流脉冲注入所述自旋轨道耦合层，产生自旋流驱动所述铁磁自由层内的磁畴壁移动，进行阻态切换。
2.根据权利要求1所述的三态自旋电子器件，其中，所述铁磁自由层和所述铁磁参考层的材料为CoFeB、Co2FeAl和Co中任一种；所述自旋轨道耦合层的材料为W和/或Ta；所述局域磁畴壁钉扎中心和所述磁畴壁成核中心的材料为Pt和/或Ir。
3.根据权利要求1所述的三态自旋电子器件，其中，所述磁畴壁移动方向与所述电流脉冲注入的方向一致。
4.根据权利要求1所述的三态自旋电子器件，其中，所述底电极包括：
第一电极，与所述自旋轨道耦合层的第一端连接；以及
第二电极；与所述自旋轨道耦合层的第二端连接；
所述自旋轨道耦合层的第一端和所述自旋轨道耦合层的第二端相对设置。
5.一种存储单元，包括：
如权利要求1至4中任一项所述的三态自旋电子器件；
第一晶体管，所述第一晶体管的第一端和所述底电极第一电极连接，所述第一晶体管的第二端用于连接写位线，所述第一晶体管的控制端用于连接写字线；所述底电极第二电极用于连接源线；以及
第二晶体管，所述第二晶体管的第一端和所述顶电极连接，所述第二晶体管的第二端用于连接读位线，所述第二晶体管的控制端用于连接读字线；
6.一种读写电路，包括：
如权利要求5所述的存储单元；
第一参考单元，用于根据使能信号得到第一参考电压；
第一灵敏放大器，所述第一灵敏放大器的第一输入端与所述存储单元连接的读位线连接，所述第一灵敏放大器的第二输入端用于接收所述第一参考电压，所述第一灵敏放大器的输出端分别输出第一输出信号和第一互补信号；
第二参考单元，用于根据所述第一互补信号得到第二参考电压；
第三参考单元，用于根据所述第一输出信号得到第三参考电压；以及
第二灵敏放大器，所述第二灵敏放大器的第一输入端与所述存储单元连接的读位线连接，所述第二灵敏放大器的第二输入端用于接收所述第二参考电压和所述第三参考电压，所述第二灵敏放大器的输出端分别输出第二输出信号和第二互补信号。
7.根据权利要求6所述的读写电路，其中，
所述第一参考单元包括：
第三晶体管，所述第三晶体管的第一端接地，所述第三晶体管的控制端接收所述使能信号；以及
第一参考电阻，所述第一参考电阻的一端与所述第三晶体管的第二端连接，所述第一参考电阻的另一端与所述第一灵敏放大器的第二输入端连接；
所述第二参考单元包括：
第四晶体管，所述第四晶体管的第一端接地，所述第四晶体管的控制端接收所述第一互补信号；以及
第二参考电阻，所述第二参考电阻的一端与所述第四晶体管的第二端连接，所述第二参考电阻的另一端与所述第二灵敏放大器的第二输入端连接；
所述第三参考单元包括：
第五晶体管，所述第五晶体管的第一端接地，所述第五晶体管的控制端接收所述第一输出信号；以及
第三参考电阻，所述第三参考电阻的一端与所述第五晶体管的第二端连接，所述第三参考电阻的另一端与所述第二灵敏放大器的第二输入端连接。
8.一种存储阵列，包括：m条读字线、m条写字线、n条写位线、n条读位线、n条源线以及m行n列存储单元，其中，所述存储单元为如权利要求5所述的存储单元，m和n为正整数；
位于同一列的每个所述存储单元连接同一条写位线，位于同一列的每个所述存储单元连接同一条读位线，位于同一列的每个所述存储单元连接同一条源线；
位于同一行的每个所述存储单元连接同一条写字线，位于同一行的每个所述存储单元连接同一条读字线。
9.一种读写电路，包括：
如权利要求8所述的存储阵列；
位线译码器，用于向n条所述写位线以及n条所述读位线提供位线操作电压；
字线译码器，用于向m条所述读字线以及m条所述写字线提供字线操作电压；
源线译码器，用于向n条所述源线提供源线操作电压和感应电流；
读取运算模块，用于读取所述存储阵列存储的数据，并对所述存储阵列存储的数据进行逻辑运算。
10.根据权利要求9所述的读写电路，其中，所述读取运算模块包括：
第一参考单元，用于在对所述存储阵列进行读取操作或者在对所述存储阵列进行逻辑运算或运算时提供第一参考电压；所述第一参考单元包括：
第三晶体管，所述第三晶体管的第一端接地，所述第三晶体管的控制端接收使能信号；以及
第一参考电阻，所述第一参考电阻的一端与所述第三晶体管的第二端连接，所述第一参考电阻的另一端与第一灵敏放大器的第二输入端连接；
第一灵敏放大器，所述第一灵敏放大器的第一输入端与所述存储单元连接的n条所述读位线连接，所述第一灵敏放大器的第二输入端用于接收所述第一参考电压，所述第一灵敏放大器的输出端分别输出第一输出信号和第一互补信号；
第二参考单元，用于根据所述第一互补信号在对所述存储阵列进行逻辑运算或运算时得到第二参考电压；所述第二参考单元包括：
第四晶体管，所述第四晶体管的第一端接地，所述第四晶体管的控制端接收所述第一互补信号；以及
第二参考电阻，所述第二参考电阻的一端与所述第四晶体管的第二端连接，所述第二参考电阻的另一端与第二灵敏放大器的第二输入端连接；
第三参考单元，用于根据所述第一输出信号在对所述存储阵列进行逻辑运算或运算时得到第三参考电压；所述第三参考单元包括：
第五晶体管，所述第五晶体管的第一端接地，所述第五晶体管的控制端接收所述第一输出信号；以及
第三参考电阻，所述第三参考电阻的一端与所述第五晶体管的第二端连接，所述第三参考电阻的另一端与所述第二灵敏放大器的第二输入端连接；以及
第二灵敏放大器，所述第二灵敏放大器的第一输入端与所述存储单元连接的读位线连接，所述第二灵敏放大器的第二输入端用于接收所述第二参考电压和所述第三参考电压，所述第二灵敏放大器的输出端分别输出第二输出信号和第二互补信号。
CN202110084765.8A 2021-01-21 2021-01-21 三态自旋电子器件、存储单元、存储阵列及读写电路 Active CN112802515B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110084765.8A CN112802515B (zh) 2021-01-21 2021-01-21 三态自旋电子器件、存储单元、存储阵列及读写电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110084765.8A CN112802515B (zh) 2021-01-21 2021-01-21 三态自旋电子器件、存储单元、存储阵列及读写电路

Publications (2)

Publication Number Publication Date
CN112802515A CN112802515A (zh) 2021-05-14
CN112802515B true CN112802515B (zh) 2022-07-29

Family

ID=75811081

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110084765.8A Active CN112802515B (zh) 2021-01-21 2021-01-21 三态自旋电子器件、存储单元、存储阵列及读写电路

Country Status (1)

Country Link
CN (1) CN112802515B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022062427A1 (zh) * 2021-05-17 2022-03-31 中国科学院微电子研究所 全电控自旋电子神经元器件、神经元电路和神经网络
CN113326928A (zh) * 2021-05-17 2021-08-31 中国科学院微电子研究所 全电控自旋电子神经元器件、神经元电路和神经网络
US20230394291A1 (en) * 2021-07-21 2023-12-07 Institute Of Microelectronics, Chinese Acandemy Of Sciences Neuron device based on spin orbit torque
CN117677202A (zh) * 2022-08-22 2024-03-08 长鑫存储技术有限公司 磁性存储结构、磁性存储阵列结构及其控制方法及存储器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007273495A (ja) * 2006-03-30 2007-10-18 Fujitsu Ltd 磁気メモリ装置及びその駆動方法
KR101598831B1 (ko) * 2009-10-14 2016-03-03 삼성전자주식회사 자기저항소자, 이를 포함하는 정보저장장치 및 상기 정보저장장치의 동작방법
US8649214B2 (en) * 2011-12-20 2014-02-11 Samsung Electronics Co., Ltd. Magnetic memory including magnetic memory cells integrated with a magnetic shift register and methods thereof
JP7003991B2 (ja) * 2017-04-14 2022-01-21 Tdk株式会社 磁壁利用型アナログメモリ素子、磁壁利用型アナログメモリ、不揮発性ロジック回路及び磁気ニューロ素子
WO2019005156A1 (en) * 2017-06-30 2019-01-03 Intel Corporation SPIN-ORBIT (SOT) COUPLING MEMORY DEVICES WITH ENHANCED SWITCH CAPACITY AND METHODS OF MAKING THE SAME

Also Published As

Publication number Publication date
CN112802515A (zh) 2021-05-14

Similar Documents

Publication Publication Date Title
CN112802515B (zh) 三态自旋电子器件、存储单元、存储阵列及读写电路
CN112599161B (zh) 多阻态自旋电子器件、读写电路及存内布尔逻辑运算器
Zhao et al. High speed, high stability and low power sensing amplifier for MTJ/CMOS hybrid logic circuits
Kawahara et al. 2 Mb SPRAM (SPin-transfer torque RAM) with bit-by-bit bi-directional current write and parallelizing-direction current read
CN112767980B (zh) 自旋轨道矩磁随机存储单元、阵列及汉明距离计算方法
Bromberg et al. Novel STT-MTJ device enabling all-metallic logic circuits
JP4631090B2 (ja) 磁気抵抗効果素子を用いたロジックインメモリ回路
CN110427170B (zh) 一种基于自旋轨道矩的全加器
EP2330594B1 (en) Non volatile logic devices using magnetic tunnel junctions
US20020101761A1 (en) Non-volatile magnetic register
Patil et al. Spintronic logic gates for spintronic data using magnetic tunnel junctions
US20240005974A1 (en) Self-reference storage structure and storage and calculation integrated circuit
Lee et al. Advanced HSPICE macromodel for magnetic tunnel junction
CN112313746A (zh) 磁性约瑟夫逊结驱动的通量偏置超导体存储器单元和方法
Shreya et al. Computing-in-memory using voltage-controlled spin-orbit torque based MRAM array
Guillemenet et al. A non-volatile run-time FPGA using thermally assisted switching MRAMS
US11764786B2 (en) Magnetoelectric majority gate device
WO2022155828A1 (zh) 三态自旋电子器件、存储单元、存储阵列及读写电路
WO2010007173A1 (en) A new sense amplifier circuit
CN112864314A (zh) 磁电阻器件以及改变其阻态的方法、突触学习模块
US20230280978A1 (en) Spin orbit torque magnetic random access memory cell, spin orbit torque magnetic random access memory array, and method for calculating hamming distance
WO2022141226A1 (zh) 多阻态自旋电子器件、读写电路及存内布尔逻辑运算器
Huang et al. Racetrack memory based hybrid look-up table (LUT) for low power reconfigurable computing
Kang et al. Programmable stateful in-memory computing paradigm via a single resistive device
CN215734208U (zh) 一种基于全自旋逻辑器件的数值比较器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant