TW201810950A - 開關裝置 - Google Patents

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Abstract

根據本公開的一個實施例，提供一種電路。電路包括第一邏輯電路、第二邏輯電路及相關電子隨機存取記憶體(CES)元件。CES元件經配置以致能或去能第一邏輯電路和第二邏輯電路之間的連接。

Description

開關裝置
本技術一般涉及開關裝置，而更具體地涉及包括相關電子開關的現場可程式化閘極陣列(FPGA)裝置。
典型的現場可程式化閘極陣列(FPGA)裝置包括輸入輸出電路、邏輯電路、互連網路及開關方塊。互連線是跨FPGA架構所佈置的導電路徑，用以致能在邏輯方塊、輸入輸出方塊之間及輸入輸出方塊與邏輯方塊之間的耦接。開關方塊是基於在邏輯方塊、輸入輸出方塊之間或邏輯方塊與輸入輸出方塊之間的耦接要求來耦接互連線的連接元件。傳統上，使用開關來實施開關方塊。開關方塊的每個開關可耦接到用於儲存開關的所需的配置的外部記憶體。此外，使用所需的配置，來程式化開關以達到所需的狀態，像是「開」或「關」。
根據本技術的第一態樣，提供了一種電路。此種電路包括第一邏輯電路、第二邏輯電路及相關電子開關(CES)。CES元件可以是可配置以致能或去能在第一邏輯電路與第二邏輯電路之間的連接。
根據本技術的第二態樣，提供了一種現場可程式化閘極陣列(FPGA)裝置。此種FPGA包括複數個邏輯電路和複數個相關電子開關(CES)。每個CES可以是可配置以致能或去能在複數個邏輯電路的兩個或兩個以上邏輯電路之間的連接。
根據本技術的第三態樣，提供有一種方法，此方法包括藉由將相關電子開關(CES)程式化到第一狀態，來將第一邏輯電路耦接到第二邏輯電路；及藉由將CES程式化到第二狀態，來將第一邏輯電路與第二邏輯電路去耦接(解耦接)。
以下特徵同樣適用於以上各態樣。
在實施例中，第一邏輯電路和第二邏輯電路可以是可程式化邏輯元件和輸入輸出(IO)方塊之一者。
在實施例中，第一通道可耦接到第一邏輯電路；及第二通道可耦接到第二邏輯電路，其中CES致能或去能在第一通道與第二通道之間的連接。
在實施例中，編程電路可耦接到CES且經配置以將CES程式化到：用以致能連接的第一阻抗狀態；及用以去能連接的第二阻抗狀態。
第一阻抗狀態可以是低阻抗狀態且第二阻抗狀態可以是高阻抗狀態。
CES維持所致能的連接，直到由編程電路重程式化CES。CES是一種非揮發性記憶體，即使當電壓供應(電源供應)與CES斷開連接時，仍能夠維持狀態。
此種電路可以是現場可程式化閘極陣列(FPGA)的電路。
在FPGA電路中，複數個邏輯電路可包括一或更多個可程式化邏輯元件及/或一或更多個輸入輸出(IO)方塊。
FPGA電路可包括互連網路，該互連網路包括複數個通道，其中複數個通道的每個通道連接到複數個邏輯電路的一個邏輯電路，及其中每個CES致能或去能在複數個通道之間的連接。
FPGA電路可包括至少一個編程電路，該編程電路耦接到複數個CES且經配置以將每個CES元件程式化到：用以致能連接的第一阻抗狀態；及用以去能連接的第二阻抗狀態。第一阻抗狀態可以是低阻抗狀態且第二阻抗狀態可以是高阻抗狀態。
在FPGA電路中，每個CES元件可維持所致能的連接，直到由編程電路重程式化CES。
在實施例中，將CES程式化到第一狀態包括將CES元件程式化到低阻抗狀態，並且將CES程式化到第二狀態包括將CES元件程式化到高阻抗狀態。
在本技術的相關態樣，提供有一種載有代碼的非暫態資料載體，當在處理器上實施時，將使得處理器執行本文所述的方法。
如本領域具有通常知識者將理解的，本技術可實施為系統、方法或電腦程式產品。因此，本技術可採用完全硬體實施例、完全軟體實施例或組合軟體和硬體態樣的實施例之形式。
此外，本技術可採用實施在具有電腦可讀取程式代碼實施在其上的電腦可讀取媒體中的電腦程式產品之形式。電腦可讀取媒體可以是電腦可讀取信號媒體或電腦可讀取儲存媒體。電腦可讀取媒體可以是(例如，但不限於)電子、磁性、光學、電磁、紅外線或半導體的系統、設備或裝置，或前述的任何合適的組合。
用於執行本技術的操作的電腦程式代碼可以一種或更多種編程語言的任何組合來編寫，包括物件導向式編程語言和傳統的程序式編程語言。代碼部件可實施為程序、方法或類似者，並且可包括可採用任何抽象級別的指令或指令序列形式的子部件，從本端指令集的直接機器指令到高級編譯或解譯的語言結構。
廣義來說，本技術的實施例提供了一種電路系統，使用一或更多個開關來路由信號，用以沿特定路徑或路由軌跡來路由信號。電路系統可使用記憶體來(例如)儲存電路系統的配置，並且特別地，來儲存信號路由配置。在特定實施例中，記憶體或記憶體元件可用於控制開關，以改變信號路由的方式。記憶體元件可以是非揮發性記憶體(NVM)元件，像是包括相關電子材料(CEM)的相關電子開關(CES)元件。CES既可用作非揮發性儲存，亦可用作能夠致能在電路中的連接性的電路元件。將如下更詳細地解釋，CES元件包括可至少部分地基於材料在導電狀態與絕緣狀態之間的(至少一部分的)轉變而在預定可偵測的記憶體狀態之間轉變的材料。CES元件是可編程的，以使得它可以非揮發性方式儲存配置，並且使用它的阻抗狀態來致能連接性。
術語「相關電子開關」在本文可與「CES」、「CES元件」、「CES裝置」、「相關電子隨機存取記憶體」、「CeRAM」及「CeRAM裝置」交換使用。
非揮發性記憶體是一類記憶體，在此類記憶體中，在移除供應至裝置的電力之後，記憶體單元或元件不失去它的狀態。在快閃記憶體裝置中，犧牲了保持隨機存取(抹除/寫入單一位元)之能力而獲得速度及更高位元密度。快閃記憶體仍是一個非揮發性記憶體選擇。然而，大體認為，快閃記憶體技術可能不易縮小至40奈米(nm)以下；因此，正積極地尋找能夠縮小至更小尺寸之新非揮發性記憶體裝置。
CES為(全部地或部分地)從CEM形成之特定種類的開關。一般而言，CES可展現由於電子相關性而非固態結構相變而產生之急劇導電或絕緣狀態轉變。(固態結構相變之實例包括在相變記憶體(PCM)裝置中之晶態/非晶態，或電阻RAM裝置中的長絲形成和導電，如上所述)。在CES中的急劇導體/絕緣體轉變可能是回應於量子機械現象，與熔化/凝固或長絲形成不同。
CES在絕緣狀態與導電狀態之間的量子機械轉變可根據莫特(Mott)轉變來理解。在莫特轉變中，若發生莫特轉變條件，則材料可從絕緣狀態切換至導電狀態。當達到臨界載子濃度而使得莫特準則被滿足時，將發生莫特轉變，且狀態將從高電阻/阻抗(或電容)改變至低電阻/阻抗(或電容)。
CES元件的「狀態」或「記憶體狀態」可以取決於CES元件的阻抗狀態或導電狀態。在此上下文中，「狀態」或「記憶體狀態」意謂著記憶體裝置的可偵測狀態，該狀態僅舉例而言指示值、符號、參數或條件。在一個特定實施例中，如下所述，可至少部分地基於在讀取操作中在記憶體裝置的終端上所偵測的信號，來偵測記憶體裝置的記憶體狀態。在另一特定實施例中，如下所述，記憶體裝置可藉由在「寫入操作」中而跨記憶體裝置的終端的一或更多個信號之應用來進入特定記憶體狀態以表示或儲存特定值、符號或參數。
在特定的實施中，CES元件可包含夾在導電終端之間的材料。藉由在終端之間施加特定的電壓及電流，材料可在前述導電與絕緣狀態之間轉變。如下文之特定示例實施中所討論，夾在導電終端之間的CES元件的材料可藉由在電流密度Jreset 具有電壓Vreset 與電流Ireset 而跨終端的第一編程信號之應用來進入絕緣狀態，或藉由在電流密度Jset 具有電壓Vset 與電流Iset 而跨終端的第二編程信號之應用來進入導電狀態。
另外或替代地，可將CES元件提供為在交叉點(cross-point)記憶體陣列中的記憶體單元，由此CES元件可包括形成在半導體上的金屬/CEM/金屬(M/CEM/M)堆疊。此類M/CEM/M堆疊(例如)可形成在二極體上。在示例實施中，此類二極體可從由接面二極體及肖特基二極體組成之群組來選擇。在此上下文中，應理解的是，「金屬」意謂著導體，亦即任何類似於金屬的材料，包括(例如)多晶矽或摻雜半導體。
圖1顯示跨CES元件的終端(未顯示)的電流密度對電壓的曲線圖。至少部分地基於施加至CES元件的終端的電壓(例如，在寫入操作中)，CES可進入導電狀態或絕緣狀態。例如，電壓Vset 及電流密度Jset 之應用可使CES元件進入導電記憶體狀態，而電壓Vreset 及電流密度Jreset 之應用可使CES元件進入絕緣記憶體狀態。
CES進入絕緣狀態或導電狀態之後，可藉由電壓Vread 之應用(例如，在讀取操作中)及例如在CES元件的終端處的電流或電流密度或跨CES元件的終端的偏壓之偵測，來偵測CES元件之特定狀態。
需要控制CES元件的電流和電壓兩者以便切換CES元件狀態。舉例而言，若CES元件是在導電狀態，且對其施加使元件進入絕緣記憶體狀態所需的電壓Vreset ，則直到電流密度亦是在Jreset 的所需值之前CES元件將不會切換至絕緣狀態。這意謂著，當CES元件用於從記憶體讀取/寫入時，可防止意外重寫，因為即使是足夠的電壓被施加到CES元件，記憶體狀態改變只有在所需的電流密度亦被施加時才會發生。
圖1的CES元件可包括任何過渡金屬氧化物(TMO)，像是(例如)鈣鈦礦、莫特絕緣體、電荷交換絕緣體，及安德森(Anderson)無序絕緣體。在特定的實施中，CES元件可從像是氧化鎳、氧化鈷、氧化鐵、氧化釔及鈣鈦礦(像是鉻摻雜鈦酸鍶、鈦酸鑭及包括高錳酸鈣及高錳酸鑭之錳酸鹽族)的切換材料形成，僅提供少數實例。特定而言，包括具有不完整的 d 及 f 軌道殼層之元素的氧化物可展現充足的電阻切換特性以供用於CES裝置中。在實施例中，可在無電形成之情況下製備CES元件。其他實施可在不背離本案所主張標的之情況下使用其他過渡金屬化合物。例如，{M(chxn)2Br}Br2，其中M可包含Pt、Pd或Ni，並且chxn包括1R,2R-環己烷二胺，並且可在不背離所主張標的之情況下使用其他此類金屬錯合物。
當施加充足的偏壓(例如，超過帶分裂電位)並滿足前述莫特條件(注入電洞等於切換區域中之電子)時，CES元件可經由莫特轉變而快速從導電狀態切換到絕緣狀態。此可發生在圖1中之曲線圖的點108處。在這點處，電子不再被屏蔽，而變成局部化。此種相關性可導致強電子-電子交互作用電位，此種電位分裂帶以形成絕緣體。雖然CES元件仍然在絕緣狀態，但可藉由電洞傳輸而產生電流。當跨CES的終端施加充足偏壓時，可越過金屬絕緣體金屬(MIM)裝置的電位屏障而將電子注入MIM二極體。當已注入充足電子並跨端子施加充足電位以使CES元件進入設定狀態時，電子的增加可屏蔽電子及移除電子的局部化，此可使形成金屬之帶分裂電位崩潰。
CES元件的電流可由外部施加的「順應」條件來控制，該條件至少部分地基於在寫入操作期間受限制以使CES元件進入導電狀態的外部電流而決定。此種外部施加的順應電流亦可設定電流密度的條件，用於隨後的重設操作，以使CES進入絕緣狀態。
如在圖1的特定實施中所顯示，在寫入操作期間在點116處所施加以使CES元件進入導電狀態之電流密度J comp 可決定出在後續寫入操作中使CES元件進入絕緣狀態的順應性條件。例如，CES元件可隨後藉由在點108處在電壓Vreset 下電流密度J reset ≧J comp 之應用來進入絕緣狀態，其中J comp 是外部施加的。
因此，順應性條件可設定在CES元件中而要藉由用於莫特轉變的電洞所「捕獲」的電子之數目。換言之，在寫入操作中所施加以使CES元件進入導電記憶體狀態的電流可決定出要注入CES元件的電洞之數目，用於隨後將CES元件轉變到絕緣記憶體狀態。
如上所指出，重設條件可回應於點108處之莫特轉變而發生。如上所指出，此類莫特轉變可在CES元件中的條件下發生，在該條件中，電子濃度n 等於電洞濃度p 。
在圖1中所顯示的曲線圖的區域104中的電流或電流密度可回應於從跨CES元件的終端所施加的電壓訊號的電洞之注入而存在。此處，當跨CES元件的終端施加臨界電壓VMI 時，電洞之注入可滿足莫特轉變準則，用於在電流IMI 下的導電狀態到絕緣狀態的轉變。
用於在讀取操作中偵測CES元件的記憶體狀態的「讀取窗口」102可闡述為當CES元件是在絕緣狀態時圖1的曲線圖的部分106與當CES元件是在讀取電壓Vread 下在導電狀態時圖1的曲線圖的部分104之間的差異。
類似地，在寫入操作中用於使CES元件進入絕緣或導電記憶體狀態的「寫入窗口」110可闡述為在Vreset (在Jreset 下)與Vset (在Jset 下)之間的差異。建立|Vset |＞|Vreset |將致能在導電與絕緣狀態之間的切換。Vreset 可近似在因相關性產生的帶分裂電位下，及Vset 可近似為帶分裂電位的兩倍。在特定的實施中，可至少部分地藉由CES元件的材料和摻雜來決定寫入窗口110的尺寸。從高電阻(或高電容)到低電阻(或低電容)的轉變可由裝置的奇異阻抗來表示。
圖2繪示出示例可變阻抗器裝置(像是CES裝置)的等效電路的示意圖，像是可變阻抗器裝置124。如所述，可變阻抗器裝置124可包含可變電阻和可變電容兩者的特徵。例如，在實施例中，用於可變阻抗器裝置的等效電路可包含可變電阻器，像是與可變電容器(像是可變電容器128)並聯的可變電阻器126。儘管可變電阻器126及可變電容器128在圖2中被繪示為分立部件，但可變阻抗器裝置124可同樣包含大體上同質的CEM元件，其中CEM元件包含可變電容與可變電阻的特徵。下面表1繪示出示例可變阻抗裝置(像是可變阻抗器裝置124)的示例真值表。 表1
圖3示出根據本技術的一個實施例的電路200的示意圖。電路200可包括邏輯電路204A和邏輯電路204B。電路可進一步包括相關電子開關(CES)元件。電路200可使用CES元件202作為開關元件。CES元件202可經程式化到第一阻抗狀態或第二阻抗狀態。第一阻抗狀態可以是低阻抗狀態。第二阻抗狀態可以是高阻抗狀態。在低阻抗狀態下，CES元件202對通過的電流提供低阻抗，使得CES元件的行為類似於閉合式開關。低阻抗可以是低電阻、低電容或其組合。在高阻抗狀態下，CES元件202對電流的通路提供高阻抗(例如，高電阻、高電容或其組合)，從而表現開放式開關的特性。因此，CES元件202可經程式化到所需的阻抗狀態，以致能或去能在邏輯電路204A和204B之間的連接。
電路200亦可包括第一通道208A和第二通道208B。第一通道208A可連接到邏輯電路204A。第二通道208B可連接到邏輯電路204B。第一通道208A和第二通道208B連接到CES元件202。電路200利用CES元件202來通過通道208A-B致能或去能在邏輯電路204A和邏輯電路204B之間的連接。電路200包括將CES元件202程式化到低阻抗狀態或高阻抗狀態的編程電路206。可使用各種編程(寫入)電路來將CES 202程式化到特定的阻抗狀態。此類編程(寫入)電路的實例可在申請人的待決美國專利申請案第14/826,110號中找到，而其全部內容藉由引用的方式併入本文。
根據一個示例實現，CES元件202可初始地經程式化在高阻抗狀態。在高阻抗狀態，CES元件202表現開放式開關的特性，去能在第一通道208A與第二通道208B之間的連接。編程電路206將CES元件202程式化到低阻抗狀態，用以致能在第一通道208A與第二通道208B之間的連接。如結合圖1所述的，編程電路206藉由提供第一信號來將CES元件202程式化到低阻抗狀態。
連接第一通道208A和第二通道208B的CES元件202在低阻抗狀態下表現出閉合式開關的特性。CES元件202的低阻抗狀態致能在邏輯電路204A與邏輯電路204B之間的連接。
編程電路206可將在低阻抗狀態下的CES元件202程式化以切換到高阻抗狀態。結合圖1，編程電路206可藉由提供第二信號來將CES元件202程式化到高阻抗狀態。在高阻抗狀態下，CES元件202表現出開放式開關的特性，去能在第一通道208A與第二通道208B之間的連接。CES元件202保持阻抗狀態，直到程式化或重程式化CES元件202。
如上所述，可使用各種電子部件來實現編程電路206。與需要緩衝器儲存配置的傳統的電子開關不同，相關電子開關不需要任何額外的記憶體裝置，因為相關電子開關是非揮發性的，並且即使當電壓(功率)供應斷開連接時，亦能維持阻抗狀態。可直接程式化相關電子開關，並且所程式化的狀態將維持，直到重程式化CES。
在一個實施例中，可將相關電子開關用於在圖4中所示的現場可程式化閘極陣列(FPGA)電路中。
FPGA 300可包括邏輯電路302、輸入輸出(IO)電路304及路由資源的陣列。邏輯電路302可包括可程式化元件，該可程式化元件可經程式化以實施特定的電路功能。IO電路304可以是在FPGA 300與外部裝置之間的接口電路。路由資源可包括互連網路306和開關方塊308。
互連網路306可包括複數個垂直通道和水平通道。開關方塊308可策略地位在複數個垂直通道和水平通道的可能連接點處。每個開關方塊308包括一或更多個相關電子開關，用以通過一或更多個複數個垂直通道和水平通道來耦接一或更多個邏輯電路302。下面在圖5中描述出FPGA 300的開關方塊308中的相關電子開關實施的實例。
圖5示出根據一個實施例的示例基於CES的FPGA開關方塊400。圖5顯示出FPGA開關方塊400的六個開關配置，開關方塊400包括CES元件402A、402B、402C、402D、402E及402F以及四個通道404、406、408及410。FPGA開關方塊400連接四個通道404-410。(因為每個CES元件402A-F的阻抗狀態可基於電阻、電容或其組合，所以代表CES元件的電路符號是覆蓋在電阻器符號上的電容器符號。)
在六個開關配置中的每個開關可以是CES元件。可將每個CES元件402A-F獨立地程式化到所需的阻抗狀態。可使用至少一個編程電路(未顯示)來程式化每個CES元件402A-F。通道404-410的每個通道經由相應的CES元件402A-F耦接到其它通道。可基於在邏輯電路之間的連接要求，來選擇一或更多個通道404-410，並且可使用相應的CES元件402A-F來致能在通道之間的連接。例如，若水平通道404要連接到垂直通道410，則CES元件402E將切換到低阻抗狀態。
儘管圖5示出在基於FPGA的開關方塊400中的相關電子開關的實現，但亦可在互連網路306中實施此等相關電子開關。CES元件亦可用於IO電路304中。例如，可使用CES元件來連接在IO電路304內的電路部件。此外，可使用CES來連接在邏輯電路內的可程式化元件。並且，可使用CES來將互連網路306的通道與邏輯電路302進行連接、將通道與IO電路304進行連接及相似者。與傳統的FPGA或任何需要用於儲存所需的配置的外部記憶體源的積體電路不同，CES不需要任何額外的記憶體。因此，可節省在FPGA或積體電路中的實體空間，即與傳統的FPGA或積體電路相比，可減少FPGA或積體電路的實體尺寸。所節省的空間可用於加入額外的電路。
本技術的實施例亦提供出載有代碼的非暫態資料載體，當在處理器上實施時，將使得處理器執行本文所述的方法。可在編程電路內提供處理器或可將處理器耦接到編程電路，該編程電路用於將CES元件或每個CES元件程式化到特定的阻抗狀態。
本技術進一步提供處理器控制代碼，以例如在通用電腦系統上或在數位訊號處理器(DSP)上實施上述方法。本技術亦提供載有處理器控制代碼的載體，用以在執行時將實施上述方法之任一者，尤其是在像是磁碟、微處理器、CD-或DVD-ROM、像是唯讀記憶體(韌體)的程式化記憶體的非暫態資料載體上，或是在像是光學或電信號載體的資料載體上。可在像是磁碟、微處理器、CD-或DVD-ROM、像是非揮發性記憶體(例如，快閃記憶體)或唯讀記憶體(韌體)的程式化記憶體的載體上提供代碼。用以實施本技術的實施例的代碼(及/或資料)可包括在傳統的編程語言(解譯或編譯)中的來源、物件或可執行代碼(像是C或組合代碼)、用於設置或控制ASIC(特殊應用積體電路)或FPGA(現場可程式化閘極陣列)之代碼、或用於像是VerilogTM 或VHDL(超高速積體電路硬體描述語言)之代碼。如本領域具有通常知識者將理解的，可在彼此通訊之複數個耦接部件之間分佈此類代碼及/或資料。本技術可包括控制器，此控制器包括耦接到系統的一或更多個部件的微處理器、工作記憶體及程式記憶體。
用於執行上述技術的操作的電腦程式代碼可以一或更多個編程語言(包括物件導向式編程語言和傳統的程序式編程語言)之任何組合來編寫。代碼部件可實施為程序、方法或類似者，並且可包括可採用任何抽象級別的指令或指令序列形式的子部件，從本端指令集的直接機器指令到高級編譯或解譯的語言結構。
本領域具有通常知識者亦將清楚的是，根據本技術的較佳實施例的邏輯方法的全部或部分可以適當地實施在包括邏輯元件的邏輯設備中，以執行上述方法之步驟，並且此類邏輯元件可包括在例如可程式化邏輯陣列或特殊應用積體電路中的像是邏輯閘的部件。此類邏輯陣列可進一步實施在致能元件中，用於利用(例如)可使用固定或可傳輸的載體媒體來儲存和發送的虛擬硬件描述器語言，來在此類陣列或電路中臨時或永久地建立邏輯結構。
在實施例中，本技術可以其上具有功能資料的資料載體的形式來實現，所述功能資料包括功能電腦資料結構，用以在加載到電腦系統或網路中並在其上操作時，將致能所述電腦系統來執行上述方法的所有步驟。
儘管已經參考附圖在本文中詳細描述了本公開的說明性實施例，但應當理解的是，本公開並不限於那些精確的實施例，並且本領域具有通常知識者可在其中實現各種改變和修改，而不脫離由所附申請專利範圍所界定的本公開的範圍和精神。
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410‧‧‧通道
將此等技術藉由實例的方式在附圖中圖解說明，其中：
圖1顯示出用於相關電子開關(CES)元件的電流密度對電壓的曲線圖；
圖2是CES裝置的等效電路的示意圖；
圖3顯示出根據一個實施例的包括相關電子開關(CES)元件的示例電路的示意圖；
圖4顯示出根據一個實施例的示例現場可程式化閘極陣列(FPGA)架構；及
圖5示出根據一個實施例的示例基於CES的FPGA開關。
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Claims (19)

  1. 一種電路，該電路包括： 一第一邏輯電路；一第二邏輯電路；及一相關電子開關(CES)，該CES經配置以致能或去能在該第一邏輯電路與該第二邏輯電路之間的一連接。
  2. 如請求項1所述之電路，其中該第一邏輯電路和該第二邏輯電路是一可程式化邏輯元件和輸入輸出(IO)方塊之一者。
  3. 如請求項1所述之電路，該電路進一步包括： 一第一通道，該第一通道耦接到該第一邏輯電路；及一第二通道，該第二通道耦接到該第二邏輯電路，其中該CES致能或去能在該第一通道與該第二通道之間的連接。
  4. 如請求項1所述之電路，該電路進一步包括一編程電路，該編程電路耦接到該CES且經配置以將該CES程式化到： 用以致能該連接的一第一阻抗狀態；及用以去能該連接的一第二阻抗狀態。
  5. 如請求項4所述之電路，其中該第一阻抗狀態是一低阻抗狀態且該第二阻抗狀態是一高阻抗狀態。
  6. 如請求項1所述之電路，其中該CES維持所致能的該連接，直到由該編程電路重程式化該CES。
  7. 如請求項1所述之電路，其中該電路是一現場可程式化閘極陣列(FPGA)裝置。
  8. 一種現場可程式化閘極陣列(FPGA)裝置，該FPGA裝置包括： 複數個邏輯電路；及複數個相關電子開關(CES)，每個CES可配置以致能或去能在該複數個邏輯電路的兩個或兩個以上邏輯電路之間的連接。
  9. 如請求項8所述之FPGA裝置，其中該複數個邏輯電路包括一或更多個可程式化邏輯元件和一或更多個輸入輸出(IO)方塊。
  10. 如請求項8所述之FPGA裝置，該FPGA裝置進一步包括： 一互連網路，該互連網路包括複數個通道，其中該複數個通道的每個通道連接到該複數個邏輯電路的一個邏輯電路，及其中每個CES致能或去能在該複數個通道之間的一連接。
  11. 如請求項8所述之FPGA裝置，該FPGA裝置進一步包括至少一個編程電路，該編程電路耦接到該複數個CES且經配置以將每個CES元件程式化到： 用以致能該連接的一第一阻抗狀態；及用以去能該連接的一第二阻抗狀態。
  12. 如請求項11所述之FPGA裝置，其中該第一阻抗狀態是一低阻抗狀態且該第二阻抗狀態是一高阻抗狀態。
  13. 如請求項8所述之FPGA裝置，其中該等CES元件維持所致能的該連接，直到由該編程電路重程式化該CES。
  14. 一種方法，該方法包括以下步驟： 藉由將一相關電子開關(CES)程式化到一第一狀態，來將一第一邏輯電路耦接到一第二邏輯電路；及藉由將該CES程式化到一第二狀態，來將該第一邏輯電路與該第二邏輯電路去耦接(decouple)。
  15. 如請求項14所述之方法，其中將該CES程式化到一第一狀態包括將該CES元件程式化到一低阻抗狀態。
  16. 如請求項14所述之方法，其中將該CES程式化到一第二狀態包括將該CES元件程式化到一高阻抗狀態。
  17. 一種載有代碼的非暫態資料載體，當在一處理器上實施時，其將使得該處理器執行如請求項1 4所述之方法。
  18. 一種載有代碼的非暫態資料載體，當在一處理器上實施時，其將使得該處理器執行如請求項15所述之方法。
  19. 一種載有代碼的非暫態資料載體，當在一處理器上實施時，其將使得該處理器執行如請求項16所述之方法。
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