JP2021522639A - メモリビットセルの動作のための方法、システムおよびデバイス - Google Patents

メモリビットセルの動作のための方法、システムおよびデバイス Download PDF

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Abstract

メモリデバイスの動作のための方法、システムおよびデバイスが開示される。ビットセルが、第1および第2のメモリ素子の相補インピーダンス状態に基づいて2進値、シンボル、パラメータまたは条件を表してよい。第1のビット線および第2のビット線が第1および第2のメモリ素子の端子に結合されてよい。回路が、第1および第2のビット線の充電速度の差に応じて、相補インピーダンス状態を検出してよい。

Description

メモリデバイスを活用するための技術が開示される。
不揮発性メモリは、デバイスに供給される電力が除かれた後にメモリセルまたは素子がその状態を失わない種別のメモリである。例えば、最初期のコンピュータメモリは、2方向に磁化され得るフェライトのリングで作られており、不揮発性であった。半導体技術が進化してより高レベルの小型化に至ったので、DRAM(ダイナミックランダムアクセスメモリ)およびSRAM(スタティックRAM)などの、より一般に知られる揮発性メモリに対して、フェライトデバイスは断念された。
不揮発性メモリの一種、電気的消去可能プログラマブルリードオンリメモリ(EEPROM)デバイスは、大きなセル領域を有し、そして書き込むまたは消去するためにトランジスタゲートに大電圧(例えば、12.0から21.0ボルト)を必要とし得る。また、消去または書込み時間が典型的に数十マイクロ秒程度である。EEPROMに関する1つの制限因子が、600,000を僅かに超えるだけに限られた数の、または105〜106台の消去/書込みサイクルである。半導体業界は、フラッシュメモリデバイスと呼ばれるEEPROMにおいて「ページ」(例えば、サブアレイ)が一度に消去され得るようにメモリアレイをセクタ化することによってEEPROMと不揮発性トランジスタとの間のパスゲートスイッチトランジスタの必要性を排除した。フラッシュメモリデバイスでは、速度およびより高いビット密度のために、ランダムアクセスを保つ(単一ビットを消去する/書き込む)能力が犠牲にされた。
より最近、FeRAM(強誘電体RAM)が、低電力、比較的高書込み/読出し速度、および100億回を超える読出し/書込みサイクルの耐久性をもたらした。類似して、磁気メモリ(MRAM)が、高コストプレミアムおよびより高い電力消費ではあるが、高書込み/読出し速度および耐久性をもたらした。これらの技術のどちらも、例えば、フラッシュメモリデバイスの密度に達していない。そのため、フラッシュが、依然として選ばれる不揮発性メモリである。それにもかかわらず、フラッシュメモリ技術は容易には65ナノメートル(nm)未満にスケーリングできないと一般に認識されており、したがって、より小さなサイズにスケーリングされることが可能な新たな不揮発性メモリデバイスが積極的に求められている。
フラッシュメモリデバイスの置換のために考えられる技術には、材料の相変化(少なくとも部分的に、結晶構造における原子の長距離秩序によって決定される)と関連した抵抗変化を呈する或る材料に基づくメモリを含んでいる。相変化メモリ(PCM/PCRAM)デバイスと呼ばれる可変抵抗メモリの一種では、メモリ素子が短時間で溶解され、次いで導電性結晶状態か非導電性非晶状態かに冷却されるにつれて抵抗変化が生じる。典型的な材料は様々であり、GeSbTeを含み得るが、ここでSbおよびTeは周期表上の同じまたは類似の性質の他の元素と交換できる。しかしながら、これらの抵抗ベースのメモリは、導電および絶縁状態間のそれらの転移が物理構造現象(例えば、600℃までに溶解する)および多くの応用において有用なメモリに向けて十分に制御できない固体状態への復帰に依存するので、商業的に有用であるとは判明していない。
別の可変抵抗メモリ区分は、初期の高「形成」電圧および電流に応答して可変抵抗機能を活性化する材料を含む。これらの材料には、例えば、x、y、zおよびeが様々な化学量のPrxCayMnzOe;CuO、CoO、VOx、NiO、TiO2、Ta2O5などの遷移金属酸化物(TMO);ならびにCr、SrTiO3などの一部のペロブスカイトを含み得る。これらのメモリ型は幾つか存在し、そして抵抗性RAM(ReRAM)または導電性ブリッジRAM(CBRAM)分類に収まって、それらをカルコゲナイド型メモリから区別させる。これらのRAMにおける抵抗スイッチングが、少なくとも部分的に、電鋳プロセスによる上部および下部導電性端子を接続する狭い導電経路またはフィラメントの形成のためであるとみなされるが、そのような導電フィラメントの存在は依然として論争事項である。ReRAM/CBRAMの動作が強く温度依存性であり得るので、ReRAM/CBRAMにおける抵抗性スイッチング機構も高度に温度依存性であり得る。追加的に、フィラメントの形成および移動が確率的であるので、これらのシステムは確率的に動作し得る。他の種類のReRAM/CBRAMも不安定な品質を呈し得る。更に、ReRAM/CBRAMにおける抵抗スイッチングは、多くのメモリサイクルを通じて疲労する傾向がある。すなわち、メモリ状態が何度も変化された後に、導電状態と絶縁状態との間の抵抗の差が有意に変化し得る。市販のメモリデバイスでは、そのような変化はメモリを仕様外とし、それを使用不可能にし得る。
計算動作における或る不揮発性メモリ技術の利点にもかかわらず、より長いアクセス時間(例えば、読出し動作と関連した待ち時間)が、実時間計算動作における不揮発性メモリの使用を制限し得る。
簡潔には、特定の実装が、相補インピーダンス状態を有し、相補インピーダンス状態が集合的に2進シンボル、値、条件またはパラメータを表す、第1のメモリ素子および第2のメモリ素子であって、第1のメモリ素子の第1の端子および第2のメモリ素子の第1の端子が1つまたは複数の基準ノードに結合される、第1のメモリ素子および第2のメモリ素子と、第1のメモリ素子の第2の端子に結合される第1のビット線と、第2のメモリ素子の第2の端子に結合される第2のビット線と、第1および第2のビット線の充電速度の差に応じて相補インピーダンス状態を検出する回路とを備えるデバイスを対象とする。
別の特定の実装は、第1のビット線であり、第1のメモリ素子に接続される、第1のビット線を1つまたは複数の電圧源に結合するステップと、第2のビット線であり、第2のメモリ素子に接続される、第2のビット線を1つまたは複数の電圧源に結合するステップであって、第1および第2のメモリ素子が、2進シンボル、値、条件またはパラメータを集合的に表す相補インピーダンス状態にある、ステップと、少なくとも部分的に、第1および第2の電圧源への第1および第2のビット線の結合に応じた第1および第2のビット線の充電速度の差に基づいて相補インピーダンス状態を検出するステップとを含む方法を対象とする。
別の特定の実装は、ビットセルのアレイとして形成され、各ビットセルが第1および第2のメモリ素子を備え、各ビットセルが第1のビット線および第2のビット線によって少なくとも1つの他のビットセルに結合される、複数のビットセルであって、第1のメモリ素子および第2のメモリ素子が相補インピーダンス状態を有し、相補インピーダンス状態が集合的に2進シンボル、値、条件またはパラメータを表す、複数のビットセルと、第1および第2のビット線の充電速度の差に応じて複数のビットセルのうち選択された1つの第1および第2のメモリ素子の相補インピーダンス状態を検出する少なくとも1つの回路とを備える装置を対象とする。
上述の実装が単に実装例であること、および特許請求される対象が必ずしもこれらの実装例のいずれかの特定の態様に限定されるわけではないことが理解されるべきである。
本明細書の結論部分において特許請求される対象が詳細に指摘されかつ明確に主張される。しかしながら、動作の体系および/または方法に関しても、その目的、特徴および/または利点と共に、それは、添付図面と併せて読まれる限り以下の詳細な説明を参照しつつ最も良く理解され得る。
ビットセルと関連した読出し動作を行うための回路の概要図である。 実施形態に係る読出し動作を行う際に使用するためのセンスアンプの概要図である。 代替実装に係るビットセルと関連した読出し動作を行うための代替回路の概要図である。 代替実装に係るビットセルと関連した読出し動作を行うための代替回路の概要図である。 実施形態に係る回路の挙動の態様を例示するプロットである。 実施形態に係る工程のフロー図である。 実施形態に係るマルチビットセルメモリアレイの概要図である。 実施形態に係るCESデバイスに対する電流密度対電圧のプロットを示す。 実施形態に係るCESデバイスの等価回路の概要図である。
以下の詳細な説明において添付図面が参照されるが、これらは本明細書の一部を形成しており、同様の符号は、全体を通して同一、類似および/または同類である同様の部分を示し得る。例示の簡潔さおよび/または明瞭さのためなどで、図が必ずしも一定の縮尺で描かれているわけではないことが認められるであろう。例えば、一部の態様の寸法が他に比較して誇張され得る。更に、他の実施形態が活用され得ることが理解されるはずである。更には、特許請求される対象から逸脱することなく構造および/または他の変更がなされ得る。「特許請求される対象」への本明細書全体にわたる言及は、1つまたは複数の請求項またはそのいずれかの部分によって包含されると意図される対象を指すが、必ずしも完全な請求項の組を、特定の請求項の組の組合せ(例えば、方法請求項、装置請求項等)を、または特定の請求項を指すと意図されるわけではない。図面の説明を容易にするために、例えば、上へ、下へ、上部、下部等などの、方向および/または基準が使用され得るが、特許請求される対象の適用を限定するとは意図されないことも留意されるべきである。それ故、以下の詳細な説明は、特許請求される対象および/または均等物を限定するとはとられないはずである。
一実装、実装、一実施形態、実施形態および/またはその他への本明細書全体にわたる言及は、特定の実装および/または実施形態に関連して記載される特定の特徴、構造、特性および/またはその他が、特許請求される対象の少なくとも1つの実装および/または実施形態に含まれることを意味する。したがって、例えば、本明細書全体にわたる様々な場所における、そのような文句の出現は、必ずしも同じ実装および/もしくは実施形態を、またはいずれか1つの特定の実装および/もしくは実施形態を指すと意図されるわけではない。更には、記載される特定の特徴、構造、特性および/またはその他が、1つまたは複数の実装および/または実施形態に様々な様式で組み合わされることが可能であり、それ故、意図される請求項の範囲内であることが理解されるはずである。一般に、当然、特許出願の明細書の場合と同様に、これらおよび他の論点は特定の使用の文脈において変化する可能性を有する。言い換えると、本開示全体にわたって、特定の説明および/または使用の文脈が、合理的な推論が導き出されることに関して有益な指針を提供するが、しかしながら、同様に、「この文脈では」は総じて、更なる修飾がなければ本開示の文脈を指す。
実施形態によれば、コンピューティングデバイスまたはコンピューティングプラットフォームが揮発性メモリシステムおよび不揮発性メモリシステムを組み込んで計算動作を行い得る。一実施形態において、メモリデバイスが「揮発性」メモリデバイスから成り得、揮発性メモリデバイスに電力が加えられている間、特定のメモリ状態を維持し得るが、電力が除かれれば特定のメモリ状態を失い得る。別の実施形態において、メモリデバイスが、メモリデバイスから電力が除かれた後でさえ特定のメモリ状態を維持し得る「不揮発性」メモリを備え得る。
揮発性メモリシステムまたは不揮発性メモリシステムが、「ビットセル」などのメモリ状態として、値、シンボル、パラメータおよび/または条件を表すメモリ状態を維持し得る。この文脈では、本明細書において称される「ビットセル」または「ビットセル回路」は、状態として値、シンボルまたはパラメータを表すことが可能な回路または回路の一部分から成る。例えば、ビットセルは、メモリデバイスのメモリ状態として値、シンボルまたはパラメータを表すことが可能である1つまたは複数のメモリデバイスを備え得る。特定の実装では、揮発性メモリデバイスが「揮発性メモリ」ビットセルから構成され得、揮発性メモリビットセルから電力が除かれた後に検出可能なメモリ状態を失い得る。同様に、不揮発性メモリデバイスが「不揮発性メモリ」ビットセルから構成され得、不揮発性メモリビットセルから電力が除かれた後に検出可能なメモリ状態を維持することが可能である。
本明細書に記載される特定の実施形態は、インピーダンス状態であるように2進シンボル、値パラメータまたは条件を表すメモリデバイスなどの不揮発性メモリデバイス上で高速読出し動作を可能にするためのデバイスおよび技術を対象とする。実装例では、第1のメモリ素子および第2のメモリ素子が、2進シンボル、値、条件またはパラメータを集合的に表す相補インピーダンス状態を有してよい。第1のビット線が第1のメモリ素子の第2の端子に結合されてよく、そして第2のビット線が第2のメモリ素子の第2の端子に結合されてよい。第1および第2のメモリ素子の相補インピーダンス状態は、第1および第2のビット線の充電速度の差に応じて検出されてよい。2つのメモリ素子の相補インピーダンス状態を使用して単一の2進値、シンボル、パラメータまたは条件を記憶する上述の符号化方式は、ギガヘルツの台にまで読出し性能を有意に加速し得る読出し経路に対するアクティブセンスアンプを可能にし得る。これにより、例えば、相関電子材料から形成されるメモリ素子など、メモリ状態をインピーダンス状態として表すメモリ素子を使用してビットセルに対してL1キャッシュのような性能(GHz+)を提供するのに十分に速い読出し動作を可能にし得る。
図1Aは、実施形態に係るビットセル回路110と関連した読出し動作を行うための回路100の概要図である。ビットセル回路110は、メモリ状態を端子間のインピーダンスとして表すまたは維持することが可能な第1および第2のメモリ素子102および112を備える。例えば、メモリ素子102はメモリ状態を、ビット線blと、メモリ素子102とFET M1の端子との間のノードとの間のインピーダンスとして維持し得る。同様に、メモリ素子112はメモリ状態を、ビット線nblと、メモリ素子112とFET M2の端子との間のノードとの間のインピーダンスとして維持し得る。この文脈では、「ビット線」は、ビットセル回路の少なくとも一部分に接続可能であり、書込み動作の間、ビットセル回路のメモリ状態を変更する信号を伝送して、または読出し動作の間、ビットセル回路の少なくとも一部分に信号を伝送して、ビットセル回路を特定のメモリ状態に入れる導体を備える。
メモリ素子102および112は、例えば、相関電子材料から形成される相関電子スイッチ(CES)などの上述のメモリ技術のいずれかなど、検出可能なインピーダンス状態を維持することが可能な材料による幾つかのデバイスのいずれか1つとして形成されてよい。しかしながら、これが単に、メモリ状態として検出可能なインピーダンス状態を維持することが可能な種類のデバイスの一例であり、そして特許請求される対象がこの点で限定されないことが理解されるべきである。
実施形態によれば、ビットセル回路110は、単一の2進値、シンボル、パラメータまたは条件を表すメモリ素子102および112の相補インピーダンス状態に基づいて単一の2進値、シンボル、パラメータまたは条件を表現してもまたは表してもよい。例えば、ビットセル回路110は、メモリ素子102が導電または低インピーダンス状態にある一方でメモリ素子112が絶縁または高インピーダンス状態にある場合に第1の単一の2進値、シンボル、パラメータまたは条件を表現してもまたは表してもよい。同様に、ビットセル回路110は、メモリ素子102が絶縁または高インピーダンス状態にある一方でメモリ素子112が導電または低インピーダンス状態にある場合に第2の単一の2進値、シンボル、パラメータまたは条件を表現してもまたは表してもよい。特定の実装では、メモリ素子102および112は、プログラミング信号が書込みドライバ回路網(図示せず)によって発生され、そしてメモリ素子102および112の端子にわたって印加される「書込み動作」において相補インピーダンス状態に入れられてよい。例えば、メモリ素子102および112がCES素子として実装されれば、ビットセル回路110が第1の2進値、シンボル、パラメータまたは条件を表現するまたは表すために、メモリ素子102にセット動作が適用されてよく、そしてメモリ素子112にリセット動作が適用されてよい。ここで、電圧Vsetおよび電流Isetを有する第1のプログラミング信号がメモリ素子102にわたって印加されて、メモリ素子102を導電または低インピーダンス状態に入れてよい一方で、電圧Vresetおよび電流Iresetを有する第2のプログラミング信号がメモリ素子112にわたって印加されて、メモリ素子112を絶縁または高インピーダンス状態に入れてよい。同様に、ビットセル回路110が第2の2進値、シンボル、パラメータまたは条件を表現するまたは表すために、メモリ素子102にリセット動作が適用されてよく、そしてメモリ素子112にセット動作が適用されてよい。ここで、電圧Vresetおよび電流Iresetを有する第1のプログラミング信号がメモリ素子102にわたって印加されて、メモリ素子102を絶縁または高インピーダンス状態に入れてよい一方で、電圧Vsetおよび電流Isetを有する第2のプログラミング信号がメモリ素子112にわたって印加されて、メモリ素子112を導電または低インピーダンス状態に入れてよい。しかしながら、これが単に、単一の2進値、シンボル、パラメータまたは条件を表現するまたは表すために、メモリ素子102および112がどのように相補インピーダンス状態に入れられ得るかの一例であり、そして特許請求される対象がこの点で限定されないことが理解されるべきである。
実施形態によれば、メモリ素子102および112の相補インピーダンス状態は、メモリ素子102および112に適用される「読出し動作」において検出されてよい。そのような読出し動作は、例えば、メモリ素子102が導電もしくは低インピーダンス状態にあり、かつメモリ素子112が絶縁もしくは高インピーダンス状態にある(例えば、その結果メモリ素子102および112のインピーダンス状態が集合的に第1の2進シンボル、値、パラメータもしくは条件を表すもしくは表現する)かどうか、またはメモリ素子102が絶縁もしくは高インピーダンス状態にあり、かつメモリ素子112が導電もしくは低インピーダンス状態にある(例えば、その結果メモリ素子102および112のインピーダンス状態が集合的に第2の2進シンボル、値、パラメータもしくは条件を表すもしくは表現する)かどうかを判定してよい。
実施形態によれば、それぞれメモリ素子102および112に接続されるビット線blおよびnblが各々、コンデンサ106および116によって表される寄生容量を有してよい。したがって、図1に描かれるコンデンサ106および116が必ずしもデバイスの別々に形成された素子を指すわけではなく、単に回路100に固有の寄生容量を表し得ることが理解されるべきである。メモリ素子102および112の相補インピーダンス状態を検出する読出し動作は、FET N1およびN4を閉じてビット線blおよびnblを基準ノード122および124に接続してコンデンサ106および116を完全に放電することによって開始されてよい。コンデンサ106および116の放電に続いて、FET M1およびM2のゲートに印加されるWLでの電圧が上昇されてFET M1およびM2を閉じて、メモリ素子102および112の端子をそれぞれ基準ノード126および128に接続してよい。読出しイネーブル信号REの電圧が上げられて、その結果PFET P1およびP2のゲート端子での電圧が下げられてビット線blおよびnblを電圧源Vddに接続し、かつNFET N11を開いてNFET N3およびN15を基準ノードから切断する。
電圧源Vddへのビット線blおよびnblの接続に続いて、コンデンサ106および116が充電し始めてよい。また、電圧源VddからPFET P1を通じて流れる電流の第1の部分がメモリ素子102へ流れてよく、そして電圧源VddからPFET P1を通じて流れる電流の第2の部分がコンデンサ106を充電してよい。類似して、電圧源VddからPFET P2を通じて流れる電流の第1の部分がメモリ素子112へ流れてよく、そして電圧源VddからPFET P2を通じて流れる電流の第2の部分がコンデンサ116を充電してよい。しかしながら、コンデンサ106および116は、メモリ素子102および112が第1の相補インピーダンス状態(例えば、第1の2進値、シンボル、パラメータもしくは条件を表す)にあるかどうか、またはメモリ素子102および112が第2の相補インピーダンス状態(例えば、第2の2進値、シンボル、パラメータもしくは条件を表す)にあるかどうかに基づいて異なる速度で充電し得る。例えば、メモリ素子102が導電または低インピーダンス状態にあり、かつメモリ素子112が絶縁または高インピーダンス状態にある第1の相補インピーダンス状態では、電圧源Vddからの電流はメモリ素子112においてよりメモリ素子102において高くなり得、その結果コンデンサ116がコンデンサ106より速い速度で充電することになる。メモリ素子102が絶縁または高インピーダンス状態にあり、かつメモリ素子112が導電または低インピーダンス状態にある第2の相補インピーダンス状態では、電圧源Vddからの電流はメモリ素子102においてよりメモリ素子112において高くなり得、その結果コンデンサ106がコンデンサ116より速い速度で充電することになる。
実施形態によれば、メモリ素子102および112の相補インピーダンス状態は、少なくとも部分的に、読出し動作におけるコンデンサ106および116の異なる充電速度に応じた回路100の状態に基づいて検出されてよい。ビット線blがPFET P4およびNFET N3のゲート端子ならびにPFET P3およびNFET N15のドレイン端子に接続される一方で、ビット線nblはPFET P3およびNFET N15のゲート端子ならびにPFET P4およびNFET N3のドレイン端子に接続される。
観察され得るように、読出し動作においてコンデンサ106がコンデンサ116より速い速度で充電する場合(例えば、メモリ素子102が絶縁または高インピーダンス状態にあり、かつメモリ素子112が導電または低インピーダンス状態にある間)、PFET P4が開いてビット線nblを電圧源Vddから切断することになり、かつNFET N3が閉じてビット線nblを基準ノード132に接続することになる。これはビット線nblを急速に低電圧に引き下げ得る。また、PFET P3が閉じてビット線blを電圧源Vddに接続することになり、かつNFET N15が開いてblを基準ノード130から切断することになり、ビット線blを急速に高電圧に引き上げる。
類似して、読出し動作においてコンデンサ116がコンデンサ106より速い速度で充電する場合(例えば、メモリ素子102が導電または低インピーダンス状態にあり、かつメモリ素子112が絶縁または高インピーダンス状態にある間)、PFET P4が閉じてビット線nblを電圧源Vddに接続することになり、かつNFET N3が開いてビット線nblを基準ノード132から切断することになる。これはビット線nblを急速に高電圧Vddに引き上げ得る。また、PFET P3が開いてビット線blを電圧源Vddから切断することになり、かつNFET N15が閉じてblを基準ノード130に接続することになり、ビット線blを急速に基準ノード130での低電圧に引き下げる。したがって、メモリ素子102および112の相補インピーダンス状態が、ビット線blかビット線nblかの電圧をサンプリングすることによって検出され得ることが観察され得る。具体的な実装では、ビット線blおよびnblは、ダブルエンド型センスアンプSAの入力端子に与えられて、メモリ素子102および112の相補インピーダンス状態に応じて「1」または「0」の値を有する出力信号を与えてよい。
特定の実装では、回路100のPFET P1およびP2は、図1Cに図示されるように回路150においてインピーダンス素子IE1およびIE2と置換されてよい。一実装では、インピーダンス素子IE1およびIE2は抵抗デバイスとして形成されてよい。メモリ素子102および112が相関電子スイッチ(CES)デバイスとして実装される別の特定の実施形態において、インピーダンス素子IE1およびIE2は、メモリ素子102および112と類似の性質を有するCESデバイスとして形成されてよい。ここで、CES素子として形成されるインピーダンス素子IE1およびIE2は、低インピーダンスまたは導電状態に形成されてもまたは入れられてもよい。実施形態によれば、インピーダンス素子IE1およびIE2は負荷を形成して、読出し動作において選択された不揮発性メモリ素子の意図されないリセットを防止し得る。
例えば、インピーダンス素子IE1およびIE2が、低インピーダンスまたは導電状態にある間のいずれかのメモリ素子102または112の同じ抵抗Rを有するとすれば、メモリ素子102または112の端子にわたる電圧は約Vdd/3(メモリ素子102または112において意図されないリセット動作をもたらすVresetより有意に低くなり得る)であり得る。この電圧は、例えば、インピーダンス素子IE1またはIE2からの負荷がRより高ければ、下げられ得る(例えば、Vsense/3に)。他の実装では、インピーダンス素子IE1またはIE2の抵抗が、低インピーダンスまたは導電状態にある間のメモリ素子102または112の抵抗の2倍より大きくまたは小さくてよいことが理解されるべきである。一代替実装では、インピーダンス素子IE1またはIE2の抵抗は、低インピーダンスまたは導電状態にある間のメモリ素子102または112の抵抗とほぼ同じでよい。別の代替実装では、インピーダンス素子IE1またはIE2の抵抗は、低インピーダンスまたは導電状態にある間のメモリ素子102または112の抵抗の約3倍でよい。これらが単に、電圧源と選択された不揮発性メモリ素子の端子との間に形成され得る負荷の例であり、そして特許請求される対象がこの点で限定されないことが理解されるべきである。
実施形態によれば、回路100は、メモリ素子102および112の相補インピーダンス状態が2つの可能な値、条件もしくはパラメータのうちの単一の値、条件もしくはパラメータ(例えば「0」もしくは「1」)にマッピングされ得る第1のモード、またはメモリ素子102および112のインピーダンス状態が各々独立して第2のモードにおける単一の値、条件もしくはパラメータにマッピングし得る第2のモードで動作するように任意選択で構成されてよい。例えば、第1のモードにある間、メモリ素子102および112の相補インピーダンス状態は単一のビット値にマッピングされてよく、第2のモードにある間、メモリ素子102および112のインピーダンス状態は2ビットにマッピングされてよい。
図1Dは、メモリ素子102および112がどのように回路160において第2のモードに構成され得るかの実装例を図示する。ここで、第1の動作モードから第2の動作モードへの遷移において、ビット線blおよびnblは、NFET N3およびN15ならびにPFET P3およびP4から切断され、次いでシングルエンド型センスアンプSA1またはSA2の端子に接続されてよい。第1のモードが速くかつ確実な読出し動作を(例えば、速くかつ確実な読出し動作が所望され得る条件下で)可能にし得るのに対して、第2のモードは、より大きなメモリ容量を(例えば、より高容量のメモリが所望され得る条件下で)可能にし得る。
図2は、上述の回路実施形態100に係る読出し動作(例えば、NFET N1およびN4を閉じることによる)中の回路の挙動の態様を例示するプロットである。上述のように、読出し動作は、相補インピーダンス状態にあるメモリ素子に接続されるビット線を放電することによって開始してよい。プロット204が、絶縁または高インピーダンス状態にある第1のメモリ素子(例えば、メモリ素子102)に接続されるビット線(例えば、ビット線bl)の電圧の振幅の以降の変化を示す一方で、プロット206は、導電または低インピーダンス状態にある第2のメモリ素子(例えば、メモリ素子112)に接続されるビット線(例えば、ビット線nbl)の電圧の振幅の以降の変化を示す。特定の非限定例において観察され得るように、プロット204および206に反映される電圧の振幅は、プロット204の電圧振幅がプロット206の電圧振幅より速く増加しつつ、異なる速度で増加する。追加的に、プロット204および206に反映される電圧の振幅は、第1および第2のメモリ素子の相補インピーダンス状態を検出する読出し動作の開始に続いて約900psで十分にかい離する。プロット202は、図1A、図1Cおよび図1Dに示される読出しイネーブル信号REの電圧を示す。時間208は、PFET P3およびP4が開くかまたは閉じてblかnblかを急速に電圧Vddに引き寄せる読出し動作における例である。
図3は、図2における回路100の実施形態に係る工程のフロー図である。上述のように2進値、シンボル、パラメータまたは条件を表現するまたは表す2つのメモリ素子の相補インピーダンス状態を検出する読出し動作と関連して、ブロック302、304および306での行為が行われてよい。実施形態において、2つのメモリ素子は、1つまたは複数の以前の書込み動作の過程で相補インピーダンス状態に入れられ得る。ブロック302および304は、第1および第2のビット線を1つまたは複数の電圧源に結合することを含んでよい。例えば、PFET P1およびP2が閉じてビット線blおよびnblを電圧源に結合してよい。ブロック302および304での行為は、第1および第2のビット線の静電容量を放電する行為によって先行されてよい。例えば、NFET N1およびN4を閉じて、ビット線blを基準ノード122に接続し、かつ基準ノード124を接続することによって、コンデンサ106および116が放電されてよい。
ブロック306は、少なくとも部分的に、ブロック302および304で第1および第2のビット線を電圧源に連結したことに続いて第1および第2のビット線が充電される異なる速度に基づいて第1および第2のメモリ素子の相補インピーダンス状態を検出することを含んでよい。例えば、上述のように、メモリ102が導電または低インピーダンス状態にあり、かつメモリ素子112が絶縁または高インピーダンス状態にある場合、PFET P4がビット線nblを電圧源に結合してよく、そしてNFET N15がビット線blを基準ノード130に結合してよい。同様に、メモリ102が絶縁または高インピーダンス状態にあり、かつメモリ素子112が導電または低インピーダンス状態にある場合、PFET P3がビット線blを電圧源に結合してよく、そしてNFET N3がビット線nblを基準ノード132に結合してよい。メモリデバイス102および112の相補インピーダンス状態は、次いでビット線blかnblかをサンプリングすることによって判定され得る。
実施形態によれば、ビットセル回路110に従って形成されるビットセルなどの複数ビットセルが、図4に図示されるようにビットセルのアレイに構成されてよい。ここで、一行のビットセル回路は、対応するワード線WL上の電圧信号(例えば、図1A、図1Cおよび図1Dに図示される対応するNFET M1およびM2を閉じること)に応じて読出し動作においてアクセス可能でよい。対応するビット線blおよびnblに接続される入出力(I/O)回路140が、一行のアクセスされたビットセルに適用される読出しまたは書込み動作を容易にし得る。図4の特定の実装は、電圧源Vddと対応するビット線blとの間に結合されるPFET P1および電圧源Vddと対応するビット線nblとの間に結合されるPFET P2を図示する。代替実装では、PFET P1およびP2は、図1Cに例示されるように対応するインピーダンス素子IE1およびIE2によって置換されてよい。
I/O回路140は、上述のように特定の動作モードに応じて異なって構成されてよい。例えば、ビットセル回路110が、関連するメモリ素子102および112の相補インピーダンス状態が単一の値、条件またはパラメータにマッピングする第1のモードで動作することになる場合、関連するI/O回路140は、図1Aおよび図1Cの構成に図示されるようにNFET N3およびN15ならびにPFET P3およびP4を関連するビット線blおよびnblに結合してよい。ビットセル回路110が、関連するメモリ素子102および112が2つの独立した値、条件またはパラメータを表すことになる第2のモードで動作することになる場合、関連するI/O回路140は、関連するビット線blを関連するセンスアンプSA1に結合し、かつ関連するビット線nblを関連するセンスアンプSA2に結合してよい。
既に指摘したように、上記のメモリ素子(例えば、メモリ素子102および112)は、相関電子材料(CEM)を組み込んだ相関電子スイッチ(CES)素子を含むメモリ素子から成ってよい。この文脈では、CES素子は、固体状態構造相変化(例えば、上述のような相変化メモリ(PCM)デバイスにおける結晶/非晶または抵抗性RAMデバイスにおけるフィラメント形成および導通)よりむしろ電子相関から生じる急激な導体/絶縁体転移を呈し得る。CES素子における急激な導体/絶縁体転移は、溶解/凝固またはフィラメント形成とは対照的に、量子力学的現象に応じ得る。CEMメモリデバイスにおける導電および絶縁状態間のそのような量子力学的遷移は、幾つかの態様のいずれか1つにおいて理解され得る。
絶縁状態と導電状態との間のCES素子の量子力学的遷移は、モット転移の観点から理解され得る。モット転移では、モット転移条件が生じれば材料が絶縁状態から導電状態に切り替わり得る。基準は条件(nC)1/3a=0.26によって定義され得、ここでnCは電子濃度であり、「a」はボーア半径である。モット基準が満たされるように臨界キャリア濃度が達成されれば、モット転移が生じ得、状態が高抵抗/静電容量から低抵抗/静電容量に変化し得る。
モット転移は電子の局在によって制御され得る。キャリアが局在されるにつれて、電子間の強いクーロン相互作用が材料のバンドを分裂させて絶縁体を生じさせる。電子がもはや局在されなくなれば、弱いクーロン相互作用がバンド分裂を支配し得、金属(導電)バンドが後に残る。これは時に「混雑したエレベータ」現象として説明される。エレベータがその中に数人しかいない間、その人達は容易に動き回ることができ、これは導電状態と同類である。他方で、エレベータが或る密度の人数に達すると、乗客はもはや動くことができず、これは絶縁状態と同類である。しかしながら、例示目的で与えられるこの古典的説明が、量子現象の全ての古典的説明同様に、不完全な類推であるにすぎないこと、および特許請求される対象がこの点で限定されないことが理解されるべきである。
特定の実装では、CES素子は、CES素子の体積の大部分におけるモット転移に応じて抵抗性状態を切り替え得る。CES素子は、アルミニウム、カドミウム、クロミウム、コバルト、銅、金、鉄、マンガン、水銀、モリブデン、ニッケル、パラジウム、レニウム、ルテニウム、銀、スズ、チタン、バナジウムおよび亜鉛(酸素もしくは他の種類のリガンドなどのカチオンに結合されてよい)、またはその組合せを含む群から選択される材料を含んでよい。
特定の実施形態において、CES素子は、「CEMランダムアクセスメモリ(CeRAM)」デバイスとして形成されてよい。この文脈では、CeRAMデバイスは、少なくとも部分的に、量子力学的モット転移を活用する導電状態と絶縁状態との間の材料の少なくとも一部分の転移に基づいて複数の所定の検出可能なメモリ状態間を転移し得る材料を含む。この文脈では、「メモリ状態」は、ほんの数例を挙げると、値、シンボル、パラメータまたは条件を示すメモリデバイスの検出可能な状態を意味する。特定の一実装では、下記のように、メモリデバイスのメモリ状態は、少なくとも部分的に、読出し動作においてメモリデバイスの端子上で検出される信号に基づいて検出されてよい。別の特定の実装では、下記のように、メモリデバイスは、書込み動作においてメモリデバイスの端子にわたる1つまたは複数の信号の印加によって特定の値、シンボルまたはパラメータを表すまたは記憶する特定のメモリ状態に入れられてよい。
特定の実装では、CES素子は、導電性端子間に挟まれる材料を含んでよい。端子間に具体的な電圧および電流を印加することによって、材料は、上述の導電および絶縁メモリ状態間を転移し得る。特定の実装例において後述するように、導電性端子間に挟まれるCES素子の材料は、電圧Vresetおよび電流Iresetを有する端子にわたる第1のプログラミング信号の印加によって絶縁もしくは高インピーダンスメモリ状態に入れられても、または電圧Vsetおよび電流Isetを有する端子にわたる第2のプログラミング信号の印加によって導電もしくは低インピーダンスメモリ状態に入れられてもよい。この文脈では、「導電または低インピーダンス」メモリ状態および「絶縁または高インピーダンス」メモリ状態などの用語が相対語であり、インピーダンスまたはコンダクタンスに対するいかなる特定の量または値にも特有でないことが理解されるべきである。例えば、メモリデバイスが絶縁または高インピーダンスメモリ状態と称される第1のメモリ状態にある間、一態様におけるメモリデバイスは、メモリデバイスが導電または低インピーダンスメモリ状態と称される第2のメモリ状態にある間より導電性でない(または絶縁性である)。更には、特定の実装に関して後述するように、CES素子は、2つ以上の異なりかつ区別可能な低インピーダンスまたは導電状態のいずれか1つに入れられてよい。
特定の実装では、CeRAMメモリセルは、半導体上に形成される金属/CEM/金属(M/CEM/M)スタックを備えてよい。そのようなM/CEM/Mスタックは、例えばダイオード上に形成されてよい。実装例では、そのようなダイオードは、接合ダイオードおよびショットキーダイオードから成る群から選択されてよい。この文脈では、「金属」が導体、すなわち、例えばポリシリコンまたはドープ半導体を含め、金属のように作用するいずれかの材料を意味することが理解されるべきである。
図5Aは、実施形態に係るCES素子に対する端子(図示せず)にわたる電流密度対電圧のプロットを示す。少なくとも部分的に、CES素子の端子に印加される電圧(例えば、書込み動作における)に基づいて、CES素子が導電状態または絶縁状態に入れられてよい。例えば、電圧Vsetおよび電流密度Jsetの印加がCES素子を導電メモリ状態に入れてよく、そして電圧Vresetおよび電流密度Jresetの印加がCES素子を絶縁メモリ状態に入れてよい。絶縁状態または導電状態にCES素子を入れたことに続いて、CES素子の特定の状態は、電圧Vreadの印加(例えば、読出し動作における)およびCeRAMデバイスの端子での電流または電流密度の検出によって検出されてよい。
実施形態によれば、図5AのCESデバイスは、例えば、ペロブスカイト、モット絶縁体、電荷交換絶縁体およびアンダーソン無秩序絶縁体などの、いずれかのTMOを含んでよい。特定の実装では、CESデバイスは、ほんの数例を挙げると、酸化ニッケル、酸化コバルト、酸化鉄、酸化イットリウム、ならびにCrドープチタン酸ストロンチウム、チタン酸ランタン、およびマンガン酸プレシジウムカルシウムおよび亜マンガン酸プレシジウムランタンを含むマンガン酸塩族などのペロブスカイトなどの、スイッチング材料から形成されてよい。特に、不完全なdおよびf軌道殻を持つ元素を組み込んだ酸化物は、CESデバイスにおいて使用するための十分な抵抗性スイッチング性質を呈し得る。実施形態において、CESデバイスは電鋳なしで用意されてよい。他の実装が、特許請求される対象から逸脱することなく他の遷移金属化合物を利用し得る。例えば、{M(chxn)2Br}Br2であり、ここでMはPt、PdまたはNiから成ってよく、chxnは1R,2R-シクロヘキサンジアミンから成り、そして他のそのような金属錯体が、特許請求される対象から逸脱することなく使用され得る。
図5AのCESデバイスは、TMO金属酸化物可変抵抗材料である材料を含んでよいが、これらが例証的であるにすぎず、特許請求される対象を限定するとは意図されないことが理解されるべきである。特定の実装が他の可変抵抗材料も利用し得る。酸化ニッケル、NiOが1つの特定のTMOとして開示される。本明細書に述べられるNiO材料は外部リガンドがドープされてよく、これは可変抵抗性質を安定化し得る。特に、本明細書に開示されるNiO可変抵抗材料は炭素含有リガンドを含んでよく、これはNiO(Cx)によって示されてよい。ここで、当業者は、単に価数を釣り合わせることによっていずれかの具体的な炭素含有リガンドおよびNiOとの炭素含有リガンドのいずれかの具体的な組合せに対してxの値を決定してよい。別の特定の例では、外部リガンドがドープされたNiOはNiO(Lx)として表現されてよく、ここでLxはリガンド元素または合成物であり、xは一単位のNiOに対するリガンドの単位数を示す。当業者は、単に価数を釣り合わせることによっていずれかの具体的なリガンドおよびNiOまたはいずれかの他の遷移金属とのリガンドのいずれかの具体的な組合せに対してxの値を決定してよい。
十分なバイアスが印加され(例えば、バンド分裂ポテンシャルを超え)かつ上述のモット条件が満たされれば(注入電子正孔=スイッチング領域における電子)、CES素子は、モット転移を介して急速に導電状態から絶縁体状態に切り替わり得る。これは図5Aにおけるプロットの点408で生じ得る。この点では、電子はもはや遮蔽されず、局在化される。この相関は、バンドを分裂させて絶縁体を形成する強い電子間相互作用ポテンシャルに結びつき得る。CES素子がまだ絶縁状態にある間、電子正孔の輸送によって電流が発生され得る。CES素子の端子にわたって十分なバイアスが印加されれば、MIMデバイスのポテンシャル障壁を越えて金属-絶縁体-金属(MIM)ダイオードへ電子が注入され得る。十分な電子が注入されており、端子にわたって十分な電位が印加されてCES素子を特定の低インピーダンスまたは導電状態に入れれば、電子の増加が電子を遮蔽し、そして電子の局在を解消し得、それがバンド分裂ポテンシャルを崩壊させて金属を形成し得る。
実施形態によれば、CES素子における電流は、少なくとも部分的に、CES素子を導電または低インピーダンス状態に入れる書込み動作の間、制限される外部電流に基づいて決定される外部印加される「コンプライアンス」条件によって制御され得る。この外部印加コンプライアンス電流は、CES素子を高インピーダンスまたは絶縁状態に入れるその後のリセット動作のための電流密度の条件も設定し得る。図5Aの特定の実装に図示されるように、CES素子を導電または低インピーダンス状態に入れる点416での書込み動作の間に印加される電流密度Jcompが、その後の書込み動作においてCESデバイスを高インピーダンスまたは絶縁状態に入れるためのコンプライアンス条件を決定し得る。図示されるように、CESデバイスは、その後、Jcompが外部印加される点408で電圧Vresetでの電流密度Jreset≧Jcompの印加によって絶縁または高インピーダンス状態に入れられ得る。
コンプライアンスは、それ故、モット転移のために正孔によって「捕獲」されることになるCES素子における電子数を設定し得る。言い換えると、CES素子を導電メモリ状態に入れる書込み動作において印加される電流が、その後CES素子を絶縁メモリ状態に転移させるためにCES素子に注入されることになる正孔数を決定し得る。
既に指摘したように、点408でモット転移に応答してリセット条件が生じ得る。既に指摘したように、そのようなモット転移は、電子濃度nが電子正孔濃度pに等しいCES素子における条件で生じ得る。この条件は、次の通りに式(1)に従ってモデル化され得る:
Figure 2021522639
式中:
λTFはトーマスフェルミ遮蔽長であり、
Cは定数である。
実施形態によれば、図5Aに示されるプロットの領域404における電流または電流密度は、CES素子の端子にわたって印加される電圧信号からの正孔の注入に応答して存在し得る。ここで、CES素子の端子にわたって臨界電圧VMIが印加されるにつれて、正孔の注入が電流IMIで導電状態から絶縁状態への転移のためのモット転移基準を満たし得る。これは、次の通りに式(2)に従ってモデル化され得る:
Figure 2021522639
式中、Q(VMI)は荷電注入(正孔または電子)であり、印加電圧の関数である。
モット転移を可能にする電子正孔の注入は、バンド間でかつ臨界電圧VMIおよび臨界電流IMIに応答して生じ得る。電子濃度nを電荷濃度と等しくして、式(1)に従って式(2)におけるIMIによって注入される正孔によってモット転移を引き起こすことによって、トーマスフェルミ遮蔽長λTFへのそのような臨界電圧VMIの依存性が、次の通りに式(3)に従ってモデル化され得る:
Figure 2021522639
式中:
ACeRamはCES素子の横断面積であり、
Jreset(VMI)は、臨界電圧VMIでCES素子に印加されてCES素子を絶縁状態に入れることになるCES素子を通る電流密度である。
実施形態によれば、CES素子は、モット転移基準を満足させるのに十分な数の電子の注入によって導電メモリ状態に入れられ得る(例えば、絶縁メモリ状態から転移させることによって)。
CESを導電メモリ状態に転移させる際に、十分な電子が注入されており、CESデバイスの端子にわたる電位が臨界スイッチング電位(例えば、Vset)を克服するにつれて、注入電子は、二重占有電子を遮蔽および非局在化し始めて、不均等化反応を逆転させてバンドギャップを閉じる。導電メモリ状態への転移を可能にする臨界電圧VIMでCESを導電メモリ状態に転移させるための電流密度Jset(VIM)が、次の通りに式(4)に従って表現され得る:
Figure 2021522639
式中:
aBはボーア半径である。
実施形態によれば、読出し動作においてCES素子のインピーダンス状態を検出するための「読出しウィンドウ」402が、読出し電圧Vreadにおける、CES素子が絶縁状態にある間の図5Aのプロットの一部分406とCES素子が導電状態にある間の図5Aのプロットの一部分404との間の差として設定されてよい。特定の実装では、読出しウィンドウ402は、CES素子を構成する材料のトーマスフェルミ遮蔽長λTFを決定するために使用されてよい。例えば、電圧Vresetにおいて、電流密度JresetおよびJsetは、次の通りに式(5)に従って関連付けられ得る:
Figure 2021522639
別の実施形態において、書込み動作においてCES素子を絶縁または導電メモリ状態に入れるための「書込みウィンドウ」410が、Vreset(Jresetでの)とVset(Jsetでの)との間の差として設定されてよい。|Vset|>|Vreset|を確立することにより、導電および絶縁状態間の切替えを可能にする。Vresetは、ほぼ相関から生じるバンド分裂電位でよく、そしてVsetはバンド分裂電位のほぼ2倍でよい。特定の実装では、書込みウィンドウ410のサイズは、少なくとも部分的に、CES素子の材料およびドーピングに基づいて決定されてよい。
CES素子における高抵抗/静電容量から低抵抗/静電容量への転移は、CES素子の単一のインピーダンスによって表され得る。図5Bは、可変インピーダデバイス424などの可変インピーダデバイス例(CES素子など)の等価回路の概要図を表す。上述のように、可変インピーダデバイス424は、可変抵抗および可変静電容量の両特性を備えてよい。例えば、可変インピーダデバイスの等価回路は、実施形態において、可変コンデンサ428などの可変コンデンサと並列の、可変抵抗器426などの可変抵抗器を備えてよい。当然、可変抵抗器426および可変コンデンサ428が個別部品を備えるとして図5Bに描かれるが、可変インピーダデバイス424などの可変インピーダデバイスは、実質的に同種のCEM素子を備えてよく、ここではCEM素子は可変静電容量および可変抵抗の特性を備える。以下のTable 1(表1)は、可変インピーダデバイス424などの可変インピーダデバイス例のための真理値表例を表す。
Figure 2021522639
図5AのCES素子の特定の実装では、CES素子は、2つの異なるインピーダンス状態:セット動作に応じた低インピーダンスまたは導電状態およびリセット動作に応じた高インピーダンスまたは絶縁状態のいずれかに入れられてよい。
CES素子を複数の所定のメモリ状態のうち特定のメモリ状態に入れる書込み動作が、CES素子の端子への「プログラミング信号」の印加を含んでよい。所定のメモリ状態のうち特定のものが、メモリデバイスに印加されることになる特定の電圧レベル(例えば、VsetおよびVreset)に対応してよい。類似して、所定のメモリ状態のうち特定のものが、メモリデバイスに印加されることになる特定の電流レベル(例えば、IsetおよびIreset)に対応してよい。したがって、特定の実施形態において、書込み動作においてCES素子を特定のメモリ状態に入れるプログラミング信号は、特定のメモリ状態に対応する特定の電圧レベルおよび電流レベルを有するように制御されてよい。
以下の特定の実装において記載するように、メモリデバイスを所定のメモリ状態に入れるプログラミング信号のための電圧レベルを有する電圧信号が、少なくとも部分的に、データ信号に基づいて信号選択回路において選択されてよい。信号選択回路に接続される導電素子が、少なくとも部分的に、データ信号に基づいて所定のメモリ状態に対応する電流レベルで、選択的にメモリデバイスに電圧信号を接続しても、またはそれから電圧信号を切断してもよい。この文脈では、「導電素子」は、電流が2つのノード間を通るのを許すことが可能な回路素子を備える。特定の実装では、導電素子は、少なくとも部分的に、特定の条件に基づいてノード間を通るのを許された電流を変化させ得る。下記の特定の実装は、少なくとも部分的に、ゲート端子に印加される電圧に基づいて電流がソースおよびドレイン端子間を通るのを許す導電素子としてFETを利用する。しかしながら、バイポーラトランジスタ、ダイオード、可変抵抗器等などの他の種類のデバイスが導電素子として使用され得ること、および特許請求される対象がこの点で限定されないことが理解されるべきである。この文脈では、第1および第2の端子を有する導電素子が、特定の信号に対して非常に小さなまたは無視できるほどのインピーダンスを有する第1および第2の端子間の導電性経路を提供することによって第1および第2の端子を「接続」してよい。特定の一実装例では、導電性素子は、少なくとも部分的に、導電性素子の第3の端子に与えられる信号に基づいて(例えば、第3の端子に印加される電圧または電流に基づいて)第1および第2の端子間のインピーダンスを変化させてよい。導電性素子は、第3の端子に与えられる信号に応答して「閉じ」て、それによって第1および第2の端子を接続し得る。同様に、導電性素子は、第3の端子に与えられる異なる信号に応答して「開い」て、それによって第1および第2の端子を切断し得る。開いた状態の導電性素子は、回路の第1および第2の部分間の導電性経路を解消または遮断することによって回路の第1の部分を回路の第2の部分から分離し得る。導電素子は、第3の端子に与えられる信号に基づいて第1および第2の端子間のインピーダンスを開閉状態間で変化させ得る。
更なる実施形態において、複数のメモリ素子(例えば、CES素子)のうちの1つまたは複数が、実施形態において、第1のメタライゼーション層の電気伝導線および第2のメタライゼーション層の電気伝導線の1つまたは複数の交点において個々に集積回路内に配置されてよい。第1のメタライゼーション層の電気伝導線および第2のメタライゼーション層の電気伝導線の交点のそれぞれの1つまたは複数に、1つまたは複数のアクセスデバイスが配置されてよく、ここではアクセスデバイスは、実施形態において、それぞれのメモリデバイスと対にされてよい。更なる実施形態において、メモリデバイスは、同じまたは異なる工程によって形成される本明細書に記載されるような導電素子と組み合わせてデバイスに形成されてよい。実装例では、メモリデバイスは、相補型金属酸化膜半導体(CMOS)技術などの異なるかつ/または補完的な工程技術を使用して導電素子と組み合わせて形成されてよい。例えば、NFETおよびPFETデバイスなどの導電素子が周知の工程および技術を使用して形成されてよい。
以上の記述において、有形部品(および/または類似して、有形材料)について述べられている状況などの、特定の使用の文脈において、「の上」であることと「の上方」であることとの間に差異が存在する。例として、基板「の上」の物質の堆積は、後者の例における堆積される物質と基板との間に、媒介物質(例えば、介在工程動作中に形成される媒介物質)などの媒介のない直接物理的かつ触知可能な接触を伴う堆積を指すが、それでいて、基板「の上方」の堆積は、基板「の上」の堆積を潜在的に含むと理解される(「の上」であることが「の上方」であることとも正確に説明され得るため)一方で、堆積される物質と基板との間に、1つまたは複数の媒介物質などの、1つまたは複数の媒介が存在し、その結果堆積される物質が必ずしも基板と直接物理的かつ触知可能な接触にあるわけではない状況を含むと理解される。
有形材料および/または有形部品について述べられるなどの、適切な特定の使用の文脈において、「の下」であることと「の下方」であることとの間で類似の区別がなされる。「の下」が、そのような特定の使用の文脈において、必ず物理的かつ触知可能な接触を意味すると意図される(上記のように、「の上」と類似する)のに対して、「の下方」は、1つまたは複数の媒介物質などの、1つまたは複数の媒介が存在するかどうかなど、直接物理的かつ触知可能な接触がある状況を潜在的に含むが、しかし必ずしも直接物理的かつ触知可能な接触を意味するわけではない。したがって、「の上」は「のすぐ上方」を意味すると理解され、そして「の下」は「のすぐ下方」を意味すると理解される。
「の上方」および「の下方」などの語が前述の語「上へ」、「下へ」、「上部」、「下部」等と類似して理解されることが同様に認められる。これらの語は、説明を容易にするために使用され得るが、必ずしも特許請求される対象の範囲を限定すると意図されるわけではない。例えば、語「の上方」は、例として、例えば上下逆さまである実施形態と比較してなど、実施形態の上下が正しい状況だけに請求項の範囲が限定されることを示唆するためのものではない。一例が、1つの例示として、フリップチップを含み、例えば、様々な時(例えば、製造中)の向きが必ずしも最終製品の向きに対応するわけではない。したがって、例として、物体が、一例として上下逆さまなど、特定の向きで該当請求項の範囲内にあれば、同様に、後者も、たとえ該当請求項文言が別に解釈される可能性を有するとしても、再度、例として上下正しくなど、別の向きで該当請求項の範囲内に含まれ、逆もまた同じであると解釈されることが意図される。当然、再度、特許出願の明細書の場合と常に同様に、特定の説明および/または使用の文脈が、合理的な推論が導き出されることに関して有益な指針を提供する。
別途指示されない限り、本開示の文脈では、語「または」は、A、BまたはCなどの一覧を関連付けるために使用される場合、包括的な意味で使用されてA、BおよびCを意味する他に、排他的な意味で使用されてA、BまたはCを意味すると意図される。この理解によって、「および」が包括的な意味で使用されて、A、BおよびCを意味すると意図される一方で、「および/または」は、このような使用が必要とされないとはいえ、上記の意味の全てが意図されることを明確にするために十分な注意を払って使用できる。加えて、語「1つまたは複数」および/または類似語は、単数でいずれかの特徴、構造、特性および/またはその他を記述するために使用され、「および/または」も、複数のおよび/または或る他の組合せの特徴、構造、特性および/またはその他を記述するために使用される。更には、語「第1の」、「第2の」、「第3の」等は、別途明示されない限り、数量制限を与えるまたは特定の順を示唆するよりむしろ、一例として異なる部品などの、異なる態様を区別するために使用される。同様に、語「に基づいて」および/または類似語は、必ずしも要因の網羅的な一覧を伝達することを意図するわけではなく、必ずしも明記されない追加の要因の存在を許容することを意図するとして理解される。
一実装、実装、一実施形態、実施形態および/またはその他への本明細書全体にわたる言及は、特定の実装および/または実施形態に関連して記載される特定の特徴、構造および/または特性が、特許請求される対象の少なくとも1つの実装および/または実施形態に含まれることを意味する。したがって、例えば、本明細書全体にわたる様々な場所における、そのような文句の出現は、必ずしも同じ実装を、またはいずれか1つの特定の記載される実装を指すと意図されるわけではない。更には、記載される特定の特徴、構造および/または特性が、1つまたは複数の実装に様々な様式で組み合わされることが可能であり、それ故、例えば、意図される請求項の範囲内であることが理解されるはずである。一般に、当然、これらおよび他の論点は文脈と共に変化する。それ故、特定の説明および/または使用の文脈が、推論が導き出されることに関して有益な指針を提供する。
特徴例であると目下考えられることが例示および記載されたが、特許請求される対象から逸脱することなく、様々な他の修正がなされ得、そして均等物が置換され得ることが当業者によって理解されるであろう。追加的に、本明細書に記載される中心概念から逸脱することなく、多くの修正がなされて特許請求される対象の教示に特定の状況を適合させ得る。それ故、特許請求される対象が開示される特定の例に限定されるのでなく、そのような特許請求される対象が、添付の請求項およびその均等物の範囲内に収まる全ての態様も含み得ることが意図される。
100 回路
102 第1のメモリ素子
106 コンデンサ
110 ビットセル回路
112 第2のメモリ素子
116 コンデンサ
122 基準ノード
124 基準ノード
126 基準ノード
128 基準ノード
130 基準ノード
132 基準ノード
140 入出力回路
150 回路
160 回路
202 プロット
204 プロット
206 プロット
208 時間
402 読出しウィンドウ
404 プロットの領域、プロットの一部分
406 プロットの一部分
408 プロットの点
410 書込みウィンドウ
424 可変インピーダデバイス
426 可変抵抗器
428 可変コンデンサ
bl ビット線
IE1 インピーダンス素子
IE2 インピーダンス素子
M1 NFET
M2 NFET
nbl ビット線
N1 NFET
N3 NFET
N4 NFET
N5 NFET
N11 NFET
N15 NFET
P1 PFET
P2 PFET
P3 PFET
P4 PFET
P5 PFET
R 抵抗
RE 読出しイネーブル信号
SA ダブルエンド型センスアンプ
SA1 シングルエンド型センスアンプ
SA2 シングルエンド型センスアンプ
Vdd 電圧源
WL ワード線

Claims (18)

  1. 相補インピーダンス状態を有し、前記相補インピーダンス状態が集合的に2進シンボル、値、条件またはパラメータを表す、第1のメモリ素子および第2のメモリ素子であって、前記第1のメモリ素子の第1の端子および前記第2のメモリ素子の第1の端子が1つまたは複数の基準ノードに結合される、第1のメモリ素子および第2のメモリ素子と、
    前記第1のメモリ素子の第2の端子に結合される第1のビット線と、
    前記第2のメモリ素子の第2の端子に結合される第2のビット線と、
    前記第1および第2のビット線の充電速度の差に応じて前記相補インピーダンス状態を検出する回路と、
    を備えるデバイス。
  2. 前記検出された相補インピーダンス状態を単一の前記2進シンボル、値、条件またはパラメータにマッピングする回路を更に備える、請求項1に記載のデバイス。
  3. 前記第1および第2のメモリ素子が、2つの独立した2進シンボル、値、条件またはパラメータを表す2つの独立したインピーダンス状態を有するように構成可能である、請求項1または2に記載のデバイス。
  4. 前記第1のメモリ素子のインピーダンス状態を検出する第1のセンスアンプおよび前記第2のメモリ素子のインピーダンス状態を検出する第2のセンスアンプを更に備える、請求項3に記載のデバイス。
  5. 読出し動作において前記第1および第2のビット線に結合されることになる1つまたは複数の電圧源を更に備える、請求項1から4のいずれか一項に記載のデバイス。
  6. 前記第1のメモリ素子が絶縁または高インピーダンス状態にあり、かつ前記第2のメモリ素子が導電または低インピーダンス状態にある場合、前記第1のビット線上の電圧の振幅が前記第2のビット線上の電圧の振幅より高い速度で増加する、請求項2から5のいずれか一項に記載のデバイス。
  7. 前記第1および第2のビット線の前記充電速度の前記差に応じて前記相補インピーダンス状態を検出する前記回路が、前記第1のビット線に結合される第1のインバータ回路および前記第2のビット線に結合される第2のインバータを備える、請求項1から6のいずれか一項に記載のデバイス。
  8. 前記第1および第2のメモリ素子の前記第1の端子がワード線電圧に応じて前記1つまたは複数の基準ノードに結合される、請求項1から7のいずれか一項に記載のデバイス。
  9. 前記相補インピーダンス状態を検出する前記回路が、
    前記第1のメモリ素子が絶縁または高インピーダンス状態にあり、かつ前記第2のメモリ素子が導電または低インピーダンス状態にあることに応じて、前記第1のビット線を第1の電圧源に結合する第1の導電素子と、
    前記第1のメモリ素子が前記絶縁または高インピーダンス状態にあり、かつ前記第2のメモリ素子が前記導電または低インピーダンス状態にあることに応じて、前記第2のビット線を第1の基準ノードに結合する第2の導電素子と、
    を更に備える、請求項1から8のいずれか一項に記載のデバイス。
  10. 前記相補インピーダンス状態を検出する前記回路が、
    前記第1のメモリ素子が前記絶縁または高インピーダンス状態にあり、かつ前記第2のメモリ素子が前記導電または低インピーダンス状態にあることに応じて、前記第1のビット線を第2の基準ノードから分離する第3の導電素子と、
    前記第1のメモリ素子が前記絶縁または高インピーダンス状態にあり、かつ前記第2のメモリ素子が前記導電または低インピーダンス状態にあることに応じて、前記第2のビット線を第2の電圧源から分離する第4の導電素子と、
    を更に備える、請求項9に記載のデバイス。
  11. 前記相補インピーダンス状態を検出する前記回路が、前記第1のビット線の電圧または前記第2のビット線上の電圧に基づいて前記相補インピーダンス状態を更に検出する、請求項9または10に記載のデバイス。
  12. 前記第1のビット線が第1のインピーダンス素子を通じて電圧源に結合され、かつ前記第2のビット線が第2のインピーダンス素子を通じて前記電圧源に結合され、前記第1および第2のインピーダンス素子のインピーダンスが、低インピーダンスまたは導電インピーダンス状態にある間の前記第1および第2のメモリ素子のインピーダンスと一致する、請求項1から11のいずれか一項に記載のデバイス。
  13. 前記第1および第2のメモリ素子が第1および第2の相関電子スイッチ(CES)素子を備える、請求項1から12のいずれか一項に記載のデバイス。
  14. 第1のビット線であり、第1のメモリ素子に接続される、第1のビット線を1つまたは複数の電圧源に結合するステップと、
    第2のビット線であり、第2のメモリ素子に接続される、第2のビット線を前記1つまたは複数の電圧源に結合するステップであって、前記第1および第2のメモリ素子が、2進シンボル、値、条件またはパラメータを集合的に表す相補インピーダンス状態にある、ステップと、
    少なくとも部分的に、前記第1および第2の電圧源への前記第1および第2のビット線の前記結合に応じた前記第1および第2のビット線の充電速度の差に基づいて前記相補インピーダンス状態を検出するステップと、
    を含む方法。
  15. 前記検出された相補インピーダンス状態を単一の前記2進シンボル、値、条件またはパラメータにマッピングするステップを更に含む、請求項14に記載の方法。
  16. 前記第1のビット線および前記第2のビット線を前記1つまたは複数の電圧源に結合する前に前記第1および第2のビット線を放電するステップを更に含む、請求項14または15に記載の方法。
  17. 前記相補インピーダンス状態を検出するステップが、
    前記第1のメモリ素子が絶縁または高インピーダンス状態にあり、かつ前記第2のメモリ素子が導電または低インピーダンス状態にあることに応じて、前記第1のビット線を第1の電圧源に結合するステップと、
    前記第1のメモリ素子が前記絶縁または高インピーダンス状態にあり、かつ前記第2のメモリ素子が前記導電または低インピーダンス状態にあることに応じて、前記第2のビット線を第1の基準ノードに結合するステップと、
    を更に含む、請求項14から16のいずれか一項に記載の方法。
  18. ビットセルのアレイとして形成され、各ビットセルが第1および第2のメモリ素子を備え、各ビットセルが第1のビット線および第2のビット線によって少なくとも1つの他のビットセルに結合される、複数のビットセルであって、前記第1のメモリ素子および第2のメモリ素子が相補インピーダンス状態を有し、前記相補インピーダンス状態が集合的に2進シンボル、値、条件またはパラメータを表す、複数のビットセルと、
    前記第1および第2のビット線の充電速度の差に応じて前記複数のビットセルのうち選択された1つの第1および第2のメモリ素子の前記相補インピーダンス状態を検出する少なくとも1つの回路と、
    を備える装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI829271B (zh) * 2021-09-17 2024-01-11 日商鎧俠股份有限公司 半導體記憶體裝置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7719896B1 (en) * 2007-04-24 2010-05-18 Virage Logic Corporation Configurable single bit/dual bits memory
US20130322161A1 (en) * 2012-06-04 2013-12-05 Kabushiki Kaisha Toshiba Magnetic random access memory
US20150170717A1 (en) * 2013-12-13 2015-06-18 Infineon Technologies Ag Method, Apparatus and Device for Data Processing
US20170047116A1 (en) * 2015-08-13 2017-02-16 Arm Ltd. Method, system and device for non-volatile memory device operation
WO2017025764A1 (en) * 2015-08-13 2017-02-16 Arm Ltd Memory write driver, method and system
US20170243622A1 (en) * 2016-02-24 2017-08-24 Arm Ltd. Sense amplifier
US20180108402A1 (en) * 2016-10-14 2018-04-19 Arm Ltd. Method, system and device for non-volatile memory device state detection

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791859B2 (en) 2001-11-20 2004-09-14 Micron Technology, Inc. Complementary bit PCRAM sense amplifier and method of operation
JP4071531B2 (ja) 2002-04-23 2008-04-02 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US7298640B2 (en) 2004-05-03 2007-11-20 Symetrix Corporation 1T1R resistive memory array with chained structure
US7391664B2 (en) * 2006-04-27 2008-06-24 Ovonyx, Inc. Page mode access for non-volatile memory arrays
US7639523B2 (en) 2006-11-08 2009-12-29 Symetrix Corporation Stabilized resistive switching memory
US7778063B2 (en) 2006-11-08 2010-08-17 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
US20080107801A1 (en) 2006-11-08 2008-05-08 Symetrix Corporation Method of making a variable resistance memory
US7872900B2 (en) 2006-11-08 2011-01-18 Symetrix Corporation Correlated electron memory
US8310856B2 (en) * 2010-06-09 2012-11-13 Radiant Technology Ferroelectric memories based on arrays of autonomous memory bits
US8816719B2 (en) 2012-04-26 2014-08-26 Symetrix Corporation Re-programmable antifuse FPGA utilizing resistive CeRAM elements
FR3011117A1 (fr) 2013-09-24 2015-03-27 St Microelectronics Sa Procede et dispositif de commande d'une memoire reram
JP6222660B2 (ja) 2014-03-07 2017-11-01 国立大学法人東北大学 論理回路
JP6297754B2 (ja) 2014-12-09 2018-03-20 シメトリックス・メモリー・エルエルシー ドープされたバッファ領域を有する遷移金属酸化物抵抗スイッチングデバイス
CN105989877A (zh) * 2015-02-02 2016-10-05 华邦电子股份有限公司 电阻式存储装置
US9472272B2 (en) * 2015-02-22 2016-10-18 Adesto Technologies Corporation Resistive switching memory with cell access by analog signal controlled transmission gate
US9627088B2 (en) * 2015-02-25 2017-04-18 Ememory Technology Inc. One time programmable non-volatile memory and read sensing method thereof
US9349426B1 (en) 2015-06-17 2016-05-24 Freescale Semiconductor, Inc. Non-volatile random access memory (NVRAM)
US9735766B2 (en) 2015-07-31 2017-08-15 Arm Ltd. Correlated electron switch
US9851738B2 (en) 2015-08-13 2017-12-26 Arm Ltd. Programmable voltage reference
US9558819B1 (en) 2015-08-13 2017-01-31 Arm Ltd. Method, system and device for non-volatile memory device operation
US9748943B2 (en) 2015-08-13 2017-08-29 Arm Ltd. Programmable current for correlated electron switch
US9735071B2 (en) 2015-08-25 2017-08-15 International Business Machines Corporation Method of forming a temporary test structure for device fabrication
US10056143B2 (en) 2015-09-08 2018-08-21 Arm Ltd. Correlated electron switch programmable fabric
US9755146B2 (en) 2015-09-10 2017-09-05 ARM, Ltd. Asymmetric correlated electron switch operation
US9589636B1 (en) 2015-09-22 2017-03-07 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
US9548118B1 (en) 2015-09-22 2017-01-17 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
US10147879B2 (en) 2015-09-30 2018-12-04 Arm Ltd. Multiple impedance correlated electron switch fabric
US9979385B2 (en) 2015-10-05 2018-05-22 Arm Ltd. Circuit and method for monitoring correlated electron switches
US10719236B2 (en) 2015-11-20 2020-07-21 Arm Ltd. Memory controller with non-volatile buffer for persistent memory operations
US9613692B1 (en) 2015-12-16 2017-04-04 Stmicroelectronics International N.V. Sense amplifier for non-volatile memory devices and related methods
US9734895B2 (en) 2015-12-22 2017-08-15 Arm Ltd. Latching device and method
US9735360B2 (en) 2015-12-22 2017-08-15 Arm Ltd. Access devices to correlated electron switch
US9773550B2 (en) 2015-12-22 2017-09-26 Arm Ltd. Circuit and method for configurable impedance array
US9621161B1 (en) 2015-12-28 2017-04-11 Arm Ltd. Method and circuit for detection of a fault event
US20170244027A1 (en) 2016-02-19 2017-08-24 Arm Ltd. Method providing for a storage element
US10170700B2 (en) 2016-02-19 2019-01-01 Arm Ltd. Fabrication of correlated electron material devices method to control carbon
US9747982B1 (en) 2016-02-22 2017-08-29 Arm Ltd. Device and method for generating random numbers
US9786370B2 (en) 2016-02-23 2017-10-10 Arm Ltd. CES-based latching circuits
US9660189B1 (en) 2016-02-29 2017-05-23 Arm Ltd. Barrier layer for correlated electron material
US10236888B2 (en) 2016-03-29 2019-03-19 Arm Ltd. Correlated electron switch device
US10032487B2 (en) 2016-03-31 2018-07-24 Arm Ltd. One-time and multi-time programming using a correlated electron switch
US9792982B1 (en) 2016-03-31 2017-10-17 Arm Ltd. Method, system and device for read signal generation
US9870810B2 (en) 2016-05-18 2018-01-16 Sidense Corp. Method and system for power signature suppression in memory devices
US9978942B2 (en) 2016-09-20 2018-05-22 Arm Ltd. Correlated electron switch structures and applications
US10352971B2 (en) 2016-09-30 2019-07-16 Arm Ltd. Voltage detection with correlated electron switch
US10267831B2 (en) 2016-09-30 2019-04-23 Arm Ltd. Process variation compensation with correlated electron switch devices
US9972388B2 (en) 2016-10-12 2018-05-15 Arm Ltd. Method, system and device for power-up operation
US9990992B2 (en) 2016-10-25 2018-06-05 Arm Ltd. Method, system and device for non-volatile memory device operation
US9792984B1 (en) 2016-10-27 2017-10-17 Arm Ltd. Method, system and device for non-volatile memory device operation
US9899083B1 (en) 2016-11-01 2018-02-20 Arm Ltd. Method, system and device for non-volatile memory device operation with low power high speed and high density
US9871528B1 (en) 2016-11-30 2018-01-16 Arm Ltd. Digital to analog conversion with correlated electron switch devices
US9947402B1 (en) 2017-02-27 2018-04-17 Arm Ltd. Method, system and device for non-volatile memory device operation
US10002665B1 (en) 2017-04-05 2018-06-19 Arm Ltd. Memory devices formed from correlated electron materials
US10002669B1 (en) 2017-05-10 2018-06-19 Arm Ltd. Method, system and device for correlated electron switch (CES) device operation

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7719896B1 (en) * 2007-04-24 2010-05-18 Virage Logic Corporation Configurable single bit/dual bits memory
US20130322161A1 (en) * 2012-06-04 2013-12-05 Kabushiki Kaisha Toshiba Magnetic random access memory
JP2013251035A (ja) * 2012-06-04 2013-12-12 Toshiba Corp 磁気ランダムアクセスメモリ
US20150170717A1 (en) * 2013-12-13 2015-06-18 Infineon Technologies Ag Method, Apparatus and Device for Data Processing
JP2015115087A (ja) * 2013-12-13 2015-06-22 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ データ処理用の方法、機器、および装置
US20170047116A1 (en) * 2015-08-13 2017-02-16 Arm Ltd. Method, system and device for non-volatile memory device operation
WO2017025764A1 (en) * 2015-08-13 2017-02-16 Arm Ltd Memory write driver, method and system
WO2017025763A1 (en) * 2015-08-13 2017-02-16 Arm Ltd Method, system and device for non-volatile memory device operation using quantum mechanical transitions
US20170243622A1 (en) * 2016-02-24 2017-08-24 Arm Ltd. Sense amplifier
WO2017144854A1 (en) * 2016-02-24 2017-08-31 Arm Ltd A sense amplifier
US20180108402A1 (en) * 2016-10-14 2018-04-19 Arm Ltd. Method, system and device for non-volatile memory device state detection
WO2018069716A1 (en) * 2016-10-14 2018-04-19 Arm Ltd Method, system and device for non-volatile memory device operation

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