KR102481877B1 - 상관 전자 스위치（ｃｅｓ）장치 작동을 위한 방법, 시스템 및 장치 - Google Patents

상관 전자 스위치（ｃｅｓ）장치 작동을 위한 방법, 시스템 및 장치 Download PDF

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Abstract

본 기술은 일반적으로 상관 전자 스위치(CES) 장치의 동작을 위한 방법, 시스템 및 장치에 관한 것이다. 일 실시 예에서, CES 장치는 비휘발성 메모리 장치의 단자들에 인가된 전류 및 전압을 제어함으로써 기록 동작에서 다수의 임피던스 상태들 중 임의의 하나의 상태에 놓일 수 있다. 일 구현에서, CES 장치는 고 임피던스 또는 절연성 상태, 또는 2개 이상의 구별가능한 저 임피던스 또는 도전성 상태에 놓일 수 있다.

Description

상관 전자 스위치（ＣＥＳ）장치 작동을 위한 방법, 시스템 및 장치
본 발명은 메모리 장치를 활용하는 것에 관한 것이다.
비휘발성 메모리는 메모리 셀 또는 엘리먼트가 장치에 공급된 전력이 제거된 후에 자신의 상태를 잃지 않는 클래스의 메모리이다. 예를 들어 두 방향으로 자화될 수 있는 페라이트 고리로 만들어진 초기 컴퓨터 메모리는 비휘발성이었다. 반도체 기술이 더 높은 수준의 소형화로 발전함에 따라, 페라이트 장치는 DRAM(Dynamic Random Access Memories) 및 SRAM(Static-RAM)과 같이 더 일반적으로 알려진 휘발성 메모리에 대해 폐기되었다.
하나의 유형의 비휘발성 메모리, 전기 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM) 장치는 큰 셀 영역을 가지며, 기록 또는 소거를 위해 트랜지스터 게이트 상에 큰 전압(예를 들어, 12.0 내지 21.0볼트)을 요구할 수 있다. 또한, 소거 또는 기록 시간은 일반적으로 수십 마이크로 초 정도이다. EEPROM의 한 가지 제한 요소는 소거/기록 사이클 수가 600,000개를 약간 넘지 않거나 105-106 정도로 제한된다는 것이다. 반도체 산업은 "페이지"(예를 들어, 서브-어레이)가 플래시 메모리 장치라고 하는 EEPROM에서 한번에 소거될 수 있는 방식으로 메모리 어레이를 섹터화함으로써 EEPROM과 비휘발성 트랜지스터 사이의 패스 게이트 스위치 트랜지스터의 필요성을 제거했다. 플래시 메모리 장치에서, 속도와 비트 밀도를 높이기 위해 랜덤 액세스(소거/기록 단일 비트) 유지 기능을 희생했다.
보다 최근에, FeRAM(강유전성 RAM)은 저전력, 비교적 높은 기록/판독 속도 및 100억 시간을 초과하는 판독/기록 사이클에 대한 내구성을 제공하였다. 유사하게, 자기 메모리(MRAM)는 높은 기록/판독 속도와 내구성을 제공하지만, 높은 비용 프리미엄과 더 높은 전력 소비를 제공한다. 예를 들어, 이러한 기술 중 어느 것도 플래시 메모리 장치의 밀도에 도달하지 못한다. 그에 따라서, 플래시는 여전히 비휘발성 메모리의 선택을 유지한다. 그럼에도 불구하고 일반적으로 플래시 메모리 기술은 65 나노 미터(nm) 이하로 쉽게 스케일링되지 않을 수 있고; 따라서, 보다 작은 크기로 스케일링될 수 있는 새로운 비휘발성 메모리 장치가 활발히 연구되고 있다는 것이 인지된다.
플래시 메모리 장치의 교체를 위해 고려되는 기술은 재료의 위상 변화와 연관된 저항 변화(적어도 부분적으로는 결정 구조에서 원자의 장거리 순서에 의해 결정됨)를 나타내는 특정 재료에 기초한 메모리를 포함한다. 상 변화 메모리(PCM/PCRAM) 장치라 불리는 한 유형의 가변 저항 메모리에서, 메모리 엘리먼트가 잠깐 녹아서 도전성 결정 상태 또는 비도전성 비정질 상태로 냉각됨에 따라 저항 변화가 발생한다. 전형적인 재료는 다양하며 GeSbTe를 포함할 수 있고, 여기서 Sb 및 Te는 주기율표에서 동일하거나 유사한 특성의 다른 엘리먼트와 교환될 수 있다. 그러나, 이들 저항계 메모리는 도전성 상태와 절연성 상태 사이의 트랜지션이 물리적 구조 현상(예를 들어, 최대 600℃에서 용융)에 의존할 수 있고 다수의 애플리케이션에서 유용한 메모리에 대해 충분히 제어될 수 없는 고체 상태로 복귀할 수 있기 때문에 상업적으로 유용한 것으로 입증되지 않았다.
다른 가변 저항 메모리 카테고리는 가변 저항 기능을 활성화시키기 위해 초기 높은 "형성" 전압 및 전류에 반응하는 재료를 포함한다. 이들 재료는 예를 들어, 다양한 화학량론(stoichiometry)의 x, y, z 및 ε를 갖는 PrxCayMnzOε; 예를 들어 CuO, CoO, VOx, NiO, TiO2, Ta2O5와 같은 전이 금속 산화물; 및 Cr과 같은 일부 페로브스카이트; SrTiO3를 포함할 수 있다. 이들 메모리 유형 중 다수는 존재하며 칼코게나이드(chalcogenide) 유형 메모리와 구별하기 위해 저항성 RAMs(ReRAM) 또는 도전성 브리지 RAMs(CBRAM) 분류에 속한다. 이들 RAM에서의 저항 스위칭은 적어도 부분적으로 전기 주조 공정에 의해 상부 및 하부 도전성 단자를 연결하는 좁은 도전성 경로 또는 필라멘트의 형성에 기인하는 것으로 가정되지만, 이러한 도전성 필라멘트의 존재는 여전히 논쟁의 대상이다. ReRAM/CBRAM의 동작은 온도에 크게 의존할 수 있기 때문에, ReRAM/CBRAM의 저항성 스위칭 메커니즘은 또한 온도에 크게 의존할 수 있다. 또한, 이들 시스템은 필라멘트의 형성 및 이동이 확률론적이므로 확률론적으로 작동할 수 있다. 다른 유형의 ReRAM/CBRAM도 불안정한 품질을 보일 수 있다. 또한, ReRAM/CBRAM에서의 저항 스위칭은 많은 메모리 사이클에 걸쳐 피로해지는 경향이 있다. 즉, 메모리 상태가 여러 번 변경된 후, 도전성 상태와 절연성 상태 사이의 저항 차이가 크게 변할 수 있다. 상용 메모리 장치에서, 이러한 변경은 메모리를 사양에서 벗어나 사용할 수 없게 만들 수 있다.
시간 및 온도에 걸쳐 안정한 박막 저항 스위칭 재료를 형성하는데 고유의 어려움이 주어지면, 작업 가능한 저항 스위칭 메모리는 도전 과제로 남아있다. 또한, 현재까지 개발된 모든 저항 스위칭 메커니즘은 높은 전류, 전기 주조, 적절한 온도 및 전압 범위에서 측정 가능한 메모리 판독 또는 기록 윈도우가 없고 확률론적 행동과 같은 다른 많은 문제로 인해 메모리에 본질적으로 부적합했다. 따라서, 당 업계에서는 결정론적이며 저전력, 고속, 고밀도 및 안정성, 특히 65 나노미터(nm) 미만의 피처 크기로 확장 가능한 메모리를 갖는 비휘발성 메모리에 대한 요구가 남아있다.
간략하게, 특정 구현 예는, 상관 전자 스위치(CES)의 단자에 상기 CES를 2개 이상의 저 임피던스 또는 도전성 상태 중 제1 특정한 저 임피던스 또는 도전성 상태로 놓기 위해 제1 프로그래밍 신호를 인가하는 단계로서, 상기 CES는 고 임피던스 또는 절연성 상태, 및 2개 이상의 저 임피던스 또는 도전성 상태에 있을 수 있는 상기 단계; 판독 신호를 상기 CES의 단자에 인가하는 것에 응답하여 상기 CES 내의 제1 전류를 측정 또는 검출하는 단계; 및 상기 CES에서 측정되거나 검출된 전류에 적어도 부분적으로 기초하여, 상기 CES가 상기 2개 이상의 저 임피던스 또는 도전성 상태 중에서 상기 제1 특정한 저 임피던스 또는 도전성 상태에 있는지를 판정하는 단계;를 포함하는 방법에 관한 것이다.
다른 특정 구현 예는, 상관 전자 스위치(CES) 엘리먼트; 및 상기 CES 엘리먼트를 고 임피던스 또는 절연성 상태, 및 2개 이상의 저 임피던스 또는 도전성 상태를 포함하는 복수의 검출 가능한 상태 중에서 특정 상태로 놓도록 구성된 기록 회로;를 포함하는 장치에 관한 것이다.
상술한 구현은 단지 예시적인 구현이며, 청구된 주제는 이러한 예시적인 구현의 임의의 특정 양태로 반드시 제한되는 것은 아니라는 것이 이해되어야 한다.
청구된 주제는 본 명세서의 결론 부분에서 특히 지적되고 명백하게 청구된다. 그러나, 구성 및/또는 동작 방법과 함께, 그 목적, 피처 및/또는 그의 이점과 함께, 첨부 도면과 함께 판독하면 다음의 상세한 기술을 참조하여 가장 잘 이해 될 수 있다:
도 1a는 일 실시 예에 따른 CES 장치에 대한 전류 밀도 대 전압의 플롯을 도시한다.
도 1b는 일 실시 예에 따른 CES 장치에 대한 등가 회로의 개략도이다.
도 2는 일 실시 예에 따른 메모리 회로의 개략도이다.
도 3a 및 3b는 특정 실시 예에 따른 비트 셀에 대한 대안적인 아키텍처의 개략도이다.
도 4는 일 실시 예에 따라 3개 이상의 임피던스 상태에 있을 수 있는 CES 장치에 대한 전류 밀도 대 전압의 플롯이다.
도 5는 일 실시 예에 따른 2개 이상의 저 임피던스 또는 도전성 상태 중 임의의 하나에 배치될 수 있는 CES 장치에 적용 가능한 동작을 도시하는 프로세스의 흐름도이다.
하기의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부 도면에 대한 참조가 이루어지고, 여기서 유사한 참조 번호는 동일, 유사 및/또는 일치하는 유사한 부분을 지칭할 수 있다. 도면은 단순성 및/또는 예시의 명확성을 위해 반드시 축척대로 도시된 것은 아님을 이해할 것이다. 예를 들어, 일부 양태의 치수는 다른 것들에 비해 과장될 수 있다. 또한, 다른 실시 예들이 이용될 수 있음을 이해해야 한다. 또한, 청구된 주제를 벗어나지 않고 구조적 및/또는 다른 변경이 이루어질 수 있다. 본 명세서 전체에 걸쳐 "청구된 주제"에 대한 언급은 하나 이상의 청구 범위 또는 그 일부에 의해 커버되도록 의도된 주제를 지칭하며, 반드시 완전한 청구 범위 세트, 청구 범위 세트의 특정 조합(예를 들어, 방법 청구항, 장치 청구항 등), 또는 특정 청구항을 가리키도록 의도되지 않는다. 또한, 예를 들어, 위, 아래, 상부, 하부 등과 같은 방향 및/또는 참조가 도면의 논의를 용이하게 하기 위해 사용될 수 있고, 청구된 주제의 적용을 제한하도록 의도되지 않았다는 것을 주의해야 한다. 그러므로, 하기의 상세한 설명은 청구된 주제 및/또는 등가물을 제한하기 위해 취해지지 않아야 한다.
본 발명의 특정한 실시 예는 상관 전자 재료(CEM)를 집적하여 상관 전자 스위치(CES)를 형성한다. 이러한 맥락에서, CES는 고체 상태 구조 위상 변화보다는 전자 상관관계에서 발생하는 급격한 도전체/절연체 트랜지션을 나타낼 수 있다.(예를 들어, 상 변화 메모리(PCM) 장치에서의 결정/비정질, 또는 앞서 논의된 저항성 RAM 장치에서의 필라멘트 형성 및 전도). CES에서 급격한 도전체/절연체 트랜지션은 용융/응고 또는 필라멘트 형성과 달리 양자 역학 현상에 반응할 수 있다. CEM 메모리 장치에서의 도전성 상태와 절연성 상태 사이의 이러한 양자 역학적인 트랜지션은 다수의 실시 예 중 임의의 것에서 이해될 수 있다.
절연성 상태와 도전성 상태 사이에서 CES의 양자 역학적 트랜지션은 모트(MOTT) 트랜지션의 관점에서 이해될 수 있다. 모트 트랜지션에서, 모트 트랜지션 조건이 발생하면, 재료가 절연성 상태에서 도전성 상태로 전환될 수 있다. 기준은 조건((nC)1/3a = 0.26)에 의해 정의될 수 있고, 여기서 nC는 전자의 농도이고 "a"는 보어 반경이다. 모트 기준이 충족되도록 임계 캐리어 농도가 달성되면, 모트 트랜지션이 발생하고 상태는 고 저항/커패시턴스에서 저 저항/커패시턴스로 변경될 것이다.
모트 트랜지션은 전자의 국부화(localization)에 의해 제어될 수 있다. 캐리어가 국부화될 때, 전자들 사이의 강한 쿨롱 상호 작용은 재료의 대역을 분리하여 절연체를 생성한다. 전자가 더 이상 국부화되지 않으면, 약한 쿨롱 상호 작용이 대역 분리에 대해 우세하고, 금속(도전성) 대역을 남긴다. 이것은 때때로 "혼잡한 엘리베이터(crowded elevator)" 현상으로 기술된다. 엘리베이터가 그 안에 사람이 몇 명밖에 없는 동안, 사람들은 쉽게 주위를 이동할 수 있고, 이는 도전성 상태와 유사하다. 반면 엘리베이터가 특정 농도의 사람들에게 도달하면, 사람들은 더이상 움직일 수 없으며, 이는 절연성 상태와 유사하다. 그러나, 양자 현상에 대한 모든 고전적 기술과 같이, 예시적인 목적으로 제공된 이러한 고전적 기술은 불완전한 비유일 뿐이며, 본 발명은 이러한 측면에 제한되지 않는다는 것을 이해해야 한다.
저항성 스위칭 집적 회로 메모리는: CES 장치를 구비하는 저항성 스위칭 메모리 셀; 저항성 스위칭 메모리 셀을 메모리 셀에 제공되는 신호에 따라서 제1 저항성 상태 또는 제2 저항성 상태에 놓는 기록 회로로서, CES의 저항은 제1 저항성 상태에서보다 제2 저항성 상태에서 더 높은 상기 기록 회로; 및 메모리 셀의 상태를 감지하고 메모리 셀의 감지된 상태에 대응하는 전기 신호를 제공하는 판독 회로;를 포함할 수 있다. 특정한 실시 예에서, CES 장치는 CES 장치의 대다수 체적에서 모트 트랜지션에 응답하여 저항성 상태를 스위칭할 수 있다. 일 실시 예에서, CES 장치는 알루미늄, 카드뮴, 크롬, 코발트, 구리, 금, 철, 망간, 수은, 몰리브덴, 니켈, 팔라듐, 레늄, 루테늄, 은, 주석, 티타늄, 바나듐 및 아연(산소 또는 다른 유형의 리간드와 같은 양이온에 연결될 수 있음) 또는 그의 조합을 포함하는 그룹으로부터 선택된 재료를 구비할 수 있다.
특정 실시 예에서, CES 장치는 "CEM 랜덤 액세스 메모리(CeRAM)" 장치로서 형성될 수 있다. 이와 관련하여, CeRAM 장치는 양자 역학적인 모트 트랜지션을 활용하여 도전성 상태와 절연성 상태 사이에서의 재료의 적어도 일부의 트랜지션에 적어도 부분적으로 기초하여 복수의 미리 정해진 검출 가능한 메모리 상태 사이에서 트랜지션할 수 있는 재료를 포함한다. 이 문맥에서, "메모리 상태"는 단지 몇 가지 예를 제공하기 위해 값, 심볼, 파라미터 또는 조건을 나타내는 메모리 장치의 검출가능한 상태를 의미한다. 하나의 특정 구현 예에서, 후술되는 바와 같이, 메모리 장치의 메모리 상태는 판독 동작에서 메모리 장치의 단자에서 검출된 신호에 적어도 부분적으로 기초하여 검출될 수 있다. 후술되는 바와 같이, 다른 특정 구현 예에서, 메모리 장치는 "기록 동작"에서 메모리 장치의 단자를 가로지르는 하나 이상의 신호를 인가함으로써 특정 값, 심볼 또는 파라미터를 나타내거나 저장하기 위해 특정 메모리 상태에 배치될 수 있다.
특정 실시 예에서, CES 엘리먼트는 도전성 단자 사이에 개재된 재료를 포함할 수 있다. 단자들 사이에 특정 전압 및 전류를 인가함으로써, 재료는 상술한 도전성 메모리 상태와 절연성 메모리 상태 사이에서 트랜지션할 수 있다. 아래의 특정 예시적 구현 예에서 논의된 바와 같이, 도전성 단자들 사이에 개재된 CES 엘리먼트의 재료는 전압 Vreset 및 전류 Ireset을 갖는 단자를 가로지르는 제1 프로그래밍 신호의 인가에 의해 절연성 또는 고 임피던스 메모리 상태로 놓일 수 있거나, 전압 Vset 및 전류 Iset를 갖는 단자를 가로지르는 제2 프로그래밍 신호의 인가에 의해 도전성 또는 저 임피던스 메모리 상태에 놓일 수 있다. 이와 관련하여, "도전성 또는 저임피던스" 메모리 상태 및 "절연성 또는 고 임피던스" 메모리 상태와 같은 용어는 상대적인 용어이며 임피던스 또는 컨덕턴스에 대한 임의의 특정 양 또는 값에 한정되지 않는 것으로 이해되어야 한다. 예를 들어, 메모리 장치가 절연성 또는 고 임피던스 메모리 상태로 지칭되는 제1 메모리 상태에 있는 동안, 일 실시 예의 메모리 장치는 도전성 또는 저 임피던스 메모리 상태로 지칭되는 제2 메모리 상태의 메모리 장치보다 도전성이 적다(또는 더 절연성이다). 또한, 특정 구현과 관련하여 하기에서 논의되는 바와 같이, CES는 둘 이상의 상이하고 구별 가능한 저 임피던스 또는 도전성 상태 중 어느 하나에 배치될 수 있다.
특정 구현 예에서, CeRAM 메모리 셀은 반도체 상에 형성된 금속/CEM/금속(M/CEM/M) 스택을 포함할 수 있다. 이러한 M/CEM/M 스택은 예를 들어 다이오드 상에 형성될 수 있다. 예시적인 구현에서, 그러한 다이오드는 접합 다이오드 및 쇼트키 다이오드로 구성된 그룹으로부터 선택될 수 있다. 이러한 맥락에서, "금속"은 도전체, 즉, 예를 들어 폴리실리콘 또는 도핑된 반도체를 포함하여 금속과 같이 작용하는 임의의 재료를 의미하는 것으로 이해되어야한다.
일 실시 예에 따르면, 도 1a는 CES 장치 또는 CES 엘리먼트에 대한 단자(도시되지 않음)를 가로지르는 전압 대 전류 밀도의 플롯을 도시한다. CES 장치의 단자에 인가되는 전압(예를 들어, 기록 동작시)에 적어도 부분적으로 기초하여, CES는 도전성 상태 또는 절연성 상태에 놓일 수 있다. 예를 들어, 전압 Vset 및 전류 밀도 Jset의 인가는 CES 장치를 도전성 메모리 상태로 놓을 수 있고, 전압 Vreset 및 전류 밀도 Jreset의 인가는 CES 장치를 절연성 메모리 상태로 놓을 수 있다. 절연성 상태 또는 도전성 상태의 CES의 배치에 후속하여, CES 장치의 특정 상태는 전압 Vread의 인가(예를 들어, 판독 동작에서) 및 CeRAM 장치의 단자에서의 전류 또는 전류 밀도의 검출에 의해 검출될 수 있다.
일 실시 예에 따르면, 도 1a의 CES 장치는 예를 들어 페로브스카이트(perovskites), 모트 절연체, 전하 교환 절연체 및 안데르센 장애 절연체(Anderson disorder insulators)와 같은 임의의 전이 금속 산화물(TMO)을 포함할 수 있다. 특정 구현 예에서, CES 장치는 단지 몇 가지 예를 제공하면 산화 니켈, 산화 코발트, 산화철, 산화 이트륨 및, Cr 도핑된 스트론튬 티타네이트, 란타늄 티타네이트와 같은 페로브스카이트, 및 프라세디움 칼슘 망가나이트 및 프라세디움 란타늄 망가나이트를 포함하는 망가나이트 패밀리와 같은 스위칭 재료로 형성될 수 있다. 특히, 불완전 d 및 f 오비탈 껍질을 갖는 원소를 함유하는 산화물은 CES 장치에서 사용하기에 충분한 저항성 스위칭 특성을 나타낼 수 있다. 일 실시 예에서, CES 장치는 전기 주조없이 제조될 수 있다. 다른 구현 예는 청구된 주제를 벗어나지 않고 다른 전이 금속 화합물을 사용할 수 있다. 예를 들어, {M(chxn)2Br}Br2(여기서, M은 Pt, Pd 또는 Ni를 포함할 수 있고, chxn은 1R, 2R-사이클로헥산디아민을 포함) 및 이러한 다른 금속 화합물이 청구된 주제를 벗어나지 않고 사용될 수 있다.
도 1a의 CES 장치는 TMO 금속 산화물 가변 임피던스 재료를 포함하는 재료를 구비할 수 있지만, 이들은 단지 예시적인 것이며 본 발명을 제한하려는 것은 아니라는 것을 이해해야 한다. 특정 구현 예는 다른 가변 임피던스 재료도 사용할 수 있다. 니켈 산화물, NiO는 하나의 특정 TMO로서 개시된다. 본원에서 논의된 NiO 재료는 외부 리간드로 도핑될 수 있고, 이는 가변 저항 특성을 안정화시킬 수 있다. 특히, 본원에 개시된 NiO 가변 저항 재료는 NiO(Cx)로 표시될 수 있는 탄소 함유 리간드를 포함할 수 있다. 여기서, 당업자는 단지 원자가를 밸런싱함으로써 임의의 특정 탄소 함유 리간드 및 NiO와의 탄소 함유 리간드의 임의의 특정 조합에 대한 x 값을 판정할 수 있다. 다른 특정 실시 예에서, 외부 리간드로 도핑된 NiO는 NiO(Lx)로 표현될 수 있으며, 여기서 Lx는 리간드 원소 또는 화합물이고 x는 NiO의 한 단위에 대한 리간드의 단위 수를 나타낸다. 당업자는 단지 원자가를 밸린싱함으로써 임의의 특정 리간드 및 리간드와 NiO 또는 임의의 다른 전이 금속의 임의의 특정 조합에 대한 x의 값을 판정할 수 있다.
충분한 바이어스가 인가되고(예를 들어, 밴드 분할 전위를 초과하는) 상기 모트 조건이 충족되면(주입 전자 정공 = 스위칭 영역 내의 전자), CES 장치는 모트 트랜지션을 통해 도전성 상태로부터 절연성 상태로 빠르게 전환될 수 있다. 이것은 도 1a의 플롯의 포인트(108)에서 발생할 수 있다. 이 지점에서, 전자는 더 이상 차폐되지 않고 로컬화된다. 이러한 상관 관계는 밴드를 분할하여 절연체를 형성하는 강한 전자-전자 상호 작용 전위를 가져올 수 있다. CES 장치가 여전히 절연성 상태에 있는 동안, 전류는 전자 정공의 이송에 의해 생성될 수 있다. 충분한 바이어스가 CES의 단자를 가로질러 인가되면, 전자는 금속-절연체-금속(MIM: metal-insulator-metal) 장치의 전위 장벽을 넘어서는 MIM 다이오드로 주입될 수 있다. 충분한 전자가 주입되고 충분한 전위가 단자들을 가로질러 인가되어 CES 장치를 특정한 저 임피던스 또는 도전성 상태로 놓으면, 전자의 증가는 전자를 스크린하고 전자의 로컬화를 제거하여, 이는 금속을 형성하는 밴드 분할 전위를 붕괴시킬 수 있다.
일 실시 예에 따르면, CES 장치의 전류는 CES 장치를 도전성 또는 저 임피던스 상태로 놓기 위해 기록 동작 중에 제한된 외부 전류에 적어도 부분적으로 기초하여 판정된 외부적으로 인가된 "컴플라이언스" 조건에 의해 제어될 수 있다. 이 외부적으로 인가된 컴플라이언스 전류는 또한 CES를 고 임피던스 또는 절연성 상태로 두기 위해 후속하는 리셋 동작에 대한 전류 밀도의 조건을 설정할 수 있다. 도 1a의 특정 구현 예에서 도시된 바와 같이, CES 장치를 도전성 또는 저 임피던스 상태로 두기 위해 포인트(116)에서의 기록 동작 중에 인가되는 전류 밀도 Jcomp는 CES 장치를 후속하는 기록 동작에서 고 임피던스 또는 절연성 상태로 놓기 위한 컴플라이언스 조건을 판정할 수 있다. 도시된 바와 같이, CES 장치는 후속하여 Jcomp가 외부적으로 인가되는 포인트(108)에서 전압 Vreset에서 전류 밀도 Jreset ≥ Jcomp의 인가에 의해 절연성 또는 고 임피던스 상태에 배치될 수 있다.
따라서 컴플라이언스는 모트 트랜지션를 위한 정공에 의해 "캡쳐"될 CES 장치 내의 다수의 전자를 설정할 수 있다. 즉, CES 장치를 도전성 메모리 상태로 두기 위해 기록 동작에 인가된 전류는 CES 장치에 주입되어서 후속하여 CES 장치를 절연성 메모리 상태로 트랜지션하기 위한 정공의 수를 판정할 수 있다.
위에서 지적한 바와 같이, 리셋 조건은 포인트(108)에서의 모트 트랜지션에 응답하여 발생할 수 있다. 상술한 바와 같이, 이러한 모트 트랜지션은 전자들의 농도 n이 전자 정공의 농도 p와 동일한 CES 장치에서의 조건에서 발생할 수 있다. 이 조건은 하기와 같은 수학식(1)에 따라 모델링될 수 있다:
Figure 112019120582204-pct00001
여기서,
Figure 112019120582204-pct00002
는 토마스 페르미(Thomas Fermi) 차폐 길이(screening length)이고
C는 상수이다.
일 실시 예에 따르면, 도 1a에 도시된 플롯의 영역(104) 내의 전류 또는 전류 밀도는 CES 장치의 단자들을 가로질러 인가된 전압 신호로부터의 정공 주입에 응답하여 존재할 수 있다. 여기서, 정공 주입은 임계 전압 VMI가 CES 장치의 단자들을 가로질러 인가됨에 따라 전류 IMI에서 도전성 상태-절연성 상태로의 트랜지션에 대한 모트 트랜지션 기준을 충족시킬 수 있다. 이는 하기와 같이 수학식(2)에 따라 모델링될 수 있다:
Figure 112019120582204-pct00003
여기서 Q(VMI)는 주입된 전하(정공 또는 전자)이고 인가된 전압의 함수이다.
모트 트랜지션을 가능하게 하는 전자 정공의 주입은 대역 사이에서 그리고 임계 전압 VMI과 임계 전류 IMI에 반응하여 발생할 수 있다. 수학식(1)에 따라 수학식(2)에서 IMI에 의해 주입된 정공에 의한 모트 트랜지션을 발생시키기 위한 전하 농도와 전자 농도 n을 같게 함으로써, 토마스 페르미 차폐 길이
Figure 112019120582204-pct00004
에 대한 이러한 임계 전압 VMI의 종속성을 하기와 같이 수학식(3)에 따라 모델링할 수 있다:
Figure 112019120582204-pct00005
여기서, ACeRam은 CES 엘리먼트의 단면적이고; 및
J reset (VMI)은 CES 엘리먼트를 절연성 상태로 놓기 위해 임계 전압 VMI에서 CES 엘리먼트에 인가되는 CES 엘리먼트를 통과하는 전류 밀도이다.
일 실시 예에 따르면, CES 엘리먼트는 모트 트랜지션 기준을 충족시키기 위해(예를 들어, 절연성 상태로부터의 트랜지션에 의해) 충분한 수의 전자의 주입에 의해 도전성 메모리 상태로 배치될 수 있다.
CES를 도전성 임피던스 상태로 트랜지션할 때, 충분한 전자가 주입되고 CES 장치의 단자를 가로지르는 전위가 임계 스위칭 전위(예를 들면, Vset)를 넘어서기 때문에, 주입된 전자가 불균등화 반응을 역전시키고 밴드 갭을 폐쇄하기 위해 이중 점유 전자를 차폐하고 비국부화(unlocalize) 시키는 것을 시작한다. 도전성 메모리 상태로의 트랜지션을 가능하게 하는 임계 전압 VMI에서의 CES를 도전성 메모리 상태로 트랜지션하기 위한 전류 밀도(J set (VMI))가 하기와 같은 수학식(4)에 따라 표시될 수 있다:
Figure 112019120582204-pct00006
여기서, aB는 보어 반경이다.
일 실시 예에 따르면, 판독 동작에서 CES 장치의 메모리 상태를 검출하기 위한 "판독 창"(102)은 판독 전압 Vread에서 CES 장치가 절연성 상태에 있는 동안의 도 1a의 플롯의 부분(106)과, CES 장치가 도전성 상태에 있는 동안의 도 1a의 플롯의 부분(104)사이의 차이로서 나타낸다. 특정 실시 예에서, 판독 창(102)은 CES 장치를 구성하는 재료의 토마스 페르미 차폐 길이
Figure 112019120582204-pct00007
를 판정하는데 사용될 수 있다. 예를 들어, 전압 Vreset에서, 전류 밀도 J reset 및 J set 는 하기와 같이 수학식(5)에 따라 상관될 수 있다:
Figure 112019120582204-pct00008
또 다른 실시 예에서, 기록 동작시 CES 장치를 절연성 또는 도전성 메모리 상태로 위치시키는 "기록 창(write window)"(110)은 Vreset(J reset 에서)과 Vset(J set 에서) 사이의 차이로서 나타낼 수 있다. |Vset| > |Vreset|를 설정하면 도전성 상태와 절연성 상태 사이에서 스위칭을 가능하게 할 수 있다. Vreset은 대략적으로 상관에 의해 야기된 대역 분리 전위에 있을 수 있고, Vset은 약 2배의 대역 분리 전위에 있을 수 있다. 특정 구현 예에서, 기록 창(110)의 크기는 적어도 부분적으로 CES 장치의 재료 및 도핑에 기초하여 판정될 수 있다.
CES 장치에서의 고 저항/커패시턴스에서 저 저항/커패시턴스로의 트랜지션은 CES 장치의 단일한 임피던스에 의해 표시될 수 있다. 도 1b는 가변 임피더 장치(124)와 같은 예시적인 가변 임피더 장치(CES 장치와 같은)의 등가 회로의 개략도를 도시한다. 언급된 바와 같이, 가변 임피더 장치(124)는 가변 저항과 가변 커패시턴스의 특성을 모두 포함할 수 있다. 예를 들어, 가변 임피더 장치에 대한 등가 회로는 일 실시 예에서 가변 커패시터(128)와 같은 가변 커패시터와 병렬인 가변 레지스터(126)과 같은 가변 레지스터를 포함할 수 있다. 물론, 가변 레지스터(126) 및 가변 커패시터(128)가 이산 컴포넌트를 포함하는 것으로서 도 1b에 도시되지만, 가변 임피더 장치(124)와 같은 가변 임피더 장치는 실질적으로 동질인 CEM을 포함할 수 있고, CEM은 가변 커패시턴스 및 가변 저항의 특성을 포함한다. 아래의 표 1은 가변 임피더 장치(100)와 같은 예시적인 가변 임피더 장치에 대한 예시적 진리 표를 나타낸다.
Figure 112019120582204-pct00009
도 1a의 CES의 특정 구현에서. CES는 2개의 상이한 임피던스 상태, 즉 설정 동작에 응답하는 저 임피던스 또는 도전성 상태 및 리셋 동작에 응답하는 고 임피던스 또는 절연성 상태 중 어느 하나에 배치될 수 있다. 일 실시 예에 따르면, CES는 고 임피던스 또는 절연성 상태에 추가하여 2개 이상의 구별 가능한 저 임피던스 또는 도전성 상태로 배치될 수 있다. 이와 같이, CES는 3개 이상의 구별 가능한 임피던스 상태 중 임의의 하나에 있도록 기록 동작에서 프로그램 가능할 수 있다. 이것은 단순히 이진 상태를 나타내는 것 이상으로 CES의 유용성을 확장시킬 수 있다.
도 2는 일 실시 예에 따른 메모리 회로의 개략도이다. 비트 셀 회로(200)는 CES 장치를 포함하는 하나 이상의 메모리 엘리먼트(예를 들어, 비휘발성 메모리 엘리먼트)를 포함할 수 있다. 이와 관련하여, 본 명세서에서 언급된 "비트 셀" 또는 "비트 셀 회로"는 값, 심볼 또는 파라미터를 상태로서 나타낼 수 있는 회로 또는 회로의 일부를 포함한다. 예를 들어, 비트 셀은 메모리 장치의 메모리 상태로서 값, 심볼 또는 파라미터를 나타낼 수 있는 하나 이상의 메모리 장치를 포함할 수 있다. 특정 구현들에서, 비트 셀은 단일 비트 또는 다중 비트로서 값, 심볼 또는 파라미터를 나타낼 수 있다.
일 실시 예에 따르면, 비트 셀 회로(200)는 도 1a와 관련하여 상술한 CES 장치와 유사한 동작을 갖는 메모리 엘리먼트를 포함할 수 있다. 예를 들어, 비트 셀(200)의 메모리 엘리먼트는 "기록 동작"에서 메모리 엘리먼트의 단자를 가로질러 인가되는 전압 및 전류를 독립적으로 제어함으로써 특정 메모리 상태(예를 들어, 2개 이상의 구별 가능한 도전성 또는 저 임피던스 메모리 상태, 또는 절연성 또는 고 임피던스 메모리 상태)에 배치될 수 있다. 특정 구현들에서, 하기에서 논의되는 바와 같이, 이러한 기록 동작은 메모리 장치를 특정 메모리 상태로 놓기 위해 메모리 장치의 단자들에 걸쳐 임계 전류 및 전압을 제공하도록 제어되는 신호의 적용에 의해 실행될 수 있다. 다른 실시 예에서, 비트라인(BL)을 전압 RVDD = 0.4V로 연결하기 위해 전압 신호(PRN)의 전압 강하에 응답하여 트랜지스터(M0)를 폐쇄하여 비트 라인(BL)을 프리 차지함으로써 비트 셀(200) 내의 메모리 엘리먼트의 메모리 상태가 "판독 동작"에서 검출 또는 감지될 수 있다. 트랜지스터(M0)는 이어서 신호(PRN)의 전압의 증가에 응답하여 개방될 수 있고, 비트 라인(BL)을 감지 회로(203)에 연결하기 위한 신호(RD_Col_Sel)의 전압의 증가에 응답하여 트랜지스터(M3)가 후속하여 폐쇄될 수 있다. "비트 라인"은 메모리 엘리먼트의 메모리 상태를 교번하는 신호를 전송하기 위한 기록 동작 동안, 또는 메모리 엘리먼트의 현재 메모리 상태를 나타내는 신호를 전송하기 위한 판독 동작 동안 메모리 엘리먼트의 적어도 하나의 단자에 연결될 수 있는 도체를 포함한다. 감지 회로(203)는 판독 동작에서 비트 라인(BL)으로부터 트랜지스터(M3)를 통한 전류 또는 전압의 크기에 기초하여 비트 셀(200)에서 메모리 엘리먼트의 메모리 상태를 검출할 수 있다. 출력 신호는 비트 셀(200)의 현재 메모리 상태(예를 들어, "1", "0" 또는 다른 심볼)를 나타내는 전압을 가질 수 있다. 판독 동작의 일 실시 예에서, 메모리 엘리먼트의 현재 메모리 상태를 검출하기 위해, 비트 셀(200)에서 메모리 엘리먼트의 단자를 가로질러 인가된 신호의 전압은 메모리 엘리먼트의 현재 메모리 상태를 감지 가능하게 교번시키지 않도록 제어될 수 있다.
도 3a 및 3b는 특정 메모리 상태를 임피던스 상태로서 저장하는 CES 장치 또는 엘리먼트를 포함하는 비트 셀 회로의 특정 구현에 관한 것이다. 이하의 기술은 메모리 상태를 유지할 수 있는 비트 셀 내의 장치의 특정 예로서 CeRAM 장치 또는 비휘발성 메모리 엘리먼트를 제공하지만, 이것들은 단지 예시적인 구현으로 이해되어야 한다. 예를 들어, 비휘발성 메모리 장치 이외의 다른 목적에 적합한 CES 또는 CeRAM 장치는 후속 판독 동작에서 검출될 수 있는 기록 동작에서 특정 메모리 상태(예를 들어, 2개 이상의 도전성 또는 저 임피던스 메모리 상태, 또는 절연성 또는 고 임피던스 메모리 상태)를 저장하기 위해 사용될 수 있고, 본 주제는 CeRAM 또는 비휘발성 메모리 장치의 구현으로 제한되지 않는다는 것이 이해되어야 한다. 따라서, 도 3a 및 3b에 도시된 CES의 비트 셀 구현은 단지 CES의 예시적인 구현으로 간주되어야 하며, 본 개시의 양태는 청구된 주제를 벗어나지 않고 다르게 적용될 수 있다.
도 1a에서 상기 예시된 바와 같이, 비트 셀(200)에서의 CES 장치의 메모리 상태는 비트 라인(BL)에 인가된 특정 전압 및 전류에 기초하여 변경 또는 결정될 수 있다. 예를 들어, 전압 Vreset 및 충분한 전류 Ireset를 갖는 비트 라인(BL)에 신호를 제공하는 것은 비트 셀(200)의 CES 장치를 절연성 또는 고 임피던스 메모리 상태에 놓을 수 있다. 유사하게, 전압 Vset 및 충분한 전류 Iset를 갖는 비트 라인 BL에 신호를 제공하는 것은 비트 셀(200)의 CES 장치를 도전성 또는 저 임피던스 메모리 상태에 놓을 수 있다. 도 1a에서 볼 수 있는 바와 같이, 전압 Vset의 크기는 전압 Vreset의 크기보다 크지만, 전류 Iset의 크기는 전류 Ireset의 크기보다 낮다.
기록 회로(202)와 관련하여 수행되는 기록 동작은 메모리 장치의 단자들에 "프로그래밍 신호"를 인가함으로써 CES 엘리먼트와 같은 메모리 장치를 복수의 미리 정해진 메모리 상태 중 특정 메모리 상태에 배치하는 특정 프로세스로서 본원에 기술된다. 미리 정해진 메모리 상태들 중 특정 상태는 메모리 장치에 인가되는 특정 전압 레벨(예를 들어, Vset 및 Vreset)에 대응할 수 있다. 유사하게, 미리 정해진 메모리 상태들 중 특정 상태는 메모리 장치에 인가될 특정 전류 레벨(예를 들어, Iset 및 Ireset)에 대응할 수 있다. 따라서, 특정 실시 예에서, 기록 동작에서 특정 메모리 상태에 CES 장치를 배치하기 위한 프로그래밍 신호는 특정 메모리 상태에 대응하는 특정 전압 레벨 및 전류 레벨을 갖도록 제어될 수 있다.
이하의 특정 구현에서 기술되는 바와 같이, 메모리 장치를 미리 정해진 메모리 상태로 놓기 위한 프로그래밍 신호에 대한 전압 레벨을 갖는 전압 신호는 데이터 신호에 적어도 부분적으로 기초하여 신호 선택 회로에서 선택될 수 있다. 신호 선택 회로에 연결된 도전성 엘리먼트는 데이터 신호에 적어도 부분적으로 기초하여 미리 정해진 메모리 상태에 대응하는 전류 레벨에서 메모리 장치에 전압 신호를 선택적으로 연결하거나 또는 그로부터 연결해제할 수 있다. 이와 관련하여, "도전성 엘리먼트"는 두 노드 사이에 전류가 통과할 수 있는 회로 엘리먼트를 포함한다. 특정 구현에서, 도전성 엘리먼트는 특정 조건에 적어도 부분적으로 기초하여 노드들 사이를 통과하도록 허용된 전류를 변화시킬 수 있다. 아래에 기술된 특정 구현들은 게이트 단자에 인가된 전압에 적어도 부분적으로 기초하여 전류가 소스 및 드레인 단자들 사이를 통과하도록 하는 도전성 엘리먼트들로서 FET들을 사용한다. 그러나, 바이폴라 트랜지스터, 다이오드, 가변 저항 등과 같은 다른 유형의 장치가 도전성 엘리먼트로서 사용될 수 있으며, 청구된 주제는 이에 한정되지 않는다는 것을 이해해야 한다. 이와 관련하여, 제1 및 제2 단자를 갖는 도전성 엘리먼트는 특정 신호에 대해 매우 작거나 무시할만한 임피던스를 갖는 제1 및 제2 단자 사이에 도전성 경로를 제공함으로써 제1 및 제2 단자를 "연결"할 수 있다. 하나의 특정한 예시적인 구현에서, 도전성 엘리먼트는 적어도 부분적으로 도전성 엘리먼트의 제3 단자에 제공된 신호에 기초하여(예를 들어, 제3 단자에 인가되는 전압 또는 전류에 기초하여) 제1 단자와 제2 단자 사이의 임피던스를 변화시킬 수 있다. 일 실시 예에서, 도전성 엘리먼트는 "폐쇄"되어 제3 단자 상에 제공된 신호에 응답하여 제1 및 제2 단자를 연결할 수 있다. 유사하게, 도전성 엘리먼트는 "개방"되어 제3 단자에 제공된 다른 신호에 응답하여 제1 및 제2 단자를 연결해제할 수 있다. 일 실시 예에서, 개방 상태의 도전성 엘리먼트는 회로의 제1 부분과 제2 부분 사이의 도전성 경로를 제거하거나 방해함으로써 회로의 제1 부분을 회로의 제2 부분으로부터 격리시킬 수 있다. 다른 실시 예에서, 도전성 엘리먼트는 제3 단자에 제공된 신호에 기초하여 개방 상태와 폐쇄 상태 사이에서 제1 단자와 제2 단자 사이의 임피던스를 변화시킬 수 있다.
도 2의 예시적인 구현과 결합하여 도 3a 및 3b의 특정 예시적인 구현은 판독 동작 동안 비휘발성 메모리 엘리먼트 또는 CES의 단자에 판독 전압 신호를 제공할 수 있다. 여기서, 신호(Wrt_Col_SeIN)는 판독 동작 동안 FET M4를 폐쇄하고 판독 전압 신호를 비트 라인(BL)에 연결하기 위해 낮아질 수 있다(추가적으로, 기록 동작 동안 프로그래밍 신호를 비트 라인(BL)에 연결하기 위해 낮아질 수 있다). 대안적인 구현들(하기 기술됨)에서, 판독 전압은 판독 동작 동안 메모리 엘리먼트의 단자들에 제공되도록 비트 셀(200)에서 국부적으로 생성될 수 있다. 이 경우, 판독 동작 동안 신호(Wrt_Col_SeIN)가 발생하여 FET M4 신호를 열고 비트 라인(BL)으로부터 기록 회로를 연결해제시킬 수 있다.
도 3a 및 3b는 특정 실시 예에 따른 비트 셀에 대한 대안적인 아키텍처의 개략도이다. 판독 동작의 특정 구현에서, 비트 라인은 워드 라인상의 전압 신호에 응답하여 제1 도전성 엘리먼트를 통해 비휘발성 메모리(NVM) 엘리먼트의 단자에 연결될 수 있다. 위에서 지적한 바와 같이, "비휘발성 메모리"는 메모리 셀 또는 엘리먼트가 장치에 제공된 전력이 제거된 후에 자신의 메모리 상태(예를 들어, 도전성 또는 저 임피던스 메모리 상태, 또는 절연성 또는 고 임피던스 메모리 상태)를 유지하는 집적 회로 장치를 포함한다. 이와 관련하여, "워드 라인"은 판독 동작 또는 기록 동작에서 액세스될 특정 비트 셀 또는 비트 셀 그룹을 선택하기 위해 신호를 전송하는 도체를 포함한다. 특정한 예시적인 구현에서, 워드 라인 상의 신호의 전압은 판독 또는 기록 동작 동안 대응하는 비트 라인 또는 비트 라인 그룹에 연결될 특정 비트 셀 또는 비트 셀 그룹을 선택 또는 선택 해제하기 위해 상승 또는 하강 될 수 있다. 그러나, 이것은 단지 워드 라인의 예일 뿐이며 청구된 주제는 이와 관련하여 제한되지 않는다는 것을 이해해야 한다. 또한, 이와 관련하여, "기준 노드"는 회로 내의 다른 노드와 특정 전압 레벨 또는 특정 전압 차이로 유지되는 회로의 노드를 포함한다. 일 예에서, 기준 노드는 접지 노드를 포함하거나 이에 연결될 수 있다. 다른 특정 구현에서, 기준 노드는 접지 노드의 전압에 비해 특정 전압으로 유지될 수 있다.
일 실시 예에 따르면, NVM 엘리먼트를 제1 메모리 상태에 놓기 위한 제1 기록 동작에서, 워드 라인 상의 전압 신호에 응답하여 비트 라인이 도전성 엘리먼트를 통해 NVM 엘리먼트에 대한 제1 단자에 연결될 수 있다. 제1 기록 동작에서, 제1 기록 전압 및 제1 기록 전류를 갖는 프로그래밍 신호는 NVM 엘리먼트를 제1 메모리 상태(예를 들어, 절연성 또는 고 임피던스 메모리 상태)에 놓기 위해 NVM 엘리먼트의 단자에 걸쳐 인가될 수 있다. NVM 엘리먼트를 제2 메모리 상태에 놓기 위한 제2 기록 동작에서, 비트 라인은 워드 라인 상의 전압 신호에 응답하여 제1 도전성 엘리먼트를 통해 NVM 엘리먼트의 제1 단자에 다시 연결될 수 있다. 제2 기록 동작은 NVM 엘리먼트를 제2 메모리 상태(예를 들어, 다수의 구별 가능한 저 임피던스 또는 도전성 상태 중에서 특정 도전성 또는 저 임피던스 메모리 상태)에 놓기 위해 NVM 엘리먼트의 단자 사이에 제2 기록 전압 및 제2 기록 전류를 갖는 프로그래밍 신호를 인가할 수 있다. 특정 구현에서, NVM 엘리먼트는 도 1a를 참조하여 상기에서 논의된 |Vreset| <|Vset|이면서 |Ireset| > |Iset|인 하나 이상의 특성을 갖는 CES 엘리먼트 또는 CeRAM 엘리먼트를 포함할 수 있다. 따라서, 도 3a 및 3b에 도시된 특정 예에서, 제1 기록 전압의 크기는 제2 기록 전압의 크기보다 클 수 있고, 제1 기록 전류의 크기는 제2 기록 전류의 크기보다 작을 수 있다. NVM 엘리먼트를 제2 메모리 상태에 배치한 후에, NVM 엘리먼트의 현재 메모리 상태를 검출하기 위해 판독 동작에서 NVM 엘리먼트의 단자에 걸쳐 제3 전압(예를 들어, Vread)이 인가될 수 있다. 판독 동작 동안 제3 전압이 인가되는 동안, 제1 및 단자 사이의 전류는 NVM 엘리먼트의 제2 메모리 상태(예를 들어, 도전성 또는 저 임피던스 메모리 상태)를 유지하기 위해 제1 전류의 크기보다 낮게(예를 들어, |Iread| < |Ireset|) 제한될 수 있다.
일 실시 예에서, NVM 엘리먼트(52)는 제1 단자에서 FET(M1) 및 제2 단자에서 비트 라인(BL2)에 연결된 CES 엘리먼트를 포함한다. FET(M1)의 게이트 단자에 인가된 워드 라인 전압(WLB)에 응답하여, M1은 NVM 엘리먼트(52)의 제1 단자를 판독 또는 기록 동작 동안 비트 라인(BL1)에 연결할 수 있다. 하나의 특정 구현에서, 비트 라인(BL2)은 접지 노드(도시되지 않음)와 같은 기준 노드에 연결될 수 있다. 다른 구현들에서, 비트 라인들(BL1 및 BL2)은 NVM(52)을 원하는 메모리 상태로 놓기 위한 기록 동작에서 NVM(52)의 제1 및 제2 단자들에 걸쳐 적절한 전압(예를 들어, Vset 또는 Vreset) 및 전류(예를 들어, Iset 또는 Ireset)를 인가하거나, 또는 판독 동작에서 적절한 전압(예를 들어, Vread)을 인가하기 위한 상보적인 비트 라인들을 포함할 수 있다. 이 특정한 예시적인 구현에서, BL2는 워드 라인 신호 전압에 응답하여 추가적인 도전성 엘리먼트(도시되지 않음)를 통해 기록 회로에 연결될 수 있다.
위에서 지적한 바와 같이, 기록 회로는, 기록 동작이 NVM 엘리먼트(52)를 도전성 또는 저 임피던스 메모리 상태, 또는 절연성 또는 고 임피던스 메모리 상태에 놓도록 하는지에 적어도 부분적으로 기초하여, 기록 동작에서 NVM 엘리먼트(52)에 인가된 신호의 전압 및 전류를 독립적으로 제어할 수 있다. 예를 들어, NVM 엘리먼트(52)를 도전성 또는 저 임피던스 메모리 상태에 놓기 위한 기록 동작을 위해, 전압 Vset 및 전류 Iset를 갖는 신호가 인가될 수 있다. 유사하게, NVM 엘리먼트(52)를 절연성 또는 고 임피던스 메모리 상태로 놓기 위한 기록 동작을 위해, 전압 Vreset 및 전류 Ireset를 갖는 신호가 인가될 수 있다. 도 1a에 도시된 바와 같이, 전압 Vset은 전압 Vreset보다 큰 크기를 가질 수 있는 반면, 전류 Iset는 전류 Ireset보다 작은 크기를 가질 수 있다. 특정 구현에서 위에서 논의된 바와 같이, 기록 회로(202)는 비휘발성 메모리 장치를 도전성 또는 저 임피던스 메모리 상태, 또는 절연성 또는 고 임피던스 상태로 놓기 위해 신호를 비트 라인에 제공하도록 전압 및 전류를 독립적으로 제어할 수 있다.
NVM 엘리먼트(52)의 현재 메모리 상태를 검출하기 위해, M1은 비트 라인(BL1)을 노드(2)에 연결하여 판독 동작에서 NVM(52)의 제1 및 제2 단자에 걸쳐 판독 전압 Vread을 인가할 수 있다. 판독 전압 Vread이 인가되는 동안, 비트 라인(BL1)을 통해 흐르는 전류는 (예컨대, 감지 회로(203)에서) 감지되어 NVM 엘리먼트(52)의 전류 상태를 검출할 수 있다. 일 실시 예에 따르면, 판독 동작 동안 NVM 엘리먼트(52)의 단자를 통해 흐르는 전류의 크기는 Ireset의 크기보다 작게 제한될 수 있다. 이것은 판독 동작 동안 절연성 또는 고 임피던스 메모리 상태로의 도전성 또는 저 임피던스 메모리 상태에서의 NVM 엘리먼트(52)의 전류 상태의 의도되지 않은 트랜지션을 방지할 수 있다. 판독 동작 동안 NVM 엘리먼트(52)의 단자를 통해 흐르는 전류는 예를 들어 판독 동작 동안 FET M1의 게이트에 인가되는 전압을 제어함으로써 제어될 수 있다. 도 3b의 특정 구현에서, FET M1은 NFET로서 구성된다. 여기서, 부스트 워드 라인 전압 신호(WL)는 NVM 엘리먼트(52)를 특정 메모리 상태로 놓기 위해 NVM 엘리먼트(52)를 통해 충분한 전류가 흐르도록 기록 동작 동안 인가될 수 있다. NVM 엘리먼트(52)를 통해 흐르는 전류를 제한하기 위해 판독 동작 동안 워드 라인 전압 신호(WL)의 전압이 낮아질 수 있다. 대안적으로, 판독 전압을 비트 라인(BL1 및/또는 BL2)에 인가하는 전압 소스(예를 들어, 기록 회로(202))는 판독 동작 동안 비트 라인(BL1 및/또는 BL2)으로 흐르는 전류를 제한할 수 있다.
도 4는 일 실시 예에 따른 CES의 동작을 나타내는 플롯이다. 특정 구현에서, 도 4는 기록 회로(202) 및 감지 회로(203)의 제어 하에서 NVM 엘리먼트(52)의 동작을 특성화할 수 있다. 특정 예시된 실시 예에 도시된 바와 같이, CES는 4개의 상이한 임피던스 상태, 고 임피던스 또는 절연성 상태에서의 하나의 임피던스 상태 및 3개의 상이한 저 임피던스 또는 도전성 상태 중 어느 하나에 놓인다. 도 4의 CES는 설정 동작에서 영역(414)에 전압을 갖는 프로그래밍 신호의 인가에 의해 저 임피던스 또는 도전성 상태에 놓일 수 있거나, 영역(412)에 전압을 갖는 프로그래밍 신호의 인가에 의해 고 임피던스 또는 절연성 상태에 놓일 수 있다. 또한, 특정 구현에서 아래에 논의된 바와 같이, 도 4의 CES는 3개의 상이한 구별 가능한 도전성 또는 저 임피던스 상태 중 어느 하나에 놓일 수 있다.
위에서 논의된 바와 같이, 도 4의 CES는 전압 Vreset 및 전류 Ireset를 갖는 프로그래밍 신호를 CES의 단자들 상에 인가함으로써, 기록 동작에서 고 임피던스 또는 절연성 상태에 놓일 수 있다. 위에서 지적한 바와 같이, 도 4의 CES를 리셋 동작에서 성공적으로 고 임피던스 또는 절연성 상태에 놓기 위해, CES에 인가되는 프로그래밍 신호는 리셋 윈도우(412)에서의 전압 Vreset 및 설정 동작에서 도 4의 CES를 저 임피던스 또는 절연성 상태로 놓기 위해 이전 프로그래밍의 전류를 초과하는(예를 들어, 전류 Ireset는 Icomp1, Icomp2, 및 Icomp3를 초과한다) 전류 Ireset를 포함할 수 있다. CES를 고 임피던스 또는 절연성 상태로 놓는 이러한 리셋 동작에 후속한 도 4의 CES의 동작은 플롯(422)에 따라 모델링될 수 있다.
또한, 설정 동작은 도 4의 CES를 2개 이상의 구별가능한 저 임피던스 또는 도전성 상태 중 임의의 하나에 놓을 수 있다. 도 4는 CES가 3개의 상이한 구별 가능한 저 임피던스 또는 도전성 상태에 놓일 수 있음을 나타내지만, 다른 실시 예에서 CES는 청구된 주제에서 벗어나지 않으면서 2개의 구별 가능한 저 임피던스 또는 도전성 상태, 또는 4개 이상의 구별 가능한 저 임피던스 또는 도전성 상태에 놓일 수 있음을 이해해야한다. 현재 예시된 실시 예에서, 도 4의 CES는 대응하는 프로그래밍 신호의 인가에 의해 설정 동작에 의해 플롯(416, 418 또는 420)에 의해 도시된 바와 같이 동작하도록 3개의 저 임피던스 또는 도전성 상태 중 어느 하나에 놓일 수 있다.
위에서 지적한 바와 같이, CES는 단자들 사이에 형성된 상관 전자 재료(CEM)를 포함할 수 있다. 일 실시 예에서, CES의 상이한 저 임피던스 또는 도전성 상태는 설정 동작 이후에 CES의 단자들 사이에 형성된 CEM에서 전자의 밀도 또는 농도의 정도에 의해 적어도 부분적으로 구별될 수 있다. 여기서, CES 내에 형성된 CEM에서 더 높은 밀도 또는 전자의 농도는 더 낮은 임피던스 또는 더 높은 도전성을 부여할 수 있다. 예를 들어, CES의 제1 저 임피던스 또는 도전성 상태(예를 들어, 제1 SET 동작 이후)는 CEM에서 전자의 국부화의 제1 밀도 또는 농도를 가질 수 있는 반면, CES의 제2 저 임피던스 또는 도전성 상태(예를 들어, 제2 SET 동작 이후)는 CEM에서 제2 밀도 또는 전자 농도를 가질 수 있다. 전자의 제1 밀도 또는 농도가 전자의 제2 밀도 또는 농도보다 높고 전자의 제1 밀도 또는 농도가 전자의 제2 밀도 또는 농도보다 높으면, 제1 저 임피던스 또는 도전성 상태는 제2 저 임피던스 또는 도전성 상태보다 높은 도전성/더 낮은 임피던스를 나타낼 수 있다. 본 명세서에서 논의된 바와 같이, 제1 및 제2 저 임피던스 또는 도전성 상태의 임피던스 차이는 상이한 메모리 상태(예를 들어, 상이한 값, 파라미터, 조건 또는 심볼을 나타내는) 사이의 검출을 가능하게 할 수 있다.
일 실시 예에 따르면, 설정 동작에서 도 4의 CES의 단자에 인가된 프로그래밍 신호는 설정 윈도우(414)에서 전압 Vset을 가질 수 있다. 도 4의 CES를 특정한 구별가능한 저 임피던스 또는 도전성 상태(예를 들어, 플롯(416, 418, 또는 420)에 의해 특징지어지는)에 놓기 위해, 설정 동작에서의 프로그래밍 신호는 CES의 단자들 사이에 전류(Icomp1, Icomp2 또는 Icomp3)를 인가할 수 있다. 예를 들어, 도 4의 CES의 단자들 사이에 전류(Icomp3)를 유지하면서 전압 Vset을 갖는 프로그래밍 신호의인가는 CES를 플롯(420)에 의해 모델링된 임피던스 상태에 놓을 수 있다. 유사하게, 도 4의 CES의 단자들 사이에 전류(Icomp2)를 유지하면서 전압 Vset을 갖는 프로그래밍 신호의 인가는 CES를 플롯(418)에 의해 모델링된 임피던스 상태로 놓을 수 있다. 마지막으로, 도 4의 CES의 단자들 사이에 전류(Icomp1)를 유지하면서 전압 Vset을 갖는 프로그래밍 신호의 인가는 플롯(416)에 의해 모델링된 임피던스 상태에 CES를 놓을 수 있다.
일 실시 예에 따르면, 플롯들(416, 418, 420 또는 422)에 의해 모델링된 4개의 임피던스 상태 중 임의의 것은 판독 윈도우(402)에서 판독 전압 Vread의 인가에 의해 검출될 수 있다. 일 실시 예에 따르면, 전압 Vread을 갖는 판독 신호는 프리차지된 비트 라인(예를 들어, 프리차지 회로(201)로부터 프리차지된)을 도 4의 CES의 단자에 연결함으로써 판독 동작에서 인가될 수 있다. 감지 회로(예를 들어, 감지 회로(203))는 포인트(410)에서의 전류(Ird1), 포인트(408)에서의 전류(Ird2), 포인트(406)에서의 전류(Ird3) 또는 포인트(404)에서의 전류(Ird4)로서 판독 신호의 인가에 응답하여 도 4의 CES를 통해 전류를 검출 또는 측정할 수 있다. 여기서, 도 4의 CES는, CES의 전류가 Vread의 인가에 응답하여 Ird4에 있는 것으로 검출 또는 측정되는 경우 고 임피던스 또는 도전성 상태에 있는 것으로 추론될 수 있다. 유사하게, 도 4의 CES는, 전류가 각각 대응하는 전류 레벨(Ird1, Ird2 또는 Ird3)에 있는 것으로 검출되거나 측정되는 경우 플롯(416, 418 또는 420)에 의해 모델링된 특히 낮은 임피던스 또는 도전성 상태에 있다는 것이 추론될 수 있다.
일 실시 예에 따르면, 플롯(416, 418, 420 또는 422)에 의해 모델링되거나 도시된 도 4의 CES의 상이한 임피던스 상태는 하기의 표 2에 도시된 바와 같이 4개의 별개의 심볼 또는 값을 나타내거나 매핑될 수 있다. 표 2에 도시된 바와 같이, 플롯(416, 418, 420 또는 422)에 의해 모델링되거나 도시된 도 4의 CES는 각각 Ron1/Ird1, Ron2/Ird2, Ron3/Ird3 또는 Ron4/Ird4에서의 판독 동작에서 Vread의 인가에 응답하여 검출 가능한 임피던스/전류를 가질 수 있다. 일 구현에서, 저 임피던스 또는 도전성 상태로 표현되는 특정 심볼 또는 값에 따라, 기록 동작은 특정 전류(Icomp1)(예를 들어, CES가 심볼 또는 값 "00"을 나타내도록), 특정 전류 Icomp2(예를 들어, CES가 기호 또는 값 "01"을 나타내도록) 또는 특정 전류 Icomp3(예를 들어, CES가 기호 또는 값 "10"을 나타내도록)를 갖는 프로그래밍 신호를 인가할 수 있다.
Figure 112019120582204-pct00010
도 5는 일 실시 예에 따라 도 4에 도시된 바와 같은 동작을 갖는 CES에 동작을 적용하는 프로세스의 흐름도이다. 블록(502)은 CES의 단자로의 프로그래밍 신호의 인가를 포함할 수 있다. 이러한 프로그래밍 신호는 기록 회로(202)와 같은 기록 회로에 의해 생성될 수 있다. 여기서, 블록(502)에 인가된 프로그래밍 신호는 CES가 배치되는 특정 저 임피던스 상태에 따라 Icomp1, Icomp2 또는 Icomp3에서 CES의 단자들 사이에 전류를 유지하면서 설정 윈도우(414)에서 CES의 단자들에 걸쳐 전압을 인가할 수 있다. 표 2의 특정 실시 예에서, 예를 들어, 프로그래밍 신호는 CES가 심볼 또는 값 "00", "01" 또는 "10"을 나타내는지에 따라 Icomp1, Icomp2 또는 Icomp3의 전류를 유지할 수 있다.
블록(504)은 전압 Vread에서 CES의 단자에서 판독 신호의 인가에 응답하여 CES에서(예를 들어, 감지 회로(203)에서) 전류를 검출 또는 측정하는 단계를 포함할 수 있다. 판독 신호는 예를 들어 CES의 단자를 프리차지된 비트 라인(예를 들어, 프리차지 회로(201)에 의해 프리차지된)에 연결함으로써 인가될 수 있다. 블록(506)은 후속하여 블록(504)에서 검출 또는 측정된 전류(예를 들어, Ird1, Ird2 또는 Ird3)를 연관된 저 임피던스 또는 도전성 상태와 연관시킬 수 있다. 위에서 지적한 바와 같이, 연관된 저 임피던스 또는 도전성 상태는 특정 심볼 또는 값(예를 들어, "00", "01" 또는 "10")을 추가로 나타낼 수 있다.
본 명세서 전체에 걸쳐 하나의 구현, 구현, 일 실시 예, 실시 예 및/또는 유사한 것에 대한 언급은 특정 구현 및/또는 실시 예와 관련하여 기술된 특정 피처, 구조 및/또는 특성이 청구된 주제의 적어도 하나의 구현 및/또는 실시 예에 포함됨을 의미한다. 따라서, 예를 들어, 본 명세서의 전체에 걸쳐 다양한 위치에서 이러한 문구의 출현은 반드시 동일한 구현 또는 기술된 임의의 하나의 특정 구현을 지칭하도록 의도되지는 않는다. 또한, 기술된 특정 피처, 구조 및/또는 특성은 하나 이상의 구현에서 다양한 방식으로 조합될 수 있으며, 따라서 예를 들어 의도된 청구 범위 내에 있는 것으로 이해되어야 한다. 일반적으로, 물론 이러한 문제와 다른 문제는 상황에 따라 다르다. 따라서, 기술 및/또는 사용법의 특정 문맥은 도출될 추론에 관한 유용한 지침을 제공한다.
현재 예시적인 특징으로 간주되는 것을 예시하고 기술하였지만, 청구된 주제를 벗어나지 않고 다양한 다른 변형이 이루어질 수 있고 등가물이 대체될 수 있음이 당업자에게 이해될 것이다. 또한, 여기에 기술된 중심 개념으로부터 벗어나지 않고 청구된 주제의 교시에 특정 상황을 적응시키기 위해 많은 수정이 이루어질 수 있다. 그러므로, 청구된 주제는 개시된 특정 예에 제한되지 않고, 그러한 청구된 주제는 또한 첨부된 청구 범위의 범주 내에 속하는 모든 양태 및 그 등가물을 포함할 수 있는 것으로 의도된다.

Claims (16)

  1. 상관 전자 스위치(CES) 엘리먼트의 단자에 상기 CES 엘리먼트를 2개 이상의 저 임피던스 또는 도전성 상태 중 제1 특정한 저 임피던스 또는 도전성 상태에 놓기 위해 제1 프로그래밍 신호를 인가하는 단계로서, 상기 CES 엘리먼트는 고 임피던스 또는 절연성 상태, 및 상기 2개 이상의 저 임피던스 또는 도전성 상태에 놓일 수 있는 단계;
    상기 CES 엘리먼트의 단자에 대한 판독 신호의 인가에 응답하여 상기 CES 엘리먼트의 제1 전류를 측정 또는 검출하는 단계; 및
    상기 CES 엘리먼트에서 측정되거나 검출된 전류에 적어도 부분적으로 기초하여, 상기 CES 엘리먼트가 상기 2개 이상의 저 임피던스 또는 도전성 상태 중 상기 제1 특정한 저 임피던스 또는 도전성 상태에 있는 것을 판정하는 단계;
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1 항에 있어서, 상기 CES 엘리먼트는 상기 CES 엘리먼트의 단자 사이에 형성된 상관 전자 재료(CEM)를 포함하고, 상기 2개 이상의 저 임피던스 또는 도전성 상태는 상기 CEM에서의 전자의 밀도 또는 농도에 적어도 부분적으로 기초하여 구별될 수 있는 것을 특징으로 하는 방법.
  3. 제1 항 또는 제2 항에 있어서, 상기 CES 엘리먼트를 제2 특정한 저 임피던스 또는 도전성 상태로 놓기 위해 제2 프로그래밍 신호를 상기 CES 엘리먼트의 단자에 인가하는 단계를 더 포함하고, 상기 CES 엘리먼트의 단자로의 상기 제1 프로그래밍 신호의 인가는 상기 CES 엘리먼트에서 제2 전류를 제공하고 상기 CES 엘리먼트의 단자로의 상기 제2 프로그래밍 신호의 인가는 상기 제2 전류의 크기보다 큰 크기를 갖는 제3 전류를 상기 CES 엘리먼트에서 제공하는 것을 특징으로 하는 방법.
  4. 제3 항에 있어서, 상기 CES 엘리먼트가 상기 제2 특정한 저 임피던스 또는 도전성 상태에 있는 동안 상기 CES 엘리먼트의 상기 단자에 대한 판독 신호의 인가에 응답하여 상기 CES 엘리먼트에서 제4 전류를 측정 또는 검출하는 단계를 더 포함하고, 상기 제1 전류의 크기는 상기 제4 전류의 크기보다 큰 것을 특징으로 하는 방법.
  5. 제3 항에 있어서, 상기 CES 엘리먼트가 상기 제2 특정한 저 임피던스 또는 도전성 상태에 있는 동안 상기 CES 엘리먼트의 단자에 대한 판독 신호의 인가에 응답하여 상기 CES 엘리먼트에서 제4 전류를 측정 또는 검출하는 단계를 더 포함하고, 상기 제1 전류의 크기는 상기 제4 전류의 크기보다 작은 것을 특징으로 하는 방법.
  6. 제1 항에 있어서, 상기 판정된 특정한 저 임피던스 또는 도전성 상태를 3개 이상의 심볼 또는 값 중 하나로 맵핑하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제1 항에 있어서, 상기 판정된 저 임피던스 또는 도전성 상태를 이진값으로 맵핑하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 상관 전자 스위치(CES) 엘리먼트; 및
    고 임피던스 또는 절연성 상태, 및 2개 이상의 저 임피던스 또는 도전성 상태를 포함하는 복수의 검출 가능한 상태들 중 특정한 상태에 상기 CES 엘리먼트를 놓도록 구성된 기록 회로;
    를 포함하는 것을 특징으로 하는 장치.
  9. 제8 항에 있어서, 상기 CES 엘리먼트의 상기 2개 이상의 저 임피던스 또는 도전성 상태 사이를 검출하기 위한 감지 회로를 더 포함하는 것을 특징으로 하는 장치.
  10. 제9 항에 있어서, 상기 감지 회로는 상기 CES 엘리먼트의 단자를 가로질러 인가된 제어된 전압에 응답하여 상기 CES 엘리먼트에서의 감지된 전류에 적어도 부분적으로 기초하여 상기 CES 엘리먼트의 상기 2개 이상의 저 임피던스 또는 도전성 상태 사이를 검출하도록 구성되는 것을 특징으로 하는 장치.
  11. 제9 항 또는 제10 항에 있어서, 상기 CES 엘리먼트의 검출된 임피던스 상태를 3개 이상의 심볼 또는 값 중 하나에 맵핑하는 회로를 더 포함하는 것을 특징으로 하는 장치.
  12. 제9 항에 있어서, 상기 CES 엘리먼트의 검출된 임피던스 상태를 이진값에 맵핑하는 회로를 더 포함하는 것을 특징으로 하는 장치.
  13. 제8 항에 있어서,
    상기 기록 회로는:
    상기 CES 엘리먼트를 상기 고 임피던스 또는 절연성 상태로 놓기 위해 제1 단자와 제2 단자 사이에 제1 전류를 유지하면서 상기 CES 엘리먼트의 상기 제1 단자와 상기 CES 엘리먼트의 제2 단자 사이에 제1 전압을 인가하고;
    상기 CES 엘리먼트를 상기 2개 이상의 도전성 또는 저 임피던스 상태 중 특정한 상태로 놓기 위해 상기 제1 단자와 제2 단자 사이의 복수의 제2 전류로부터 특정한 제2 전류를 유지하면서 상기 CES 엘리먼트의 상기 제1 단자와 상기 제2 단자 사이에 제2 전압을 인가
    하도록 구성되고,
    상기 제2 전압의 크기는 상기 제1 전압의 크기보다 크고, 상기 제1 전류의 크기는 상기 복수의 제2 전류의 크기보다 큰 것을 특징으로 하는 장치.
  14. 제13 항에 있어서, 상기 복수의 제2 전류는 상기 2개 이상의 저 임피던스 또는 도전성 상태에 대응하는 것을 특징으로 하는 장치.
  15. 제13 항에 있어서, 상기 CES 엘리먼트의 상기 2개 이상의 저 임피던스 또는 도전성 상태 사이를 검출하기 위한 판독 회로를 더 포함하고, 상기 판독 회로는:
    상기 CES 엘리먼트에서 상기 복수의 제2 전류 중 적어도 하나의 크기보다 작은 크기를 갖는 전류를 제공하기 위해 상기 CES 엘리먼트의 단자에 프로그래밍 신호를 인가하고;
    상기 CES 엘리먼트가 상기 고 임피던스 또는 절연성 상태에 있는지 여부를 판정하기 위해 상기 프로그래밍 신호의 인가에 후속하여 상기 CES 엘리먼트에서 전류를 감지
    하도록 구성되는 것을 특징으로 하는 장치.
  16. 제8 항에 있어서, 상기 CES는 상기 CES의 단자 사이에 형성된 상관 전자 재료(CEM)를 포함하고, 상기 2개 이상의 저 임피던스 또는 도전성 상태는 적어도 부분적으로, 상기 CEM에서의 전자의 밀도 또는 농도에 기초하여 구별가능한 것을 특징으로 하는 장치.
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