KR102260230B1 - 비휘발성 메모리 장치 동작을 위한 방법, 시스템, 및 장치 - Google Patents

비휘발성 메모리 장치 동작을 위한 방법, 시스템, 및 장치 Download PDF

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Abstract

비휘발성 메모리 장치의 동작을 위한 방법, 시스템 및 장치가 개시된다. 일 실시 예에서, 감지 회로는 비휘발성 메모리 소자의 현재 임피던스 상태의 판정을 가능하게하면서 비휘발성 메모리 소자의 상태의 비의도적 변화를 방지할 수 있다.

Description

비휘발성 메모리 장치 동작을 위한 방법, 시스템, 및 장치
메모리 장치를 이용하는 기술이 개시된다.
비휘발성 메모리는 장치에 공급된 전력이 제거된 후에 메모리 셀 또는 소자가 그 상태를 잃지 않는 클래스의 메모리이다. 두 가지 방향으로 자화될 수 있는 페라이트 링으로 만들어진 가장 초기의 컴퓨터 메모리는 예를 들어 비휘발성이었다. 반도체 기술이 더 높은 수준의 소형화로 진화함에 따라, 페라이트 장치는 DRAM(동적 랜덤 액세스 메모리) 및 SRAM(정적 RAM)과 같이 보다 일반적으로 알려진 휘발성 메모리에 대해 폐기되었다.
일 유형의 비휘발성 메모리, 전기적 소거 가능 프로그래머블 판독 전용 메모리(EEPROM) 장치는 큰 셀 영역을 가지며 기록 또는 소거를 위해 트랜지스터 게이트 상에 큰 전압(예를 들어, 12.0 내지 21.0볼트)을 요구할 수 있다. 또한, 소거 또는 기록 시간은 일반적으로 수십 마이크로 초 정도이다. EEPROM의 한 가지 제한 요소는 제한된 수의 소거/기록 사이클을 600,000보다 약간 크게 하거나 105-106 정도의 오더로 하는 것이다. 반도체 산업은 "페이지"(예를 들어, 서브 어레이)가 플래시 메모리 장치라고 부르는 EEPROM에서 한 번에 소거될 수 있는 방식으로 메모리 어레이를 섹터화함으로써 EEPROM과 비휘발성 트랜지스터 사이에 패스 게이트 스위치 트랜지스터가 필요 없게 만들었다. 플래시 메모리 장치에서, 속도와 비트 밀도를 높이기 위해 랜덤 액세스(단일 비트 소거/기록)를 유지하는 기능을 희생했다.
보다 최근에는, FeRAM(Ferroelectric RAM)이 저 전력, 비교적 높은 기록/판독 속도, 및 100억 회를 초과하는 판독/기록 사이클에 대한 내구성을 제공한다. 유사하게, 자기 메모리(MRAM)는 높은 기록/판독 속도 및 내구성을 제공하지만, 높은 비용 프리미엄 및 높은 전력 소비를 제공한다. 이러한 기술 중 어느 것도 예를 들어 플래시 메모리 장치의 밀도를 따라잡지 못한다. 따라서 플래시는 비휘발성 메모리로 선택된다. 그럼에도 불구하고, 일반적으로 플래시 메모리 기술은 65 나노 미터(nm) 이하로 쉽게 확장되지 않을 수 있고; 따라서, 보다 작은 크기로 스케일링 될 수 있는 새로운 비휘발성 메모리 장치가 활발히 연구되고 있다.
플래시 메모리 장치의 교체를 고려한 기술은 재료의 위상 변화와 관련된 저항 변화(결정 구조에서 원자의 긴 범위의 오더링에 의해 적어도 부분적으로 결정됨)를 나타내는 특정 재료에 기초한 메모리를 포함한다. 상 변화 메모리(PCM/PCRAM) 장치라고 불리는 가변 저항 메모리의 한 유형에서, 메모리 소자가 잠시 녹고 도전성 결정 상태 또는 비도전성 비정질 상태로 냉각될 때 저항의 변화가 발생한다. 일반적인 재료는 다양하며 GeSbTe를 포함할 수 있고, 여기서 Sb와 Te는 주기율표의 동일하거나 유사한 성질의 다른 원소와 교환될 수 있다. 그러나 이러한 저항 기반 메모리는 도전성 상태와 절연성 상태 사이의 자신의 트랜지션이 물리적 구조 현상(예를 들어, 최대 600℃에서 녹는)에 따르고 다수의 애플리케이션에서 유용한 메모리를 위해 충분히 제어될 수 없는 고체 상태로 복귀하기 때문에 상업적으로 유용함을 입증하지 못했다.
또 다른 가변 저항 메모리 카테고리는 초기의 높은 "성형" 전압 및 전류에 반응하여 가변 저항 기능을 활성화시키는 재료를 포함한다. 이들 재료는 예를 들어 다양한 화학량론의 x, y, z 및
Figure 112019026872740-pct00001
를 갖는 PrxCayMnzO
Figure 112019026872740-pct00002
; CuO, CoO, VOx, NiO, TiO2, Ta2O5와 같은 전이 금속 산화물(TMO); 및 Cr과 같은 일부 페로브스카이트(perovskites); SrTiO3를 포함한다. 이러한 메모리 유형 중 몇 가지는 칼코게니드형 메모리와 구별하기 위해 저항 RAM(ReRAM) 또는 도전성 브리지 RAMS(CBRAM) 분류로 나타나고 이에 속한다. 이러한 도전성 필라멘트의 존재는 여전히 문제가 되지만, 이러한 RAM에서의 저항 스위칭은 적어도 부분적으로 전기 주조 공정에 의해 상부 및 바닥의 도전성 단자를 연결하는 좁은 도전성 경로 또는 필라멘트의 형성에 기인한다고 가정된다. ReRAM/CBRAM의 동작은 온도에 크게 좌우되므로, ReRAM/CBRAM의 저항 스위칭 메커니즘은 또한 온도에 크게 좌우될 수 있다. 또한, 이러한 시스템은 필라멘트의 형성 및 이동이 확률적이므로 확률적으로 동작할 수 있다. 다른 유형의 ReRAM/CBRAM도 불안정한 품질을 나타낼 수 있다. 또한, ReRAM/CBRAM의 저항 스위칭은 다수의 많은 메모리 사이클 동안 피로하게 될 경향이 있다. 즉, 메모리 상태가 다수회 변경된 후에, 도전성 상태와 절연성 상태 사이의 저항의 차이가 크게 변할 수 있다. 상용 메모리 장치에서, 이러한 변경은 메모리를 사양에서 벗어나 사용하지 못하게 할 수 있다.
시간과 온도에 대해 안정한 박막 저항 스위칭 재료를 형성하는 것이 본질적으로 어렵다는 점을 감안할 때, 작업 가능한 저항 스위칭 메모리는 여전히 과제로 남아 있다. 게다가, 지금까지 개발된 모든 저항 스위칭 메카니즘은 고 전류, 전기 주조, 합리적인 범위의 온도 및 전압에 대한 측정가능한 메모리 판독 또는 기록 윈도우의 부재 및 확률적 행동과 같은 많은 다른 문제로 인해 메모리에 본질적으로 부적합하다. 따라서, 저전력, 고속, 고밀도 및 안정성을 갖는 결정성이 있는 비휘발성 메모리, 특히 65 나노미터(nm)보다 훨씬 작은 피처 크기까지 확장 가능한 메모리에 대한 요구가 당 업계에 여전히 존재한다.
비휘발성 메모리 장치의 동작을 위한 방법, 시스템 및 장치가 개시된다. 일 실시 예에서, 감지 회로는 비휘발성 메모리 소자의 현재 임피던스 상태의 판정을 가능하게하면서 비휘발성 메모리 소자의 상태의 비의도적 변화를 방지할 수 있다.
본 발명은 특히 본 명세서의 결론 부분에서 지적되고 명백하게 요구된다. 그러나, 그의 목적, 특징 및/또는 이점과 함께 조직 및/또는 동작 방법 모두에 대해, 첨부 도면과 함께 판독시 하기의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다.
도 1a는 CES 장치를 위한 전류 밀도 대 전압의 플롯을 도시한다.
도 1b는 CES 장치에 대한 등가 회로의 개략도이다.
도 2는 일 실시 예에 따른 비휘발성 메모리 소자에 판독 동작을 적용하기 위한 회로의 개략도이다.
도 3a는 다른 실시 예에 따른 비휘발성 메모리 소자에 판독 동작을 적용하기 위한 회로의 개략도이다.
도 3b는 다른 실시 예에 따른 비휘발성 메모리 소자에 판독 동작을 적용하기 위한 회로의 개략도이다.
도 4a 및 도 4b는 특정 구현 예의 이점을 나타내는 플롯이다.
도 5a는 일 실시 예에 따른 비휘발성 메모리 소자에 판독 동작을 적용하기 위한 회로의 개략도이다.
도 5b는 일 실시 예에 따른 판독 동작의 타이밍도이다.
도 5c는 일 실시 예에 따른 검출 회로의 일부의 개략도이다.
도 6a는 다른 실시 예에 따른 비휘발성 메모리 소자에 판독 동작을 적용하기 위한 회로의 개략도이다.
도 6b는 일 실시 예에 따른 판독 동작의 타이밍도이다.
도 7은 다른 실시 예에 따른 비휘발성 메모리 소자에 판독 동작을 적용하기 위한 회로의 개략도이다.
도 8a 내지 8f는 일 실시 예에 따라 기준 신호를 생성하는데 사용하기 위한 저항을 형성하는 다른 회로의 개략도이다.
다음의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부된 도면을 참조하며, 유사한 번호는 상응하는 및/또는 유사한 전체에서 유사한 부분을 가리킬 수 있다. 도면은 설명의 단순화 및/또는 명료화를 위해 반드시 축척대로 도시된 것은 아님을 이해할 것이다. 예를 들어, 일부 양태의 치수는 다른 것에 비해 과장될 수 있다. 또한, 다른 실시 예들이 이용될 수 있음을 이해해야 한다. 또한 본 발명에서 벗어나지 않고 구조적 변경 및/또는 기타 변경이 이루어질 수 있다. "청구된 주제"에 대해 본 명세서 전반에 걸친 참조는 하나 이상의 청구범위 또는 그의 임의의 일부에 의해 커버되도록 의도된 주제를 가리키며, 반드시 완벽한 청구범위의 세트, 청구범위의 세트의 특정 조합(예를 들어, 방법 청구항, 장치 청구항 등), 또는 특정 청구항을 참조하도록 의도될 필요는 없다. 상향, 하향, 탑, 바닥 등과 같은 방향 및/또는 참조는 도면의 논의를 용이하게 하기 위해 사용될 수 있고 본 발명의 적용을 제한하기 위한 것이 아님을 유의해야 한다. 그러므로, 하기의 상세한 설명은 본 발명 및/또는 등가물을 제한하지 않는다.
본 발명의 특정 실시 예는 상관 전자 스위치(CES)를 형성하기 위한 상관 전자 재료(CEM)를 포함한다. 이러한 문맥에서, CES는 고체 상태의 구조 상변화(상술한 바와 같이, 예를 들면, 상 변화 메모리(PCM) 장치에서의 결정/비결정질 상변화 또는 저항성 RAM 장치에서의 필라멘트 형성 및 전도와 같은)보다는 전자 상관 관계에서 발생하는 급격한 도전체/절연체 트랜지션을 나타낼 수 있다. CES에서 급격한 도전체/절연체 트랜지션은 용융/응고 또는 필라멘트 형성과 달리 양자 역학적 현상에 반응할 수 있다. CEM 메모리 장치에서의 도전성 상태와 절연성 상태 사이의 이러한 양자 역학적 트랜지션은 다수의 양태 중 어느 하나에서 이해될 수 있다.
절연성 상태와 도전성 상태 사이의 CES의 양자 역학적 트랜지션은 모트(Mott) 트랜지션의 측면에서 이해될 수 있다. 모트 트랜지션에서, 재료는 모트 트랜지션 상태가 발생하면 절연성 상태에서 도전성 상태로 전환될 수 있다. 그 기준은 조건(nC)1/3a
Figure 112019026872740-pct00003
0.26에 의해 정의될 수 있고, 여기서 nC는 전자의 농도이고 "a"는 보어 반경이다. 모트 기준이 충족되도록 임계 캐리어 농도가 달성되면, 모트 트랜지션이 발생하고 상태는 고 저항/커패시턴스에서 저 저항/커패시턴스로 변경될 것이다.
모트 트랜지션은 전자의 국부화(localization)에 의해 제어된다. 캐리어가 국부화될 때, 전자들 사이의 강한 쿨롱 상호 작용은 절연체를 생성하는 재료의 대역을 분리한다. 전자가 더 이상 국부화되지 않으면, 약한 쿨롱 상호 작용이 우세하여 대역 분리가 금속(도전성) 대역을 남기도록 할 수 있다. 이것은 때때로 "혼잡한 엘리베이터(crowded elevator)" 현상으로 설명된다. 엘리베이터가 그 안에 사람이 몇 명밖에 없는 동안, 사람들은 쉽게 주위를 이동할 수 있고, 이는 도전성 상태와 유사하다. 반면 엘리베이터가 특정 농도의 사람들에게 도달하는 동안, 승객들은 더이상 움직일 수 없으며, 이는 절연 상태와 유사하다. 그러나, 양자 현상에 대한 모든 고전적 설명과 같이, 예시적인 목적으로 제공된 이러한 고전적 설명은 불완전한 비유일 뿐이며, 본 발명은 이러한 측면에 제한되지 않는다는 것을 이해해야 한다.
특정 구현 예에서, 저항 스위칭 집적 회로 메모리는: CES 장치를 구비하는 저항성 스위칭 메모리 셀; 상기 메모리 셀에 제공된 신호에 따라 저항성 스위칭 메모리 셀을 제1 저항 상태 또는 제2 저항 상태에 놓는 기록 회로로서, 상기 CES의 저항이 제1 저항 상태에서 보다 제2 저항 상태에서 더 높은 상기 기록 회로; 및 메모리 셀의 상태를 감지하고 상기 메모리 셀의 감지된 상태에 대응하는 전자 신호를 제공하는 판독 회로;를 포함한다. 제2 저항 메모리 셀 상태에서의 CES의 저항은 제2 메모리 셀 상태에서의 저항의 100배 이상이다. 특정 구현 예에서, CES 장치는 CES 장치의 대다수 체적에서 모트 트랜지션에 응답하여 저항 상태를 스위칭할 수 있다. CES 장치는 알루미늄, 카드뮴, 크롬, 코발트, 구리, 금, 철, 망간, 수은, 몰리브덴, 니켈, 팔라듐, 레늄, 루테늄, 은, 주석, 티타늄, 바나듐 및 아연(산소 또는 다른 유형의 리간드와 같은 양이온에 연결될 수 있음) 또는 그의 조합을 포함하는 그룹으로부터 선택된 재료를 포함할 수 있다.
특정 실시 예에서, CES 장치는 "CeRAM(CEM random access memory)" 장치로서 형성될 수 있다. 이러한 측면에서, CeRAM 장치는 적어도 부분적으로 양자 역학적 모트 트랜지션을 활용하는 도전성 상태와 절연성 상태 사이의 재료의 적어도 일부의 트랜지션에 기초하여 복수의 미리 정해진 검출 가능한 메모리 상태들 사이에서 트랜지션할 수 있는 재료를 포함할 수 있다. 이와 관련하여, "메모리 상태"는 단지 몇 가지 예를 제공하기 위한 값, 심볼, 파라미터 또는 조건을 나타내는 메모리 장치의 검출 가능한 상태를 의미한다. 하나의 특정 구현 예에서, 후술되는 바와 같이, 메모리 장치의 메모리 상태는 "판독 동작"에서 신호의 검출에 적어도 부분적으로 기초하여 검출될 수 있다. 다른 특정 구현 예에서, 후술되는 바와 같이, 메모리 장치는 예를 들어 "기록 동작"에서 메모리 장치의 단자를 가로지르는 하나 이상의 신호의 인가에 의해 특정 값, 심볼, 또는 파라미터를 표시 또는 저장하도록 특정 메모리 상태에 놓일 수 있다.
특정 구현 예에서, CES 엘리먼트는 도전성 단자 사이에 샌드위치된 재료를 포함할 수 있다. 단자들 사이에 특정 전압 및 전류를 인가함으로써, 재료는 상술한 도전성 및 절연성 메모리 상태 사이에서 트랜지션할 수 있다. 본 명세서에 언급된 "프로그래밍 신호"는 기록 동작에서와 같이 물리적 상태에 영향을 주기 위해 장치의 단자들을 가로질러 인가되는 상태를 의미한다. 일 예시적 구현 예에서, 프로그래밍 신호는 장치를 특정 임피던스 상태로 두기 위해 장치의 단자들을 가로질러 인가되는 전류 및 전압을 포함할 수 있다. 하기의 특정 예시적 구현 예에서 논의된 바와 같이, 도전성 단자들 사이에 샌드위치된 CES 엘리먼트의 재료는 전압 Vreset 및 전류 Ireset을 갖는 단자를 가로지르는 제1 프로그래밍 신호의 인가에 의해 절연성 또는 고 임피던스 메모리 상태로 배치되거나, 전압 Vset 및 전류 Iset을 갖는 단자를 가로지르는 제2 프로그래밍 신호의 인가에 의해 도전성 또는 저 임피던스 메모리 상태에 놓일 수 있다. 이러한 맥락에서, "도전성 또는 저 임피던스" 메모리 상태 및 "절연성 또는 고 임피던스" 메모리 상태와 같은 용어는 상대적인 용어이며 임피던스 또는 컨덕턴스에 대한 임의의 특정 양 또는 값에 지정되는 것은 아니라는 것을 이해해야 한다. 예를 들어, 메모리 장치가 절연성 또는 고 임피던스 메모리 상태로 지칭되는 제1 메모리 상태에 있는 동안, 메모리 장치는 도전성 또는 저 임피던스 메모리 상태로 지칭되는 제2 메모리 상태에 있는 동안 보다 덜 도전성(또는 보다 절연성)이다.
특정 구현 예에서, CeRAM 메모리 셀은 반도체 상에 형성된 금속/CEM/금속(M/CEM/M) 스택을 포함할 수 있다. 이러한 M/CEM/M 스택은 예를 들어 다이오드 상에 형성될 수 있다. 일 예시적 구현 예에서, 이러한 다이오드는 접합 다이오드 및 쇼트키 다이오드로 구성된 그룹으로부터 선택될 수 있다. 이와 관련하여, "금속"은 도전체, 즉, 예를 들어, 폴리실리콘 또는 도핑된 반도체를 포함하는 금속과 같이 작용하는 임의의 재료를 의미한다.
도 1a는 일 실시 예에 따라 CES 장치를 위한 단자(도시되지 않음)를 가로지르는 전압에 대한 전류 밀도의 플롯을 도시한다. CES 장치의 단자에 인가된 전압(예를 들면, 기록 동작시)에 적어도 부분적으로 기초하여, CES 장치는 도전성 상태 또는 절연성 상태에 놓일 수 있다. 예를 들어, 전압(Vset) 및 전류 밀도(J set )의 인가는 CES 장치를 저 임피던스 또는 도전성 메모리 상태로 놓을 수 있고, 전압(Vreset) 및 전류 밀도(J reset )의 인가는 CES 장치를 고 임피던스 또는 절연성 메모리 상태로 놓는다. CES 장치를 절연성 상태 또는 도전성 메모리 상태에 배치하는 것에 후속하여, CES 장치의 특정 상태는 CES 장치의 단자에서의 전압(Vread)의 인가(예를 들어, 판독 동작에서) 및 전류 또는 전류 밀도의 검출에 의해 검출될 수 있다.
일 실시 예에 따르면, 도 1a의 CES 장치는, 예를 들어, 페로브스카이트, 모트 절연체, 전하 교환 절연체 및 안데르센 장애(Anderson disorder) 절연체와 같은 임의의 TMO를 포함할 수 있다. 특정 구현 예에서, CES 장치는 단지 소수의 예시를 제공하기 위해 산화니켈, 산화코발트, 산화철, 산화이트륨 및 예를 들면 Cr 도핑된 스트론튬 티탄산염(titanate), 란타넘 티탄산염 및 망가나이트 계열(예를 들어, 프라에시디움(praesydium) 칼슘 망가나이트 및 프라에시디움 란타넘 망가나이트를 포함하는)과 같은 페로브스카이트와 같은 스위칭 재료로 형성될 수 있다. 특히, 불완전(incomplete) d 및 f 오비탈 껍질을 갖는 원소를 포함하는 산화물은 CES 장치에서 사용하기에 충분한 저항 스위칭 특성을 나타낼 수 있다. 일 실시 예에서, CES 장치는 전기주조(electroforming)없이 제조될 수 있다. 다른 구현 예는 본 발명을 벗어나지 않고 다른 전이 금속 화합물을 사용할 수 있다. 예를 들어, {M(chxn)2Br}Br2(여기서, M은 Pt, Pd 또는 Ni를 포함할 수 있고, chxn은 1R, 2R-사이클로헥산디아민을 포함함) 및 다른 금속 복합체가 본 발명의 범위를 벗어나지 않고 사용될 수 있다.
도 1a의 CES 장치는 TMO 금속 산화물 가변 저항 재료인 재료를 구비할 수 있지만, 이들은 단지 예시적인 것이며 본 발명의 범위를 제한하려는 것은 아니라는 것을 이해해야 한다. 특정 구현 예는 다른 가변 임피던스 재료도 사용할 수 있다. 니켈 산화물, NiO는 하나의 특정 TMO로서 개시된다. 본원에서 논의된 NiO 재료는 외부 리간드로 도핑될 수 있고, 이는 가변 저항 특성을 안정화시킬 수 있다. 특히, 본원에 개시된 NiO 가변 저항 재료는 NiO(Cx)로 표시될 수 있는 탄소 함유 리간드를 포함할 수 있다. 여기서, 당업자는 단지 원자가를 밸런싱함으로써 임의의 특정 탄소 함유 리간드 및 NiO와 탄소 함유 리간드의 임의의 특정 조합에 대한 x 값을 판정할 수 있다. 다른 특정 예시에서, 외부 리간드로 도핑된 NiO는 NiO(Lx)로 표현될 수 있으며, 여기서 Lx는 리간드 원소 또는 화합물이고 x는 NiO의 한 단위에 대한 리간드의 단위 수를 나타낸다. 당업자는 단지 원자가를 밸린싱함으로써 임의의 특정 리간드 및 리간드와 NiO 또는 임의의 다른 전이 금속의 임의의 특정 조합에 대한 x의 값을 판정할 수 있다.
충분한 바이어스가 인가되고(예를 들어, 밴드 분리 전위를 초과하는 경우) 상기 모트 조건이 충족되면(주입된 전자 정공 = 스위칭 영역 내의 전자), CES 장치는 신속하게 모트 트랜지션을 통해 도전성 상태에서 절연체 상태로 스위칭할 수 있다. 이것은 도 1a의 플롯의 포인트(108)에서 발생할 수 있다. 이 포인트에서, 전자는 더 이상 차폐(screen)되지 않고 국부화된다. 이 상관 관계는 밴드를 분리하여 절연체를 형성하는 강한 전자-전자 상호작용 전위를 가져온다. CES 장치가 여전히 절연성 상태에 있는 동안, 전류는 전자 정공의 운반에 의해 생성될 수 있다. CES의 단자들을 가로질러 충분한 바이어스가 인가되면, 전자는 금속-절연체-금속(MIM: metal-insulator-metal) 장치의 전위 장벽 위의 MIM 다이오드에 주입될 수 있다. 충분한 전자가 주입되고 충분한 전위가 CES 장치를 설정 상태에 놓기 위해 단자들을 가로질러 인가되면, 전자의 증가는 전자를 차폐하고 전자의 국부화를 제거하고, 이는 금속을 형성하는 밴드 분리 전위를 붕괴시킬 수 있다.
일 실시 예에 따르면, CES 장치에서의 전류는 기록 동작 동안 제한된 외부 전류에 적어도 부분적으로 기초하여 판정된 외부적으로 인가된 "컴플라이언스" 조건(compliance condition)에 의해 제어되어 CES 장치를 도전성 상태로 놓도록 한다. 이 외부적으로 인가된 컴플라이언스 전류는 또한 CES를 절연성 상태로 놓기 위해 후속 리셋 동작의 전류 밀도 요건도 설정한다. 도 1a의 특정 구현 예에 도시된 바와 같이, CES 장치를 도전성 상태로 놓기 위해 포인트(116)에서 기록 동작 중에 인가되는 전류 밀도(J comp )는 CES 장치를 후속하는 기록 동작에서 절연성 상태로 놓기 위한 컴플라이언스 조건을 판정할 수 있다. 도시된 바와 같이, CES 장치는 후속하여 포인트(108)에서 전압(Vreset )에서 전류 밀도 J reset ≥ J comp 의 인가에 의해 절연성 상태로 배치될 수 있으며, 여기서 J comp가 외부적으로 인가된다.
따라서, 컴플라이언스 조건은 모트 트랜지션을 위해 정공에 의해 "캡쳐"되어야 하는 CES 장치에서 다수의 전자를 판정할 수 있다. 즉, CES 장치를 도전성 메모리 상태로 놓기 위해 기록 동작시 인가된 전류는 그런 다음 CES 장치를 절연 메모리 상태로 트랜지션시키기 위해 CES 장치로 주입되는 다수의 정공을 판정할 수 있다.
위에서 지적한 바와 같이, 리셋 조건은 포인트(108)에서의 모트 트랜지션에 응답하여 발생할 수 있다. 상기에서 지적한 바와 같이, 그러한 모트 트랜지션은 전자의 농도 n이 전자 정공(hole)의 농도 p와 같은 CES 장치에서의 조건에서 발생할 수 있다. 이 조건은 다음과 같은 수학식(1)에 따라 모델링될 수 있다:
Figure 112019026872740-pct00004
여기서,
Figure 112019026872740-pct00005
는 토마스 페르미(Thomas Fermi) 차폐 길이(screening length)이고;
C는 상수이다.
일 실시 예에 따르면, 도 1a에 도시된 플롯의 영역(104)에서의 전류 또는 전류 밀도는, CES 장치의 단자들을 가로질러 인가된 전압 신호로부터의 정공들의 주입에 응답하여 존재할 수 있다. 여기서, 정공의 주입은 임계 전압(VMI)이 CES 장치의 단자들을 가로질러 인가될 때 전류(IMI)에서 도전성 상태의 절연성 상태로의 트랜지션에 대한 모트 트랜지션 기준을 충족할 수 있다. 이는 다음과 같은 수학식(2)에 따라 모델링될 수 있다:
Figure 112019026872740-pct00006
여기서 Q(VMI)는 주입된 전하(정공 또는 전자)이고 인가된 전압의 함수이다.
모트 트랜지션을 가능하게 하는 전자 정공의 주입은 대역 사이에서 그리고 임계 전압(VMI)과 임계 전류(IMI)에 반응하여 발생할 수 있다. 수학식(1)에 따라 수학식(2)에서 IMI에 의해 주입된 정공에 의한 모트 트랜지션을 가져오기 위한 전하 농도와 전자 농도 n을 같게함으로써 토마스 페르미 차폐 길이
Figure 112019026872740-pct00007
에 대한 이러한 임계 전압(VMI)의 종속성을 하기와 같이 수학식(3)에 따라 모델링할 수 있다:
Figure 112019026872740-pct00008
여기서, ACeRam은 CES 엘리먼트의 단면적이고, J reset (VMI)은 CES 엘리먼트를 절연 상태로 놓기 위해 임계 전압(VMI)에서 CES 엘리먼트에 인가되는 CES 엘리먼트를 통과하는 전류 밀도이다.
일 실시 예에 따르면, CES 엘리먼트는 모트 트랜지션 기준을 충족시키기 위해(예를 들어, 절연성 메모리 상태로부터의 트랜지션에 의해)충분한 수의 전자의 주입에 의해 도전성 메모리 상태로 배치될 수 있다.
CES를 도전성 메모리 상태로 트랜지션할 때, 충분한 전자가 주입되고 CES 장치의 단자를 가로지르는 전위가 임계 스위칭 전위(예를 들면, Vset)를 넘어서기 때문에, 주입된 전자가 불균등화 반응을 역전시키고 밴드 갭을 폐쇄하기 위해 이중 점유 전자를 차폐하고 비국부화(unlocalize) 시키는 것을 시작한다. 도전성 메모리 상태로의 트랜지션을 가능하게 하는 임계 전압(VMI)에서의 CES를 도전성 메모리 상태로 트랜지션하기 위한 전류 밀도(J set (VMI))는 하기와 같은 수학식 4에 따라 표시될 수 있다:
Figure 112019026872740-pct00009
여기서, aB는 보어 반경이다.
일 실시 예에 따르면, 판독 동작에서 CES 장치의 메모리 상태를 검출하기 위한 "판독 창"(102)은 CES 장치가 절연성 상태에 있는 동안의 도 1a의 플롯의 부분(106)과, CES 장치가 판독 전압(Vread)에서 도전성 상태에 있는 동안의 도 1a의 플롯의 부분(104)사이의 차이로서 나타낸다. 특정 구현 예에서, 판독 창(102)은 CES 장치를 구성하는 재료의 토마스 페르미 차폐 길이
Figure 112019026872740-pct00010
를 판정하는데 사용될 수 있다. 예를 들어, 전압(Vreset)에서, 전류 밀도(J reset 및 J set )는 하기와 같이 수학식(5)에 연관될 수 있다:
Figure 112019026872740-pct00011
또 다른 실시 예에서, 기록 동작시 CES 장치를 절연성 또는 도전성 메모리 상태로 위치시키는 "기록 창(write window)"(110)은 Vreset(Jreset에서)과 Vset(Jset에서) 사이의 차이로서 나타낼 수 있다. |Vset| > |Vreset|를 설정하면 도전성 상태와 절연성 상태 사이에서 스위칭을 가능하게 할 수 있다. Vreset은 대략적으로 상관에 의해 야기된 대역 분리 전위에 있을 수 있고, Vset은 대역 분리 전위의 약 2배일 수 있다. 특정 구현 예에서, 기록 창(110)의 크기는 적어도 부분적으로 CES 장치의 재료 및 도핑에 의해 판정될 수 있다.
CES 장치에서 고 저항/커패시턴스에서 저 저항/커패시턴스로의 트랜지션은 CES 장치의 단일 임피던스로 나타낼 수 있다. 도 1b는 가변 임피더 장치(124)와 같은 예시적인 가변 임피더 장치(CES 장치와 같은)의 등가 회로의 개략도를 도시한다. 상술한 바와 같이, 가변 임피더 장치(124)는 가변 저항 및 가변 커패시턴스 모두의 특성을 포함할 수 있다. 예를 들어, 가변 임피더 장치에 대한 등가 회로는 일 실시 예에서 가변 커패시터(128)와 같은 가변 커패시터와 병렬인 가변 저항(126)과 같은 가변 저항을 포함할 수 있다. 물론, 가변 저항(126) 및 가변 커패시터(128)는도 1b에 개별 컴포넌트들을 포함하는 것으로 도시되어 있지만, 가변 임피더 장치(124)와 같은 가변 임피더 장치는 실질적으로 동질인 CEM을 포함할 수 있고, 여기서, CEM은 가변 커패시턴스 및 가변 저항의 특성을 포함한다. 아래의 표 1은 가변 임피더 장치(100)와 같은 예시적인 가변 임피더 장치에 대한 진리표의 예를 도시한다.
Figure 112019026872740-pct00012
일 실시 예에 따르면, CES 장치의 상태를 저 임피던스 또는 도전성 상태, 또는 고 임피던스 또는 절연성 상태로 검출하기 위한 판독 동작은 CES의 단자들에 특정 전압을 인가하는 동안 신호를 측정하는 단계를 포함할 수 있다 . 도 1a에 도시된 바와 같은 일 예시에서, 전압 Vread는 CES의 단자들을 가로질러 인가될 수 있다. 일 실시 예에 따르면, CES 장치의 상태는 전압 Vread가 인가되는 동안 CES 내의 전류 또는 전류 밀도의 크기에 적어도 부분적으로 기초하여 검출될 수 있다. 판독 동작의 예시적 구현 예에서, 전압 Vread는 프리차지된 비트 라인으로부터의 CES의 단자에 인가될 수 있다. 판독 동작 동안 인가된 Vread의 더 큰 값은 잡음의 존재시 전류 또는 전류 밀도의 크기에 기초하여 CES의 상태를 신뢰성있게 검출할 수 있게 한다. 그러나, CES 장치를 고 임피던스 또는 절연성 상태로 놓는 의도하지 않은 리셋 동작을 피하기 위해 판독 동작 동안 Vread가 Vreset보다 작게 되도록 제한하는 것이 바람직 할 수 있다.
비휘발성 메모리 소자의 임피던스 상태를 검출하기 위한 스킴들은 비휘발성 메모리 소자의 특정 임피던스 상태에 관계없이 비트 라인의 완전한 방전으로부터 발생하는 앨리어싱을 피하기위한 복잡한 타이밍 회로를 포함할 수 있다. 이하에서 논의되는 바와 같이, 전압 소스와 비휘발성 메모리 소자의 단자 사이에 형성된 부하(load) 엘리먼트는 저항성 사다리(ladder)를 형성할 수 있다. 여기서, 비휘발성 메모리 소자의 특정 임피던스 상태를 판정하기 위해 비트 라인 상의 전압이 감지될 수 있다. 이와 관련하여, 본원에서 언급되는 "전압 소스"는 특정 전압 레벨로 유지되는 노드, 도전체, 단자, 부하 등에 신호를 인가하는 장치를 의미한다. 일 예시에서, 전압 소스는 시간 경과에 따라 전압 레벨이 현저하게 변하지 않도록 인가된 신호를 정적 전압 레벨로 유지할 수 있다. 다른 예시에서, 전압 소스는 인가된 신호를 발진 신호 또는 일부 다른 프로파일에 따라 시간에 따라 변하는 신호로 유지할 수 있다.
도 2는 비휘발성 메모리 장치들(206, 208 및 210) 중에서 선택된 비휘발성 메모리 장치에 대한 판독 동작을 수행하기 위한 회로의 개략도이다. 특정 구현 예에서, 비휘발성 메모리 장치들(206, 208 및 210)은 CeRAM 엘리먼트와 같은 CES 엘리먼트로서 형성된다. 그러나, 비휘발성 메모리 장치들(206, 208 및 210)은 상관 전자 재료들 이외의 재료들로 그리고 상이한 기술들을 사용하여 형성될 수 있고, 청구된 주제는 이에 한정되지 않는다. 또한, 설명의 간략화를 위해, 도 2는 3개의 선택 가능한 비휘발성 메모리 소자만을 도시한다. 도시되고 설명된 특징들은 다른 실시 예에서 더 많은 워드 라인 및 워드 라인 당 다수의 선택 가능한 비휘발성 메모리 소자(예를 들어, 선택 가능한 비트 셀에서)를 포함하는 더 큰 어레이로 구현될 수 있다는 것을 이해해야 한다.
각각의 비휘발성 메모리 장치들(206, 208 및 210)은 비트 라인(BL)에 결합된 제1 단자 및 FET(M6, M8 및 M10)로 구현된 대응하는 도전성 엘리먼트에 결합된 제2 단자를 포함하는 것으로 도시되어있다. 판독 동작에서, 선택된 비휘발성 메모리 장치(206, 208 또는 210)에 대응하는 워드 라인상의 전압은 대응하는 FET(M6, M8 또는 M10)를 폐쇄하기 위해 상승될 수 있다. 대응하는 FET를 폐쇄하면 선택된 비휘발성 메모리 장치의 제2 단자가 기준 노드(224)(예를 들어, 접지 노드)에 연결된다.
이러한 맥락에서, "도전성 엘리먼트"는 전류가 두 노드 사이를 통과할 수 있는 회로 엘리먼트를 포함한다. 특정 구현 예에서, 도전성 엘리먼트는 특정 조건에 적어도 부분적으로 기초하여 노드들 사이를 통과하도록 허용된 전류를 변화시킬 수 있다. 여기에서 설명되는 특정 구현 예는, 게이트 단자에 인가되는 전압에 적어도 부분적으로 기초하여 소스 및 드레인 단자들 사이에서 전류가 통과할 수 있게 하는 도전성 엘리먼트로서 FET를 사용한다. 그러나, 이것들은 예시를 위해 제공되는 설명과 도면에서의 도전성 엘리먼트의 예시이며, 바이폴라 트랜지스터, 다이오드, 가변 저항 등과 같은 다른 유형의 장치가 도전성 엘리먼트로서 사용될 수 있고 청구된 주제는 이 점에 제한되지 않는다는 것을 이해해야 한다. 이와 관련하여, 제1 및 제2 단자를 갖는 도전성 엘리먼트는 특정 신호에 대해 매우 작거나 무시할 수 있는 임피던스를 갖는 제1 및 제2 단자 사이에 도전 경로를 제공함으로써 제1 및 제2 단자를 "연결"할 수 있다. 하나의 특정 예시적 구현 예에서, 도전성 엘리먼트는 도전성 엘리먼트의 제3 단자에 제공된 신호에 적어도 부분적으로 기초하여(예를 들어, 제3 단자에 인가된 전압 또는 전류에 기초하여) 제1 및 제2 단자들 사이의 임피던스를 변화시킬 수 있다. 일 실시 예에서, 도전성 엘리먼트는 "폐쇄"되어, 제3 단자에 제공된 신호에 응답하여 제1 및 제2 단자를 연결하도록 한다. 유사하게, 도전성 엘리먼트는 "개방"되어, 제3 단자에 제공되는 다른 신호에 응답하여 제1 및 제2 단자를 차단할 수 있다. 일 실시 예에서, 개방된 상태의 도전성 엘리먼트는 회로의 제1 부분과 제2 부분 사이의 도전 경로를 제거 또는 차단함으로써 회로의 제1 부분을 회로의 제2 부분으로부터 절연시킬 수 있다. 다른 실시 예에서, 도전성 엘리먼트는 제3 단자에 제공되는 신호에 기초하여 개방 및 폐쇄 상태 사이에서 제1 및 제2 단자 사이의 임피던스를 변화시킬 수 있다.
이러한 맥락에서, "비트 라인"은 메모리 소자의 메모리 상태를 변경시키는 신호를 전송하기 위해 기록 동작 중에, 또는 메모리 소자의 현재 메모리 상태를 나타내는 신호를 전송하기 위해 판독 동작 중에 메모리 소자의 적어도 하나의 단자에 접속 가능한 도전체를 포함한다. 또한, 이러한 맥락에서, "워드 라인"은 판독 동작 또는 기록 동작시 액세스될 특정 비트 셀 또는 비트 셀들의 그룹, 또는 특정 메모리 소자 또는 메모리 소자의 그룹을 선택하기 위한 신호를 전송하기 위한 도전체를 포함한다. 특정 예시적 구현 예에서, 워드 라인 상의 신호 전압은 판독 또는 기록 동작 동안 특정 메모리 소자 또는 메모리 소자의 그룹, 또는 대응하는 비트 라인 또는 비트 라인 그룹에 연결되는 특정 비트 셀 또는 비트 셀 그룹, 또는 특정 메모리 소자 또는 메모리 소자의 그룹을 선택 또는 선택 해제하기 위해 상승 또는 하강될 수 있다. 그러나 이것은 단지 워드 라인의 예일 뿐이며, 청구된 주제는 이 점에 있어서 제한이 없다는 것을 이해해야 한다. 또한, 이 문맥에서, "기준 노드"는 특정 전압 레벨 또는 회로 내의 다른 노드로부터의 특정 전압 차에서 유지되는 회로 내의 노드를 포함한다. 일 예시에서, 기준 노드는 접지 노드(예를 들어, 공급 전압에 대해 0.0V에서)를 포함하거나 접지 노드에 연결될 수 있다. 다른 특정 구현 예에서, 기준 노드는 접지 노드의 전압에 대해 특정 전압으로 유지될 수 있다.
판독 동작에서, 감지 증폭기(220)는 인버터(212)의 게이트에 인가된 전압에 적어도 부분적으로 기초하여 판독 동작에서 선택된 비휘발성 메모리 장치(206, 208 또는 210)의 현재 상태를 검출할 수 있다. 비트 라인(BL) 상의 전압은 선택된 비휘발성 메모리 장치의 특정 임피던스 상태의 함수일 수 있다. 선택된 비휘발성 메모리 장치가 저 임피던스 또는 도전성 상태에 있다면, 인버터의 출력 단자 상의 전압이 상승되어 FET(M2)를 폐쇄하고 래치(214)에 대한 입력 전압을 낮추는 네거티브 피드백을 완료할 수 있다. 선택된 비휘발성 메모리 장치가 고 임피던스 또는 절연성 상태에 있다면, 인버터(212)의 출력 단자 상의 전압은 FET(M2)를 개방하고 래치(214)에 입력 전압을 상승시키도록 하강 상승될 수 있다. 래치(214)는 출력 단자에서 데이터 값(Q)(예를 들어, "0" 또는 "1"의 값)을 생성할 수 있다. 일 실시 예에 따르면, FET(M2) 및 인버터(212)의 동작 특성은 저 임피던스 또는 도전성 상태에서 선택된 비휘발성 메모리 장치(예를 들어, 비휘발성 메모리 소자(206, 208 또는 210))의 미스매칭에서치의 가변성을 설명하도록 조정될 수 있다.
비트 라인(BL)은 저항성 엘리먼트들(202 및 204)을 통해 전압 소스(Vsense)에 결합된다. 비휘발성 메모리 소자들(206, 208 및 210)이 CES 엘리먼트로서 형성되는 특정 구현 예에서, 저항성 엘리먼트들(202 및 204)은 유사하게 동일하거나 유사한 프로세스 단계들에서 CES 엘리먼트로서 형성될 수 있다. 여기서, CES 엘리먼트로서 형성된 저항성 엘리먼트(202 및 204)는 저 임피던스 또는 도전성 상태로 형성되거나 배치될 수 있다. 일 실시 예에 따르면, 부하를 형성하는 저항성 엘리먼트들(202 및 204)은 판독 동작들에서 선택된 비휘발성 메모리 소자의 의도하지 않은 리셋을 방지할 수 있다. 예를 들어, 저항성 엘리먼트(202, 204) 및 저 임피던스 또는 도전성 상태의 선택된 비휘발성 메모리 소자가 동일한 저항(R)을 갖는 것으로 가정하면, 선택된 비휘발성 메모리 소자의 단자를 가로지르는 전압은 대략 Vsense/3(의도하지 않은 리셋 동작을 발생시키기 위해 Vreset보다 현저하게 낮음)이 될 수 있다. 저항성 엘리먼트(202 및 204)로부터의 조합된 부하가 R보다 높으면, 이 전압은 낮아질 수 있다(예를 들어, Vsense/3로). 인버터(212)의 게이트로 흐르는 전류가 미미하게 작다고 가정하면, 비휘발성 메모리 소자에서의 전류는 Vsense/3R이 될 수 있다(예를 들어, 리셋 동작에 충분한 전류 Ireset보다 현저하게 작음). 다른 구현 예에서, 저항성 엘리먼트들(202 및 204)의 합성 저항은 저 임피던스 또는 도전성 상태에서 선택된 비휘발성 메모리 소자의 저항보다 2 배 더 크거나 작을 수 있음을 이해해야 한다. 하나의 다른 구현 예에서, 저항성 엘리먼트(202, 204)의 합성 저항은 저 임피던스 또는 도전성 상태에서 선택된 비휘발성 메모리 소자의 저항과 거의 동일할 수 있다. 또 다른 구현 예에서, 저항성 엘리먼트(202 및 204)의 합성 저항은 저 임피던스 또는 도전성 상태에서 선택된 비휘발성 메모리 소자의 저항의 약 3배일 수 있다. 이들은 전압 소스와 선택된 비휘발성 메모리 소자의 단자 사이에 형성될 수 있는 부하의 예일 뿐이며 청구된 내용은 이 점에 국한되지 않는다는 것을 이해해야 한다.
또한, 저항성 엘리먼트들(202, 204)이 저 임피던스 또는 도전성 상태에서 발생한 CES 엘리먼트로서 형성되는 특정 구현 예에서, 저항성 엘리먼트들(202 및 204)의 특정 직렬 결합은 두 가지 방식으로 강건한 동작을 제공할 수 있다. 먼저, 선택된 메모리 소자들(206, 208 또는 210)이 고 임피던스 상태에 있다면, 직렬 연결된 저항성 엘리먼트들(202 및 204)은 컴플라이언스 전류 제한 회로로서 동작하여, 선택된 메모리 소자에서 도전성 상태로의 의사(spurious) 상태-트랜지션을 방지할 수 있다. 둘째로, 더 많은 전류가 요구됨에 따라, 직렬 연결된 CES 엘리먼트는 추가 전압을 가로 질러 도입할 수 있어, 설정 동작에 충분한 선택된 메모리 소자 양단에 전압 바이어스가 축적되는 것을 방지한다. 대안으로, 선택된 메모리 소자(206, 208 또는 210)가 도전성 상태에 있다면, 직렬 연결된 엘리먼트는 선택된 메모리 소자를 갖는 저항 사다리 회로를 형성할 수 있다. 따라서, 일련의 CES 엘리먼트에서 CES 엘리먼트를 가로지르는 전압 바이어스가 감소되어 직렬의 CES 엘리먼트 중 어느 것도 RESET 전위를 초과하는 전압 바이어스를 경험하지 못한다. 또한, 직렬 연결의 전류 제한 특성은 리셋 동작에 충분한 전류의 축적을 방지하여, 고 임피던스 상태로의 의사 상태 트랜지션에 대해 보호할 수 있다. 당업자에 의해 관찰될 수 있는 바와 같이, 일련의 다수의 그러한 엘리먼트가 있을 수 있다. 직렬 연결된 부하로서 기능하는 CES 엘리먼트의 수는 작동의 견고성과 감지 속도 사이에 상충(trade-off)을 제공한다. 일 실시 예에 따르면, 의사 상태 트랜지션에 대한 견고성은 다수의 직렬 엘리먼트로서 증가할 수 있다. 한편, 직렬 엘리먼트의 수가 증가하면, 판독 전류가 감소하여 감지 속도가 느려질 수 있다.
도 3a는 도 2의 회로가 판독 동작에서 비트 라인(BL)을 프리차지하기 위해 FET(M16)을 포함함으로써 수정되는 대안의 실시 예를 도시한다. 여기서, 비트 라인(BL)은 판독 동작의 시작시에 0.0V로 사전 방전될 수 있다. 또한, 선택된 비휘발성 메모리 장치가 고 임피던스 또는 절연성 상태에 있는 경우, 인버터(212)의 출력 단자상의 전압이 PFET(M14)를 닫고 래치(214)에 대한 입력 전압을 상승시키기 위해 낮아질 수 있도록 FET(M2)가 PFET(M14)에 의해 대체된다. 선택된 비휘발성 메모리 장치가 저 임피던스 또는 도전성 상태에 있다면, 인버터의 출력 단자 상의 전압은 FET(M14)를 개방하고 래치(214)에 대한 입력 전압을 낮추는 네거티브 피드백을 완료하기 위해 상승될 수 있다.
도 3b는 도 2의 회로가 저항성 엘리먼트(202 및 204)의 부하를 게이트에 인가된 아날로그 신호(207)에 응답하여 동조 가능한 임피던스를 갖는 PFET(205)로 대체함으로써 변형되는 또 다른 대안의 실시 예이다. 여기서, 아날로그 신호(207)는 원하는 성능을 달성하기 위해 부하를 맞추도록 외부적으로 생성될 수 있다.
도 4a 및 도 4b는 상술한 도 2, 3a 및 3b에 도시된 회로의 특정 구현 예의 이점을 나타내는 플롯이다. 도 4a는 감지된 비휘발성 메모리 장치(예를 들어, 비휘발성 메모리 장치(206, 208 또는 210))가 도전성 또는 저 임피던스 상태에 있을 때의 시뮬레이션 결과를 나타낸다. 여기서 중간 전압은 Vsense/3 또는 0.3V까지만 상승할 수 있다. 이는 Vreset 변형으로 인해 향상된 판독 견고성 마진을 제공한다.
도 4b에서, 감지되는 비휘발성 메모리 장치(예를 들어, 비휘발성 메모리 장치(206, 208 또는 210))의 단자 양단 전압은 1.0V에서 감지 전압에 근접할 수 있다. 그러나, 감지된 비휘발성 메모리 소자를 통과하는 전류는 거의 100nA에 도달할 수 없다. 이는 감지된 비휘발성 메모리 소자에 대해 고 임피던스 또는 절연성 상태로 트랜지션하기 위한 컴플라이언스 전류보다 현저하게 낮을 수 있다.
다른 실시 예에서, 도 5a는 일 실시 예에 따른 비휘발성 메모리 소자에 판독 동작을 적용하기 위한 회로의 개략도이다. 비트 셀은 판독 동작시 프리차지된 비트 라인에 결합될 수 있는 비휘발성 메모리 소자(402)를 포함한다. 특정 구현 예에서, 비휘발성 메모리 소자(402)는 상술한 바와 같이 CES 엘리먼트 또는 CeRAM 엘리먼트로서 형성될 수 있다. 그러나, CES 또는 CeRAM 엘리먼트는 비휘발성 메모리 소자를 형성하는데 사용될 수 있는 장치의 예일 뿐이며 청구되는 주제는 이에 국한되지 않는다는 것에 유의해야 한다. FET(M20)는 비휘발성 메모리 소자(602)의 제1 단자를 노드(B)(예를 들어, 기준 노드)에 연결하기 위해 폐쇄될 수 있다. 비휘발성 메모리 소자(402)의 현재 상태는 비휘발성 메모리 소자(402)의 제2 단자상의 노드(A)에서의 신호에 적어도 부분적으로 기초하여 검출될 수 있다. 예를 들어, 도 5c에 도시된 바와 같이, 비휘발성 메모리 소자(402)의 제2 단자 상의 노드(A)에서의 신호는 감지 증폭기(404)에서 기준 신호(Ref)와 비교될 수 있다. 비휘발성 메모리(402)의 현재 상태는 적어도 부분적으로 감지 증폭기(404)의 출력 신호에 기초하여 검출될 수 있다. 일 실시 예에 따르면, 감지 증폭기(404)는 입력 단자에서의 전압들 사이의 차이에 기초한 출력 신호에 선형 또는 비선형 이득을 부여하기 위해 당업자에게 공지된 회로 및 기술을 사용하여 형성된 차동 증폭기를 포함할 수 있다.
도 5b는 일 실시 예에 따른 비휘발성 메모리 소자(402)와 관련하여 수행된 판독 동작의 타이밍도이다. 도시된 바와 같이, 비트 라인은 단자에서 특정 전압(예를 들어, 도시된 바와 같이 0.3V)으로 프리차지될 수 있다. 비트 라인의 프리차지 에 후속하여, 워드 라인(WL) 상의 전압은 노드(B)에 비휘발성 메모리 소자(402)를 연결하는 FET(M20)를 폐쇄하기 위해 상승될 수 있다. 특정 구현 예에서, 노드(B)는 예를 들어, VSS에 직접 연결되거나 전류 제어 NMOS 장치를 통해 VSS에 결합될 수 있다. 노드(A)에서의 전압의 부분(406)은 비휘발성 메모리 소자(402)가 저 임피던스 또는 도전성 상태에 있는 것에 응답하여 노드(A)에서의 전압을 나타내는 프로파일일 수 있는 반면, 부분(408)은 CES 엘리먼트가 고 임피던스 또는 절연성 상태에 있는 것에 응답하여 노드(A)에서의 전압을 나타내는 프로파일일 수 있다. 관찰될 수 있는 바와 같이, 프리차지 동작 동안 충전된 커패시턴스가 시간에 따라 방전됨에 따라, 부분(406 및 408)에 의해 표현된 전압은 시간에 따라 감쇠할 수 있다.
도 5b의 바닥 플롯에 도시된 부분(Ref)은 유사하게 시간에 따라 감쇠할 수 있다. 일 실시 예에 따르면, 감지 증폭기(404)의 출력 신호는 시간에 대해 적분되어 CEM의 현재 상태를 나타내는 값(예를 들어, 비휘발성 메모리(402)가 고 임피던스 또는 절연성 상태에 있음을 나타내는 양의 적분 결과 및 비휘발성 메모리 소자(402)가 저 임피던스 또는 도전성 상태에 있음을 나타내는 네거티브 적분 결과)을 제공할 수 있다.
일 실시 예에 따르면, 비휘발성 메모리 소자(402)의 임피던스 상태를 판정하기 위해 판독 동작에서 의도하지 않은 리셋 이벤트를 방지하기 위해, 감지 증폭기(404)는 매우 낮은 전압 영역에서 동작하도록 설계될 수 있다(예를 들어, Vreset 아래로 CES(402)의 단자 양단의 전압을 유지하도록). 그러나, 그러한 저전압 영역에서의 동작은 판독 동작 동안 임피던스 상태의 신뢰성있는 검출을 위해 충분한 신호-대-잡음을 유지하기 위해 복잡한 회로를 수반할 수 있다.
일 실시 예에 따라, 비휘발성 메모리 장치의 임피던스 상태를 검출하기 위한 감지 증폭기는 비휘발성 메모리 장치의 전압 도메인보다 높은 전압 도메인을 동작하도록 구성될 수 있다. 이하에서 설명되는 바와 같이, 커패시턴스에 의해 분리된 비트 라인의 부분들은 판독 동작시에 상이한 전압으로 프리차지될 수 있다. 이는 비의도적 리셋 동작을 방지하면서 비휘발성 메모리 장치의 전압 영역보다 높은 전압 영역에서 동작할 수 있는 보다 단순한 감지 증폭기 설계의 사용을 가능하게 할 수 있다.
도 6a는 비휘발성 메모리 소자(502) 또는 비휘발성 메모리 소자(504)와 같은 선택된 비휘발성 메모리 소자의 상태를 검출하는데 사용하기 위한 저항성 엘리먼트(Rmid)에 기초하여 기준 전압(Ref1)이 생성될 수 있는 개략도이다. 특정 구현 예에서, 비휘발성 메모리 소자(502 또는 504)는 상술한 바와 같이 CES 엘리먼트 또는 CeRAM 엘리먼트로서 형성될 수 있다. 그러나, CES 또는 CeRAM 엘리먼트는 비휘발성 메모리 소자를 형성하는데 사용될 수 있는 장치의 예에 불과하며 청구된 주제는 이에 국한되지 않는다는 것이 이해되어야 한다. 판독 동작에서, 비휘발성 메모리 소자(502)의 단자 상의 노드(A2) 또는 비휘발성 메모리 소자(504)의 단자 상의 노드(A4)는 스위치(S1 또는 S2)에 의해 감지 증폭기(508)의 입력 단자(A1)에 스위칭가능하게 결합될 수 있다. 스위치(S1 및 S2)는 NFET 또는 PFET 장치와 같은 다수의 상이한 도전성 엘리먼트 중 임의의 하나로부터 형성될 수 있다. 예를 들어, 스위치(S1)는 폐쇄될 수 있고 스위치(S2)는 판독 동작에서 개방되어 비휘발성 메모리 소자(502)의 현재 상태를 검출할 수 있다. 유사하게, 스위치(S1)는 개방될 수 있고 스위치(S2)는 폐쇄되어 비휘발성 메모리 소자(504)의 현재 상태를 검출한다.
선택된 비휘발성 메모리 소자(502 또는 504)의 단자 상의 노드(A2) 또는 노드(A4)는 커패시턴스(Cc)를 통해 감지 증폭기(508)의 제1 입력 단자(A1)에 결합된다. 유사하게, 저항성 엘리먼트(Rmid)의 단자 상의 노드(A6)는 감지 증폭기(508)의 제2 단자(Ref1)에 결합되어 기준 전압(Ref1)을 제공한다. 일 실시 예에 따르면, 선택된 비휘발성 메모리 소자(비휘발성 메모리 소자(502 또는 504))의 단자 상의 노드(A2 또는 A4)를 포함하는 비트 라인의 상이한 부분은 커패시턴스(Cc)에 의해 분리되고, 판독 동작을 위해 상이한 전압으로 프리차지된다. 선택된 비휘발성 메모리 소자의 단자에 접속된 노드(A2 또는 A4)를 포함하는 제1 부분은 워드 라인(WL)상의 더 낮은 전압에 응답하여 FET(M52)를 폐쇄함으로써 0.3V로 프리차지될 수 있다. 감지 증폭기(508)의 입력 단자(A1)에 연결된 제2 부분은 워드 라인(WL)상의 더 낮은 전압에 응답하여 FET(M50)를 폐쇄함으로써 1.0V로 프리차지될 수 있다. 유사하게, 커패시턴스(Cc)에 의해 분리된 감지 증폭기(508)의 입력 단자(Ref1)에 대한 저항성 엘리먼트(Rmid)의 단자의 노드(A6)를 결합하는 비트 라인의 상이한 부분은 판독 동작을 위해 상이한 전압으로 프리차지된다. 저항성 엘리먼트(Rmid)의 단자 상의 노드(A6)는 워드 라인(WL)상의 더 낮은 전압에 응답하여 M62를 폐쇄함으로써 0.3V로 프리차지될 수 있다. 감지 증폭기의 입력 단자(REF1)에 연결된 제2 부분은 워드 라인(WL)상의 더 낮은 전압에 응답하여 FET(M60)를 폐쇄함으로써 1.0V로 프리차지될 수 있다.
일 실시 예에 따르면, 커패시턴스(Cc)는 노드(A1) 및 단자(REF1)에서의 진성 커패시턴스(예를 들어, 5.0 내지 10.0 fF의 오더)와 비교하여 무시할만한 커패시턴스보다 클 수 있다. 커패시턴스(Cc)는 예를 들어 MIM 커패시터 또는 MOS(Metal Oxide Semiconductor) 결합 커패시터와 같은 다수의 장치 중 임의의 하나로서 형성될 수 있다. A0 및 Ref0과 같은 특정 노드에서의 진성 커패시턴스는 비트 라인 상의 다수의 행(row)과 같은 다수의 인자 중 임의의 하나에 의존할 수 있다.
일 실시 예에 따르면, Rmid에 의해 생성된 신호는 대략적으로 도전성 또는 저 임피던스 상태의 선택된 비휘발성 메모리 소자에 의해 단자(A1)에 생성된 제1 전압과 절연성 또는 고 임피던스 상태에서 선택된 비휘발성 메모리 소자에 의해 단자(A1) 상에 생성된 제2 전압 사이의 기준 전압(Ref1)을 생성하도록 구성될 수 있다.
도 6b는 도 6a에 도시된 회로의 일 실시 예에 따른 판독 동작의 타이밍도이다. 도시된 바와 같이, 프리차지 기간동안 워드 라인(WL)의 전압은 낮게 유지하여 입력 단자(A1)에 연결된 비트 라인의 일부를 1.0V로 프리차지하고 선택된 비휘발성 메모리 소자(예를 들어, 비휘발성 메모리 소자(502 또는 504))의 단자 상의 노드(A2 또는 A4)에 연결된 비트 라인의 일부를 0.3V로 프리차지시킨다. 선택된 비휘발성 메모리 소자를 기준 노드에 연결하기 위해 워드 라인(WL)의 전압이 상승함에 따라, 노드(A0)에서의 전압은 충전된 커패시턴스(Cc)가 노드(B2 또는 B4)를 통해 방전됨에 따라 감소하기 시작한다. 이에 응답하여, 감지 증폭기에 대한 입력 단자(A1) 상의 전압은 유사하게 감쇠될 수 있다. 그러나, 상술한 바와 같이, 입력 단자(A1) 상의 전압은 선택된 비휘발성 메모리 소자가 고 임피던스 또는 절연성 상태에 있는지, 또는 저 임피던스 또는 도전성 상태에 있는지에 따라 상이한 속도로 감쇠될 수 있다. 예를 들어, 선택된 비휘발성 메모리 소자가 고 임피던스 또는 절연성 상태에 있다면, 노드(A1)에서의 전압은 부분(HRS)에 도시된 프로파일에 따라 감쇠될 수 있다. 선택된 비휘발성 메모리 소자가 저 임피던스 또는 도전성 상태에 있다면, 입력 단자(A1)의 전압은 부분(LRS)에 도시된 프로파일에 따라 감쇠될 수 있다. 감지 증폭기(508)에 대한 제2 입력 단자에서의 노드(Ref0)에서의 전압은 Ref0로 표시된 부분에 의해 묘사된 프로파일에 따라 감쇠될 수 있다. 감지 증폭기(508)의 출력 신호는 입력 단자(Ref1)에서의 전압과 입력 단자(A1)에서의 전압 사이의 차이를 나타내는 신호를 제공할 수 있으며, 이는 선택된 비휘발성 메모리 소자가 고 임피던스 또는 도전성 상태에 있음을 나타내는 양의 값을 제공하거나, 또는, 선택된 비휘발성 메모리 소자가 저 임피던스 또는 도전성 상태에 있음을 나타내는 음의 값을 제공하도록 적분될 수 있다.
프리차지 단자(Ref1, A1)는 감지 증폭기가 이들 단자 사이의 작은 전압 차를 검출할 수 있게 한다. 단자(Ref1 및 A1)가 1.0V로 프리차지되는 것을 도시하는 특정 예시된 실시 예가 도시되었지만, 단자(Ref1 및 A1)는 감지 증폭기(508)에서 작은 전압 차를 검출할 수 있도록 다른 특정 공통 전압으로 프리차지될 수 있다.
도 7은 비휘발성 메모리 소자들의 어레이의 특정 구현 예에 따라 비휘발성 메모리 소자에 판독 동작을 인가하기 위한 회로의 개략도이다. 워드 라인(WL1, WL2, WL3 또는 WL4) 상의 전압은 판독 동작에서 비트 셀을 선택하도록 상승 또는 하강될 수 있다. 선택된 워드 라인 내의 특정 비트 셀은 대응하는 스위치(S62, S64, S66 또는 S68)를 닫음으로써 선택된 비트 셀의 비휘발성 메모리 소자를 커패시턴스(Cc)를 통해 감지 증폭기(602)의 제1 입력 단자에 결합하도록 선택될 수 있다. 기준 저항 또는 임피던스는 유사하게 커패시턴스(Cc)를 통해 감지 증폭기(602)의 제2 입력 단자에 대해 계산될 수 있다. 판독 동작에서, 도 6a 및 6b와 연결하여 상술한 바와 같이, 감지 증폭기(602)의 입력 단자의 노드는 제1 전압으로 프리차지될 수 있는 반면, 노드(608 및 610)는 제1 전압의 크기보다 큰 크기를 갖는 제2 전압으로 프리차지될 수 있다. 선택된 비트 셀의 비휘발성 메모리 소자의 현재 상태는 상술한 바와 같이 감지 증폭기(602)의 출력 신호를 적분함으로써 검출될 수 있다.
도 6a의 특정 예시적 구현 예는 비휘발성 메모리 소자(502 및 504)의 가능한 저(도전성) 및 고(절연성) 임피던스 상태들 사이에서 대략적으로 있는 임피던스 상태를 제공하는 장치(Rmid)를 이용하여 감지 증폭기의 입력 단자에 제공될 기준 신호의 생성을 도시한다. 일 구현 예에서, 엘리먼트(Rmid)는 고 임피던스 또는 절연성 상태, 또는 저 임피던스 또는 도전성 상태로 생성된 CES 엘리먼트의 조합으로 형성될 수 있다. Rmid의 구현을 위한 예시적인 토폴로지가 도 8a 내지 8f에 도시되고, 여기서, RL은 저 임피던스 또는 도전성 상태에 배치된 CES 엘리먼트를 나타내고, RH는 고 임피던스 또는 절연성 상태에 배치된 CES 엘리먼트를 나타낸다. 도 8a에서, 결과적인 저항 Rmid = RH/n이다. 도 8b에서, 결과적인 저항은 Rmid = RL*n을 제공할 수 있다. 도 8c에서, 결과적인 저항은 Rmid = n1*RL + RH/n2를 제공할 수 있으며, 여기서 n1은 RL 엘리먼트의 카운트이고, n2는 RH 엘리먼트의 카운트이다. 도 8d에서, 결과적인 저항은 Rmid = RH||(RH/n2 + RL*n1)이고, 여기서 n2는 병렬로 결합된 RH 엘리먼트의 수이며, n2는 직렬로 결합된 RL 엘리먼트의 수이다. 도 8e에서, 결과적인 저항은 Rmid = [RH||(RH/2 + 2*RL) + RL을 제공한다. 도 8f에서, 결과적인 저항은 Rmid = [RH||(RH/2 + RL)] + RL을 제공할 수 있다. 그러나, 이것들은 단지 예시적 구현을 위해 기준 임피던스 또는 저항을 부여하는 예시적인 토폴로지일 뿐이며, 청구된 주제는 이에 대해 제한되지 않는다는 것을 이해해야 한다.
상술한 것과 같은 특정 실시 예에서, 복수의 CEM 장치는 예를 들어 제1 CEM을 갖는 제1 상관 전자 장치 및 제2 상관 전자 재료를 갖는 제2 상관 전자 장치를 포함할 수 있는 집적 회로 장치를 가져오도록 형성될 수 있고, 여기서, 제1 및 제2 CEM은 실질적으로 유사하지 않은 임피던스 특성을 포함할 수 있다. 또한, 일 실시 예에서, 제1 CEM 장치 및 제2 CEM 장치는 집적 회로의 특정 층 내에 형성될 수 있다. 또한, 일 실시 예에서, 집적 회로의 특정 층 내에 제1 및 제2 CEM 장치를 형성하는 단계는 적어도 부분적으로 선택적 에피택셜 증착에 의해 CEM 장치를 형성하는 단계를 포함할 수 있다. 다른 실시 예에서, 집적 회로의 특정 층내의 제1 및 제2 CEM 장치는 예를 들어, 제1 및/또는 제2 CEM 장치에 대한 임피던스 특성을 변경하는 것과 같이, 이온 주입에 의해 적어도 부분적으로 형성될 수 있다.
또한, 일 실시 예에서, 2개 이상의 CEM 장치가 CEM의 원자 층 증착에 의해 적어도 부분적으로 집적 회로의 특정 층 내에 형성될 수 있다. 또 다른 실시 예에서, 제1 상관 전자 스위치 재료의 복수의 상관 전자 스위치 장치 중 하나 이상과, 제2 상관 전자 스위치 재료의 복수의 상관 전자 스위치 장치 중 하나 이상이 블랭킷 증착 및 선택적 에피택셜 증착의 조합에 의해 적어도 부분적으로 형성될 수 있다. 또한, 일 실시 예에서, 제1 및 제2 액세스 장치는 제1 및 제2 CEM 장치에 각각 실질적으로 인접하여 위치될 수 있다.
또 다른 실시 예에서, 복수의 CEM 장치 중 하나 이상은 일 실시 예에서 제1 금속화 층의 전기 도전성 라인과 제2 금속화 층의 전기 도전성 라인의 하나 이상의 교차점에서 집적 회로 내에 개별적으로 배치될 수 있다. 일 실시 예에서, 하나 이상의 액세스 장치는 제1 금속화 층의 전기 도전성 라인과 제2 금속화 층의 전기 도전성 라인의 각각의 하나 이상의 교차점에 위치될 수 있고, 액세스 장치는 각각의 CEM 장치와 쌍을 이룰 수 있다. 추가적인 실시 예에서, CEM 장치는 동일한 또는 상이한 프로세스에 의해 형성된 본원에 기술된 바와 같은 도전성 엘리먼트와 조합하여 장치로 형성될 수 있다. 예시적인 구현 예에서, CEM 장치는 상보형 금속 산화물 반도체(CMOS) 기술과 같은 상이한 및/또는 상보적 프로세스 기술을 사용하여 도전성 엘리먼트와 조합하여 형성될 수 있다.
상술한 설명에서, 유형의 구성요소(및/또는 유사하게, 유형의 물질)가 논의되는 상황과 같은 용법의 특정 맥락에서, ".. 상에"와 ".. 위에" 사이에 구분이 존재한다. 예로서, 기판 "상에" 물질의 증착은 증착된 물질과 이 후자의 예에서의 기판 사이에 중개물, 예컨대 중개 물질(예를 들어, 개재 프로세스 작동 동안 형성된 중개 물질)이 없는 직접적인 물리적이며 유형의 접촉을 수반하는 증착을 말한다; 그렇지만, 기판 "위에" 증착은, 잠재적으로 기판 "상에" 증착을 포함하는 것으로 이해되고(".. 상에"는 또한 정확하게 ".. 위에"인 것으로서 설명될 수도 있으므로), 하나 이상의 중개 물질과 같은 하나 이상의 중개물이 증착된 물질과 기판 사이에 존재하며, 이로써 증착된 물질이 기판과 반드시 직접적인 물리적이며 유형의 접촉을 하고 있지 않은 상황을 포함하는 것으로 이해된다.
유사한 구분이 유형의 물질 및/또는 유형의 구성요소가 논의되는 것과 같은, 용법의 적절한 특정 맥락에서 ".. 의 밑"과 ".. 아래" 사이에도 이루어진다. ".. 의 밑"은 용법의 이러한 특정 맥락에서, 물리적이며 유형의 접촉을 반드시 포함하는 것으로 의도되고(직전에 설명된 ".. 상에"와 유사하게), ".. 아래"는 잠재적으로 직접적인 물리적이며 유형의 접촉이 있는 상황을 포함하지만, 하나 이상의 중개물, 예컨대 하나 이상의 중개 물질이 존재하는 경우와 같이, 직접적인 물리적이며 유형의 접촉을 반드시 내포하지는 않는다. 따라서, ".. 상에"는 ".. 바로 위"를 의미하는 것으로 이해되고, ".. 의 밑"은 ".. 바로 아래"를 의미하는 것으로 이해된다.
마찬가지로, ".. 위" 및 ".. 아래"와 같은 용어는 앞서 언급된 "상향", "하향", "상부", "하부" 등의 용어와 유사한 방식으로 이해된다. 이들 용어는 논의를 용이하게 하기 위해 사용될 수 있지만, 청구된 주제의 범위를 반드시 제한하려는 의도는 아니다. 예를 들어, 용어 ".. 위"는, 예로서 청구된 범위가, 예를 들어 예컨대 전도된 실시 예와 비교하여 바로 놓인 상황에만 실시 예가 제한되는 것을 시사하는 의미가 아니다. 예는 한 예시로서 예를 들어 다양한 시간에서의 배향이(예를 들어, 제작 동안) 최종 제품의 배향과 반드시 상응하지 않을 수 있는 플립 칩을 포함한다. 따라서, 예로서 물체가 특정 배향으로, 예컨대 예로서 전도된 상태로 적용가능한 청구범위 내에 있다면, 마찬가지로 후자 또한 다른 배향, 예컨대 바로 놓인 상태로도 적용가능한 청구범위 내에 포함되는 것으로 해석되고, 반대의 상황도 가능하며, 적용가능한 문자 그대로의 청구항이 달리 해석될 수 있는 가능성을 가진 경우에도 그러하다. 물론, 특허출원의 명세서에서 항상 그런대로, 설명 및/또는 용법의 특정 맥락은 도출되는 합리적인 장애에 관하여 도움이 되는 지침을 제공한다.
달리 나타내지 않는다면, 본 개시의 맥락에서, 용어 "또는"은, A, B 또는 C와 같은 리스트를 결합시키기 위해 사용된다면, 포괄적인 의미에서는 A, B 및 C를 의미하도록 의도될 뿐만 아니라 배타적인 의미에서는 A, B 또는 C를 의미하도록 의도된다. 이런 이해하에, "및"은 포괄적 의미에서 사용되며 A, B 및 C를 의미하도록 의도되고; 반면 "및/또는"은 주의를 기울여 전술한 모든 의미가 의도된다는 것을 명확히 하기 위해 사용될 수 있지만, 이러한 용법이 필요한 것은 아니다. 이에 더하여, 용어 "하나 이상의" 및/또는 유사한 용어들은 단수형으로 임의의 특징부, 구조, 특징 등을 설명하기 위해 사용되고, "및/또는"도 또한 복수 및/또는 특징부, 구조, 특징 등의 일부 다른 조합을 설명하기 위해 사용된다. 또한, 용어 "제1", "제2", "제3" 등은, 분명히 달리 나타내지 않는다면, 수치 한계를 제공하거나 특정 순서를 제시하는 것이 아니라, 하나의 예로서, 상이한 성분들과 같은, 상이한 양태들을 구별하기 위해 사용된다. 마찬가지로, 용어 ".. 에 기초한" 및/또는 유사한 용어들은 요인들의 완전한 리스트의 전달을 반드시 의도하는 것이 아니며, 반드시 명백히 설명되지 않아도 추가의 요인들의 존재를 허용한다.
또한, 청구된 주제의 실시와 관련되며 시험, 측정, 및/또는 정도에 관한 규격과 관련된 상황은 다음의 방식으로 이해되어야 한다. 예로서, 주어진 상황에서, 물리적 특성의 값이 측정되는 것을 가정한다. 만일 시험, 측정 및/또는 정도와 관련된 규격에 대한 다른 합리적인 접근법이, 적어도 특성과 관련하여, 이 예에서 계속하자면, 당업자에게 생겨날 합리적인 가능성이 있다면, 적어도 실시형태의 목적에서, 청구된 주제는 달리 명백히 나타내지 않는다면 다른 합리적인 접근법을 커버하도록 의도된다. 예로서, 어떤 영역에 걸쳐서 측정값의 플롯이 생성되고 청구된 주제의 실시형태가 해당 영역에 걸친 기울기의 측정을 이용하는 것이라면, 그 영역에 걸친 기울기를 추정하기 위한 다양한 합리적인 대안의 기술이 존재하겠지만, 청구된 주제는 이러한 합리적인 대안의 기술을 커버하도록 의도되며, 달리 명백히 나타내지 않는다면, 이들 합리적인 대안의 기술이 동일한 값, 동일한 측정값 또는 동일한 결과를 제공하지 않는 경우에도 그러하다.
또한, 용어 "타입" 및/또는 "유사"는, 단순한 예로서 "광학적" 또는 "전기적"을 사용하여, 예컨대 특징부, 구조, 특징 등과 함께 사용된다면, 적어도 부분적으로 및/또는 특징부, 구조, 특징 등과 관련하여, 사소한 변형의 존재인 방식으로, 만일 사소한 변형이 특징부, 구조, 특징 등이 이러한 변형과 함께 우세하게 존재하게 되는 것으로 생각될 수 있을 정도로 충분히 사소하다면, 특징부, 구조, 특징 등과 완전히 일치하지 않는다고 생각될 수 있는 놀라운 변형의 존재가 일반적으로 특징부, 구조, 특징 등이 "타입" 및/또는 "유사"가 되는 것을 금지하지 않는다(예컨대 예를 들어 "광학적-타입" 또는 "광학적-유사"가 된다). 따라서, 이 예에서 계속하자면, 용어 광학적-타입 및/또는 광학적-유사 특성은 반드시 광학적 특성을 포함하는 것으로 의도된다. 마찬가지로, 다른 예로서, 용어 전기적-타입 및/또는 전기적-유사 특성은 반드시 전기적 특성을 포함하는 것으로 의도된다. 본 기술을 설명하는 명세서는 단지 하나 이상의 예시적인 예를 제공할 뿐이며, 청구된 주제는 하나 이상의 예시적인 예에 제한되지 않지만; 그러나, 특허출원의 명세서에서 항상 그런대로, 설명 및/또는 용법의 특정 맥락은 도출되는 합리적인 장애에 관하여 도움이 되는 지침을 제공한다는 것에 유의해야 한다.
상술한 설명에서, 본 발명의 다양한 양태가 설명되었다. 설명의 목적을 위해, 크기, 시스템 및/또는 구성과 같은 특정 사항이 예로서 제시되었다. 다른 경우에, 본 발명을 모호하게 하지 않도록 공지된 특징을 생략 및/또는 단순화하였다. 본 명세서에서 특정 피처가 도시 및/또는 설명되었지만, 많은 수정, 대체, 변경 및/또는 등가물이 이제 당업자에게 발생할 수 있다. 따라서, 첨부된 청구 범위는 청구 범위 내에 속하는 모든 수정 및/또는 변경을 포함하도록 의도된 것으로 이해되어야 한다.
본 명세서 전체에서의 하나의 구현, 일 구현, 하나의 실시 예, 일 실시 예 및/또는 유사한 것에 대한 참조는 특정 구현 예 및/또는 실시 예와 관련하여 설명된 특정 특징, 구조 및/또는 특성이 적어도 하나의 청구된 주제의 구현 예 및/또는 실시 예에 포함되는 것을 의미한다. 따라서, 예를 들어, 이 명세서 전체의 다양한 위치에서의 그러한 표현의 출현은 반드시 동일한 구현 예 또는 설명된 임의의 특정 구현 예를 언급하려는 것은 아니다. 또한, 설명된 특정 피처, 구조 및/또는 특성은 하나 이상의 구현 예에서 다양한 방식으로 결합될 수 있고, 따라서 예를 들어 의도된 청구 범위 내에 있다는 것이 이해될 것이다. 물론, 일반적으로 이러한 문제 및 기타 문제는 문맥에 따라 다르다. 따라서 설명 및/또는 사용의 특정 상황은 유추될 추론에 대한 유용한 지침을 제공한다.
현재 예시적인 특징으로 고려되는 것이 도시되고 설명되었지만, 당업자는 청구된 주제를 벗어나지 않고 다양한 다른 변형이 이루어질 수 있고 등가물이 대체될 수 있음을 이해할 것이다. 또한, 여기에 설명된 중심 개념을 벗어나지 않고 청구된 주제의 교시에 특정 상황을 적용하기 위해 다수의 수정이 이루어질 수 있다. 따라서, 청구된 주제는 개시된 특정 예들에 한정되지 않으며, 청구된 주제는 또한 첨부된 청구 범위의 범주 내에 속하는 모든 양태들 및 그 등가물들을 포함할 수 있도록 의도된다.

Claims (22)

  1. 비휘발성 메모리 장치로서,
    하나 이상의 제1 비휘발성 메모리 소자로서, 상기 하나 이상의 비휘발성 메모리 소자 중 적어도 하나는 비트 라인에 결합되는 제1 단자 및 노드에 결합되는 제2 단자를 구비하는 상기 하나 이상의 제1 비휘발성 메모리 소자;
    부하(load)를 통해 상기 제1 단자에 결합되는 감지 전압 소스; 및
    상기 비트 라인 상의 신호에 적어도 부분적으로 기초하여 상기 하나 이상의 제1 비휘발성 메모리 소자의 임피던스 상태를 도전성 상태 또는 절연성 상태로서 검출하기 위해 상기 비트 라인을 통해 상기 제1 단자에 결합되는 회로;
    를 포함하고,
    상기 하나 이상의 비휘발성 메모리 소자 중 적어도 하나의 비휘발성 메모리 소자가 도전성 상태에 있는 동안, 상기 부하는 적어도 상기 하나 이상의 비휘발성 메모리 소자 중 적어도 하나의 비휘발성 메모리 소자의 상기 제1 단자 및 제2 단자 사이의 임피던스만큼 큰 임피던스를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서, 상기 제2 단자는 워드 라인 상의 신호에 응답하여 상기 제2 단자를 상기 노드에 연결하도록 구성된 도전성 엘리먼트를 통해 상기 노드에 결합되는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제1 항에 있어서, 상기 부하는 상관 전자 재료로부터 형성된 하나 이상의 장치를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1 항에 있어서, 상기 부하는 직렬로 연결된 하나 이상의 제2 상관 전자 스위치(CESs)를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1 항에 있어서, 상기 부하는 적어도 전계 효과 트랜지스터의 소스 및 드레인 단자 사이의 부하를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제4 항에 있어서, 상기 CES는 도전성 상태로 유지되는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제1 항에 있어서, 상기 하나 이상의 비휘발성 메모리 소자 중 적어도 하나의 비휘발성 메모리 소자는 절연성 상태 또는 도전성 상태로 놓일 수 있는 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제7 항에 있어서, 상기 부하는 상기 하나 이상의 비휘발성 메모리 소자 중 적어도 하나의 비휘발성 메모리 소자의 저항보다 큰 저항을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제1 항에 있어서, 상기 비트 라인을 통해 상기 제1 단자에 결합되는 상기 회로는 상기 비트 라인의 전압에 적어도 부분적으로 기초하여 상기 하나 이상의 비휘발성 메모리 소자 중 적어도 하나의 비휘발성 메모리 소자의 상기 임피던스 상태를 검출하도록 구성되는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제9 항에 있어서, 상기 임피던스 상태에 적어도 부분적으로 기초하여 상기 비트 라인을 상기 노드에 선택적으로 결합하는 도전성 엘리먼트를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 비휘발성 메모리 장치를 작동시키는 방법에 있어서, 상기 방법은:
    비휘발성 메모리 소자의 제1 단자를 비트 라인 상의 노드에 결합하는 단계로서, 상기 비트 라인 상의 상기 노드는 부하를 통해 전압 소스에 결합되고, 상기 비휘발성 메모리 소자의 제2 단자는 기준 노드에 결합되는 상기 결합하는 단계; 및
    상기 비트 라인 상의 상기 노드에서의 전압에 적어도 부분적으로 기초하여 상기 비휘발성 메모리 소자의 임피던스 상태를 도전성 상태 또는 절연성 상태로서 검출하는 단계;
    를 포함하고,
    상기 비휘발성 메모리 소자가 도전성 상태에 있는 동안, 상기 부하는 적어도 상기 비휘발성 메모리 소자의 상기 제1 단자 및 제2 단자 사이의 임피던스만큼 큰 임피던스를 포함하는 것을 특징으로 하는 방법.
  12. 제11 항에 있어서, 상기 비휘발성 메모리 소자는 적어도 부분적으로 워드 라인 상의 전압에 응답하여 복수의 비휘발성 메모리 소자로부터 선택되는 것을 특징으로 하는 방법.
  13. 비트 라인의 제1 부분에 결합되는 하나 이상의 비휘발성 메모리 소자;
    상기 비트 라인의 상기 제1 부분과 상기 비트 라인의 제2 부분 사이에 형성되는 제1 커패시턴스;
    상기 비트 라인의 상기 제1 부분을 제1 프리차지 전압으로 프리차지하고, 상기 비트 라인의 상기 제2 부분을 제2 프리차지 전압으로 프리차지하는 프리차지 회로; 및
    상기 비트 라인의 상기 제2 부분 상의 신호에 적어도 부분적으로 기초하여 상기 하나 이상의 비휘발성 메모리 소자 중 적어도 하나의 비휘발성 메모리 소자의 임피던스 상태를 검출하는 검출 회로;
    를 포함하는 것을 특징으로 하는 장치.
  14. 제13 항에 있어서, 상기 하나 이상의 비휘발성 메모리 소자 중 상기 적어도 하나의 비휘발성 메모리 소자는 제1 단자에서 상기 비트 라인의 상기 제1 부분에 결합되고 제2 단자에서 기준 노드에 결합되는 것을 특징으로 하는 장치.
  15. 제13 항에 있어서, 상기 프리차지 회로는 워드 라인 상의 전압에 응답하여 상기 비트 라인의 상기 제1 및 제2 부분을 프리차지하도록 구성되는 것을 특징으로 하는 장치.
  16. 제13 항에 있어서, 상기 검출 회로는 상기 비트 라인의 상기 제2 부분 상의 전압과 기준 전압 사이의 차이에 적어도 부분적으로 기초하여 상기 임피던스 상태를 검출하는 감지 증폭기를 포함하는 것을 특징으로 하는 장치.
  17. 제16 항에 있어서, 고 임피던스 또는 절연성 상태에서는 상기 하나 이상의 비휘발성 메모리 소자 중 상기 적어도 하나의 비휘발성 메모리 소자의 임피던스보다 작고, 저 임피던스 또는 도전성 상태에서는 상기 하나 이상의 비휘발성 메모리 소자 중 상기 적어도 하나의 비휘발성 메모리 소자의 임피던스보다 큰 임피던스를 제공하기 위해 저항성 엘리먼트에 적어도 부분적으로 기초하여 상기 기준 전압을 생성하는 회로를 더 포함하는 것을 특징으로 하는 장치.
  18. 제17 항에 있어서, 상기 저항성 엘리먼트의 단자를 상기 증폭기의 입력 단자에 결합하는 제2 커패시턴스를 더 포함하고, 상기 프리차지 회로는 상기 저항성 엘리먼트의 단자를 상기 제1 프리차지 전압으로 프리차지하고, 상기 감지 증폭기의 상기 입력 단자를 상기 제2 프리차지 전압으로 프리차지하도록 더 구성되는 것을 특징으로 하는 장치.
  19. 제13 항에 있어서, 상기 비트 라인의 제2 부분은 상기 비트 라인의 상기 제1 부분이 프리차지되는 전압의 적어도 2배인 전압으로 프리차지되는 것을 특징으로 하는 장치.
  20. 비트 라인의 제1 부분을 제1 전압으로 프리차지하는 단계로서, 상기 비트 라인의 상기 제1 부분은 하나 이상의 비휘발성 메모리 소자 중 적어도 하나의 비휘발성 메모리 소자의 단자에 결합되는 상기 프리차지하는 단계;
    상기 비트 라인의 제2 부분을 제2 전압으로 프리차지하는 단계로서, 상기 비트 라인의 상기 제2 부분은 커패시턴스를 통해 상기 비트 라인의 상기 제1 부분에 결합되는 상기 프리차지하는 단계; 및
    상기 비트 라인의 상기 제2 부분 상의 신호에 적어도 부분적으로 기초하여 상기 하나 이상의 비휘발성 메모리 소자 중 상기 적어도 하나의 비휘발성 메모리 소자의 임피던스 상태를 검출하는 단계;
    를 포함하는 것을 특징으로 하는 방법.
  21. 제20 항에 있어서, 상기 임피던스 상태를 검출하는 단계는 상기 비트 라인의 상기 제2 부분 상의 전압과 기준 전압 사이의 차이에 적어도 부분적으로 기초하여 상기 하나 이상의 비휘발성 메모리 소자 중 상기 적어도 하나의 비휘발성 메모리 소자의 상기 임피던스 상태를 검출하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  22. 제21 항에 있어서, 고 임피던스 또는 절연성 상태에서는 상기 하나 이상의 비휘발성 메모리 소자 중 상기 적어도 하나의 비휘발성 메모리 소자의 임피던스보다 작고, 저 임피던스 또는 도전성 상태에서는 상기 하나 이상의 비휘발성 메모리 소자 중 상기 적어도 하나의 비휘발성 메모리 소자의 임피던스보다 큰 임피던스를 제공하기 위해 저항성 엘리먼트에 적어도 부분적으로 기초하여 상기 기준 전압을 생성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10121967B2 (en) * 2016-11-29 2018-11-06 Arm Limited CEM switching device
US9947402B1 (en) * 2017-02-27 2018-04-17 Arm Ltd. Method, system and device for non-volatile memory device operation
US10290327B2 (en) * 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays
US10580489B2 (en) * 2018-04-23 2020-03-03 Arm Ltd. Method, system and device for complementary impedance states in memory bitcells
US11011227B2 (en) 2018-06-15 2021-05-18 Arm Ltd. Method, system and device for non-volatile memory device operation

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080106926A1 (en) 2006-11-08 2008-05-08 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
WO2009114796A1 (en) 2008-03-13 2009-09-17 Symetrix Corporation Correlated electron material with morphological formations

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3672946B2 (ja) * 1993-11-30 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
KR100278656B1 (ko) * 1998-05-12 2001-02-01 윤종용 트위스트된비트라인구조를갖는반도체메모리장치
JP4493169B2 (ja) * 2000-07-04 2010-06-30 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US6570797B1 (en) * 2002-05-07 2003-05-27 Taiwan Semiconductor Manufacturing Company Design for test to emulate a read with worse case test pattern
AU2003241719A1 (en) * 2002-06-05 2003-12-22 Matsushita Electric Industrial Co., Ltd. Non-volatile memory circuit, drive method thereof, semiconductor device using the memory circuit
US7298640B2 (en) 2004-05-03 2007-11-20 Symetrix Corporation 1T1R resistive memory array with chained structure
JP2006196124A (ja) * 2005-01-14 2006-07-27 Nec Electronics Corp メモリセル及び半導体集積回路装置
JP4262227B2 (ja) * 2005-07-22 2009-05-13 シャープ株式会社 半導体記憶装置の読み出し回路
JPWO2007026509A1 (ja) * 2005-08-29 2009-03-05 シャープ株式会社 可変抵抗素子及びその製造方法
JP2008004889A (ja) * 2006-06-26 2008-01-10 Samsung Electronics Co Ltd 半導体記憶装置
US20080107801A1 (en) 2006-11-08 2008-05-08 Symetrix Corporation Method of making a variable resistance memory
US7639523B2 (en) 2006-11-08 2009-12-29 Symetrix Corporation Stabilized resistive switching memory
US7872900B2 (en) 2006-11-08 2011-01-18 Symetrix Corporation Correlated electron memory
JP4745395B2 (ja) * 2006-11-17 2011-08-10 パナソニック株式会社 抵抗変化型記憶装置
US7995397B1 (en) * 2007-05-03 2011-08-09 Cypress Semiconductor Corporation Power supply tracking single ended sensing scheme for SONOS memories
US8773887B1 (en) 2011-05-25 2014-07-08 Peter K. Naji Resistive memory devices and related methods
US8779407B2 (en) 2012-02-07 2014-07-15 Intermolecular, Inc. Multifunctional electrode
US8686386B2 (en) 2012-02-17 2014-04-01 Sandisk 3D Llc Nonvolatile memory device using a varistor as a current limiter element
US8816719B2 (en) 2012-04-26 2014-08-26 Symetrix Corporation Re-programmable antifuse FPGA utilizing resistive CeRAM elements
KR20140080945A (ko) * 2012-12-21 2014-07-01 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US9390779B2 (en) * 2013-03-15 2016-07-12 Qualcomm Incorporated System and method of sensing a memory cell
KR102242561B1 (ko) * 2014-10-02 2021-04-20 삼성전자주식회사 저항성 메모리 장치, 저항성 메모리 시스템 및 저항성 메모리 장치의 동작방법
CN105590647B (zh) * 2014-11-13 2020-02-28 华邦电子股份有限公司 非易失静态随机存取存储器电路
US9735766B2 (en) 2015-07-31 2017-08-15 Arm Ltd. Correlated electron switch
US9514814B1 (en) 2015-08-13 2016-12-06 Arm Ltd. Memory write driver, method and system
US10096361B2 (en) 2015-08-13 2018-10-09 Arm Ltd. Method, system and device for non-volatile memory device operation
US9851738B2 (en) 2015-08-13 2017-12-26 Arm Ltd. Programmable voltage reference
US9558819B1 (en) 2015-08-13 2017-01-31 Arm Ltd. Method, system and device for non-volatile memory device operation
US9748943B2 (en) 2015-08-13 2017-08-29 Arm Ltd. Programmable current for correlated electron switch
US9735071B2 (en) 2015-08-25 2017-08-15 International Business Machines Corporation Method of forming a temporary test structure for device fabrication
US9584118B1 (en) 2015-08-26 2017-02-28 Nxp Usa, Inc. Substrate bias circuit and method for biasing a substrate
US10056143B2 (en) 2015-09-08 2018-08-21 Arm Ltd. Correlated electron switch programmable fabric
US9755146B2 (en) 2015-09-10 2017-09-05 ARM, Ltd. Asymmetric correlated electron switch operation
US9548118B1 (en) 2015-09-22 2017-01-17 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
US9589636B1 (en) 2015-09-22 2017-03-07 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
US10147879B2 (en) 2015-09-30 2018-12-04 Arm Ltd. Multiple impedance correlated electron switch fabric
US9979385B2 (en) 2015-10-05 2018-05-22 Arm Ltd. Circuit and method for monitoring correlated electron switches
US10719236B2 (en) 2015-11-20 2020-07-21 Arm Ltd. Memory controller with non-volatile buffer for persistent memory operations
US9735360B2 (en) 2015-12-22 2017-08-15 Arm Ltd. Access devices to correlated electron switch
US9773550B2 (en) 2015-12-22 2017-09-26 Arm Ltd. Circuit and method for configurable impedance array
US9734895B2 (en) 2015-12-22 2017-08-15 Arm Ltd. Latching device and method
US9621161B1 (en) 2015-12-28 2017-04-11 Arm Ltd. Method and circuit for detection of a fault event
US10170700B2 (en) 2016-02-19 2019-01-01 Arm Ltd. Fabrication of correlated electron material devices method to control carbon
US20170244027A1 (en) 2016-02-19 2017-08-24 Arm Ltd. Method providing for a storage element
US9747982B1 (en) 2016-02-22 2017-08-29 Arm Ltd. Device and method for generating random numbers
US9786370B2 (en) 2016-02-23 2017-10-10 Arm Ltd. CES-based latching circuits
US9805777B2 (en) 2016-02-24 2017-10-31 Arm Ltd. Sense amplifier
US9660189B1 (en) 2016-02-29 2017-05-23 Arm Ltd. Barrier layer for correlated electron material
US10236888B2 (en) 2016-03-29 2019-03-19 Arm Ltd. Correlated electron switch device
US9792982B1 (en) 2016-03-31 2017-10-17 Arm Ltd. Method, system and device for read signal generation
US10032487B2 (en) 2016-03-31 2018-07-24 Arm Ltd. One-time and multi-time programming using a correlated electron switch
US9978942B2 (en) 2016-09-20 2018-05-22 Arm Ltd. Correlated electron switch structures and applications
US10352971B2 (en) 2016-09-30 2019-07-16 Arm Ltd. Voltage detection with correlated electron switch
US9972388B2 (en) 2016-10-12 2018-05-15 Arm Ltd. Method, system and device for power-up operation
US9990992B2 (en) 2016-10-25 2018-06-05 Arm Ltd. Method, system and device for non-volatile memory device operation
US9792984B1 (en) 2016-10-27 2017-10-17 Arm Ltd. Method, system and device for non-volatile memory device operation
US9899083B1 (en) 2016-11-01 2018-02-20 Arm Ltd. Method, system and device for non-volatile memory device operation with low power high speed and high density
US9871528B1 (en) 2016-11-30 2018-01-16 Arm Ltd. Digital to analog conversion with correlated electron switch devices
US9947402B1 (en) 2017-02-27 2018-04-17 Arm Ltd. Method, system and device for non-volatile memory device operation
US10002665B1 (en) 2017-04-05 2018-06-19 Arm Ltd. Memory devices formed from correlated electron materials
US10002669B1 (en) 2017-05-10 2018-06-19 Arm Ltd. Method, system and device for correlated electron switch (CES) device operation

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080106926A1 (en) 2006-11-08 2008-05-08 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
WO2009114796A1 (en) 2008-03-13 2009-09-17 Symetrix Corporation Correlated electron material with morphological formations

Also Published As

Publication number Publication date
US10127977B2 (en) 2018-11-13
US20180254082A1 (en) 2018-09-06
CN109844863A (zh) 2019-06-04
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