JP4493169B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は不揮発性半導体記憶装置に関し、さらに詳しくは、フラッシュメモリのセンスアンプの改良に関する。
【０００２】
【従来の技術】
フラッシュメモリにおいては、プログラム動作またはイレーズ動作によりメモリセルのしきい値電圧を低い状態または高い状態にしてデータの「０」と「１」とを区別している。現在開発されているＤＩＮＯＲ（DIvided NOR）型フラッシュメモリにおいては、しきい値電圧の低い方を書込状態「０」、しきい値電圧の高い方を消去状態「１」と定義している。データ書込のためには、メモリセルのしきい値電圧が所定の電圧（プログラムベリファイ電圧ＰＶ）よりも低くなるまで高電圧パルスをメモリセルに繰返し印加する必要がある。また、データ消去のためには、メモリセルのしきい値電圧が所定の電圧（イレーズベリファイ電圧ＥＶ）よりも高くなるまで高電圧パルスをメモリセルに繰返し印加する必要がある。したがって、データの書込および消去の際にはメモリセルのしきい値電圧が所定の電圧に達したか否かを判定するベリファイ動作を行なう必要がある。ベリファイ動作は、ノーマルリード（単に「リード」ともいう）動作を行なうセンスアンプを用いて同様に行なう。
【０００３】
図１０は、従来のセンスアンプの構成を示す回路図である。図１０に示すように、センスアンプ１は、ベリファイ用のＰチャネルＭＯＳトランジスタ２と、ノーマルリード用のＰチャネルＭＯＳトランジスタ３と、インバータ２０２と、ＮチャネルＭＯＳトランジスタ２０３と、インバータ２０４と、スイッチ２０７とを備える。スイッチ２０７は、ベリファイ動作時にトランジスタ２を選択し、ノーマルリード動作時にトランジスタ３を選択する。インバータ２０２は、不揮発性メモリセル１０に流れるメモリセル電流Ｉｃｅｌｌをセンスアンプ負荷電流Ｉ２またはＩ３と比較する。その結果、センスアンプ１はメモリセル１０の状態を判別することができる。
【０００４】
ベリファイ動作時およびノーマルリード動作時においては、ソース線ＳＬの電圧が接地電圧となり、ワード線ＷＬの電圧が電源電圧Ｖｃｃとなる。これにより、メモリセル１０にメモリセル電流Ｉｃｅｌｌが流れる。
【０００５】
ベリファイ動作時においては、トランジスタ２が一定電流Ｉ１のｍ倍のセンスアンプ負荷電流Ｉ２を供給する。一定電流Ｉ１は定電流源６で生成される。定電流源６は、ＮチャネルＭＯＳトランジスタ７と、ＰチャネルＭＯＳトランジスタ８とを備える。トランジスタ７は、ゲートに一定の基準電圧ＶＲＥＦが与えられているので、電源電圧Ｖｃｃに依存しない一定電流Ｉ１を供給することができる。トランジスタ２はトランジスタ８とともにカレントミラー回路を形成している。トランジスタ２のサイズはトランジスタ８のサイズのｍ（ミラー係数）倍である。したがって、トランジスタ２は一定電流Ｉ１のｍ倍のセンスアンプ負荷電流Ｉ２を供給することができる。
【０００６】
一方、ノーマルリード動作においては、トランジスタ３がセンスアンプ負荷電流Ｉ３を供給する。トランジスタ３は定電流源６から独立しており、そのゲートには接地電圧が与えられているので、電源電圧Ｖｃｃに依存したセンスアンプ負荷電流Ｉ３を供給することができる。
【０００７】
図１１は、ワード線の電圧とセンスアンプ負荷電流およびメモリセル電流との関係を示すグラフである。
【０００８】
メモリセル１０をプログラムしたか否かを検証するプログラムベリファイ動作においては、ワード線ＷＬにプログラムベリファイ電圧ＰＶを印加し、データ「０」のときにメモリセル１０に流れるべきメモリセル電流Ｉｃｅｌｌ０がセンスアンプ負荷電流Ｉ２よりも大きくなるまでメモリセル１０にプログラムパルスを印加し続ける。
【０００９】
一方、メモリセル１０をイレーズしたか否かを検証するイレーズベリファイ動作においては、ワード線ＷＬにイレーズベリファイ電圧ＥＶを印加し、データ「１」のときにメモリセル１０に流れるべきメモリセル電流Ｉｃｅｌｌ１がセンスアンプ負荷電流Ｉ２よりも小さくなるまでメモリセル１０にイレーズパルスを印加し続ける。
【００１０】
このようにして形成された書込状態（データ「０」）または消去状態（データ「１」）のメモリセル１０から、センスアンプ１のトランジスタ３を用いてデータ「０」または「１」を読出す。
【００１１】
ノーマルリード用のセンスアンプ負荷電流Ｉ３は電源電圧Ｖｃｃに依存し、図１１に示すように電源電圧Ｖｃｃが高くなるほど大きくなる。電源電圧Ｖｃｃは、図１１中に示したＶｃｃ上限とＶｃｃ下限との間で変動する。
【００１２】
メモリセル１０が書込状態のとき、つまりメモリセル１０にデータ「０」が格納されているとき、メモリセル電流Ｉｃｅｌｌ０はノーマルリード用のセンスアンプ負荷電流Ｉ３よりも大きくなる。その結果、センスアンプ１はＨ（論理ハイ）レベルの信号を出力する。
【００１３】
一方、メモリセル１０が消去状態のとき、つまりメモリセル１０にデータ「１」が格納されているとき、メモリセル電流Ｉｃｅｌｌ１はノーマルリード用のセンスアンプ負荷電流Ｉ３よりも小さくなる。その結果、センスアンプ１はＬ（論理ロー）レベルの信号を出力する。
【００１４】
図１１中には、Ｖｃｃ下限におけるリードマージンΔＩａと、Ｖｃｃ上限におけるリードマージンΔＩｂとが示されている。電源電圧Ｖｃｃの変動幅が小さいほどリードマージンΔＩａおよびΔＩｂは大きくなり、安定した読出動作が可能となる。
【００１５】
【発明が解決しようとする課題】
しかしながら、従来のセンスアンプには以下のような問題が存在する。
【００１６】
１つの問題は、Ｖｃｃ下限におけるリードマージンΔＩａが低温ほど小さくなるということである。図１２は、図１１中のＶｃｃ下限付近ＸＩＩを拡大したグラフである。図１２には、低温ＬＴ、室温ＲＴおよび高温ＨＴ（ＬＴ＜ＲＴ＜ＨＴ）におけるメモリセル電流Ｉｃｅｌｌ０ならびにノーマルリード用のセンスアンプ負荷電流Ｉ３がそれぞれ示されている。図１２に示すように、Ｖｃｃ下限におけるメモリセル電流Ｉｃｅｌｌ０は低温ほど小さくなる。これに対し、Ｖｃｃ下限におけるノーマルリード用のセンスアンプ負荷電流Ｉ３は低温ほど大きくなる。したがって、Ｖｃｃ下限におけるリードマージンΔＩａは低温ほど小さくなる。図１２において、ΔＩａ＠ＲＴは室温時のリードマージンであり、ΔＩａ＠ＨＴは高温時のリードマージンであり、ΔＩａ＠ＬＴは低温時のリードマージンである。
【００１７】
もう１つの問題は、Ｖｃｃ下限におけるリードマージンΔＩａがプロセスのばらつきに応じて変動するということである。図１０に示すようにＮチャネルＭＯＳトランジスタ７は基準電圧ＶＲＥＦに応じて一定電流Ｉ１を生成するが、この電流Ｉ１はトランジスタ７のしきい値電圧Ｖｔｈｎが高いほど小さくなる。したがって、ベリファイ用のセンスアンプ負荷電流Ｉ２もトランジスタ７のしきい値電圧Ｖｔｈｎが高いほど小さくなる。図１３は、図１１中のＶｃｃ下限付近ＸＩＩを拡大したグラフである。図１３には、低しきい値電圧ＬＶｔｈｎ、標準しきい値電圧ＭＶｔｈｎおよび高しきい値電圧ＨＶｔｈｎにおけるメモリセル電流Ｉｃｅｌｌ０ならびにベリファイ用のセンスアンプ負荷電流Ｉ２がそれぞれ示されている。Ｖｃｃ下限において、しきい値電圧Ｖｔｈｎが高いほどメモリセル電流Ｉｃｅｌｌ０およびベリファイ用のセンスアンプ負荷電流Ｉ２は小さくなる。そのため、ベリファイ動作時にメモリセル電流Ｉｃｅｌｌ０が小さくてもセンスアンプ１が書込完了と判定してしまう場合がある。したがって、トランジスタ７のしきい値電圧Ｖｔｈｎが高いほど、Ｖｃｃ下限におけるリードマージンΔＩａは小さくなる。図１３において、ΔＩａ＠ＬＶｔｈｎは低しきい値電圧時のリードマージンであり、ΔＩａ＠ＭＶｔｈｎは標準しきい値電圧時のリードマージンであり、ΔＩａ＠ＨＶｔｈｎは高しきい値電圧時のリードマージンである。トランジスタ７のしきい値電圧Ｖｔｈｎはプロセスのばらつきに応じて変動する。その結果、Ｖｃｃ下限におけるリードマージンΔＩａはプロセスのばらつきに応じて変動する。
【００１８】
本発明は、上記のような問題を解決するためになされたもので、温度やプロセスのばらつきに依存することなく安定したリードマージンを有するセンスアンプを備えた不揮発性半導体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】
この発明の１つの局面に従うと、不揮発性半導体記憶装置は、不揮発性メモリセルと、定電流源と、センスアンプとを備える。定電流源は、定電流を発生する。センスアンプは、不揮発性メモリセルのしきい値電圧を検知する。センスアンプは、負荷電流供給手段と、比較手段とを含む。負荷電流供給手段は、リード動作時およびベリファイ動作時に定電流に応じて負荷電流を供給する。比較手段は、不揮発性メモリセルに流れるメモリセル電流を負荷電流と比較する。
【００２０】
上記不揮発性半導体記憶装置においては、センスアンプがリード用とベリファイ用とで共用されているので、センスアンプの特性と不揮発性メモリセルの特性とを容易にマッチングさせることができ、しかもセンスアンプに必要なレイアウト面積を削減することができる。
【００２１】
好ましくは、上記定電流は正の温度特性を有する。
したがって、負荷電流もまた正の温度特性を有する。これに対し、メモリセル電流は電源電圧の下限において正の温度特性を有するので、リードマージンが低温で小さくなることはなく、温度に依存しない安定したリードマージンを確保することができる。
【００２２】
好ましくは、上記定電流源はバンドギャップレファレンス回路である。
したがって、定電流はＰＮ接合の拡散電位に応じて生成される。そのため、プロセスにばらつきがあっても安定した負荷電流を供給することができる。
【００２３】
この発明のもう１つの局面に従うと、不揮発性半導体記憶装置は、不揮発性メモリセルと、定電流を発生する定電流発生手段と、センスアンプとを備える。センスアンプは、第１の負荷電流供給手段と、第２の負荷電流供給手段と、スイッチと、比較手段とを含む。第１の負荷電流供給手段は、ベリファイ動作時に定電流に応じて温度変動に対して一定の第１の負荷電流を供給する。第２の負荷電流供給手段は、リード動作時に定電流に応じて第２の負荷電流を供給する。スイッチは、ベリファイ動作時に第１の負荷電流を選択し、リード動作時に第２の負荷電流を選択する。比較手段は、不揮発性メモリセルに流れるメモリセル電流を、スイッチにより選択された負荷電流と比較する。
【００２４】
上記不揮発性半導体記憶装置においては、ベリファイ用の負荷電流が温度変動に対して一定であるので、正確なベリファイ動作を行なうことができる。
【００２５】
好ましくは、上記定電流発生手段は、第１の定電流源と、第２の定電流源とを含む。第１の定電流源は、正の温度特性を有する第１の定電流を発生する。第２の定電流源は、負の温度特性を有する第２の定電流を発生する。第１の負荷電流供給手段は、第１のトランジスタと、第２のトランジスタとを含む。第１のトランジスタは、第１の定電流に比例した第１の電流をスイッチに供給する。第２のトランジスタは、第２の定電流に比例した第２の電流を第１の電流とともにスイッチに供給する。
【００２６】
したがって、第１の電流は正の温度特性を有し、第２の電流は負の温度特性を有する。第１および第２の電流は合成されるので、第１の負荷電流は温度特性を有していない。
【００２７】
好ましくは、上記第２の負荷電流供給手段は、第１の定電流に比例した第２の負荷電流をスイッチに供給するトランジスタを含む。
【００２８】
したがって、第２の負荷電流は正の温度特性を有する。そのため、電源電圧の下限において温度に依存しない安定したリードマージンを確保することができる。
【００２９】
さらに好ましくは、上記第２の負荷電流供給手段はさらに、電源に接続されかつ第３のトランジスタと並列に接続された抵抗器を含む。
【００３０】
したがって、抵抗器には電源電圧依存性のある電流が流れる。そのため、第２の負荷電流が温度依存性だけでなく電源電圧依存性を有するので、電源電圧の上限および下限においてリードマージンをさらに大きくすることができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００３２】
［実施の形態１］
図１は、本発明の実施の形態１によるＤＩＮＯＲ型フラッシュメモリの要部構成を示す回路図である。図１に示すように、このフラッシュメモリは、フローティングゲート型ＮチャネルＭＯＳトランジスタからなる不揮発性メモリセル１０と、不揮発性メモリセル１０のゲートに接続されたワード線ＷＬと、不揮発性メモリセル１０のソースに接続されたソース線ＳＬと、ワード線ＷＬと交差するビット線ＢＬと、不揮発性メモリセル１０を選択するセレクトゲート１２と、ビット線ＢＬを選択するＹゲート１４および１６と、定電流Ｉ１（＝Ｉ２）を発生する定電流源１８と、不揮発性メモリセル１０のしきい値電圧を検知するセンスアンプ２０とを備える。
【００３３】
不揮発性メモリセル１０は、書込状態でしきい値電圧が低くなり、消去状態でしきい値電圧が高くなる。ここでは、しきい値電圧の低い書込状態を「０」、しきい値電圧の高い消去状態を「１」と定義する。
【００３４】
セレクトゲート１２はＮチャネルＭＯＳトランジスタからなり、Ｈレベルのメモリセル選択信号ＳＧに応答してオンになる。下位のＹゲート１４はＮチャネルＭＯＳトランジスタからなり、Ｈレベルの下位カラム選択信号ＣＡＬに応答してオンになる。下位のＹゲート１４はｘｍ個並んで設けられている。上位のＹゲート１６はＮチャネルＭＯＳトランジスタからなり、Ｈレベルの上位カラム選択信号ＣＡＵに応答してオンになる。上位のＹゲート１６はｘｎ個並んで設けられている。ワード線ＷＬの電圧が上昇すると、不揮発性メモリセル１０にしきい値電圧に応じたメモリセル電流Ｉｃｅｌｌが流れる。
【００３５】
定電流源１８は、ＰチャネルＭＯＳトランジスタ１８１および１８２と、ＮＰＮトランジスタ１８３および１８４と、抵抗器１８５とを含む。ＰチャネルＭＯＳトランジスタ１８１および１８２はカレントミラー回路を形成する。ＮＰＮトランジスタ１８３および１８４もまたカレントミラー回路を形成する。したがって、トランジスタ１８２および１８４に流れる電流Ｉ２はトランジスタ１８１および１８３に流れる電流Ｉ１と同じになる。定電流源１８は、ＮＰＮトランジスタ１８３および１８４のＰＮ接合における拡散電位（ビルトインポテンシャルともいう）を基準として定電流Ｉ１を発生するバンドギャップリファレンス回路である。定電流Ｉ１は次の式（１）で与えられる。
【００３６】
【数１】

【００３７】
式（１）において、Ｒ１は抵抗器１８５の抵抗値、ｋはボルツマン定数、Ｔは絶対温度、ｑはクーロン電荷、Ｎはトランジスタ１８４のサイズに対するトランジスタ１８３のサイズの比である。
【００３８】
センスアンプ２０は、ＰチャネルＭＯＳトランジスタ２０１と、インバータ２０２と、ＮチャネルＭＯＳトランジスタ２０３と、インバータ２０４とを含む。
【００３９】
ＰチャネルＭＯＳトランジスタ２０１は、ＰチャネルＭＯＳトランジスタ１８１とともにカレントミラー回路を形成する。したがって、トランジスタ２０１は、定電流Ｉ１に比例したセンスアンプ負荷電流Ｉ３を供給する。ここでトランジスタ２０１のミラー係数をｍ、すなわちトランジスタ２０１のサイズをトランジスタ１８１のサイズのｍ倍とすると、センスアンプ負荷電流Ｉ３は次の式（２）で与えられる。
【００４０】
【数２】

【００４１】
インバータ２０２はメモリセル電流Ｉｃｅｌｌをセンスアンプ負荷電流Ｉ３と比較し、メモリセル電流Ｉｃｅｌｌがセンスアンプ負荷電流Ｉ３よりも大きいときＨレベルの信号を出力し、メモリセル電流Ｉｃｅｌｌがセンスアンプ負荷電流Ｉ３よりも小さいときＬレベルの信号を出力する。
【００４２】
インバータ２０４およびトランジスタ２０３は、フィードバック制御によりメモリセル１０のドレイン電圧を一定にする。
【００４３】
次に、以上のように構成されたフラッシュメモリの動作について説明する。
図２は、ワード線ＷＬの電圧とメモリセル電流Ｉｃｅｌｌおよびセンスアンプ負荷電流Ｉ３との関係を示すグラフである。
【００４４】
（１）プログラム動作
メモリセル１０をプログラムする場合は、ワード線ＷＬとメモリセル１０のドレインとの間に高電圧パルスを印加する。具体的には、メモリセル１０のしきい値電圧がプログラムベリファイ電圧ＰＶよりも低くなったか否かをベリファイし、メモリセル１０のしきい値電圧がプログラムベリファイ電圧ＰＶよりも低くなるまで高電圧パルスを繰返し印加する。メモリセル１０のしきい値電圧がプログラムベリファイ電圧ＰＶよりも低くなっていなければ、メモリセル１０に流れるメモリセル電流Ｉｃｅｌｌはセンスアンプ負荷電流Ｉ３よりも小さい。インバータ２０２は、このメモリセル電流Ｉｃｅｌｌをセンスアンプ負荷電流Ｉ３と比較し、メモリセル電流Ｉｃｅｌｌがセンスアンプ負荷電流Ｉ３よりも大きければＨレベルの信号を出力し、メモリセル電流Ｉｃｅｌｌがセンスアンプ負荷電流Ｉ３よりも小さければＬレベルの信号を出力する。その結果、センスアンプ２０はメモリセル１０のしきい値電圧がプログラムベリファイ電圧ＰＶよりも低くなったか否かを判別する。メモリセル１０のしきい値電圧がプログラムベリファイ電圧ＰＶに達したら、プログラム動作は完了する。
【００４５】
（２）イレーズ動作
メモリセル１０をイレーズする場合は、ワード線ＷＬとメモリセル１０が含まれるウエルおよびソース線ＳＬとの間にプログラム時と逆の高電圧パルスを印加する。具体的には、メモリセル１０のしきい値電圧がイレーズベリファイ電圧ＥＶよりも高くなるまで高電圧パルスを繰返し印加する。メモリセル１０がイレーズされたか否かをベリファイするためには、イレーズベリファイ電圧ＥＶをワード線ＷＬに印加する。メモリセル１０のしきい値電圧がイレーズベリファイ電圧ＥＶよりも高くなっていなければ、メモリセル電流Ｉｃｅｌｌはセンスアンプ負荷電流Ｉ３よりも大きい。メモリセル１０のしきい値電圧がイレーズベリファイ電圧ＥＶに達したら、イレーズ動作は完了する。
【００４６】
（３）リード動作
メモリセル１０をリードする場合は、ワード線ＷＬに電源電圧Ｖｃｃにほぼ等しい電圧を印加する。電源電圧Ｖｃｃは変動しているから、ワード線ＷＬの電圧も同様に変動する。図２中には、電源電圧Ｖｃｃの上限と下限とが示されている。
【００４７】
「０」のデータを記憶している書込状態のメモリセル１０において、電源電圧Ｖｃｃにほぼ等しい電圧をワード線ＷＬに印加すると、メモリセル１０にメモリセル電流Ｉｃｅｌｌ０が流れる。このメモリセル電流Ｉｃｅｌｌ０はセンスアンプ負荷電流Ｉ３よりも大きいので、センスアンプ２０はＨレベルの信号を出力する。
【００４８】
「１」のデータを記憶している消去状態のメモリセル１０において、電源電圧Ｖｃｃにほぼ等しい電圧をワード線ＷＬに印加すると、メモリセル１０にメモリセル電流Ｉｃｅｌｌ１が流れる。このメモリセル電流Ｉｃｅｌｌ１はセンスアンプ負荷電流Ｉ３よりも小さいので、センスアンプ２０はＬレベルの信号を出力する。
【００４９】
図１に示したように実施の形態１によるフラッシュメモリでは、図１０に示した従来のフラッシュメモリと異なり、ノーマルリード動作時でもベリファイ動作時でも共通のトランジスタ２０１が定電流Ｉ１に比例したセンスアンプ負荷電流Ｉ３を供給している。
【００５０】
また、定電流源１８はバンドギャップリファレンス回路であるから、これにより生成される定電流Ｉ１は上記式（１）で表わされるように正の温度特性を有する。また、この定電流Ｉ１はトランジスタ１８１，１８２のしきい値電圧に依存しておらず、プロセスのばらつきに対しても安定している。
【００５１】
図３は、図２中のＶｃｃ下限付近ＩＩＩを拡大したグラフである。図３に示すように、ノーマルリード動作時およびベリファイ動作時に書込状態のメモリセル１０に流れるメモリセル電流Ｉｃｅｌｌ０はＶｃｃ下限において正の温度特性を有する。すなわち、Ｖｃｃ下限におけるメモリセル電流Ｉｃｅｌｌ０は低温ほど小さくなる。これに対し、センスアンプ負荷電流Ｉ３は定電流Ｉ１に比例することから、メモリセル電流Ｉｃｅｌｌ０と同様に、正の温度特性を有する。すなわち、センスアンプ負荷電流Ｉ３もまた低温ほど小さくなる。したがって、Ｖｃｃ下限におけるメモリセル電流Ｉｃｅｌｌ０およびセンスアンプ負荷電流Ｉ３の温度特性が相殺され、Ｖｃｃ下限におけるリードマージンΔＩａの温度依存性が小さくなる。図３中には、低温ＬＴ時のＶｃｃ下限リードマージンΔＩａ＠ＬＴ、室温ＲＴ時のｖｃｃ下限リードマージンΔＩａ＠ＲＴ、および高温ＨＴ時のＶｃｃ下限リードマージンΔＩａ＠ＨＴがそれぞれ示されている。これらのリードマージンはほぼ同じになる。
【００５２】
上述したように実施の形態１によれば、ノーマルリード用とベリファイリード用とでセンスアンプ２０を共用しているので、センスアンプ２０の特性とメモリセル１０の特性とを容易にマッチングさせることができ、しかもセンスアンプ２０に必要なレイアウト面積を削減することができる。また、センスアンプ負荷電流Ｉ３が正の温度特性を有するので、Ｖｃｃ下限でも十分なリードマージンΔＩａを確保することができる。また、定電流源１８はバンドギャップリファレンス回路で構成されているので、定電流Ｉ１はＰＮ接合の拡散電位を基準にして生成される。そのため、プロセスにばらつきがあってもセンスアンプ負荷電流Ｉ３は安定しており、Ｖｃｃ下限におけるリードマージンΔＩａを大きくすることができる。
【００５３】
［実施の形態２］
上述した実施の形態１ではノーマルリード動作時だけでなくベリファイ動作時にも同じトランジスタ２０１がセンスアンプ負荷電流Ｉ３を供給し、このセンスアンプ負荷電流Ｉ３が正の温度特性を有しているため、次のような問題がある。
【００５４】
低温でプログラムベリファイ（メモリセル１０が書込状態になったか否かを検証）する場合、少ないメモリセル電流Ｉｃｅｌｌ０でもプログラムパス（メモリセル１０は書込状態になった）と判定してしまうため、その後のノーマルリード動作時にＶｃｃ下限におけるリードマージンが小さくなる。すなわち、図３に示すように低温ＬＴでプログラムベリファイする場合、メモリセル１０のしきい値電圧がプログラムベリファイ電圧ＰＶに達したか否かを判別する。そのため、センスアンプ２０は低温ＬＴ時のメモリセル電流Ｉｃｅｌｌ０を低温ＬＴ時のセンスアンプ負荷電流Ｉ３と比較する。低温ＬＴ時のメモリセル電流Ｉｃｅｌｌ０が低温ＬＴ時のセンスアンプ負荷電流Ｉ３に達すれば、プログラムパスと判定する。
【００５５】
また、高温でイレーズベリファイ（メモリセル１０が消去状態になったか否かを検証）する場合、多いメモリセル電流Ｉｃｅｌｌ１でもイレーズパス（メモリセル１０は消去状態になった）と判定してしまうため、その後のノーマルリード動作時にＶｃｃ上限におけるリードマージンが小さくなる。
【００５６】
この実施の形態２は、このような問題を解決するためになされたもので、センスアンプ特性とメモリセル特性とのマッチングを最適化し、より十分なリードマージンを確保することを目的とする。
【００５７】
図４は、実施の形態２によるフラッシュメモリの要部構成を示す回路図である。図１に示した実施の形態１と異なり、図４に示した実施の形態２では、センスアンプ２２において、ノーマルリード用のセンスアンプ負荷電流Ｉ３を供給するＰチャネルＭＯＳトランジスタ２０１とは別に、ベリファイ用のセンスアンプ負荷電流Ｉ６を供給するＰチャネルＭＯＳトランジスタ２０５および２０６を設ける。センスアンプ２２はさらに、ノーマルリード動作時にトランジスタ２０１を選択し、ベリファイ動作時にトランジスタ２０５および２０６を選択するスイッチ２０７を備える。
【００５８】
このフラッシュメモリはさらに、定電流Ｉ１を発生する定電流源１８と、定電流Ｉ４を発生する定電流源３０とを備える。定電流源１８は上記実施の形態１のものと同じである。上述したように定電流Ｉ１は正の温度特性を有するのに対し、定電流Ｉ４は負の温度特性を有する
定電流源３０は、ＰチャネルＭＯＳトランジスタ３０１〜３０３と、ＮチャネルＭＯＳトランジスタ３０４，３０５と、ＮＰＮトランジスタ３０６，３０７と、抵抗器３０８，３０９とを含む。トランジスタ３０１，３０２，３０４，３０５はカレントミラー型差動増幅回路を形成し、トランジスタ３０５のゲート電圧Ｖ２がトランジスタ３０４のゲート電圧Ｖ１と同じになるようにトランジスタ３０３を駆動する。
【００５９】
ここで、トランジスタ３０６および３０７の拡散電圧をＶｂｅとすると、電圧Ｖ１は次の式（３）で与えられる。
【００６０】
Ｖ１＝２Ｖｂｅ…（３）
したがって、抵抗器３０９の抵抗値をＲ２とすると、定電流Ｉ４は次の式（４）で与えられる。
【００６１】
【数３】

【００６２】
センスアンプ２２のトランジスタ２０１は、定電流源１８のトランジスタ１８１とともにカレントミラー回路を形成する。トランジスタ１８１のサイズに対するトランジスタ２０１のサイズの比、つまりミラー係数をｍ１とすると、トランジスタ２０１が供給するノーマルリード用のセンスアンプ負荷電流Ｉ３は次の式（５）で与えられる。
【００６３】
【数４】

【００６４】
また、トランジスタ３０３のサイズに対するトランジスタ２０５のサイズの比、つまりミラー係数を１とすると、トランジスタ２０５はトランジスタ３０３に流れる電流Ｉ４と等しい電流Ｉ４を供給する。
【００６５】
また、センスアンプ２２のトランジスタ２０６は、定電流源１８のトランジスタ１８１とともにカレントミラー回路を形成する。トランジスタ１８１のサイズに対するトランジスタ２０６のサイズの比、つまりミラー係数をｍ２とすると、トランジスタ２０６は定電流Ｉ１に比例した電流Ｉ５（＝ｍ２・Ｉ１）を供給する。
【００６６】
ベリファイ用のセンスアンプ負荷電流Ｉ６は、電流Ｉ４と電流Ｉ５とを合成したものであるから次の式（６）で与えられる。
【００６７】
【数５】

【００６８】
拡散電圧Ｖｂｅは一般に負の温度特性を有するから、電流Ｉ４もまた負の温度特性を有する。これに対し、電流Ｉ５は正の温度特性を有する。したがって、電流Ｉ４の温度特性と電流Ｉ５の温度特性とは相殺され、ベリファイ用のセンスアンプ負荷電流Ｉ６は温度依存性を有していない。そのため、温度が変動しても正確にベリファイすることができる。
【００６９】
図５に示すように、センスアンプ負荷電流Ｉ３およびＩ６は電源電圧Ｖｃｃ依存性を有していない。また、図６に示すように、ノーマルリード用のセンスアンプ負荷電流Ｉ３は温度依存性を有しているのに対し、ベリファイ用のセンスアンプ負荷電流Ｉ６は温度依存性を有していない。
【００７０】
以上のように実施の形態２によれば、ベリファイ用のセンスアンプ負荷電流Ｉ６が温度特性を有していないので、センスアンプ２２の特性とメモリセル１０の特性とのマッチングを最適化することができる。
【００７１】
［実施の形態３］
図７は、実施の形態３によるフラッシュメモリの要部構成を示す回路図である。図４に示した実施の形態２と異なり、図７に示したフラッシュメモリのセンスアンプ２４には、トランジスタ２０１と並列に抵抗器２０８が接続されている。ここでは、トランジスタ２０１および抵抗器２０８がノーマルリード用のセンスアンプ負荷電流Ｉ８を供給する。このセンスアンプ負荷電流Ｉ８はトランジスタ２０１に流れる電流Ｉ３と抵抗器２０８に流れる電流Ｉ７とを合成したものである。電流Ｉ３は上述したように正の温度特性を有する。電流Ｉ７は電源電圧Ｖｃｃに比例する。この比例係数をα、抵抗器２０８の抵抗値をＲ３とすると、ノーマルリード用のセンスアンプ負荷電流Ｉ８は次の式（７）で与えられる。
【００７２】
【数６】

【００７３】
図８に示すように、ノーマルリード用のセンスアンプ負荷電流Ｉ８は電源電圧Ｖｃｃ（ワード線ＷＬの電圧）に比例して大きくなる。したがって、Ｖｃｃ下限におけるリードマージンΔＩａおよびＶｃｃ上限におけるリードマージンΔＩｂともに上記実施の形態１および２よりも大きくなる。
【００７４】
また、図９に示すようにノーマルリード用のセンスアンプ負荷電流Ｉ８は、正の温度特性を有する。したがって、上記実施の形態１および２と同様にＶｃｃ下限におけるリードマージンΔＩａの温度依存性が小さくなる。
【００７５】
以上のように実施の形態３によれば、電源Ｖｃｃに接続された抵抗器２０８が追加されているため、ノーマルリード用のセンスアンプ負荷電流Ｉ８が正の温度特性だけでなく電源電圧Ｖｃｃ依存性も有する。その結果、Ｖｃｃ下限におけるリードマージンΔＩａおよびＶｃｃ上限におけるリードマージンΔＩｂともに上記実施の形態１および２よりも大きくなる。
【００７６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７７】
【発明の効果】
以上のように本発明によれば、リード動作用とベリファイ動作用とでセンスアンプを共用しているため、両者のマッチングを気にしなくてもよく、しかもセンスアンプに必要なレイアウト面積を削減することができる。また、負荷電流が正の温度特性を有しているため、低温下で電源電圧下限のリードマージンを十分に確保することができる。
【００７８】
また、ベリファイ動作時における負荷電流が温度変動に対して一定であるため、より正確なベリファイ動作を行なうことができる。また、リード動作用の負荷電流が正の温度特性を有するため、低温下で電源電圧下限のリードマージンを十分に確保することができる。さらに、リード動作用の負荷電流が電源電圧依存性を有するため、電源電圧上限および下限のリードマージンを大きくすることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１によるフラッシュメモリの要部構成を示す回路図である。
【図２】 図１に示したフラッシュメモリにおいてワード線の電圧とセンスアンプ負荷電流およびメモリセル電流との関係を示すグラフである。
【図３】 図２中のＶｃｃ下限付近ＩＩＩを拡大したグラフである。
【図４】 本発明の実施の形態２によるフラッシュメモリの要部構成を示す回路図である。
【図５】 図４に示したフラッシュメモリにおいてワード線の電圧とセンスアンプ負荷電流およびメモリセル電流との関係を示すグラフである。
【図６】 図５中のＶｃｃ下限付近ＶＩを拡大したグラフである。
【図７】 本発明の実施の形態３によるフラッシュメモリの要部構成を示す回路図である。
【図８】 図７に示したフラッシュメモリにおいてワード線の電圧とセンスアンプ負荷電流およびメモリセル電流との関係を示すグラフである。
【図９】 図８中のＶｃｃ下限付近ＩＸを拡大したグラフである。
【図１０】 フラッシュメモリにおける従来のセンスアンプの構成を示す回路図である。
【図１１】 図１０に示したフラッシュメモリにおいてワード線の電圧とセンスアンプ負荷電流およびメモリセル電流との関係を示すグラフである。
【図１２】 図１１中のＶｃｃ下限付近ＸＩＩを拡大したグラフである。
【図１３】 図１１中のＶｃｃ下限付近ＸＩＩを拡大してメモリセル電流のしきい値電圧依存性を示したグラフである。
【符号の説明】
１０ 不揮発性メモリセル、１８，３０ 定電流源、２０，２２，２４ センスアンプ、２０１，２０５，２０６ ＰチャネルＭＯＳトランジスタ、２０２ インバータ、２０７ スイッチ、２０８ 抵抗器。

Claims (4)

1. 不揮発性メモリセルと、
   定電流を発生する定電流発生手段と、
   前記不揮発性メモリセルのしきい値電圧を検知するセンスアンプとを備え、
   前記センスアンプは、
   ベリファイ動作時に前記定電流に応じて温度変動に対して一定の第１の負荷電流を供給する第１の負荷電流供給手段と、
   リード動作時に前記定電流に応じて第２の負荷電流を供給する第２の負荷電流供給手段と、
   前記ベリファイ動作時に前記第１の負荷電流を選択し、前記リード動作時に前記第２の負荷電流を選択するスイッチと、
   前記不揮発性メモリセルに流れるメモリセル電流を、前記スイッチにより選択された負荷電流と比較する比較手段とを含む、不揮発性半導体記憶装置。
2. 前記定電流発生手段は、
   正の温度特性を有する第１の定電流を発生する第１の定電流源と、
   負の温度特性を有する第２の定電流を発生する第２の定電流源とを含み、
   前記第１の負荷電流供給手段は、
   前記第１の定電流に比例した第１の電流を前記スイッチに供給する第１のトランジスタと、
   前記第２の定電流に比例した第２の電流を前記第１の電流とともに前記スイッチに供給する第２のトランジスタとを含む、請求項１に記載の不揮発性半導体記憶装置。
3. 前記第２の負荷電流供給手段は、
   前記第１の定電流に比例した前記第２の負荷電流を前記スイッチに供給する第３のトランジスタを含む、請求項２に記載の不揮発性半導体記憶装置。
4. 前記第２の負荷電流供給手段はさらに、
   電源に接続されかつ前記第３のトランジスタと並列に接続された抵抗器を含む、請求項３に記載の不揮発性半導体記憶装置。

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