JPH0690120A - 基準回路及び出力電流の制御方法 - Google Patents
基準回路及び出力電流の制御方法Info
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- JPH0690120A JPH0690120A JP2611093A JP2611093A JPH0690120A JP H0690120 A JPH0690120 A JP H0690120A JP 2611093 A JP2611093 A JP 2611093A JP 2611093 A JP2611093 A JP 2611093A JP H0690120 A JPH0690120 A JP H0690120A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
- G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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Abstract
(57)【要約】
【目的】 高い電源電圧及びまたは低い温度の状態
で、メモリ回路の速度の高まる傾向を防止する基準回路
を提供する。 【構成】 第１の電流が流れる第１電流パスと、出力
電流が流れる第２電流パスとを備え、該第１の電流の大
きさが、該出力電流の大きさに関連する、出力電流供給
手段と、温度が上昇したとき、前記第１の電流の前記大
きさを増加する手段と、電源電圧が増加したとき、前記
第１の電流の前記大きさを減少する手段とを有する。
で、メモリ回路の速度の高まる傾向を防止する基準回路
を提供する。 【構成】 第１の電流が流れる第１電流パスと、出力
電流が流れる第２電流パスとを備え、該第１の電流の大
きさが、該出力電流の大きさに関連する、出力電流供給
手段と、温度が上昇したとき、前記第１の電流の前記大
きさを増加する手段と、電源電圧が増加したとき、前記
第１の電流の前記大きさを減少する手段とを有する。
Description
【０００１】
【産業上の利用分野】本発明は基準回路に関し、特にあ
る範囲の温度及び電源電圧に於て、アクセスタイムとノ
イズレベルに対するより大きな余裕を備えた高速メモリ
用基準回路に関する。
る範囲の温度及び電源電圧に於て、アクセスタイムとノ
イズレベルに対するより大きな余裕を備えた高速メモリ
用基準回路に関する。
【０００２】
【従来の技術】低アクセスタイムのメモリの歩留まりを
増加するために、プロセス変数を変えることによって、
デバイス速度を増加させることができる。従って、歩留
まり分布内のより低速のメモリの速度が増加し、低アク
セスタイムのメモリ装置の歩留まりがより高くなる。し
かしながら、装置の速度が増加したとき、歩留まり分布
内の最も高速のメモリの速度もまた増加する。結果とし
て、最も高速のメモリは、理想的な速度動作状態のもと
でグランドバウンス問題（ground bounce problems）の
影響を受けるまでに速くなる。従って、特定された動作
電圧及び温度範囲の関数であるメモリ装置の総合的な歩
留まりは、期待されたほどには増加しない。グランドバ
ウンスとは、基板内のグランド線に発生する局所的な不
安定性のことを言う。基板内のグランド線は、微小な静
電容量とインダクタンスとを有する導体によって、外部
のクランドに連結される。トランジスタのスイッチング
速度が、遅ければ問題はないが、高周波の電流がその導
体を流れる場合、導体には電圧が生ずる。この電圧が基
板内のグランド線の電位を不安定にする。
増加するために、プロセス変数を変えることによって、
デバイス速度を増加させることができる。従って、歩留
まり分布内のより低速のメモリの速度が増加し、低アク
セスタイムのメモリ装置の歩留まりがより高くなる。し
かしながら、装置の速度が増加したとき、歩留まり分布
内の最も高速のメモリの速度もまた増加する。結果とし
て、最も高速のメモリは、理想的な速度動作状態のもと
でグランドバウンス問題（ground bounce problems）の
影響を受けるまでに速くなる。従って、特定された動作
電圧及び温度範囲の関数であるメモリ装置の総合的な歩
留まりは、期待されたほどには増加しない。グランドバ
ウンスとは、基板内のグランド線に発生する局所的な不
安定性のことを言う。基板内のグランド線は、微小な静
電容量とインダクタンスとを有する導体によって、外部
のクランドに連結される。トランジスタのスイッチング
速度が、遅ければ問題はないが、高周波の電流がその導
体を流れる場合、導体には電圧が生ずる。この電圧が基
板内のグランド線の電位を不安定にする。
【０００３】ＣＭＯＳ及びＢｉＣＭＯＳの速度は、高い
電源電圧と、低い動作温度では最も速い。従って、も
し、高速ＣＭＯＳ及びＢｉＣＭＯＳメモリの歩留まりを
上げるべくメモリ装置の速度を増加するならば、動作電
源電圧が高く、かつ動作温度が低いとき、最も速いＣＭ
ＯＳ及びＢｉＣＭＯＳメモリ装置は、グランドバウンス
問題の影響を受ける。
電源電圧と、低い動作温度では最も速い。従って、も
し、高速ＣＭＯＳ及びＢｉＣＭＯＳメモリの歩留まりを
上げるべくメモリ装置の速度を増加するならば、動作電
源電圧が高く、かつ動作温度が低いとき、最も速いＣＭ
ＯＳ及びＢｉＣＭＯＳメモリ装置は、グランドバウンス
問題の影響を受ける。
【０００４】本発明の動作を説明するために、図１に示
されたバンドギャップ基準回路である従来の形式のバン
ドギャップ基準回路の動作を説明する。この回路の目的
は、温度によって変化しない大きさを有する出力基準電
圧ＶREFを発生させることである。これが、正の温度係
数を有する電圧ＫＶTを発生させ、かつ負の温度係数を
有するトランジスタのベース−エミッタ間電圧Ｖbe(on)
をその電圧に加えることによって実行される。もし、正
の温度係数を有する電圧ＫＶTの大きさが適切に選択さ
れるならば、式１によって以下に示されるような、２つ
の電圧Ｖbe(on)とＫＶTとを加え合わせた電圧ＶREFは、
全体で０の温度係数を有することになる。
されたバンドギャップ基準回路である従来の形式のバン
ドギャップ基準回路の動作を説明する。この回路の目的
は、温度によって変化しない大きさを有する出力基準電
圧ＶREFを発生させることである。これが、正の温度係
数を有する電圧ＫＶTを発生させ、かつ負の温度係数を
有するトランジスタのベース−エミッタ間電圧Ｖbe(on)
をその電圧に加えることによって実行される。もし、正
の温度係数を有する電圧ＫＶTの大きさが適切に選択さ
れるならば、式１によって以下に示されるような、２つ
の電圧Ｖbe(on)とＫＶTとを加え合わせた電圧ＶREFは、
全体で０の温度係数を有することになる。
【０００５】ＶREF＝Ｖbe(on)＋ＫＶT
【０００６】Ｖbe(on)は、約−２ｍＶ／℃の負の温度係
数を概ね有し、一方ＶTは、約０．０８ｍＶ／℃の正の
温度係数を概ね有する。
数を概ね有し、一方ＶTは、約０．０８ｍＶ／℃の正の
温度係数を概ね有する。
【０００７】図１のバンドギャップ回路（従来技術）
は、コレクタ電流ＩCQ0とＩCQ1とが各々流れるカレント
ミラー回路を形成するバイポーラトランジスタＱ０及び
Ｑ１を有する。トランジスタＱ０のベース、トランジス
タＱ１のベース及びトランジスタＱ１のコレクタは、ノ
ードＮ１で連結されている。トランジスタＱ１のエミッ
タは、直接グランドに連結されていて、一方トランジス
タＱ０のエミッタは、抵抗Ｒ６を通してグランドに連結
されている。抵抗Ｒ１をノードＮ５のトランジスタＱ０
のエミッタとグランドとの間に連結することによって、
トランジスタＱ０を流れる電流は、トランジスタＱ１を
流れる電流より小さく設定される。トランジスタＱ０の
ベース−エミッタ接合間の電圧は、トランジスタＱ１の
ベース−エミッタ接合間の電圧に常に関連し、その電圧
より小さい。
は、コレクタ電流ＩCQ0とＩCQ1とが各々流れるカレント
ミラー回路を形成するバイポーラトランジスタＱ０及び
Ｑ１を有する。トランジスタＱ０のベース、トランジス
タＱ１のベース及びトランジスタＱ１のコレクタは、ノ
ードＮ１で連結されている。トランジスタＱ１のエミッ
タは、直接グランドに連結されていて、一方トランジス
タＱ０のエミッタは、抵抗Ｒ６を通してグランドに連結
されている。抵抗Ｒ１をノードＮ５のトランジスタＱ０
のエミッタとグランドとの間に連結することによって、
トランジスタＱ０を流れる電流は、トランジスタＱ１を
流れる電流より小さく設定される。トランジスタＱ０の
ベース−エミッタ接合間の電圧は、トランジスタＱ１の
ベース−エミッタ接合間の電圧に常に関連し、その電圧
より小さい。
【０００８】同様に、Ｑ１とＱ２との相対的なサイズ
は、等しいベース−エミッタ間電圧で、Ｑ０が、Ｑ１よ
りも大きな電流を導通させるように変化させることがで
きる。従って、電流ＩCQは、電流ＩCQ1の変化が電流ＩC
Q0の対応する変化に影響する限り、電流ＩCQ1よりも大
きく、または等しく、またはＩCQ1よりも小さくなるよ
うに選択できる。
は、等しいベース−エミッタ間電圧で、Ｑ０が、Ｑ１よ
りも大きな電流を導通させるように変化させることがで
きる。従って、電流ＩCQは、電流ＩCQ1の変化が電流ＩC
Q0の対応する変化に影響する限り、電流ＩCQ1よりも大
きく、または等しく、またはＩCQ1よりも小さくなるよ
うに選択できる。
【０００９】温度と共に変化しない一定の電圧がノード
Ｎ１０に存在すると仮定する。ダイオード接合されたト
ランジスタＱ１のベース−エミッタ間の電圧Ｖbeが温度
の上昇によって減少するので、抵抗Ｒ２の電圧降下は温
度の上昇によって増加する。温度が上昇して抵抗Ｒ２の
電圧降下がより大きくなると、温度の上昇によって抵抗
Ｒ２を流れる電流ＩR2もより大きくなる。トランジスタ
Ｑ２及びＱ３のベース−エミッタ接合が順方向バイアス
されて、回路が安定動作点に達するように、抵抗Ｒ４が
ＶCCとノードＮ４との間に設けられている。そのような
バンドギャップ基準回路の更に詳しい部分は、Paul Gra
y と Robert Meyer による“Analysis and Design of A
nalog Integratet Circuits”の第２８９頁から第２９
６頁に説明されている。
Ｎ１０に存在すると仮定する。ダイオード接合されたト
ランジスタＱ１のベース−エミッタ間の電圧Ｖbeが温度
の上昇によって減少するので、抵抗Ｒ２の電圧降下は温
度の上昇によって増加する。温度が上昇して抵抗Ｒ２の
電圧降下がより大きくなると、温度の上昇によって抵抗
Ｒ２を流れる電流ＩR2もより大きくなる。トランジスタ
Ｑ２及びＱ３のベース−エミッタ接合が順方向バイアス
されて、回路が安定動作点に達するように、抵抗Ｒ４が
ＶCCとノードＮ４との間に設けられている。そのような
バンドギャップ基準回路の更に詳しい部分は、Paul Gra
y と Robert Meyer による“Analysis and Design of A
nalog Integratet Circuits”の第２８９頁から第２９
６頁に説明されている。
【００１０】トランジスタＱ０のコレクタに流れ込む電
流ＩCQ0は、電流ＩR2のミラー（mirror）であり、従っ
てまた正の温度係数を有する。トランジスタＱ４のベー
スに流れ込む電流が無視できる大きさであると仮定する
と、電流ＩCQ0は、抵抗Ｒ３を流れることによって、正
の温度係数を有する電圧に変換される。抵抗Ｒ３の一方
の端子は、ノードＮ２でトランジスタＱ０のコレクタに
連結されている。抵抗Ｒ３の他方の端子は、ノードＮ３
に連結されている。従って抵抗Ｒ３の抵抗値は、電圧Ｋ
ＶTの定数Ｋに影響すると見られる。抵抗Ｒ３のこの電
圧は、正の温度係数を有する。
流ＩCQ0は、電流ＩR2のミラー（mirror）であり、従っ
てまた正の温度係数を有する。トランジスタＱ４のベー
スに流れ込む電流が無視できる大きさであると仮定する
と、電流ＩCQ0は、抵抗Ｒ３を流れることによって、正
の温度係数を有する電圧に変換される。抵抗Ｒ３の一方
の端子は、ノードＮ２でトランジスタＱ０のコレクタに
連結されている。抵抗Ｒ３の他方の端子は、ノードＮ３
に連結されている。従って抵抗Ｒ３の抵抗値は、電圧Ｋ
ＶTの定数Ｋに影響すると見られる。抵抗Ｒ３のこの電
圧は、正の温度係数を有する。
【００１１】負の温度係数を有する電圧を、抵抗Ｒ３の
正の温度係数を有する電圧に加えるために、バイポーラ
トランジスタＱ４のベースがノードＮ２に連結され、か
つバイポーラトランジスタＱ４のエミッタは、グランド
に連結されている。従って、トランジスタＱ４のベース
−エミッタ間電圧Ｖbe(on)は、グランドとノードＮ２と
の間に存在する。従って、ノードＮ３の電圧は、グラン
ドからノードＮ２への負の温度係数の電圧Ｖbe(on)と、
抵抗Ｒ３の正の温度係数の電圧ＫＶTとの合計である。
抵抗Ｒ３の抵抗値を適切に選ぶことによって、抵抗Ｒ３
の正の温度係数を有する電圧降下の大きさがトランジス
タＱ４の負の温度係数を有するＶbe(on)をちょうど打ち
消すように選択することが可能である。従って、図１の
回路のバンドギャップ基準電圧出力ＶREFは、ノードＮ
３とグランドとの間に発生する。
正の温度係数を有する電圧に加えるために、バイポーラ
トランジスタＱ４のベースがノードＮ２に連結され、か
つバイポーラトランジスタＱ４のエミッタは、グランド
に連結されている。従って、トランジスタＱ４のベース
−エミッタ間電圧Ｖbe(on)は、グランドとノードＮ２と
の間に存在する。従って、ノードＮ３の電圧は、グラン
ドからノードＮ２への負の温度係数の電圧Ｖbe(on)と、
抵抗Ｒ３の正の温度係数の電圧ＫＶTとの合計である。
抵抗Ｒ３の抵抗値を適切に選ぶことによって、抵抗Ｒ３
の正の温度係数を有する電圧降下の大きさがトランジス
タＱ４の負の温度係数を有するＶbe(on)をちょうど打ち
消すように選択することが可能である。従って、図１の
回路のバンドギャップ基準電圧出力ＶREFは、ノードＮ
３とグランドとの間に発生する。
【００１２】しかしながら、この結論は、ノードＮ０の
電圧が温度に影響されない一定電圧であることを前提と
している。トランジスタＱ２のエミッタをノードＮ０に
連結し、トランジスタＱ２のベースをトランジスタＱ３
のベースに連結し、トランジスタＱ３のエミッタを温度
補償ノードＮ３に連結し、トランジスタＱ２及びＱ３の
コレクタをＶCCに連結することによって、ノードＮ０の
電圧が、ノードＮ４の電圧よりもベース−エミッタ間の
電圧降下分だけ低くバイアスされるように、ノードＮ４
は、ノードＮ３の電圧よりもベース−エミッタ間の電圧
降下分だけ高くバイアスされる。結果的に、既に仮定し
たように、ノードＮ０はノードＮ３の温度に影響されな
い電圧が印加されることになる。
電圧が温度に影響されない一定電圧であることを前提と
している。トランジスタＱ２のエミッタをノードＮ０に
連結し、トランジスタＱ２のベースをトランジスタＱ３
のベースに連結し、トランジスタＱ３のエミッタを温度
補償ノードＮ３に連結し、トランジスタＱ２及びＱ３の
コレクタをＶCCに連結することによって、ノードＮ０の
電圧が、ノードＮ４の電圧よりもベース−エミッタ間の
電圧降下分だけ低くバイアスされるように、ノードＮ４
は、ノードＮ３の電圧よりもベース−エミッタ間の電圧
降下分だけ高くバイアスされる。結果的に、既に仮定し
たように、ノードＮ０はノードＮ３の温度に影響されな
い電圧が印加されることになる。
【００１３】もし、図１のバンドキャップ基準回路が、
ＣＭＯＳまたはＢｉＣＭＯＳメモリへ電流を供給するた
めに用いられるならば、回路の温度が減少しても、基準
回路は一定の電流を出力する。従って、ＣＭＯＳまたは
ＢｉＣＭＯＳメモリ回路は、グランドバウンス問題を被
る、歩留まり分布内のより速いまたは最も速いメモリに
なることになる。
ＣＭＯＳまたはＢｉＣＭＯＳメモリへ電流を供給するた
めに用いられるならば、回路の温度が減少しても、基準
回路は一定の電流を出力する。従って、ＣＭＯＳまたは
ＢｉＣＭＯＳメモリ回路は、グランドバウンス問題を被
る、歩留まり分布内のより速いまたは最も速いメモリに
なることになる。
【００１４】
【発明が解決しようとする課題】本発明の目的は、高い
電源電圧及びまたは低い温度の状態で、メモリ回路の速
度の高まる傾向を防止する基準回路を提供することであ
る。
電源電圧及びまたは低い温度の状態で、メモリ回路の速
度の高まる傾向を防止する基準回路を提供することであ
る。
【００１５】
【課題を解決するための手段】上述された目的は、第１
の電流が流れる第１電流パスと、出力電流が流れる第２
電流パスとを備え、該第１の電流の大きさが、該出力電
流の大きさに関連する、出力電流供給手段と、温度が上
昇したとき、前記第１の電流の前記大きさを増加する手
段と、電源電圧が増加したとき、前記第１の電流の前記
大きさを減少する手段とを有することを特徴とする基準
回路と、温度が上昇し、かつ電圧供給源の電圧が一定の
とき、前記出力電流の大きさを増加するべく温度感知イ
ンピーダンス要素を使用する過程と、前記電圧供給源の
前記電圧が増加し、かつ温度が一定のとき、前記出力電
流の前記大きさを減少するべくフィードバック回路を使
用する過程とを有することを特徴とする、出力電流の制
御方法とを提供することによって達成される。
の電流が流れる第１電流パスと、出力電流が流れる第２
電流パスとを備え、該第１の電流の大きさが、該出力電
流の大きさに関連する、出力電流供給手段と、温度が上
昇したとき、前記第１の電流の前記大きさを増加する手
段と、電源電圧が増加したとき、前記第１の電流の前記
大きさを減少する手段とを有することを特徴とする基準
回路と、温度が上昇し、かつ電圧供給源の電圧が一定の
とき、前記出力電流の大きさを増加するべく温度感知イ
ンピーダンス要素を使用する過程と、前記電圧供給源の
前記電圧が増加し、かつ温度が一定のとき、前記出力電
流の前記大きさを減少するべくフィードバック回路を使
用する過程とを有することを特徴とする、出力電流の制
御方法とを提供することによって達成される。
【００１６】
【作用】高速メモリに電流を供給するべく従来用いられ
てきた基準回路、即ちバンドギャップ基準回路は、電源
電圧及びまたは温度の変化にかかわらず、概ね一定の電
流を供給する。
てきた基準回路、即ちバンドギャップ基準回路は、電源
電圧及びまたは温度の変化にかかわらず、概ね一定の電
流を供給する。
【００１７】一方、本発明の回路は、高い電源電圧及び
または低い温度の状態でメモリに供給される電流の大部
分を実質上減衰させる回路を伴った従来のバンドギャッ
プ基準回路に代わるものである。従って、高い電源電圧
及びまたは低い温度の状態で、高速メモリが所定時間内
に流入または流出させるる電流の量の増加分は、減少さ
れる。結果として、高速ＣＭＯＳまたはＢｉＣＭＯＳ装
置がノード上の所定の静電容量を放電するために、長い
時間が必要となり、ＣＭＯＳまたはＢｉＣＭＯＳが電源
電圧の高い状態およびまたは温度の低い状態にあるとき
には、ノードの遷移論理レベルの電圧は低くならない。
歩留まり分布曲線の速い端部にあるそれらのＣＭＯＳお
よびＢｉＣＭＯＳメモリのグランドバウンス問題は、歩
留まり分布曲線内の全ての装置の速度が増加する理想的
な動作状態では、悪化することはなくなる。
または低い温度の状態でメモリに供給される電流の大部
分を実質上減衰させる回路を伴った従来のバンドギャッ
プ基準回路に代わるものである。従って、高い電源電圧
及びまたは低い温度の状態で、高速メモリが所定時間内
に流入または流出させるる電流の量の増加分は、減少さ
れる。結果として、高速ＣＭＯＳまたはＢｉＣＭＯＳ装
置がノード上の所定の静電容量を放電するために、長い
時間が必要となり、ＣＭＯＳまたはＢｉＣＭＯＳが電源
電圧の高い状態およびまたは温度の低い状態にあるとき
には、ノードの遷移論理レベルの電圧は低くならない。
歩留まり分布曲線の速い端部にあるそれらのＣＭＯＳお
よびＢｉＣＭＯＳメモリのグランドバウンス問題は、歩
留まり分布曲線内の全ての装置の速度が増加する理想的
な動作状態では、悪化することはなくなる。
【００１８】
【実施例】図２は、更なる出力電流ミラーを伴った図１
の基準回路の回路図である。ノードＮ３の電圧は、ある
範囲の温度に於て安定なので、電流ＩCQ3も温度に対し
てはかなり安定することになる。Ｐチャネル電界効果ト
ランジスタＱ５及びＰチャネル電界効果トランジスタＱ
６を有するカレントミラー回路は、電流ＩCQ3を出力電
流ＩQ6に反映させるために用いられる。このカレントミ
ラー回路では、トランジスタＱ５及びＱ６のソースは、
ＶCCに連結されていて、トランジスタＱ５及びＱ６のゲ
ートは、互いに連結され、かつトランジスタＱ３のソー
スに連結されている。トランジスタＱ５のドレインは、
トランジスタＱ３のコレクタに連結されている。そして
トランジスタＱ６のドレインは、基準回路から出力電流
ＩQ6を提供する。トランジスタＱ５及びＱ６は両方とも
等しい導電型式のトランジスタ、即ちＰチャネル電界効
果トランジスタであり、温度の変化は両方のトランジス
タに等しく影響を及ぼす。
の基準回路の回路図である。ノードＮ３の電圧は、ある
範囲の温度に於て安定なので、電流ＩCQ3も温度に対し
てはかなり安定することになる。Ｐチャネル電界効果ト
ランジスタＱ５及びＰチャネル電界効果トランジスタＱ
６を有するカレントミラー回路は、電流ＩCQ3を出力電
流ＩQ6に反映させるために用いられる。このカレントミ
ラー回路では、トランジスタＱ５及びＱ６のソースは、
ＶCCに連結されていて、トランジスタＱ５及びＱ６のゲ
ートは、互いに連結され、かつトランジスタＱ３のソー
スに連結されている。トランジスタＱ５のドレインは、
トランジスタＱ３のコレクタに連結されている。そして
トランジスタＱ６のドレインは、基準回路から出力電流
ＩQ6を提供する。トランジスタＱ５及びＱ６は両方とも
等しい導電型式のトランジスタ、即ちＰチャネル電界効
果トランジスタであり、温度の変化は両方のトランジス
タに等しく影響を及ぼす。
【００１９】図３は、本発明の基準回路の図である。バ
イポーラトランジスタＱ０及びＱ１がカレントミラー回
路を形成している。トランジスタＱ０及びＱ１のベース
は、ノードＮ１で互いに連結されている。トランジスタ
Ｑ１のエミッタは、直接グランドに連結され、トランジ
スタＱ０のエミッタは、抵抗Ｒ１を通してグランドに連
結されている。トランジスタＱ１のベースは、トランジ
スタＱ１のコレクタに連結されている。抵抗Ｒ３は、ト
ランジスタＱ０のコレクタのノードＮ２とバイポーラト
ランジスタＱ３のエミッタのノードＮ３との間に連結さ
れている。トランジスタＱ３のコレクタは、ノードＮ５
に連結されている。トランジスタＱ３のベースは、ノー
ドＮ４に連結されている。ノードＮ４はまた、バイポー
ラトランジスタＱ２のベースに連結されている。トラン
ジスタＱ２のエミッタは、抵抗Ｒ２を通して、ノードＮ
１でトランジスタＱ１のコレクタに連結されている。ト
ランジスタＱ２のコレクタは、直接ＶCCに連結されてい
る。バイポーラトランジスタＱ４のベースは、ノードＱ
２に連結され、トランジスタＱ４のエミッタは直接グラ
ンドに連結され、トランジスタＱ４のコレクタはノード
Ｎ４に連結されている。抵抗Ｒ４は、ＶCCとノードＮ４
との間に連結されている。Ｎチャネル電界効果トランジ
スタＱ７は、静電容量として、ノードＮ４とＮ２との間
に連結され、トランジスタＱ７のソース及びドレイン
は、ノードＮ２に連結され、トランジスタＱ７のゲート
は、ノードＮ４に連結されている。
イポーラトランジスタＱ０及びＱ１がカレントミラー回
路を形成している。トランジスタＱ０及びＱ１のベース
は、ノードＮ１で互いに連結されている。トランジスタ
Ｑ１のエミッタは、直接グランドに連結され、トランジ
スタＱ０のエミッタは、抵抗Ｒ１を通してグランドに連
結されている。トランジスタＱ１のベースは、トランジ
スタＱ１のコレクタに連結されている。抵抗Ｒ３は、ト
ランジスタＱ０のコレクタのノードＮ２とバイポーラト
ランジスタＱ３のエミッタのノードＮ３との間に連結さ
れている。トランジスタＱ３のコレクタは、ノードＮ５
に連結されている。トランジスタＱ３のベースは、ノー
ドＮ４に連結されている。ノードＮ４はまた、バイポー
ラトランジスタＱ２のベースに連結されている。トラン
ジスタＱ２のエミッタは、抵抗Ｒ２を通して、ノードＮ
１でトランジスタＱ１のコレクタに連結されている。ト
ランジスタＱ２のコレクタは、直接ＶCCに連結されてい
る。バイポーラトランジスタＱ４のベースは、ノードＱ
２に連結され、トランジスタＱ４のエミッタは直接グラ
ンドに連結され、トランジスタＱ４のコレクタはノード
Ｎ４に連結されている。抵抗Ｒ４は、ＶCCとノードＮ４
との間に連結されている。Ｎチャネル電界効果トランジ
スタＱ７は、静電容量として、ノードＮ４とＮ２との間
に連結され、トランジスタＱ７のソース及びドレイン
は、ノードＮ２に連結され、トランジスタＱ７のゲート
は、ノードＮ４に連結されている。
【００２０】Ｐチャネル電界効果トランジスタＱ５のド
レイン及びゲートは、ノードＮ５でトランジスタＱ３の
コレクタに連結されている。トランジスタＱ５のソース
はＶCCに連結されている。カレントミラー回路用Ｐチャ
ネル電界効果トランジスタＱ６のゲートはまた、ノード
Ｎ５に連結されている。トランジスタＱ６のソースはＶ
CCに連結され、トランジスタＱ６のドレインは基準回路
の出力電流ＩQ6を出力する。
レイン及びゲートは、ノードＮ５でトランジスタＱ３の
コレクタに連結されている。トランジスタＱ５のソース
はＶCCに連結されている。カレントミラー回路用Ｐチャ
ネル電界効果トランジスタＱ６のゲートはまた、ノード
Ｎ５に連結されている。トランジスタＱ６のソースはＶ
CCに連結され、トランジスタＱ６のドレインは基準回路
の出力電流ＩQ6を出力する。
【００２１】バイポーラトランジスタＱ８のゲートは、
ノードＮ５に連結されている。トランジスタＱ８のコレ
クタはＶCCに連結され、トランジスタＱ８のエミッタは
ノードＮ６に連結されている。抵抗Ｒ５はノードＮ６と
グランドとの間に連結されている。トランジスタＱ９の
ドレインはグランドに連結され、トランジスタＱ９のソ
ースはノードＮ７に連結されている。ノードＮ７はＮチ
ャネルＭＯＳトランジスタＱ１０のゲートに連結され、
Ｑ１０のドレインはグランドに連結され、Ｑ１０のソー
スはノードＮ２に連結されている。抵抗Ｒ６はノードＮ
２とグランドとの間に連結されている。
ノードＮ５に連結されている。トランジスタＱ８のコレ
クタはＶCCに連結され、トランジスタＱ８のエミッタは
ノードＮ６に連結されている。抵抗Ｒ５はノードＮ６と
グランドとの間に連結されている。トランジスタＱ９の
ドレインはグランドに連結され、トランジスタＱ９のソ
ースはノードＮ７に連結されている。ノードＮ７はＮチ
ャネルＭＯＳトランジスタＱ１０のゲートに連結され、
Ｑ１０のドレインはグランドに連結され、Ｑ１０のソー
スはノードＮ２に連結されている。抵抗Ｒ６はノードＮ
２とグランドとの間に連結されている。
【００２２】抵抗Ｒ７の一方の端子は、ノードＮ７に連
結されている。抵抗Ｒ７の他方の端子は、バイポーラト
ランジスタＱ１１のエミッタに連結されている。トラン
ジスタＱ１１のベースはノードＮ８に連結され、トラン
ジスタＱ１１のコレクタはＶCCに連結されている。バイ
ポーラトランジスタＱ１２のベース及びコレクタは共通
にノードＮ８に連結されている。抵抗Ｒ８はノードＮ８
とＶCCとの間に連結されている。トランジスタＱ１２の
エミッタはノードＮ４に連結されている。
結されている。抵抗Ｒ７の他方の端子は、バイポーラト
ランジスタＱ１１のエミッタに連結されている。トラン
ジスタＱ１１のベースはノードＮ８に連結され、トラン
ジスタＱ１１のコレクタはＶCCに連結されている。バイ
ポーラトランジスタＱ１２のベース及びコレクタは共通
にノードＮ８に連結されている。抵抗Ｒ８はノードＮ８
とＶCCとの間に連結されている。トランジスタＱ１２の
エミッタはノードＮ４に連結されている。
【００２３】図４は、図３の基準回路の電源電圧ＶCCが
４．０Ｖから７．２Ｖに増加したときの、出力電流ＩQ6
の変化を表したグラフである。図３の回路でＶCCが増加
すると、ノードＮ５の電圧は、ノードＮ５とＶCCとの間
の電圧が概ね一定となるように、ＶCCに概ね追従して増
加すると認められる。ノードＮ５の電圧のこの特性は、
電流ＩR3の大きさを減少させることに利用され、従って
電流ＩQ5及びＩQ6を減少させることに利用される。ノー
ドＮ５の電圧がＶCCの増加に従って増加するとき、トラ
ンジスタＱ８を流れる電流が増加し、ノードＮ６の電圧
が増加し、トランジスタＱ９を流れる電流が増加し、そ
の結果ノードＮ７の電圧が減少し、トランジスタＱ１０
を流れる電流が減少する。ＩQ10は電流ＩR3の成分なの
で、ＩQ10を減少させることによってＩR3が減少され
る。このフィードバック回路のゲインを制御することに
よって、電源電圧ＶCCの増加に従って減少する電流ＩR3
の大きさが制御される。その結果、図４に示すように電
源電圧ＶCCの増加に従って、出力基準電流ＩQ6が所望通
りに減少する。図３のフィードバック回路では、抵抗Ｒ
７及びＲ８と同様にトランジスタＱ１１及びＱ１２は、
ＮチャネルトランジスタＱ９を含む増幅器のフィードバ
ック段のための電流源負荷として構成される。
４．０Ｖから７．２Ｖに増加したときの、出力電流ＩQ6
の変化を表したグラフである。図３の回路でＶCCが増加
すると、ノードＮ５の電圧は、ノードＮ５とＶCCとの間
の電圧が概ね一定となるように、ＶCCに概ね追従して増
加すると認められる。ノードＮ５の電圧のこの特性は、
電流ＩR3の大きさを減少させることに利用され、従って
電流ＩQ5及びＩQ6を減少させることに利用される。ノー
ドＮ５の電圧がＶCCの増加に従って増加するとき、トラ
ンジスタＱ８を流れる電流が増加し、ノードＮ６の電圧
が増加し、トランジスタＱ９を流れる電流が増加し、そ
の結果ノードＮ７の電圧が減少し、トランジスタＱ１０
を流れる電流が減少する。ＩQ10は電流ＩR3の成分なの
で、ＩQ10を減少させることによってＩR3が減少され
る。このフィードバック回路のゲインを制御することに
よって、電源電圧ＶCCの増加に従って減少する電流ＩR3
の大きさが制御される。その結果、図４に示すように電
源電圧ＶCCの増加に従って、出力基準電流ＩQ6が所望通
りに減少する。図３のフィードバック回路では、抵抗Ｒ
７及びＲ８と同様にトランジスタＱ１１及びＱ１２は、
ＮチャネルトランジスタＱ９を含む増幅器のフィードバ
ック段のための電流源負荷として構成される。
【００２４】図５は、図３の基準回路の動作温度が０℃
から１５０℃まで増加するとき、回路によって出力され
る出力基準電流ＩQ6が、増加する様子を示したグラフで
ある。図１の説明で仮定されたＶREF＝Ｖbe(on)＋ＫＶT
は、抵抗Ｒ１が温度の変化に対して概ね変化しない抵抗
値を有することを仮定していた。ある温度に於て、もし
Ｒ１の抵抗値が変化するならば、トランジスタＱ０のベ
ース−エミッタ間電圧Ｖbeが影響を受け、電流ＩR3が変
化することになる。例えば、もし抵抗Ｒ１が減少するな
らば、ノードＮ１の電圧はトランジスタＱ０の電圧Ｖbe
と抵抗Ｒ１の電圧降下の合計なので、より大きなベース
−エミッタ間電圧が、最初にトランジスタＱ０に存在す
ることになる。このより大きなベース−エミッタ間電圧
によって、トランジスタＱ０はより大きな電流を流すこ
とになり、電流ＩR3が増加することになる。同様に、も
し抵抗Ｒ１が増加するならば、トランジスタＱ０のベー
ス−エミッタ間電圧が、最初に減少し、トランジスタＱ
０を流れる電流が減少し、そして電流ＩR3が減少するこ
とになる。
から１５０℃まで増加するとき、回路によって出力され
る出力基準電流ＩQ6が、増加する様子を示したグラフで
ある。図１の説明で仮定されたＶREF＝Ｖbe(on)＋ＫＶT
は、抵抗Ｒ１が温度の変化に対して概ね変化しない抵抗
値を有することを仮定していた。ある温度に於て、もし
Ｒ１の抵抗値が変化するならば、トランジスタＱ０のベ
ース−エミッタ間電圧Ｖbeが影響を受け、電流ＩR3が変
化することになる。例えば、もし抵抗Ｒ１が減少するな
らば、ノードＮ１の電圧はトランジスタＱ０の電圧Ｖbe
と抵抗Ｒ１の電圧降下の合計なので、より大きなベース
−エミッタ間電圧が、最初にトランジスタＱ０に存在す
ることになる。このより大きなベース−エミッタ間電圧
によって、トランジスタＱ０はより大きな電流を流すこ
とになり、電流ＩR3が増加することになる。同様に、も
し抵抗Ｒ１が増加するならば、トランジスタＱ０のベー
ス−エミッタ間電圧が、最初に減少し、トランジスタＱ
０を流れる電流が減少し、そして電流ＩR3が減少するこ
とになる。
【００２５】標準的な拡散抵抗は、概ねＣＭＯＳ及びＢ
ｉＣＭＯＳ集積回路プロセスによって実施される。これ
らの抵抗は、温度の上昇に従って増加する抵抗値を有す
る。従って、そのような抵抗が図３の回路で使用される
ならば、回路の温度の上昇により、抵抗Ｒ１の値は増加
し、かつ電流ＩR3は減少する。このような理由から、本
発明は、薄型フィルム抵抗のような負の温度係数を備え
た抵抗を、抵抗Ｒ１に利用する。例えば、この抵抗は、
高抵抗ポリシリコン薄型フィルム抵抗であって良い。そ
のような抵抗は、温度の上昇と共に減少する抵抗値を有
する。従って本発明は、回路の温度が上昇したときに、
出力基準電流ＩQ6の所望の増加を得る。
ｉＣＭＯＳ集積回路プロセスによって実施される。これ
らの抵抗は、温度の上昇に従って増加する抵抗値を有す
る。従って、そのような抵抗が図３の回路で使用される
ならば、回路の温度の上昇により、抵抗Ｒ１の値は増加
し、かつ電流ＩR3は減少する。このような理由から、本
発明は、薄型フィルム抵抗のような負の温度係数を備え
た抵抗を、抵抗Ｒ１に利用する。例えば、この抵抗は、
高抵抗ポリシリコン薄型フィルム抵抗であって良い。そ
のような抵抗は、温度の上昇と共に減少する抵抗値を有
する。従って本発明は、回路の温度が上昇したときに、
出力基準電流ＩQ6の所望の増加を得る。
【００２６】本発明では、回路の温度が低いときに、基
準電流の出力を減少させるべく、０でない温度係数を備
えた抵抗を使用していることが理解されるべきである。
幾つかの実施例では、回路の温度が下がったときに、実
際に出力基準電流を減少させる、基準回路のある位置に
配置された正の温度係数を備えた抵抗が使用されても良
い。従って、本発明は、出力基準電流を調節するために
使用する抵抗を、負の温度係数を備えた抵抗のみに限定
するものではない。
準電流の出力を減少させるべく、０でない温度係数を備
えた抵抗を使用していることが理解されるべきである。
幾つかの実施例では、回路の温度が下がったときに、実
際に出力基準電流を減少させる、基準回路のある位置に
配置された正の温度係数を備えた抵抗が使用されても良
い。従って、本発明は、出力基準電流を調節するために
使用する抵抗を、負の温度係数を備えた抵抗のみに限定
するものではない。
【００２７】図６は、本発明の基準回路の一実施例の第
１の可能な応用例を示す。図３の回路が、ＢｉＣＭＯＳ
の非反転入力バッファ回路に電流を供給するべく図６の
回路に用いられる。図６のトランジスタＱ６は、図３の
基準回路のトランジスタＱ６とおなじものである。トラ
ンジスタＱ６のソースは、ＶCCに連結され、トランジス
タＱ６のドレインは、図６の回路のノードＮ９に連結さ
れている。バイポーラトランジスタＱ１３のベースは、
ノードＮ９に連結され、トランジスタＱ１３のエミッタ
はデータ出力端子ＤＯに連結されている。Ｎチャネル電
界効果トランジスタＱ１４のゲートは、データ入力端子
ＤＩに連結されている。トランジスタＱ１４のソースは
ノードＮ９に連結され、トランジスタＱ１４のドレイン
はグランドに連結されている。第２のＮチャネル電界効
果トランジスタＱ１５のゲートは、データ入力端子ＤＩ
に連結され、トランジスタＱ１５のソースは、データ出
力端子ＤＯに連結され、トランジスタ１５のドレイン
は、グランドに連結されている。ダイオードとして接続
された第２のバイポーラトランジスタＱ１７のコレクタ
とベースは、データ出力端子ＤＯに連結され、トランジ
スタ１７のエミッタは、ノードＮ９に連結されている。
１の可能な応用例を示す。図３の回路が、ＢｉＣＭＯＳ
の非反転入力バッファ回路に電流を供給するべく図６の
回路に用いられる。図６のトランジスタＱ６は、図３の
基準回路のトランジスタＱ６とおなじものである。トラ
ンジスタＱ６のソースは、ＶCCに連結され、トランジス
タＱ６のドレインは、図６の回路のノードＮ９に連結さ
れている。バイポーラトランジスタＱ１３のベースは、
ノードＮ９に連結され、トランジスタＱ１３のエミッタ
はデータ出力端子ＤＯに連結されている。Ｎチャネル電
界効果トランジスタＱ１４のゲートは、データ入力端子
ＤＩに連結されている。トランジスタＱ１４のソースは
ノードＮ９に連結され、トランジスタＱ１４のドレイン
はグランドに連結されている。第２のＮチャネル電界効
果トランジスタＱ１５のゲートは、データ入力端子ＤＩ
に連結され、トランジスタＱ１５のソースは、データ出
力端子ＤＯに連結され、トランジスタ１５のドレイン
は、グランドに連結されている。ダイオードとして接続
された第２のバイポーラトランジスタＱ１７のコレクタ
とベースは、データ出力端子ＤＯに連結され、トランジ
スタ１７のエミッタは、ノードＮ９に連結されている。
【００２８】データ入力端子ＤＩが低状態から高状態に
遷移するとき、トランジスタＱ１４及びＱ１５がターン
オンする。結果として、ノードＮ９の電位がグランドに
プルダウンされ、バイポーラトランジスタＱ１３はター
ンオフする。トランジスタＱ１３がターンオフし、トラ
ンジスタＱ１５がターンオンした状態では、出力データ
端子ＤＯの電位は低状態である。
遷移するとき、トランジスタＱ１４及びＱ１５がターン
オンする。結果として、ノードＮ９の電位がグランドに
プルダウンされ、バイポーラトランジスタＱ１３はター
ンオフする。トランジスタＱ１３がターンオフし、トラ
ンジスタＱ１５がターンオンした状態では、出力データ
端子ＤＯの電位は低状態である。
【００２９】データ入力端子ＤＩが高状態から低状態に
遷移するとき、トランジスタＱ１４及びＱ１５はターン
オフする。従って、ノードＮ９の電位が、トランジスタ
Ｑ６を通して、ＶCCにプルアップされ、トランジスタＱ
１３がターンオンする。トランジスタＱ１７は、逆方向
バイアスされ、従ってトランジスタＱ１３のベースの電
位の増加には影響しない。トランジスタＱ１３がターン
オンし、トランジスタＱ１５がターンオフしているの
で、データ出力端子ＤＯの電位は増加する。ダイオード
として接続されたトランジスタＱ１７は、データ出力端
子ＤＯの電位が、ノードＮ９の電位に対して、ダイオー
ド１個分の電圧降下よりも高くならないことを保証する
ものである。
遷移するとき、トランジスタＱ１４及びＱ１５はターン
オフする。従って、ノードＮ９の電位が、トランジスタ
Ｑ６を通して、ＶCCにプルアップされ、トランジスタＱ
１３がターンオンする。トランジスタＱ１７は、逆方向
バイアスされ、従ってトランジスタＱ１３のベースの電
位の増加には影響しない。トランジスタＱ１３がターン
オンし、トランジスタＱ１５がターンオフしているの
で、データ出力端子ＤＯの電位は増加する。ダイオード
として接続されたトランジスタＱ１７は、データ出力端
子ＤＯの電位が、ノードＮ９の電位に対して、ダイオー
ド１個分の電圧降下よりも高くならないことを保証する
ものである。
【００３０】表１は、従来のバンドギャップ基準回路か
ら電流を供給された図６の入力バッファの性能と、本発
明の図３の基準回路から電流を供給された図６の入力バ
ッファの性能とを比較したものである。
ら電流を供給された図６の入力バッファの性能と、本発
明の図３の基準回路から電流を供給された図６の入力バ
ッファの性能とを比較したものである。
【００３１】
【表１】
【００３２】トリップ点のための試験の条件は４．２
Ｖ、１４８℃から６．０Ｖ、０℃まで変えられた。表１
の△トリップ点は、準安定状態の範囲を含む。概ね、１
つの入力バッファは約０．５６９ｍＡを消費し、２．８
８ナノ秒の遅れを有する。新しい基準回路を用いると、
入力バッファは３８０ピコ秒速くなり、トリップ点は４
５％だけより良く制御され、電流の消費は０．４８１ｍ
Ａに減少する。
Ｖ、１４８℃から６．０Ｖ、０℃まで変えられた。表１
の△トリップ点は、準安定状態の範囲を含む。概ね、１
つの入力バッファは約０．５６９ｍＡを消費し、２．８
８ナノ秒の遅れを有する。新しい基準回路を用いると、
入力バッファは３８０ピコ秒速くなり、トリップ点は４
５％だけより良く制御され、電流の消費は０．４８１ｍ
Ａに減少する。
【００３３】図７は、本発明の基準回路の一実施例の第
２の応用例を示す。図３の回路が集積回路メモリのセン
スアンプ７０に電流を供給するために図７の回路内で使
用されている。図６のトランジスタＱ６は、図７の基準
回路のトランジスタＱ６と同じものである。図７では、
トランジスタＱ６のドレインは、ノードＮ１０のＮチャ
ネルトランジスタＱ７１のソース及びゲートの両方に連
結されている。トランジスタＱ７１のドレインは、抵抗
性のＮチャネルトランジスタＱ７２のソースに連結され
ている。トランジスタＱ７２のゲートはＶCCに連結さ
れ、ドレインはグランドに連結されている。トランジス
タＱ７１及びＱ７２のアスペクト比は、予め決められた
所望の値に電流ＩQ6を設定するように選択されて良い。
２の応用例を示す。図３の回路が集積回路メモリのセン
スアンプ７０に電流を供給するために図７の回路内で使
用されている。図６のトランジスタＱ６は、図７の基準
回路のトランジスタＱ６と同じものである。図７では、
トランジスタＱ６のドレインは、ノードＮ１０のＮチャ
ネルトランジスタＱ７１のソース及びゲートの両方に連
結されている。トランジスタＱ７１のドレインは、抵抗
性のＮチャネルトランジスタＱ７２のソースに連結され
ている。トランジスタＱ７２のゲートはＶCCに連結さ
れ、ドレインはグランドに連結されている。トランジス
タＱ７１及びＱ７２のアスペクト比は、予め決められた
所望の値に電流ＩQ6を設定するように選択されて良い。
【００３４】センスアンプ７０は、ＮＰＮバイポーラト
ランジスタＱ７３及びＱ７４によって形成されるような
一対のトランジスタを有する。トランジスタＱ７３及び
Ｑ７４のエミッタは、ノードＮ１１に連結されている。
ＮチャネルトランジスタＱ７５のソースはノードＮ１１
に連結され、トランジスタＱ７５のゲートはノードＮ１
０に連結されている。トランジスタ７５のドレインは、
もう１つのＮチャネルトランジスタＱ７６のソースに連
結されている。トランジスタＱ７６のドレインはグラン
ドに連結されている。センスアンプイネーブル信号ＳＡ
ＥＮは、ＰチャネルトランジスタＱ７７のゲートばかり
でなく、トランジスタＱ７６のゲートにも入力されてい
る。トランジスタＱ７７のソースはＶCCに連結され、一
方ドレインはノードＮ１１に連結されている。
ランジスタＱ７３及びＱ７４によって形成されるような
一対のトランジスタを有する。トランジスタＱ７３及び
Ｑ７４のエミッタは、ノードＮ１１に連結されている。
ＮチャネルトランジスタＱ７５のソースはノードＮ１１
に連結され、トランジスタＱ７５のゲートはノードＮ１
０に連結されている。トランジスタ７５のドレインは、
もう１つのＮチャネルトランジスタＱ７６のソースに連
結されている。トランジスタＱ７６のドレインはグラン
ドに連結されている。センスアンプイネーブル信号ＳＡ
ＥＮは、ＰチャネルトランジスタＱ７７のゲートばかり
でなく、トランジスタＱ７６のゲートにも入力されてい
る。トランジスタＱ７７のソースはＶCCに連結され、一
方ドレインはノードＮ１１に連結されている。
【００３５】トランジスタＱ７５及びＱ７６のアスペク
ト比と、直列合成抵抗とは、トランジスタＱ７１及びＱ
７２のアスペクト比と、直列合成抵抗とに整合する。従
って、センスアンプ７０が、ＣＭＯＳを高状態にするべ
く高状態になる入力信号ＳＡＥＮによってターンオンさ
れるとき、センスアンプの電流ＩSAは、概ね基準回路か
ら出力される電流ＩQ6に等しい。整合したトランジスタ
Ｑ７１及びＱ７５は両方ともノードＮ１０の同じゲート
電圧によって制御され、整合したトランジスタＱ７２及
びＱ７６は両方とも、ＶCC及びＳＡＥＮ入力上の概ね等
しい高状態の電圧によって各々ターンオンされるので、
ＩSA及びＩQ6は概ね等しい。トランジスタＱ７７は、ト
ランジスタＱ７６がターンオフしたときに、センスアン
プのノードＮ１１がフロート状態（floating）にならな
いように備えられている。センスアンプ７０及びトラン
ジスタＱ７６をターンオフするべくＳＡＥＮが低状態に
なる状態では、ＰチャネルトランジスタＱ７７のゲート
もまた低状態になる。従って、トランジスタＱ７７はタ
ーンオンして、ノードＮ１１をＶCCの高状態に保つ。幾
つかの実施例では、センスアンプ７０のような多重セン
スアンプが組み入れられることもある。これらの実施例
では、ノードＮ１０は、図示されたセンスアンプ７０の
トランジスタＱ７５に対応する他のセンスアンプのトラ
ンジスタに連結される。
ト比と、直列合成抵抗とは、トランジスタＱ７１及びＱ
７２のアスペクト比と、直列合成抵抗とに整合する。従
って、センスアンプ７０が、ＣＭＯＳを高状態にするべ
く高状態になる入力信号ＳＡＥＮによってターンオンさ
れるとき、センスアンプの電流ＩSAは、概ね基準回路か
ら出力される電流ＩQ6に等しい。整合したトランジスタ
Ｑ７１及びＱ７５は両方ともノードＮ１０の同じゲート
電圧によって制御され、整合したトランジスタＱ７２及
びＱ７６は両方とも、ＶCC及びＳＡＥＮ入力上の概ね等
しい高状態の電圧によって各々ターンオンされるので、
ＩSA及びＩQ6は概ね等しい。トランジスタＱ７７は、ト
ランジスタＱ７６がターンオフしたときに、センスアン
プのノードＮ１１がフロート状態（floating）にならな
いように備えられている。センスアンプ７０及びトラン
ジスタＱ７６をターンオフするべくＳＡＥＮが低状態に
なる状態では、ＰチャネルトランジスタＱ７７のゲート
もまた低状態になる。従って、トランジスタＱ７７はタ
ーンオンして、ノードＮ１１をＶCCの高状態に保つ。幾
つかの実施例では、センスアンプ７０のような多重セン
スアンプが組み入れられることもある。これらの実施例
では、ノードＮ１０は、図示されたセンスアンプ７０の
トランジスタＱ７５に対応する他のセンスアンプのトラ
ンジスタに連結される。
【００３６】本発明の特定の実施例についてこれまで説
明したが、他の半導体技術への種々の応用及び他の回路
への電流を供給する種々の応用が、当業者に取って容易
なことは明らかである。従って、これまでの記述は、単
なる説明であって、本発明を実施する１つの方法を説明
することを目的とすることを理解されたい。また、これ
までの実施例の詳しい説明は、添付の請求項によって記
述された本発明の技術的視点を限定するものではない。
明したが、他の半導体技術への種々の応用及び他の回路
への電流を供給する種々の応用が、当業者に取って容易
なことは明らかである。従って、これまでの記述は、単
なる説明であって、本発明を実施する１つの方法を説明
することを目的とすることを理解されたい。また、これ
までの実施例の詳しい説明は、添付の請求項によって記
述された本発明の技術的視点を限定するものではない。
【００３７】
【発明の効果】上述したように本発明によれば、高い電
源電圧及びまたは低い温度の状態で、メモリ回路の速度
の高まる傾向を防止することが可能となる。
源電圧及びまたは低い温度の状態で、メモリ回路の速度
の高まる傾向を防止することが可能となる。
【図１】従来のバンドギャップ基準回路の回路図であ
る。
る。
【図２】出力カレントミラー回路を備えた基準回路の回
路図である。
路図である。
【図３】本発明の基準回路の第１実施例の回路図であ
る。
る。
【図４】本発明の基準回路の供給電圧が変化したときの
出力供給電流の変化を示すグラフである。
出力供給電流の変化を示すグラフである。
【図５】本発明の基準回路の温度が変化したときの出力
供給電流の変化を示すグラフである。
供給電流の変化を示すグラフである。
【図６】ＢｉＣＭＯＳ入力バッファ回路に電流を供給す
るために用いられた本発明の基準回路を示す。
るために用いられた本発明の基準回路を示す。
【図７】センスアンプに電流を供給するために用いられ
た本発明の基準回路を示す。
た本発明の基準回路を示す。
Ｑ０、Ｑ１、Ｑ２、Ｑ３、Ｑ４ バイポーラトランジス
タ Ｑ５、Ｑ６ Ｐチャネル電界トランジスタ Ｑ７ Ｎチャネル電界効果トランジスタ Ｑ８ バイポーラトランジスタ Ｑ９、Ｑ１０ Ｎチャネル電界効果トランジスタ Ｑ１１、Ｑ１２、Ｑ１３ バイポーラトランジスタ Ｑ１４、Ｑ１５ Ｎチャネル電界効果トランジスタ Ｑ１７ バイポーラトランジスタ Ｑ７１、Ｑ７２ Ｎチャネル電界効果トランジスタ Ｑ７３、Ｑ７４ バイポーラトランジスタ Ｑ７５、Ｑ７６ Ｎチャネル電界効果トランジスタ Ｑ７７ Ｐチャネル電界トランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８ 抵
抗
タ Ｑ５、Ｑ６ Ｐチャネル電界トランジスタ Ｑ７ Ｎチャネル電界効果トランジスタ Ｑ８ バイポーラトランジスタ Ｑ９、Ｑ１０ Ｎチャネル電界効果トランジスタ Ｑ１１、Ｑ１２、Ｑ１３ バイポーラトランジスタ Ｑ１４、Ｑ１５ Ｎチャネル電界効果トランジスタ Ｑ１７ バイポーラトランジスタ Ｑ７１、Ｑ７２ Ｎチャネル電界効果トランジスタ Ｑ７３、Ｑ７４ バイポーラトランジスタ Ｑ７５、Ｑ７６ Ｎチャネル電界効果トランジスタ Ｑ７７ Ｐチャネル電界トランジスタ Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８ 抵
抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06
Claims (25)
- 【請求項１】 第１の電流が流れる第１電流パスと、
出力電流が流れる第２電流パスとを備え、該第１の電流
の大きさが、該出力電流の大きさに関連する、出力電流
供給手段と、 温度が上昇したとき、前記第１の電流の前記大きさを増
加する手段と、 電源電圧が増加したとき、前記第１の電流の前記大きさ
を減少する手段とを有することを特徴とする基準回路。 - 【請求項２】 前記供給手段が、 第１のトランジスタと、第２のトランジスタとを備えた
カレントミラー回路を有することを特徴とする請求項１
に記載の基準回路。 - 【請求項３】 前記増加手段が、 バンドギャップ基準回路を有することを特徴とする請求
項１に記載の基準回路。 - 【請求項４】 前記増加手段が、 第１のトランジスタと、第２のトランジスタと、第３の
トランジスタと、第１のインピーダンス要素と、第２の
インピーダンス要素とを有し、 前記第１のトランジスタのベースが、前記第２のトラン
ジスタのベースに連結されていて、 前記第２のトランジスタの前記ベースが、前記第２のト
ランジスタのコレクタに連結されていて、 前記第１のインピーダンス要素が、前記第１のトランジ
スタのエミッタと前記第２のトランジスタのエミッタと
の間に連結されていて、 前記第３のトランジスタのベースが、前記第１のトラン
ジスタのコレクタに連結されていて、 前記第１のインピーダンス要素が、前記第３のトランジ
スタの前記エミッタと前記第１のトランジスタのエミッ
タとの間に連結されていて、 前記第２のインピーダンス要素が、前記第３のトランジ
スタのベースに連結されていることを特徴とする請求項
１に記載の基準回路。 - 【請求項５】 前記増加手段が、負の温度係数を備え
たインピーダンス要素を有することを特徴とする請求項
１に記載の基準回路。 - 【請求項６】 前記減少手段が、出力電圧の大きさに
関係してグランドへのシャント電流を制御する回路を有
することを特徴とする請求項１に記載の基準回路。 - 【請求項７】 前記増加手段が、基準電流が流れる基
準電流パスを有し、前記第１電流が、前記基準電流と前
記シャント電流の少なくとも一部を含むことを特徴とす
る請求項６に記載の基準回路。 - 【請求項８】 前記出力電圧が、前記供給手段の出力
ノードの電圧からなることを特徴とする請求項７に記載
の基準回路。 - 【請求項９】 前記供給手段が、カレントミラー回路
を有し、 前記カレントミラー回路が第１のトランジスタと第２の
トランジスタとを備え、 前記第１のトランジスタの制御端子と前記第２のトラン
ジスタの制御端子とが連結されていることを特徴とする
請求項８に記載の基準回路。 - 【請求項１０】 出力電流を供給する手段と、 温度が上昇したときに、第１の電流の大きさを増加する
手段と、 電源電圧が増加したときに、前記第１の電流の大きさを
減少する手段とを有する基準回路であって、 前記供給手段が、 前記第１の電流が流れる第１の電流パスと、前記出力電
流が流れる第２の電流パスと、第１のトランジスタと、
第２のトランジスタとを有し、 前記第１の電流の前記大きさが、前記出力電流の大きさ
と関連し、 前記第１のトランジスタの制御電極が、前記第２のトラ
ンジスタの制御電極に連結されていて、 前記増加手段が、 第１のトランジスタと、第２のトランジスタと、第３の
トランジスタと、第１の温度感知インピーダンス要素
と、第２のインピーダンス要素とを有し、 前記第１のトランジスタのベースが、前記第２のトラン
ジスタのベースに連結されていて、 前記第２のトランジスタの前記ベースが、前記第２のト
ランジスタのコレクタに連結されていて、 前記第１の温度感知インピーダンス要素が、前記第１の
トランジスタのエミッタと前記第２のトランジスタのエ
ミッタとの間に連結されていて、 前記第３のトランジスタのベースが、前記第１のトラン
ジスタのコレクタに連結されていて、 前記第１の温度感知インピーダンス要素が、前記第３の
トランジスタの前記エミッタと前記第１のトランジスタ
のエミッタとの間に連結されていて、 前記第２のインピーダンス要素が、前記第３のトランジ
スタのベースに連結されていて、 前記減少手段が、電流を伝導する手段を有し、 前記伝導手段の第１の端子が、前記増加手段の前記第３
のトランジスタの前記ベースに連結されていて、 前記伝導手段の第２の端子が、前記増加手段の前記第３
のトランジスタの前記エミッタに連結されていて、 前記伝導手段の第３の制御端子が、前記供給手段の前記
第２のトランジスタの前記制御電極に連結されているこ
とを特徴とする基準回路。 - 【請求項１１】 温度が上昇し、かつ電圧供給源の電
圧が一定のとき、前記出力電流の大きさを増加するべく
温度感知インピーダンス要素を使用する過程と、 前記電圧供給源の前記電圧が増加し、かつ温度が一定の
とき、前記出力電流の前記大きさを減少するべくフィー
ドバック回路を使用する過程とを有することを特徴とす
る、出力電流の制御方法。 - 【請求項１２】 温度感知インピーダンス要素が、薄
型のフィルム抵抗からなることを特徴とする請求項１１
に記載の方法。 - 【請求項１３】 前記フィードバック回路が、第１の
トランジスタの制御端子と第２のトランジスタの制御端
子との間に現れる出力電圧を検知することを特徴とする
請求項１１に記載の方法。 - 【請求項１４】 基準電流入力端と、データ入力端
と、データ出力端とを備えたＢｉＣＭＯＳバッファ段
と、基準電流を発生する手段とを有する回路であって、 前記発生手段が、前記ＢｉＣＭＯＳバッファの前記基準
電流入力端に連結された出力端を有し、 前記基準電流が、 温度が上昇し、かつ電源電圧が一定のとき、増加する大
きさと、 前記電源電圧が増加し、かつ電気温度が一定のとき、減
少する大きさとを備えることを特徴とする回路。 - 【請求項１５】 前記ＢｉＣＭＯＳバッファ段が、 第１のトランジスタと、第２のトランジスタと、第３の
トランジスタとを有し、 前記第１のトランジスタの制御電極が、前記ＢｉＣＭＯ
Ｓバッファ段の前記基準電流と、前記第２のトランジス
タの第１の電極とに連結されていて、 前記第２のトランジスタの制御電極が、前記第３のトラ
ンジスタの制御電極と、前記ＢｉＣＭＯＳバッファ段の
前記データ入力端とに連結されていて、 前記第３のトランジスタの前記第１の電極が、前記第１
のトランジスタの第３の電極と、前記ＢｉＣＭＯＳバッ
ファ段の前記データ出力端とに連結されていることを特
徴とする請求項１４に記載の回路。 - 【請求項１６】 第４のトランジスタを更に有し、 前記第４のトランジスタの制御電極と、前記第４のトラ
ンジスタの第１の電極とが、前記ＢｉＣＭＯＳバッファ
段の前記出力端に連結されていて、 前記第４のトランジスタの第２の電極が、前記第１のト
ランジスタの前記制御電極に連結されていることを特徴
とする請求項１５に記載の回路。 - 【請求項１７】 前記第１のトランジスタが、ＮＰＮ
バイポーラトランジスタからなり、かつ前記第２及び第
３のトランジスタがＮチャネル電界効果トランジスタか
らなることを特徴とする請求項１５に記載の回路。 - 【請求項１８】 入力バッファと、出力バッファと、
ＮＡＮＤゲートと、ＮＯＲゲートと、ＯＲゲートと、イ
ンバータとからなる集合から選択された論理要素を更に
有し、 前記論理要素が、基準電流入力端を有し、 前記基準回路の前記出力電流が、前記論理要素の前記基
準電流入力端に供給されることを特徴とする請求項１に
記載の回路。 - 【請求項１９】 前記論理要素が、ＣＭＯＳ論理要素
からなることを特徴とする請求項１８に記載の回路。 - 【請求項２０】 前記論理要素が、ＢｉＣＭＯＳ論理
要素からなることを特徴とする請求項１８に記載の回
路。 - 【請求項２１】 基準回路と、負荷と、センスアンプ
とを有する回路であって、 前記基準回路が、 基準電流出力端子から基準電流を供給する手段と、 温度が上昇するとき、第１の電流の大きさを増加する手
段と、 電源電圧が増加するとき、前記第１の電流の前記大きさ
を減少する手段とを有し、 前記供給手段が、 前記第１の電流が流れる第１の電流パスと、 前記基準電流が流れる第２の電流パスとを有し、 前記第１の電流の前記大きさが、前記基準電流の大きさ
に関連し、 前記負荷が、 前記基準回路の前記基準電流出力端子に連結された第１
の端子と、 第２の端子とを有し、 前記センスアンプが、 エミッタの連結された一対のトランジスタと、 前記エミッタの連結された一対のトランジスタに連結さ
れた第１の端子と、第２の端子と、前記負荷の前記電界
効果トランジスタの前記ゲートに連結されたゲートとを
備えた電界効果トランジスタとを有することを特徴とす
る回路。 - 【請求項２２】 前記負荷が更に、 グランドと、前記負荷の前記電界効果トランジスタの前
記第２の端子との間に連結された、電流の流れに対して
抵抗する第１の手段を有し、 前記センスアンプが更に、 グランドと、前記センスアンプの前記電界効果トランジ
スタの前記第２の端子との間に連結された、電流の流れ
に対して抵抗する第２の手段を有することを特徴とする
請求項２１に記載の回路。 - 【請求項２３】 前記第１抵抗手段が、 電源電圧に連結されたゲートを備えた電界効果トランジ
スタを有することを特徴とする請求項２２に記載の回
路。 - 【請求項２４】 前記第２抵抗手段が、 センスアンプイネーブル信号を受け入れるゲートを備え
た電界効果トランジスタを有することを特徴とする請求
項２３に記載の回路。 - 【請求項２５】 前記負荷の前記電界効果トランジス
タが、前記センスアンプの前記電界効果トランジスタの
アスペクト比に概ね整合するアスペクト比を有すること
を特徴とする請求項２１に記載の回路。
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