CN109844863A - 用于非易失性存储器设备操作的方法、系统和设备 - Google Patents

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Abstract

公开了用于非易失性存储器设备的操作的方法、系统和设备。在一个实施例中，在一个实施例中，感测电路可以使得能够确定非易失性存储器元件的当前阻抗状态，同时避免非易失性存储器元件的状态的无意改变。

Description

用于非易失性存储器设备操作的方法、系统和设备
技术领域
公开了利用存储器设备的技术。
背景技术
非易失性存储器是一类存储器，其中存储器单元或元件在提供给该器件的电力移除之后不会丢失其状态。例如，最早的计算机存储器(其由可以在两个方向上磁化的铁氧体环制成)是非易失性的。随着半导体技术发展到更高水平的小型化，铁氧体器件被放弃用于更常见的易失性存储器，例如DRAM(动态随机存取存储器)和SRAM(静态RAM)。
一种类型的非易失性存储器(电可擦除可编程只读存储器(EEPROM)设备)具有大单元区域并且可能需要晶体管栅极上的大电压(例如，12.0至21.0伏特)来进行写入或擦除。而且，擦除或写入时间通常为数十微秒的量级。EEPROM的一个限制因素是有限的擦除/写入周期数不能略微超过600,000次-或在大约105-106的量级。半导体工业通过对存储器阵列进行扇区化(通过这种方式使得在被称为闪存设备的“EEPROM”中可以一次擦除“页”(例如，子阵列))来消除了对EEPROM和非易失性晶体管之间的传输门(pass-gate)开关晶体管的需求。在闪存设备中，为了速度和更高的位密度，牺牲了保持随机存取(擦除/写入单个位)的能力。
最近，FeRAM(铁电RAM)已经提供了低功率、相对高的写/读速度、以及超过100亿次的读/写周期的耐久性。类似地，磁存储器(MRAM)提供了高写/读速度和耐久性，但具有高成本和高功耗。这些技术例如都没有达到闪存设备的密度。因此，闪存仍为非易失性存储器的选择。然而，人们普遍认为闪存技术可能不容易在65纳米(nm)以下扩展；因此，正在积极地寻求能够缩放到更小尺寸的新的非易失性存储设备。
考虑用于替换闪存设备的技术包括基于某些材料的存储器，所述材料表现出与材料相位变化(其至少部分地由晶体结构中原子的长程排序确定)相关的电阻变化。在称为相变存储器(PCM/PCRAM)设备的一种类型的可变电阻存储器中，当存储器元件短暂熔化然后冷却到导电结晶状态或非导电非晶态时，发生电阻变化。典型的材料可以变化并且可以包括GeSbTe，其中Sb和Te可以交换为周期表上相同或相似特性的其他元素。然而，这些基于电阻的存储器尚未证明在商业上有用，因为它们在导电和绝缘状态之间的转变取决于物理结构现象(例如，在高达600℃下熔化)并返回到对于许多应用中有用的存储器而言不能充分控制的固态。
另一种可变电阻存储器类别包括响应于初始高“形成”电压和电流以激活可变电阻功能的材料。这些材料可包括，例如，PrxCayMnzO∈，其中x、y、z和∈具有不同的化学计量；过渡金属氧化物(TMO)，如CuO、CoO、VOx、NiO、TiO2、Ta2O5；和一些钙钛矿，如Cr；SrTiO3。这些存储器类型中的一些存在并落入电阻性RAM(ReRAM)或导电桥RAMS(CBRAM)分类中，以将它们与硫族化物类存储器进行区分。据推测，这些RAM中的电阻切换至少部分是由于通过电铸工艺形成连接顶部和底部导电端子的窄导电路径或细丝，尽管这种导电细丝的存在仍然是争议。由于ReRAM/CBRAM的操作可能与温度有很大关系，因此ReRAM/CBRAM中的电阻切换机制也可能高度依赖于温度。另外，由于细丝的形成和移动是随机的，这些系统可以随机地操作。其他类型的ReRAM/CBRAM也可能表现出不稳定的特性。此外，ReRAM/CBRAM中的电阻切换往往会在许多存储周期后趋于疲劳。也就是说，在存储器状态多次改变之后，导电状态和绝缘状态之间的电阻差异可能显着改变。在商业存储器设备中，这种改变可能使存储器超出规范并使其不可用。
考虑到形成随时间和温度稳定的薄膜电阻切换材料的固有困难，可行的电阻切换存储器仍然是一个挑战。此外，由于高电流、电铸，在合理的温度和电压范围内没有可测量的存储器读或写窗口，以及诸如随机行为的许多其他问题，迄今为止开发的所有电阻切换机构已经固有地不适合于存储器。因此，本领域仍然需要具有低功率、高速度、高密度和稳定性的确定性的非易失性存储器，并且特别地，这种存储器可扩展到远低于65纳米(nm)的特征尺寸。
附图说明
在说明书的结论部分中特别指出并清楚地要求保护所要求保护的主题。然而，关于操作的组织和/或方法以及其目的、特征和/或优点，如果结合附图阅读，通过参考以下详细描述可以最好地理解，其中：
图1A示出了CES设备的电流密度与电压的曲线图。
图1B是CES设备的等效电路的示意图。
图2是根据实施例的用于将读操作应用于非易失性存储器元件的电路的示意图；
图3A是根据替代实施例的用于将读操作应用于非易失性存储器元件的电路的示意图；
图3B是根据替代实施例的用于将读操作应用于非易失性存储器元件的电路的示意图；
图4A和4B是说明特定实现方式的优点的曲线图；
图5A是根据实施例的用于将读操作应用于非易失性存储器元件的电路的示意图；
图5B是根据实施例的读操作的时序图；
图5C是根据实施例的检测电路的一部分的示意图；
图6A是根据替代实施例的用于将读操作应用于非易失性存储器元件的电路的示意图；
图6B是根据实施例的读操作的时序图；
图7是根据替代实施例的用于将读操作应用于非易失性存储器元件的电路的示意图；和
图8A至图8F是根据实施例的形成用于产生参考信号的电阻的替代电路的示意图。
具体实施方式
在以下对附图的详细描述中参考了附图，附图形成了本发明的一部分，其中相同的附图标记可以表示相同和/或类似的相同部分。应当理解，例如为了说明的简单和/或清楚，附图不一定按比例绘制。例如，一些方面的尺寸可能相对于其他实施例被夸大。此外，应该理解，可以使用其他实施例。此外，在不脱离所要求保护的主题的情况下，可以进行结构和/或其他改变。本说明书中对“要求保护的主题”的引用是指旨在由一个或多个权利要求或其任何部分涵盖的主题，并且不一定旨在表示完整的权利要求集、对权利要求集的特定组合(例如，方法权利要求，装置权利要求等)或特定权利要求。还应注意，例如，诸如上、下、顶部、底部等的方向和/或参考可用于促进对附图的讨论，并且不旨在限制所要求保护的主题的应用。因此，以下详细描述不应被视为限制所要求保护的主题和/或等同物。
本公开的特定实施例结合了相关电子材料(CEM)以形成相关电子开关(CES)。在本上下文中，CES可能表现出由电子相关而不是固态结构相变(例如，相变存储器(PCM)设备中的晶体/非晶体或电阻性RAM设备中的细丝形成和传导，如以上所讨论的)引起的突变导体/绝缘体转变。与熔化/凝固或细丝形成相比，CES中的突变导体/绝缘体转变可响应于量子力学现象。在CEM存储器设备中的导电和绝缘状态之间的这种量子力学转变可以在若干方面中的任意方面中得到理解。
可以根据莫特转变来理解CES在绝缘状态和导电状态之间的量子力学转变。在莫特转变中，如果发生莫特转变条件，则材料可以从绝缘状态切换到导电状态。标准可以由条件(nC)1/3a＝0.26)定义，其中nC是电子浓度，“a”是玻尔半径。如果达到了临界载流子浓度使得满足莫特标准，则可能发生莫特转变并且状态可以从高电阻/电容变为低电阻/电容。
可以通过电子的局域化(localization)来控制莫特转变。当载流子被局域化时，电子之间强烈的库仑相互作用将材料的能带分裂，形成绝缘体。如果电子不再被局域化，弱的库仑相互作用可能主导频能带分裂，留下金属(导电)带。这有时被解释为“拥挤的电梯”现象。虽然电梯中只有少数人，但人们可以轻松地四处走动，这类似于导电状态。另一方面，当电梯达到一定浓度的人时，乘客不能再移动，这类似于绝缘状态。然而，应该理解，提供用于说明性目的的该经典解释，如量子现象的所有经典解释，仅仅是不完全的类比，并且所要求保护的主题不限于此方面。
在特定实现方式中，电阻性切换集成电路存储器可包括：电阻性切换存储器单元，其包括CES设备；写电路，用于根据提供给存储器单元的信号将电阻性切换存储器单元置于第一电阻状态或第二电阻状态，其中，CES在第二电阻状态下的电阻高于CES在第一电阻状态下的电阻；读电路，用于感测存储器单元的状态，并提供与所感测到的存储器单元的状态对应的电信号。CES在第二存储器单元状态中的电阻可以是在第二存储器单元状态中的电阻的100倍以上。在特定实现方式中，CES设备可响应于CES设备的大部分体积中的Mott转变而切换电阻状态。CES设备可包括选自铝、镉、铬、钴、铜、金、铁、锰、汞、钼、镍、钯、铼、钌、银、锡、钛、钒和锌(其可以与诸如氧或其他类型的配体的阳离子相链)或其组合的群组的材料。
在特定实施例中，CES设备可形成为“CEM随机存取存储器(CeRAM)”设备。在此上下文中，CeRAM设备包括如下材料，其可以至少部分地基于至少一部分材料利用量子力学莫特转变而在导电状态和绝缘状态之间的转变，在多个预定的可检测存储器状态之间转变。在此上下文中，“存储器状态”表示存储器设备的可检测状态，其指示值、符号、参数或条件，仅用于提供一些示例。在一个特定实现方式中，如下所述，可以至少部分地基于在“读操作”中对信号的检测来检测存储器设备的存储器状态。在另一特定实现方式中，如下文所描述，可通过在“写操作”中在存储器设备的端子间施加一个或多个信号来将存储器设备置于表示或存储特定值、符号或参数的特定存储器状态。
在特定实现方式中，CES元件可包含夹在导电端子之间的材料。通过在端子之间施加特定的电压和电流，该材料可以在上述导电和绝缘存储器状态之间转变。这里提到的“编程信号”表示在设备的端子间施加的用于例如在写操作中影响物理状态的条件。在一个示例实现方式中，编程信号可以包括施加在设备的端子间的电流和电压，以将设备置于特定的阻抗状态。如下面的特定示例实现方式中所讨论的，CES元件的夹在导电端子之间的材料可以通过在具有电压Vreset和电流Ireset的端子间施加第一编程信号而被置于绝缘或高阻抗存储器状态，或者通过在具有电压Vset和电流Iset的端子间施加第二编程信号而被置于导电或低阻抗存储器状态。在这种情况下，应该理解，诸如“导电或低阻抗”存储器状态和“绝缘或高阻抗”存储器状态的术语是相对术语，并不特定于阻抗或电导的任何特定量或值。例如，当存储器设备处于被称为绝缘或高阻抗存储器状态的第一存储器状态时，该存储器设备比该存储器设备处于被称为导电或低阻抗存储器状态的第二存储器状态中的导电性更低(或更具绝缘性)。
在特定实实现方式中，CeRAM存储器单元可包括在半导体上形成的金属/CEM/金属(M/CEM/M)叠层。例如，这种M/CEM/M叠层可以形成在二极管上。在示例实现方式中，这种二极管可以选自结型二极管和肖特基二极管构成的组。在本上下文中，应该理解“金属”是指导体，即任何像金属一样起作用的材料，包括例如多晶硅或掺杂半导体。
图1A示出了根据实施例的电流密度相对于CES设备的端子(未示出)间的电压的曲线图。至少部分地基于施加到CES设备的端子的电压(例如，在写操作中)，可以将CES设备置于导电状态或绝缘状态。例如，施加电压Vset和电流密度Jset可以将CES设备置于低阻抗或导电存储器状态，并且施加电压Vreset和电流密度Jreset可以将CES设备置于高阻抗或绝缘存储器状态。在将CES设备置于绝缘状态或导电存储器状态之后，可以通过施加电压Vread(例如，在读操作中)并且检测CES设备的端子处的电流或电流密度来检测CES设备的特定状态。
根据实施例，图1A的CES设备可以包括：任何TMO，例如钙钛矿、莫特绝缘体、电荷交换绝缘体和安德森无序绝缘体。在特定实现方式中，CES设备可由切换材料形成，例如氧化镍、氧化钴、氧化铁、氧化钇和钙钛矿(例如Cr掺杂的钛酸锶、钛酸镧)、和锰酸盐族(包括钙锰基团和镧锰基团)，只是提供几个例子。特别地，掺入具有不完全d和f轨道壳的元素的氧化物可以表现出足够的电阻性切换特性以用于CES设备。在实施例中，可以在没有电铸的情况下制备CES设备。其他实现方式可以使用其他过渡金属化合物而不背离所要求保护的主题。例如，{M(chxn)2Br}Br2，其中M可以包含Pt、Pd或Ni，并且chxn包含1R,2R-环己烷二胺，并且可以使用其他这样的金属络合物而不背离所要求保护的主题。
图1A的CES设备可以包括作为TMO金属氧化物可变电阻材料的材料，但是应该理解，这些仅是示例性的，并不旨在限制所要求保护的主题。特定实现方式也可采用其他可变阻抗材料。公开了氧化镍NiO作为一种特定的TMO。本文讨论的NiO材料可以掺杂有外在配体，这可以稳定可变电阻特性。特别地，本文公开的NiO可变电阻材料可包括含碳配体，其可由NiO(Cx)表示。这里，本领域技术人员可以简单地通过平衡化合价来确定任何特定的含碳配体以及含碳配体与NiO的任何特定组合的x值。在另一个具体示例中，掺杂有外部配体的NiO可以表示为NiO(Lx)，其中Lx是配体元素或化合物，x表示一个NiO单元的配体单元数。本领域技术人员可以简单地通过平衡化合价来确定任何特定配体以及配体与NiO或任何其他过渡金属的任何特定组合的x值。
如果施加足够的偏压(例如，超过能带分裂电势)并且满足上述莫特条件(注入的电子空穴＝切换区域中的电子)，则CES设备可以通过莫特转变快速地从导电状态切换到绝缘体状态。这可以发生在图1A中的曲线的点108处。此时，电子不再被屏蔽并变得局域化。这种相关性可能导致强电子-电子相互作用势，其将能带分裂以形成绝缘体。当CES设备仍处于绝缘状态时，电流可能通过电子空穴的传输产生。如果在CES的端子间施加足够的偏压，则可以在金属-绝缘体-金属(MIM)设备的势垒上方将电子注入到MIM二极管中。如果已注入足够的电子并且在端子间施加足够的电势以将CES设备置于设定状态，则电子的增加可以屏蔽电子并去除电子的局域化，这可能使形成金属的能带分裂电位崩溃。
根据实施例，CES设备中的电流可以通过外部施加的“顺应性(compliance)”条件来控制，该“顺应性”条件是至少部分地基于在写操作期间限制的外部电流确定的，用于将CES设备置于导电状态。该外部施加的顺应电流还可以为随后的用于将CES置于绝缘状态的重置操作设置电流密度的条件。如图1A的特定实现方式中所示，在写操作期间在点116处施加的用于将CES设备置于导电状态状态的电流密度Jcomp可以确定用于在随后的写操作中将CES设备置于绝缘状态的顺应性条件。如图所示，随后可以通过在点108处的电压Vreset处施加电流密度Jreset≥Jcomp来将CES设备置于绝缘状态，其中Jcomp在外部施加。
因此，顺应性条件可以确定CES设备中将被用于莫特转变的空穴所“捕获”的电子的数量。换句话说，在写操作中施加的用于将CES设备置于导电存储器状态的电流可以确定要注入CES设备的用于随后将CES设备转变为绝缘存储器状态的空穴的数量。
如上所述，重置条件可以响应于点108处的莫特转变而发生。如上所述，这种莫特转变可以在CES设备中的条件(即电子浓度n等于电子空穴浓度p)下发生。这种情况可以根据表达式(1)建模如下：
其中：
λTF是Thomas Fermi(托马斯-费米)屏蔽长度；并且
C是常数。
根据实施例，图1A中所示的曲线图的区域104中的电流或电流密度可以响应于因施加在CES设备的端子间的电压信号所导致的空穴注入而存在。这里，当在CES设备的端子间施加临界电压VMI时，空穴的注入可满足从导电状态到绝缘状态转变的莫特转变标准。这可以根据表达式(2)建模如下：
其中Q(VMI)是带电注入(空穴或电子)并且是施加电压的函数。
注入电子空穴以实现莫特转变可以发生在能带之间并且响应于临界电压VMI和临界电流IMI而发生。根据表达式(1)通过将电子浓度n等于电荷浓度来通过在表达式(2)中由IMI注入的空穴引起莫特转变，这种临界电压VMI对托马斯-费米屏蔽长度λTF的依赖性可以根据表达式(3)建模如下：
其中：
ACeRam是CES元素的横截面区域；和
Jreset(VMI)是通过CES元件的电流密度，其在临界电压VMI下施加到CES元件以将CES元件置于绝缘状态。
根据实施例，可以通过注入足够数量的电子以满足莫特转变标准来将CES元件置于导电存储器状态(例如，通过从绝缘存储器状态转变)。
在将CES转变为导电存储器状态时，由于已经注入了足够的电子并且CES设备的端子间的电势克服了临界切换电势(例如，Vset)，所以注入的电子开始屏蔽并且解除双重占据电子的局域化，从而反转不成比例的反应并关闭带隙。用于在允许转变到导电存储器状态的临界电压VIM下将CES转变到导电存储器状态的电流密度Jset(VIM)可以根据表达式(4)表示如下：
Q(VIM)＝qN(VIM)
其中：
aB是玻尔半径。
根据实施例，用于在读操作中检测CES设备的存储器状态的“读取窗口”102可以被设置为图1A的曲线图的部分106(此时CES设备处于绝缘状态)与图1A的曲线图的部分104(此时CES设备在读电压Vread下处于导通状态)之间的差。在特定实现方式中，读取窗口102可用于确定构成CES设备的材料的托马斯-费米屏蔽长度λTF。例如，在电压Vreset下，电流密度Jreset和Jset可以根据表达式(5)与如下相关：
在另一实施例中，用于在写操作中将CES设备置于绝缘或导电存储器状态的“写入窗口”110可被设置为Vreset(在Jreset处)与Vset(在Jset处)之间的差。建立|Vset|>|Vreset|使得能够在导电和绝缘状态之间切换。Vreset可以近似处于由相关引起的能带分裂电势，并且Vset可以是能带分裂电势的大约两倍。在特定实现方式中，写入窗口110的大小可至少部分地由CES设备的材料和掺杂来确定。
在CES设备中从高电阻/电容到低电阻/电容的转变可以由CES设备的单一阻抗表示。图1B描绘了示例可变阻抗器设备(诸如CES设备，例如可变阻抗器设备124)的等效电路的示意图。如上所述，可变阻抗器设备124可包括可变电阻和可变电容两者的特性。例如，在实施例中，用于可变阻抗器设备的等效电路可以包括可变电阻器，例如与可变电容器(例如可变电容器128)并联的可变电阻器126。当然，尽管图1B中描绘了可变电阻器126和可变电容器128包括分立元件，可变阻抗器设备(例如可变阻抗器设备124)可包括基本上同质的CEM，其中CEM包括可变电容和可变电阻的特性。下面的表1描绘了示例可变阻抗器设备(例如可变阻抗器设备100)的示例真值表。
电阻 电容 阻抗
R<sub>高</sub>(V<sub>施加</sub>) C<sub>高</sub>(V<sub>施加</sub>) Z<sub>高</sub>(V<sub>施加</sub>)
R<sub>低</sub>(V<sub>施加</sub>) C<sub>低</sub>(V<sub>施加</sub>)～0 Z<sub>低</sub>(V<sub>施加</sub>)
表1
根据实施例，用于检测CES设备的状态是低阻抗或导电状态还是高阻抗或绝缘状态的读操作可包括在CES的端子间被施加特定电压期间测量信号。在如上图1A中所示的一个示例中，可以在CES的端子间施加电压Vread。根据实施例，可以至少部分地基于施加电压Vread时CES中的电流或电流密度的大小来检测CES设备的状态。在读操作的示例实现方式中，电压Vread可以从预充电的位线施加到CES的端子。在读操作期间施加的较大Vread值可以使得能够在存在噪声的情况中基于电流或电流密度的大小来实现对CES状态的可靠检测。然而，可能希望在读操作期间将Vread限制为小于Vreset，以避免将CES设备置于高阻抗或绝缘状态的无意重置操作。
用于检测非易失性存储器元件的阻抗状态的方案可以包括复杂的定时电路，以避免不管非易失性存储器元件的特定阻抗状态如何而因位线的完全放电引起的混叠。如下所述，在电压源和非易失性存储器元件的端子之间形成的负载元件可以形成电阻梯。这里，可以感测位线上的电压以确定非易失性存储器元件的特定阻抗状态。在此上下文中，这里提到的“电压源”表示将信号施加到维持在特定电压电平的节点、导体、端子、负载等的装置。在一个示例中，电压源可以将施加的信号维持在静态电压电平，使得该电压电平不随时间显着改变。在另一示例中，电压源可以将施加的信号保持为振荡信号或根据一些其他简况(profile)随时间变化的信号。
图2是用于对从多个非易失性存储器设备206、208和210中选择的非易失性存储器设备执行读操作的电路的示意图。在特定实现方式中，非易失性存储器设备206、208和210被形成为CES元件，如CeRAM元件。然而，非易失性存储器设备206、208和210可以由除相关电子材料之外的材料和使用不同技术形成，并且所要求保护的主题在这方面不受限制。而且，为了简化说明，图2仅示出了三个可选的非易失性存储器元件。应当理解，所示出和描述的特征可以在其他实施例中以更大的阵列((例如，在可选择的位单元中)包括更多的字线和针对每个字线的多个可选的非易失性存储器元件)实现。
每个非易失性存储器设备206、208和210被示出为包括耦合到位线BL的第一端子和耦合到实现为FET M6、M8和M10的相应导电元件的第二端子。在读操作中，可以升高与所选非易失性存储器设备206、208或210相对应的字线上的电压，以闭合相应的FET M6、M8或M10。闭合相应的FET将所选非易失性存储器设备的第二端子连接到参考节点224(例如，地节点)。
在此上下文中，“导电元件”包括能够允许电流在两个节点之间通过的电路元件。在特定实现方式中，导电元件可至少部分地基于特定条件来改变允许在节点之间通过的电流。这里描述的特定实现方式采用FET作为导电元件，以允许电流至少部分地基于施加到栅极端子的电压在源极和漏极端子之间通过。然而，应该理解，这些仅仅是为了说明而提供的说明书和附图中的导电元件的示例，并且可以使用诸如双极晶体管、二极管、可变电阻器等的其他类型的器件作为导电元件，并且所要求保护的主题不限于此方面。在此上下文中，具有第一和第二端子的导电元件可以通过在第一和第二端子之间提供导电路径来“连接”第一和第二端子，该导电路径对于特定信号具有非常小或可忽略的阻抗。在一个特定示例实现方式中，导电元件可以至少部分地基于提供给导电元件的第三端子的信号(例如，基于施加到的第三端子的电压或电流)来改变第一和第二端子之间的阻抗。在一个实施例中，导电元件可以响应于在第三端子上提供的信号“闭合”，从而连接第一和第二端子。同样地，导电元件可以响应于在第三端子上提供的不同信号而“断开”，从而断连第一和第二端子。在一个实施例中，处于断开状态的导电元件可以通过去除或破坏电路的第一和第二部分之间的导电路径来将该电路的第一部分与该电路的第二部分隔离。在另一个实施例中，导电元件可以基于提供给第三端子的信号在断开和闭合状态之间改变第一和第二端子之间的阻抗。
在此上下文中，“位线”包括如下导体，该导体可连接到存储器元件的至少一个端子，在写操作期间以发送改变存储器元件的存储器状态的信号，或者在读操作期间发送指示存储器元件的当前存储器状态的信号。同样在该上下文中，“字线”包括用于发送信号以选择特定位单元或位单元组、或在读操作或写操作中要访问的特定存储器元件或存储器元件组的导体。在特定示例实现方式中，可以升高或降低字线上的信号的电压以选择或取消选择特定位单元或位单元组、或在读或写操作期间要连接到对应位线或位线组的特定存储器元件或存储器元件组、或特定存储器元件或存储器元件组。然而，应该理解，这仅仅是字线的示例，并且所要求保护的主题在这方面不受限制。而且，在此上下文中，“参考节点”包括电路中的节点，该节点保持在特定电压电平或与电路中的另一节点具有特定电压差。在一个示例中，参考节点可以包括或连接到地节点(例如，0.0V，相对于电源电压)。在其他特定实现方式中，参考节点可以维持在相对于地节点的电压的特定电压。
在读操作中，感测放大器220可以至少部分地基于施加到反相器212的栅极的电压来检测在读操作中所选择的非易失性存储器设备206、208或210的当前状态。这里，位线BL上的电压可以是所选非易失性存储器设备的特定阻抗状态的函数。如果所选非易失性存储器设备处于低阻抗或导电状态，则可以升高反相器的输出端子上的电压以闭合FET M2并完成将拉低锁存器214的输入电压的负反馈。如果所选非易失性存储器设备处于高阻抗或绝缘状态，则可以降低反相器212的输出端子上的电压以断开FET M2并将锁存器214的输入电压升高。锁存器214可以在输出端子处生成数据值Q(例如，作为“0”或“1”值)。根据实施例，可调谐FETM2和反相器212的操作特性以解决所选非易失性存储器设备(例如，非易失性存储器元件206、208或210)在低阻抗或导电状态中的不匹配的可变性。
位线BL通过电阻性元件202和204耦合到电压源Vsense。在非易失性存储器元件206、208和210形成为CES元件的特定实现方式中，电阻性元件202和204可以相同或类似的处理步骤类似地形成为CES元件。这里，形成为CES元件的电阻性元件202和204可以形成或置于低阻抗或导电状态。根据实施例，形成负载的电阻性元件202和204可以防止在读操作中对所选非易失性存储器元件的无意重置。例如，假设电阻性元件202和204以及处于低阻抗或导电状态的所选非易失性存储元件具有相同的电阻R，所选非易失性存储元件的端子之间的电压可以近似为Vsense/3(其可明显低于Vreset以引起无意重置操作)。例如，如果来自电阻性元件202和204的组合负载高于R，则该电压可以降低(例如，降至Vsense/3)。假设流到反相器212的栅极的电流非常小，则所选易失性存储器元件中的电流-可以是Vsense/3R(例如，显着低于足以用于重置操作的电流Ireset)。应当理解，在其他实现方式中，电阻性元件202和204的组合电阻可以大于或小于所选非易失性存储元件在低阻抗或导电状态下的电阻的两倍。在一个替代实现方式中，电阻性元件202和204的组合电阻可与所选非易失性存储器元件在低阻抗或导电状态下的电阻大致相同。在另一替代实现方式中，电阻性元件202和204的组合电阻可为所选非易失性存储器元件在低阻抗或导电状态下的电阻的约三倍。应当理解，这些仅仅是可以在电压源和所选非易失性存储元件的端子之间形成的负载的示例，并且所要求保护的主题在这方面不受限制。
此外，在电阻性元件202和204形成为以低阻抗或导电状态形成的CES元件的特定实现方式中，电阻性元件202和204的特定串联耦合可以以两种方式提供稳健操作。首先，如果所选存储元件206、208或210处于高阻抗状态，则串联连接的电阻性元件(202和204)可以用作顺应电流限制电路，从而防止所选存储器元件中寄生状态(spurious state)转变到导电状态。其次，当需要更多电流时，串联连接的CES元件可以引入额外的电压，从而防止所选存储器元件两端的电压偏置的累积足以进行设置操作。替代地，如果所选存储器元件(206、208或210)处于导电状态，则串联连接的元件可与所选存储器元件形成电阻梯电路。因此，可以减小串联的CES元件中的任何CES元件上的电压偏置，使得该串联中的CES元件中没有一个经历超过RESET(重置)电位的电压偏置。此外，串联连接的限流特性还可以防止电流积累足以进行重置操作，从而防止寄生状态转变到高阻抗状态。如本领域技术人员可以观察到的，可以有多个这样的元件串联。作为串联连接的负载的CES元件的数量提供了操作稳健性与感测速度之间的折衷。根据实施例，随着串联元件的增加，可以增大针对寄生状态转变的稳健性。另一方面，可以降低读电流，从而导致较慢的感测速度。
图3A示出了替代实施例，其中图2的电路通过包括FET M16以在读操作中对位线BL进行预充电而被修改。这里，可以在读操作开始时将位线BL预放电到0.0V。另外，FET M2由PFET M14代替，使得如果所选非易失性存储器设备处于高阻抗或绝缘状态，则可以降低反相器212的输出端子上的电压以闭合PFET M14并提高锁存器214的输入电压。如果所选非易失性存储器设备处于低阻抗或导通状态，则可以升高反相器的输出端子上的电压以断开FET M14并完成将锁存器214的输入电压拉低的负反馈。
图3B是另一替代实施例，其中图2的电路通过将电阻性元件202和204的负载替换为具有响应于施加到栅极的模拟信号207的可调谐阻抗的PFET 205而被修改。这里，可以从外部生成模拟信号207以剪裁负载，从而实现期望的性能。
图4A和4B是说明图以上讨论的图2、图3A和图3B中所示的电路的特定实现方式的优点的曲线图。图4A示出了当所感测的非易失性存储器设备(例如，非易失性存储器设备206、208或210)处于导电或低阻抗状态时的模拟结果。这里，中间电压可以仅上升到Vsense/3或0.3V。由于Vreset变化，这提供了改进的读稳健性裕度。
在图4B中，所感测的非易失性存储器设备(例如，非易失性存储器设备206、208或210)的端子两端的电压可接近1.0V的感测电压。然而，通过所感测的非易失性存储器设备的电流可能勉强接近100nA。这可能显着低于将被感测的非易失性存储器元件转变为高阻抗或绝缘状态的顺应电流。
在另一个实施例中，图5A是根据实施例的用于将读操作应用于非易失性存储器元件的电路的示意图。位单元包括非易失性存储器元件402，其可以在读操作中耦合到预充电位线。在特定实现方式中，非易失性存储器元件402可形成为如上所述的CES元件或CeRAM元件。然而，应该理解，CES或CeRAM元件仅仅是可以用于形成非易失性存储器元件的器件的示例，并且所要求保护的主题在这方面不受限制。然后，可以闭合FETM20以将非易失性存储器元件602的第一端子连接到节点B(例如，参考节点)。可以至少部分地基于非易失性存储器元件402的第二端子上的节点A处的信号来检测非易失性存储器元件402的当前状态。例如，如图5C所示，非易失性存储器元件402的第二端子上的节点A处的信号可以与感测放大器404处的参考信号Ref进行比较。可以至少部分地基于感测放大器404的输出信号来检测非易失性存储器402的当前状态。根据实施例，感测放大器404可以包括使用本领域普通技术人员已知的电路和技术形成的差分放大器，以基于输入端子的电压差对输出信号赋予线性或非线性增益。
图5B是根据实施例的结合非易失性存储器元件402执行的读操作的时序图。如图所示，位线可以在端子处预充电到特定电压(例如，如图所示为0.3V)。在对位线进行预充电之后，可以升高字线WL上的电压以闭合FET M20，将非易失性存储器元件402连接到节点B。在特定实现方式中，节点B可以直接连接到VSS或通过例如电流控制NMOS器件耦合到VSS。节点A处的电压的部分406可以是指示节点A处的电压响应于非易失性存储器元件402处于低阻抗或导电状态的简况，而部分408可以是指示节点A处的电压响应于CES元件处于高阻抗或绝缘状态的简况。可以观察到，当预充电操作期间充电的电容随时间放电时，由部分406和408表示的电压可随时间衰减。
在图5B的底部曲线图中示出的部分Ref可以类似地随时间衰减。根据实施例，感测放大器404的输出信号可以随时间积分以提供指示CEM的当前状态的值(例如，指示非易失性存储器402处于高阻抗或绝缘状态的正积分结果，以及指示非易失性存储器元件402处于低阻抗或导电状态的负积分结果)。
根据实施例，为了避免读操作中的无意重置事件以确定非易失性存储器元件402的阻抗状态，可以将感测放大器404设计为在非常低的电压域下操作(例如，以维持CES 402的端子间的电压低于Vreset)。然而，在这样的低电压域下操作可能需要复杂的电路，以便在读操作期间保持足够的信噪比以可靠地检测阻抗状态。
根据实施例，用于检测非易失性存储器设备的阻抗状态的感测放大器可以被配置为操作高于非易失性存储器设备的电压域的电压域。如下所述，由电容分开的位线的部分可以在读操作中被预充电到不同的电压。这可以使得能够使用能够在高于非易失性存储器设备的电压域的电压域操作的更简单的感测放大器设计，同时避免无意重置操作。
图6A是可以基于电阻性元件Rmid生成参考电压Ref1的示意图，参考电压Ref1用于检测诸如非易失性存储器元件502或非易失性存储器元件504的所选非易失性存储器元件的状态。在特定实现方式中，非易失性存储器元件502或504可形成为如上所述的CES元件或CeRAM元件。然而，应该理解，CES或CeRAM元件仅仅是可以用于形成非易失性存储器元件的器件的示例，并且所要求保护的主题在这方面不受限制。在读操作中，非易失性存储器元件502的端子上的节点A2或非易失性存储器元件504的端子上的节点A4可通过开关S1或S2可切换地耦合到感测放大器508的输入端子A1。开关S1和S2可以由若干不同的传导元件中的任何一个形成，例如NFET或PFET器件。在示例中，可以在读操作中闭合开关S1并且断开开关S2以检测非易失性存储器元件502的当前状态。类似地，可以在读操作中断开开关S1并且闭合开关S2来检测非易失性存储器元件504的当前状态。
所选非易失性存储器元件502的端子上的节点A2或所选非易失性存储器元件504的端子上的节点A4通过电容Cc耦合到感测放大器508的第一输入端A1。类似地，电阻性元件Rmid的端子上的节点A6耦合到感测放大器508的第二端子Ref1，以提供参考电压Ref1。根据实施例，包括所选非易失性存储器元件(非易失性存储器元件502或504)的端子上的节点A2或A4的位线的不同部分由电容Cc分开并且被预充电到不同的电压以用于读操作。包括连接到所选非易失性存储器元件的端子的节点A2或A4的第一部分可以通过响应于字线WL上的较低电压闭合FET M52而被预充电到0.3V。连接到感测放大器508的输入端子A1的第二部分可以通过响应于字线WL上的较低电压闭合FET M50而被预充电到1.0V。类似地，将电阻性元件Rmid的端子的节点A6耦合到感测放大器508的输入端子Ref1的位线上由电容Cc分开的不同部分被预充电到不同的电压以进行读操作。通过响应于字线WL上的较低电压闭合M62，可以将电阻性元件Rmid的端子上的节点A6预充电至0.3V。连接到感测放大器的输入端子REF1的第二部分可以通过响应于字线WL上的较低电压闭合FET M60而被预充电到1.0V。
根据实施例，与节点A1和端子REF1处的固有电容(例如，大约5.0到10.0fF)相比，电容Cc可以大于可忽略的电容。电容Cc可以形成为若干器件中的任何一个，例如MIM电容器或金属氧化物半导体(MOS)耦合电容器。诸如A0和Ref0的特定节点处的固有电容可以取决于若干因素中的任何一个，例如位线上的行数。
根据实施例，由Rmid产生的信号可以被配置为产生参考电压Ref1，该参考电压Ref1大致在由所选非易失性存储器元件在导电或低阻抗状态下在端子A1上产生的第一电压和所选非易失性存储器元件在绝缘或高阻抗状态下的端子A1上产生的第二电压之间。
图6B是根据图6A中所示的电路的实施例的读操作的时序图。如图所示，字线WL的电压在预充电时段期间保持为低，以将连接到输入端子A1的位线的一部分预充电到1.0V，并且将连接到所选非易失性存储器元件(例如，非易失性存储器元件502或504)的端子上的节点A2或A4的位线的一部分预充电至0.3V。随着字线WL的电压升高以将所选非易失性存储器元件连接到参考节点，节点A0处的电压随着充电电容Cc通过节点B2或B4放电而开始减小。作为响应，感测放大器的输入端子A1上的电压可以类似地衰减。然而，如上所述，输入端子A1上的电压可以根据所选非易失性存储器元件处于高阻抗或绝缘状态还是处于低阻抗或导电状态而以不同的速率衰减。例如，如果所选非易失性存储元件处于高阻抗或绝缘状态，则节点A1处的电压可以根据HRS部分中描绘的简况衰减。如果所选非易失性存储元件处于低阻抗或导电状态，则输入端子A1处的电压可以根据部分LRS中描绘的简况衰减。在感测放大器508的第二输入端子处的节点Ref0处的电压可以根据标记为Ref0的部分描绘的简况衰减。感测放大器508的输出信号可以提供表示输入端子Ref1处的电压和输入端子A1处的电压之间的差的信号，其可以被积分以提供指示所选非易失性存储器元件处于高阻抗或导电状态的正值或提供指示所选非易失性存储器元件处于低阻抗或导电状态的负值。
预充电端子Ref1和A1可以使得感测放大器能够检测这些端子之间的小电压差。虽然具体示出的实施例示出了端子Ref1和A1被预充电到1.0V，但是端子Ref1和A1可以被预充电到不同的特定公共电压，以便能够在感测放大器508处检测到小电压差。
图7是根据非易失性存储器元件阵列的特定实现方式的用于将读操作应用于非易失性存储器元件的电路的示意图。可以升高或降低字线WL1、WL2、WL3或WL4上的电压以在读操作中选择位单元。可以通过闭合相应的开关S62、S64、S66或S68来选择所选字线内的特定位单元，以通过电容Cc将所选位单元的非易失性存储器元件耦合到感测放大器602的第一输入端子。参考电阻或阻抗可以通过电容Cc类似地被耦合到感测放大器602的第二输入端子。在读操作中，感测放大器602的输入端子处的节点可以被预充电到第一电压，而节点608和610可以被预充电到大小大于第一电压的大小的第二电压，如上面结合图6A和6B讨论的那样。然后，可以通过对感测放大器602的输出信号进行积分来检测所选位单元的非易失性存储器元件的当前状态，如上所述。
图6A的特定示例实现方式示出了利用器件Rmid生成要提供给感测放大器的输入端子的参考信号，该器件Rmid提供大致在非易失性存储器元件502和504的可能低(导电)和高(绝缘)阻抗状态之间的阻抗状态。在一个实现方式中，器件Rmid可由天生具有高阻抗或绝缘状态或低阻抗或导电状态的CES元件的组合形成。用于实现Rmid的示例拓扑结构示于图8A至8F中，其中RL表示处于低阻抗或导电状态的CES元件，RH表示处于高阻抗或绝缘状态的CES元件。在图8A中，得到的电阻Rmid＝RH/n。在图8B中，得到的电阻可以提供Rmid＝RL*n。在图8C中，得到的电阻可以提供Rmid＝n1*RL+RH/n2，其中n1是RL元件的数量，n2是RH元件的数量。在图8D中，得到的电阻可以提供Rmid＝RH||(RH/n2+RL*n1)，其中n2是并联耦合的RH元件的数量，n2是串联耦合的RL元件的数量。在图8E中，得到的电阻可以提供Rmid＝[RH||(RH/2+2*RL)]+RL。在图8F中，得到的电阻可以提供Rmid＝[RH||(RH/2+RL)]+RL。然而，应该理解的是，这些仅仅是赋予参考阻抗或电阻的示例性拓扑以用于示例实现方式，并且所要求保护的主题在这方面不受限制。
在特定实施例中，例如先前在此描述的那些实施例，可以形成多个CEM器件以产生集成电路设备，其可以包括例如具有第一CEM的第一相关电子器件和具有第二CEM的第二相关电子器件，其中第一和第二CEM可包括基本上不同的阻抗特性。此外，在实施例中，第一CEM器件和第二CEM器件可以形成在集成电路的特定层内。此外，在实施例中，在集成电路的特定层内形成第一和第二CEM器件可以包括至少部分地通过选择性外延沉积来形成CEM器件。在另一实施例中，集成电路的特定层内的第一和第二CEM器件可以至少部分地通过离子注入形成，例如以改变第一和/或第二CEM器件的阻抗特性。
此外，在实施例中，可以至少部分地通过CEM的原子层沉积在集成电路的特定层内形成两个或更多个CEM器件。在另一实施例中，可以至少部分地通过毯式沉积和选择性外延沉积的组合来形成具有第一相关电子开关材料的多个相关电子开关器件中的一个或多个以及具有第二相关电子开关材料的多个相关电子开关器件中的一个或多个。另外，在实施例中，第一和第二存取设备可以分别基本上与第一和第二CEM器件相邻地放置。
在另一实施例中，多个CEM设备中的一个或多个可以分别提供在集成电路内的第一金属化层的导电线和第二金属化层的导电线的一个或多个交叉点处。在实施例中，一个或多个存取设备可以提供在第一金属化层的导电线和第二金属化层的导电线的交叉点中的相应一个或多个交叉点处，其中在实施例中，存取设备可以与相应的CEM设备配对。在另一个实施例中，CEM设备可以形成在结合有本文所述的通过相同或不同方法形成的导电元件的设备中。在示例实现方式中，CEM设备可以形成在结合有使用不同和/或互补工艺技术(诸如互补金属氧化物半导体(CMOS)技术)的导电元件的设备中。
在前面的描述中，在特定的使用环境中，例如正在讨论有形组件(和/或类似地，有形材料)的情况中，在“上”和“上方”之间存在区别。作为示例，在基板“上”沉积物质是指涉及直接物理和有形接触的沉积而在沉积的物质和基板之间没有中间体，例如中间物质(例如，在介入工艺操作期间形成的中间物质)；然而，在基板“上方”沉积虽然被理解为潜在地包括在基板“上”沉积(因为“在…上”也可以准确地描述为“在...上方”)，但应理解其包括在所沉积的物质和基板之间存在一个或多个中间体的情况，例如，一种或多种中间物质，使得所沉积的物质不一定与基板直接物理和有形接触。
在适当的特定使用环境(例如在其中讨论有形材料和/或有形组件的情况中)中在“下”和“下方”之间进行类似的区分。虽然在这种特定的使用环境中“下”意图必然意味着物理和有形接触(类似于刚刚描述的“上”)，“下方”可能包括直接物理和有形接触的情况，但不一定意味着直接的物理和有形接触，例如如果存在一种或多种中间体，例如一种或多种中间物质。因此，“在…上”应理解为“紧在...上方”，“在...下方”应理解为“紧在…下方”。
同样应理解，诸如“在...之上”和“在......之下”的术语以与前面提到的术语“向上”、“向下”、“顶部”、“底部”等类似的方式理解。这些术语可用于促进讨论，但不旨在必然限制所要求保护的主题的范围。例如，术语“在...之上”作为示例并不意味着声明范围仅限于实施例正面朝上的情况，诸如与例如倒置的实施例相比。作为一个例子，示例包括倒装芯片，其中，例如，在不同时间(例如，在制造期间)的取向可能不一定对应于最终产品的取向。因此，如果作为示例的对象在特定方向(作为一个示例，例如正面朝下)的可应用的权利要求范围内，，同样地，后者也被解释为包括在另一方向(作为一个示例，例如正面朝上)的可应用的权利要求范围内，反之亦然，即使所应用的字面声明语言有可能以其他方式被解释。当然，再次，如在专利申请的说明书中一直如此，描述和/或使用的特定上下文提供了关于合理推断的有用指导。
除非另有说明，否则在本公开的上下文中，术语“或”(如果用于关联列表，例如A，B或C)旨在表示A、B和C(这里用于包括性意义)以及A、B或C(这里用于排他性意义)。根据这种理解，“和”用于包括性意义并且意图表示A、B和C；而“和/或”可以充分谨慎地使用，以表明意在所有上述含义，尽管不需要这样的用法。另外，术语“一个或多个”和/或类似术语用于以单数形式描述任何特征、结构、特性等，“和/或”也用于描述多个和/或一些其他组合形式的特征、结构、特征等。此外，术语“第一”、“第二”、“第三”等用于区分不同的方面，作为一个示例例如区分不同的组件，而不是提供数字限制或揭示特定的顺序，除非明确指出。除此以外。同样地，术语“基于”和/或类似术语被理解为不一定意图传达穷举的因素列表，而是允许存在未必明确描述的其他因素。
此外，对于涉及所要求保护的主题的实现并且受到测试、测量和/或规范程度制约的情况，旨在以下面的方式理解。例如，在给定情况下，假设要测量物理特性的值。如果对于普通技术人员合理地可能发生对于测试、测量和/或规范有关程度(至少针对特性而言)的替代的合理方法，则继续该示例，至少为了实现目的，要求保护的主题旨在涵盖那些替代的合理方法，除非另有明确说明。作为示例，如果产生一个区域上的测量图并且所要求保护的主题的实现涉及采用该区域上的斜率的测量，但是存在用于估计该区域上的斜率的各种合理和替代技术，则要求保护的主题旨在涵盖那些合理的替代技术，即使这些合理的替代技术不提供相同的值、相同的测量或相同的结果，除非另有明确说明。
还应注意，如果使用了术语“类型”和/或“类”(例如针对特征、结构、特性等(使用“光学”或“电学”特征、结构、特性作为简单示例))，这样的术语按照如下方式至少部分地表示此特征、结构、特性等和/或与此特征、结构、特性等相关，即存在微小变化，甚至可能以其他方式被认为不完全与该特征、结构、特性等一致的变化，如果此微小变化足够小以便此特征、结构、特性等在存在这些变化的情况下也仍将被认为是主要存在的，一般并不妨碍此特征、结构、特性等是这种“类型”和/或“类”(例如，是“光学类型”或“光学类”)。因此，继续该示例，术语光学类型和/或光学类特性必然旨在包括光学特性。同样地，作为另一示例，术语电气类型和/或电气类特性必然旨在包括电气特性。应当注意，本公开的说明书仅提供一个或多个说明性示例，并且所要求保护的主题不旨在限于一个或多个说明性示例；然而，正如关于专利申请的说明书的总是常见情况一样，描述和/或使用的特定上下文提供了关于要作出合理推断的有用指导。
在前面的描述中，已经描述了所要求保护的主题的各个方面。出于解释的目的，阐述了诸如量、系统和/或配置之类的细节作为示例。在其他实例中，省略和/或简化了众所周知的特征，以免模糊所要求保护的主题。虽然本文已说明和/或描述了某些特征，但本领域技术人员现在将想到许多修改、替换、改变和/或等同物。因此，应理解，所附权利要求旨在覆盖所要求保护的主题内的所有修改和/或改变。
贯穿本说明书对一个实现方式、实现方式、一个实施例、实施例等的提及意味着结合特定实现方式和/或实施例描述的特定特征、结构和/或特性包括在所要求保护的主题的至少一个实现方式和/或实施例中。因此，例如，在整个说明书中的各个地方出现这样的短语不一定旨在提及相同的实现方式或所描述的任何一个特定实现方式。此外，应当理解，所描述的特定特征、结构和/或特性能够在一个或多个实现方式中以各种方式组合，并且因此例如在预期的权利要求范围内。当然，一般来说，这些和其他问题因环境而异。因此，特定描述和/或用途的上下文提供了关于要作出的推论的有用指导。
虽然已经示出并描述了目前被认为是示例特征的内容，但是本领域技术人员将理解，在不脱离所要求保护的主题的情况下，可以进行各种其他修改，并且可以替换等同物。另外，在不脱离本文描述的中心概念的情况下，可以进行许多修改以使特定情况适应所要求保护的主题的教导。因此，所要求保护的主题旨在不限于所公开的特定示例，而是所要求保护的主题还可以包括落入所附权利要求及其等同物的范围内的所有方面。

Claims (22)

1.一种设备，包括：
一个或多个第一非易失性存储器元件，所述一个或多个非易失性存储器元件中的至少一个非易失性存储器元件包括耦合到位线的第一端子和耦合到节点的第二端子；
感测电压源，所述感测电压源通过负载耦合到所述第一端子；以及
电路，所述电路通过所述位线耦合到所述第一端子，以至少部分地基于所述位线上的信号来检测所述一个或多个第一非易失性存储器元件的阻抗状态。
2.根据权利要求1所述的设备，其中所述第二端子通过导电元件耦合到所述节点，其中所述导电元件被配置为响应于字线上的信号而将所述第二端子连接到所述节点。
3.根据权利要求1或2所述的设备，其中所述负载包括由相关电子材料形成的一个或多个器件。
4.根据权利要求1至3中任一项所述的设备，其中所述负载包括串联连接的一个或多个第二相关电子开关(CES)。
5.根据权利要求1至2中任一项所述的设备，其中所述负载至少包括跨场效应晶体管的源极端子和漏极端子的负载。
6.根据权利要求4所述的设备，其中所述CES维持在导电或低阻抗状态。
7.根据前述权利要求中任一项所述的设备，其中所述一个或多个非易失性存储器元件中的所述至少一个非易失性存储器元件能够被置于高阻抗或绝缘状态，或被置于低阻抗或导电状态。
8.根据权利要求7所述的设备，其中所述负载包括电阻，其中所述电阻大于所述一个或多个非易失性存储器元件中的所述至少一个非易失性存储器元件的电阻。
9.根据前述权利要求中任一项所述的设备，其中通过所述位线耦合到所述第一端子的所述电路被配置为至少部分地基于所述位线的电压来检测所述阻抗状态。
10.根据权利要求9所述的设备，还包括至少部分地基于所述阻抗状态来选择性地将所述位线耦合到所述节点的导电元件。
11.一种方法，包括：
将非易失性存储器元件的第一端子耦合到位线上的节点，所述位线上的节点通过负载耦合到电压源，所述非易失性存储器元件的第二端子耦合到参考节点；以及
至少部分地基于所述节点处的电压来检测所述位线上的阻抗状态。
12.根据权利要求11所述的方法，其中所述非易失性存储器元件是至少部分地响应于字线上的电压而从多个非易失性存储器元件中选择的。
13.一种设备，包括：
一个或多个非易失性存储器元件，所述一个或多个非易失性存储器元件耦合到位线的第一部分；
第一电容，所述第一电容形成在所述位线的第一部分和所述位线的第二部分之间；
预充电电路，所述预充电电路用于将所述位线的第一部分预充电到第一预充电电压，并将所述位线的第二部分预充电到第二预充电电压；以及
检测电路，所述检测电路用于至少部分地基于所述位线的第二部分上的信号来检测所述一个或多个非易失性存储器元件中的至少一个非易失性存储器元件的阻抗状态。
14.根据权利要求13所述的设备，其中所述一个或多个非易失性存储器元件中的所述至少一个非易失性存储器元件在第一端子处耦合到所述位线的第一部分且在第二端子处耦合到参考节点。
15.根据权利要求13或14所述的设备，其中所述预充电电路被配置为响应于字线上的电压而对所述位线的第一部分和第二部分进行预充电。
16.根据权利要求13至15中任一项所述的设备，其中所述检测电路包括感测放大器，所述感测放大器用于至少部分地基于所述位线的第二部分上的电压与参考电压之间的差异来检测所述阻抗状态。
17.根据权利要求16所述的设备，还包括用于至少部分地基于用于提供如下阻抗的电阻性元件产生所述参考电压的电路：所述阻抗小于所述一个或多个非易失性存储器元件中的所述至少一个非易失性存储器元件在高阻抗或绝缘状态中的阻抗并大于所述一个或多个非易失性存储器元件中的所述至少一个非易失性存储器元件在低阻抗或导电状态中的阻抗。
18.根据权利要求17所述的设备，还包括将所述电阻性元件的端子耦合到所述放大器的输入端子的第二电容，并且其中所述预充电电路还被配置为将所述电阻性元件的端子预充电到所述第一预充电电压并将所述感测放大器的输入端子预充电到所述第二预充电电压。
19.根据权利要求13至18中任一项所述的设备，其中所述位线的第二部分被预充电到如下电压：所述电压是所述位线的第一部分被预充电到的电压的至少两倍。
20.一种方法，包括：
将位线的第一部分预充电到第一电压，所述位线的第一部被分耦合到一个或多个非易失性存储器元件中的至少一个非易失性存储器元件的端子；
将所述位线的第二部分预充电到第二电压，所述位线的第一部分通过电容耦合到所述位线的第一部分；和
至少部分地基于所述位线的第二部分上的信号检测所述一个或多个非易失性存储器元件中的至少一个非易失性存储器元件的阻抗状态。
21.根据权利要求20所述的方法，其中检测所述阻抗状态还包括至少部分地基于所述位线的第二部分上的电压与参考电压之间的差异来检测所述阻抗状态。
22.根据权利要求21所述的方法，还包括至少部分地基于用于提供如下阻抗的电阻性元件产生所述参考电压：所述阻抗小于所述一个或多个非易失性存储器中的至少一个非易失性存储器元件在高阻抗或绝缘状态中的阻抗并大于所述一个或多个非易失性存储器中的至少一个非易失性存储器元件在低阻抗或导电状态中的阻抗。
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