CN109658974A - 用于测试相关电子开关（ces）设备的方法、系统和设备 - Google Patents

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Abstract

公开了用于测试相关电子开关（CES）设备的方法、系统和设备。在一个方面，通过控制施加到非易失性存储设备的端子的电流和电压，可以在写入操作中将CES设备置于多个阻抗状态中的任何一个。在一个实施方式中，CES设备可以被置于高阻抗或绝缘状态，或其他两个可区分的低阻抗或导电状态。

Description

用于测试相关电子开关(CES)设备的方法、系统和设备
技术领域:
公开了利用存储设备的技术。
背景技术
非易失性存储器是在提供给存储设备的电源被移除之后，存储单元或元件不会失去其状态的一类存储器。例如，由可以在两个方向上磁化的铁氧体环制成的最早的计算机存储器是非易失性的。随着半导体技术发展到更高水平的小型化，铁氧体设备不再用于更常见的易失性存储器，诸如DRAM(动态随机存取存储器)和SRAM(静态RAM)。
一种类型的非易失性存储器，电可擦除可编程只读存储器(EEPROM)设备具有大的单元区域，并且可能需要晶体管栅极上的大电压(例如，12.0至21.0伏特)以写入或擦除。此外，擦除或写入时间通常为几十微秒量级。EEPROM的一个限制因素是有限的擦除/写入周期数略微不超过600,000或大约105-106量级。半导体工业通过以下方式对存储器阵列进行扇区化来消除对EEPROM和非易失性晶体管之间的传输栅极开关晶体管的需求：可以在被称为闪存存储器设备的EEPROM中一次擦除“页面”(例如，子阵列)。在闪存存储器设备中，为了速度和更高的位密度，牺牲了保持随机存取(擦除/写入单个位)的能力。
最近，FeRAM(铁电RAM)提供了低功率、相对高的写入/读取速度以及超过100亿次读取/写入周期的耐久性。类似地，磁存储器(MRAM)提供了高写入/读取速度和耐久性，但具有高成本和高功耗。例如，这些技术都没有达到闪存存储器设备的密度。因此，闪存仍然是非易失性存储器的选择。然而，人们普遍认为闪存存储器技术可能不容易缩放到65纳米(nm)以下；因此，正在积极地寻求能够缩放到更小尺寸的新的非易失性存储器设备。
考虑用于代替闪存存储器设备的技术包括基于某些材料的存储器，这些材料表现出与材料相位变化相关联的电阻变化(至少部分地由晶体结构中的原子的长程排序确定)。在称为相变存储器(PCM/PCRAM)设备的一种类型的可变电阻存储器中，当存储器元件短暂熔化然后冷却到导电结晶状态或非导电非晶态时，发生电阻变化。典型的材料发生变化并且可以包括GeSbTe，其中Sb和Te可以与周期表上具有相同或相似特性的其他元素交换。然而，这些基于电阻的存储器尚未证明在商业上有用，因为它们在导电和绝缘状态之间的转变取决于物理结构现象(例如，在高达600摄氏度下熔化)并且返回到固态，该固态在许多应用中不能被充分地控制用于有用的存储器。
另一种可变电阻存储器类别包括响应初始高“形成”电压和电流以激活可变电阻功能的材料。这些材料可以包括，例如，PrxCayMnzO∈，其中x、y、z和∈具有不同的化学计量；过渡金属氧化物，诸如CuO、CoO、VOx、NiO、TiO2、Ta2O5；以及一些钙钛矿，诸如Cr；SrTiO3。这些类型的存储器中的一些存在并且落入电阻RAM(ReRAM)或导电桥RAMS(CBRAM)分类中，以区分于硫属化物类存储器。据推测，这些RAM中的电阻开关是至少部分地由于通过电铸工艺形成连接顶部和底部导电端子的窄导电路径或细丝，尽管这种导电细丝的存在仍然存在争议。由于ReRAM/CBRAM的操作可能与温度有很大关系，因此ReRAM/CBRAM中的电阻开关机制也可能高度依赖于温度。另外，由于细丝的形成和移动是随机的，这些系统可以随机地操作。其他类型的ReRAM/CBRAM也可能表现出不稳定的品质。此外，ReRAM/CBRAM中的电阻开关往往会在许多存储周期后疲劳。也就是说，在存储器状态多次变化之后，导电状态和绝缘状态之间的电阻差异会显著改变。在商业存储设备中，这种变化可能使存储器超出规范并且变得不可用。
虑到形成随时间和温度变化稳定的薄膜电阻开关材料的固有困难，可行的电阻开关存储器仍然是一个挑战。此外，由于高电流、电铸、在合理的温度和电压范围内没有可测量的存储器读取或写入窗口以及诸如随机行为的许多其他问题，迄今为止开发的所有电阻开关机构已经固有地不适用于存储器。因此，仍然需要一种确定的、低功率、高速度、高密度和稳定性的非易失性存储器，并且特别是需要可扩展到远低于65纳米(nm)的特征尺寸的存储器。
发明内容
简而言之，特定实施方式涉及一种集成电路设备，包括：一个或多个相关电子开关(CES)元件；一个或多个第一端子，以接收一个或多个第一信号，以控制使得一个或多个CES元件中的至少一个在低阻抗或导电状态与高阻抗或绝缘状态之间转变的操作；以及一个或多个第二端子，以接收一个或多个第二信号，来限制在将一个或多个CES元件中的至少一个置于低阻抗或导电状态的操作中一个或多个CES元件中的至少一个中的电流的大小。
另一特定实施方式涉及一种方法，包括：将一个或多个第一信号施加到集成电路设备的一个或多个第一端子上，以控制使得集成电路设备的一个或多个CES元件中的至少一个在低阻抗或导电状态与高阻抗或绝缘状态之间转变的操作；以及将一个或多个第二信号施加到集成电路设备的一个或多个第二端子上，来限制在将一个或多个CES元件中的至少一个置于所述低阻抗或导电状态的操作中一个或多个CES元件中的至少一个中的电流的大小。
应当理解，前述实施方式仅仅是示例实施方式，并且所要求保护的主题不必限于这些示例实施方式的任何特定方面。
附图说明
在包括的说明书的结论部分中特别指出并明确要求保护的主题。然而，关于操作的组织和/或方法和其对象、特征和/或优点，如果结合附图阅读，可以通过参考以下详细描述来理解，其中：
图1A示出了根据实施例的相关电子开关(CES)元件的电流密度与电压的关系图；
图1B是根据实施例的CES元件的等效电路的示意图；
图2A是根据实施例的用于将操作应用于CES元件的电路的示意图；
图2B是根据替代实施例的用于将操作应用于CES元件的电路的示意图；
图3是根据实施例的在将操作应用于CES元件时应用于设备的信号的时序图；
图4是根据实施例的将信号施加到对CES元件应用操作的设备的过程的流程图；
图5是根据实施例的用于测量CES元件的特性的电路的示意图；以及
图6和7是根据特定实施方式的用于测试一个或多个CES元件的特性的电路的示意图。
参考以下对形成了本发明的一部分的附图的详细描述，其中相同的标号可以表示在附图中相同、相似和/或类似的部件。应当理解，诸如为了说明的简单和/或清楚，不一定按比例绘制附图。例如，某些方面的尺寸可能相对于其他方面被夸大。此外，应该理解，可以使用其他实施例。此外，在不脱离所要求保护的主题的情况下，可以进行结构和/或其他改变。本说明书中对“要求保护的主题”的指代是指旨在由一个或多个权利要求或其任何部分涵盖的主题，并且不一定旨在表示完整的权利要求集、权利要求集的特定组合(例如，方法权利要求、设备权利要求等)或特定权利要求。还应注意，例如，诸如上、下、顶部、底部等的方向和/或指代可用于促进对附图的讨论，并且不旨在限制所要求保护的主题的应用。因此，以下详细描述不应被视为限制所要求保护的主题和/或等同形式。
具体实施方式
本公开的特定方面包括相关电子材料(CEM)以形成相关电子开关(CES)。在这种情况下，CES元件可以表现出由电子相关而不是固态结构相变引起的突变导体/绝缘体转变(例如，相变存储器(PCM)设备中的晶体/非晶体或如上所描述的电阻RAM设备中的细丝形成和导电)。在一方面，CES中的突变导电/绝缘体转变可以响应量子力学现象，而不是熔融/固化或细丝形成。在CEM存储设备中的导电和绝缘状态之间的这种量子力学转变可以在若干方面中的任何一个中进行理解。
在一方面，在绝缘状态和导电状态之间的CES的量子力学转变可以根据莫特(Mott)转变来理解。在Mott转变中，如果发生Mott转变条件，则材料可以从绝缘状态切换到导电状态。标准可以由条件(nc)1/3a＝0.26定义，其中nC是电子浓度，“a”是玻尔半径。如果达到临界载流子浓度以满足Mott标准，则可能发生Mott转变，并且状态可以在高电阻/电容和低电阻/电容之间变化。
在一个方面，可以通过电子的局部化来控制Mott转变。当载流子被局部化时，电子之间的强库仑相互作用将材料的能带分开，从而形成绝缘体。如果电子不再被局部化，弱的库仑相互作用会主导能带分裂，从而留下金属(导电)能带。这有时被解释为“拥挤的电梯”现象。当电梯中只有少数人时，但人们可以轻松地移动，这类似于导电状态。另一方面，当电梯中的人达到一定浓度时，乘客不能再移动，这类似于绝缘状态。然而，应该理解的是，提供用于说明性目的的经典解释，如量子现象的所有经典解释，仅仅是不完全的类比，并且所要求保护的主题在这方面不受限制。
在本发明的方面的特定实施方式中，电阻开关集成电路存储器可以包括：电阻开关存储单元，包括CES元件；写入电路，用于根据提供给存储单元的信号将电阻开关存储单元置于第一电阻状态或第二电阻状态，其中CES元件的电阻在高于在第一电阻状态的第二电阻状态下；以及读取电路，用于感测存储单元的状态，并提供对应于存储单元的感测状态的电信号。在特定实施方式中，CES元件可以响应于CES元件的大部分体积中的Mott转变而切换电阻状态。在一个方面，CES元件可以包括从包含铝、镉、铬、钴、铜、金、铁、锰、汞、钼、镍、钯、铼、钌、银、锡、钛、钒和锌(可以与诸如氧或其他类型的配体等的阳离子连接)或其组合的组中选择的材料。
在特定实施例中，CES设备可以被形成为“CEM随机存取存储器(CeRAM)”设备。在这种情况下，CeRAM设备包括至少部分地基于至少一部分材料利用量子力学Mott转变在导电状态和绝缘状态之间的转变，可以在多个预定的可检测存储器状态之间转变的材料。在此上下文中，“存储器状态”表示存储设备的可检测状态，其指示值、符号、参数或条件(仅提供一些实例)。在一个特定实施方式中，如下所述，可以至少部分地基于在读取操作中在存储设备的端子上检测到的信号来检测存储设备的存储器状态。在另一特定实施方式中，如下文所描述，可以通过在“写入操作”中跨存储设备的端子施加一个或多个信号来将存储设备置于特定存储器状态以表示或存储特定值、符号或参数。
在特定实施方式中，CES元件可以包括夹在导电端子之间的材料。通过在端子之间施加特定的电压和电流，材料可以在上述导电和绝缘存储器状态之间转变。如下面的特定示例实施方式中所讨论的，通过跨具有电压Vreset和电流Ireset的端子施加第一编程信号，可以将夹在导电端子之间的CES元件的材料置于绝缘或高阻抗存储器状态，通过跨具有电压Vset和电流Iset的端子施加第二编程信号，将夹在导电端子之间的CES元件的材料置于导电或低阻抗存储器状态。在这种情况下，应该理解，诸如“导电或低阻抗”存储器状态和“绝缘或高阻抗”存储器状态等的术语是相对术语，并不特定于阻抗或电导率的任何特定量或值。例如，当存储设备处于被称为绝缘或高阻抗存储器状态的第一存储器状态时，在一个方面，该存储设备比处于被称为导电或低阻抗存储器状态的第二存储器状态的存储设备更不导电(或更加绝缘)。此外，如下面关于特定实施方式所讨论的，CES元件可以被置于两个或更多个不同且可区分的低阻抗或导电状态中的任何一个。
在特定实施方式中，CeRAM存储单元可以包括形成在半导体上的金属/CEM/金属(M/CEM/M)堆栈。例如，这种M/CEM/M堆栈可以形成在二极管上。在示例的实施方式中，这种二极管可以从包括结型二极管和肖特基二极管的组中被选择。在本文中，应该理解“金属”是指导体，即，任何像金属一样起作用的材料，包括例如多晶硅或掺杂半导体。
图1A示出了根据实施例的电流密度与跨CES元件的端子(未示出)的电压的曲线图。至少部分地基于施加到跨CES元件的端子的电压(例如，在写入操作中)，CES元件可以被置于导电状态或绝缘状态。例如，施加电压Vset和电流密度Jset可以将CES元件置于导电存储器状态，并且施加电压Vreset和电流密度Jreset可以将CES元件置于绝缘存储器状态。在将CES元件置于绝缘状态或导电状态之后，可以通过施加电压Vread(例如，在读取操作中)并且检测CES元件的端子处的电流或电流密度来检测CES元件的特定状态。
根据实施例，图1A的CEM元件可以包括任何过渡金属氧化物(TMO)，诸如钙钛矿、莫特绝缘体、电荷交换绝缘体和安德森无序绝缘体(Anderson disorder insulator)。在特定的实施方式中，CES元件可由诸如氧化镍、氧化钴、氧化铁、氧化钇和钙钛矿(诸如掺Cr的钛酸锶、钛酸镧)以及包括锰酸镧钙化物(praesydium calcium manganate)和镨镧锰氧化物(praesydium lanthanum manganite)的锰酸盐(manganate)家族之类切换材料而形成，仅举几例。具体地，掺入具有不完全d和f轨道壳的元素的氧化物可以表现出足够的电阻切换特性以用于CES元件中。在实施例中，CES元件可以在没有电铸的情况下制备。在不偏离要求保护的主题的情况下，其他实施方式可以使用其他过渡金属化合物。例如，{M(chxn)2Br}Br2，其中M可以包含Pt、Pd或Ni，并且chxn包含1R、2R-环己烷二胺，并且在不偏离要求保护的主题的情况下，可以使用其他这样的金属络合物。
在一个方面，图1A的CES元件可以包括为TMO金属氧化物可变电阻材料的材料，但应当理解这些仅是示例性的并且不旨在限制所要求保护的主题。具体实施方式也可以采用其他可变电阻材料。公开了氧化镍NiO作为一种具体的TMO。本文所讨论的NiO材料可以掺杂有外部配体，其可以稳定可变电阻性质。具体地，本文公开的NiO可变电阻材料可以包括含碳配体，其可以由NiO(Cx)来表示。这里，本领域技术人员可以简单地通过配平化合价确定任何特定含碳配体和含碳配体与NiO的任何特定组合的x值。在另一特定示例中，掺杂有外部配体的NiO可以表示为NiO(Lx)，其中Lx是配体元素或化合物，并且x指示用于一个单位NiO的配体的单位数目。本领域技术人员可以简单地通过配平化合价来确定任何特定配体和配体与NiO或任何其他过渡金属的任何特定组合的x的值。
如果施加充足的偏压(例如，超过能带分离势能)并且满足上述Mott条件(注入的电子空穴＝切换区域中的电子)，则CES元件可以经由Mott转变从导电状态快速地切换到绝缘体状态。这可能发生在图1A中的曲线的点108处。在该点处，电子不再被屏蔽并且变得局部化。这种相关可能导致强烈的电子-电子相互作用势能，其将能带分离以形成绝缘体。当CES元件仍然处于绝缘状态时，电流可能通过电子空穴的传输而生成。如果跨CES元件的端子施加充足的偏压，则可以将电子注入到金属-绝缘体-金属(MIM)设备的势垒上方的MIM二极管中。如果注入了充足的电子并跨端子施加了充足的势能以将CES元件置于具体的低阻抗或导电状态，则电子的增加可以屏蔽电子并消除电子的局部化，这可能会破坏形成金属的能带分离势能。
根据实施例，可以通过部分地基于在写入操作中的外部电流限制而确定的外部施加的“符合性”条件，来控制CES元件的电流，以将CES元件置于导电或低阻抗状态。这种外部施加的符合性电流还设置了针对随后用于将CES元件置于高阻抗和绝缘状态的重置操作的电流密度的条件。如图1A的特定实施方式中所示，在点116处在写入操作期间施加的用于将CES元件置于导电或低阻抗状态的电流密度Jcomp可以确定在后续写入操作中用于将CES元件置于高阻抗或绝缘状态的符合性条件。如所示，CES设备可能随后通过在点108处于电压Vreset下施加电流密度Jreset≥Jcomp而被置于绝缘状态或高阻抗状态，其中Jcomp从外部施加。
因此，符合性可以在CES设备中设置多个电子，这些电子将被空穴“捕获”用于Mott转变。换言之，在写入操作中施加的用于将CES元件置于导电存储器状态的电流可以确定要注入到CES元件的空穴的数量，以用于随后将CES元件转变到绝缘存储器状态。
如上所述，在点108处，重置条件可能响应于Mott转变而发生。如以上指出的，这样的Mott转变可以在CES设备中的下列条件下发生：其中电子浓度n等于电子空穴浓度p。根据表达式(1)可以将该条件建模如下：
λTF是托马斯费米(Thomas Fermi)屏蔽长度；并且
C是常数。
根据实施例，响应于从跨CES设备的端子施加的电压信号而注入空穴，可存在图1A所示的曲线的区域104中的电流或电流密度。这里，当跨CES元件的端子施加临界电压VMI时，在电流IMI处，空穴的注入可以满足导电状态到绝缘状态转变的Mott转变标准。这可以根据表达式(2)建模如下：
其中Q(VMI)是带电注入的(空穴或电子)并且是施加电压的函数。
用于实现Mott转变的电子空穴的注入可以发生在能带之间并且响应于临界电压VMI和临界电流IMI而发生。通过根据表达式(1)在由表达式(2)中的IMI注入空穴来使电子浓度n等于电荷浓度以得到Mott转变，这种临界电压VMI对托马斯费米屏蔽长度(Thomas Fermiscreening length)λTF的依赖性可以根据表达式(3)建模如下：
其中：
ACeRam是CES元件的横截面面积；并且
Jreset(VMI)是通过CES元件的电流密度，该电流密度将在临界电压VMI下施加到CES元件以将CES元件置于绝缘状态。
根据实施例，通过注入充足数量的电子以满足Mott转变标准，可以将CES元件置于导电存储器状态(例如，通过从绝缘存储器状态的转变)。
在将CES元件转变为导电存储器状态时，由于已经注入了充足的电子并且跨CES元件的端子的势能克服了临界切换势能(例如，Vset)，注入的电子开始屏蔽并且使得双占据的电子不局部化以逆转歧化反应和闭合能带间隙。用于在临界电压VMI下将CES转变为导电存储器状态的电流密度Jset(VMI)可以根据如下表达式(4)表达：
Q(VMI)＝qn(VMI)
其中：(4)
aB是玻尔半径。
根据实施例，用于在读取操作中检测CES元件的存储器状态的“读取窗口”102可以被设置为在读取电压Vread下当CES元件处于绝缘状态时曲线图1A的106部分和当CES元件处于导电状态时曲线图1A的104部分之间的差。在特定实施方式中，读取窗口102可以用于确定组成CES元件的材料的托马斯费米屏蔽长度λTF。例如，在电压Vreset下，电流密度Jreset和Jset可以根据如下表达式(5)进行相关：
在另一实施例中，用于在写入操作中将CES元件置于绝缘或导电存储器状态的“写入窗口”110可以被设置为Vreset(在Jreset处)和Vset(在Jset处)之差。建立|Vset|>|Vreset|使得能够在导电和绝缘状态之间切换。Vreset可以近似处于由相关引起的能带分裂电势，并且Vset可以是能带分裂电势的大约两倍。在特定实施方式中，可以至少部分地基于CES元件的材料和掺杂来确定写入窗口110的大小。
CES元件中从高电阻/电容到低电阻/电容的转变可以由CES元件的奇异阻抗表示。图1B描绘了示例的可变阻抗设备(诸如CES元件)(诸如可变阻抗设备124)的等效电路的示意图。如上所述，可变阻抗设备124可以包括可变电阻和可变电容两者的特性。例如，在实施例中，用于可变阻抗设备的等效电路可以包括与可变电容器(诸如可变电容器128)并联的可变电阻器(诸如可变电阻器126)。当然，尽管可变电阻器126和可变电容器128在图1B中描被绘为包括分立组件，但是可变阻抗设备(诸如可变阻抗设备124)可以包括基本上均匀的CEM，其中CEM包括可变电容和可变电阻的特性。下面的表1描绘了示例的可变阻抗设备(诸如可变阻抗设备100)的示例真值表。
电阻 电容 阻抗
R高(V施加) C高(V施加) Z高(V施加)
R低(V施加) C低(V施加)～0 Z低(V施加)
表1
在图1A的CES元件的特定实施例中，CES元件可置于两种不同阻抗状态中的任一者中：响应于设定操作的低阻抗或导电状态以及响应于重置操作的高阻抗或绝缘状态。根据实施例，除了高阻抗或绝缘状态之外，CES元件可以被置于低阻抗或导电状态。这样，CES元件可以在写入操作中是可编程的，以处于三个或更多个可区分的阻抗状态中的任何一个。这可以扩展CES元件的有用性，而不仅仅是表示二元状态。
用于制造电路中的CES元件的不同过程(例如，与制造诸如使用CMOS工艺的FET等的其他设备的过程相结合)可以由不同的制造参数来定义。用于制造设备的不同过程(例如，根据特定定义的“处理节点”)可以至少部分地由产生变化结果的各种参数或变量来定义或指定。例如，用于制造设备的不同过程可以产生不同的性能和耐久性特征。CES元件的一个性能特征可以包括在处于低阻抗或导电状态(例如，在SET操作之后)时和在处于高阻抗或绝缘状态(例如，在RESET操作之后)时的CES元件的阻抗之差。在处于低阻抗或导电状态时和在处于高阻抗或绝缘状态时的CES元件的这种阻抗之差可以被称为“读取裕度”。在一个实例中，耐久性特性可以涉及在CES元件的性能降级到不可接受的水平之前可以应用于CES元件的写入操作的数量。例如，耐久性特性可以涉及在写入裕度降低到可接受水平以下之前可以应用于CES元件的写入操作的数量。
本文中描述的特定实施例尤其涉及用于将重复写入操作应用于根据特定过程形成的CES元件并且在应用重复写入操作之后评估CES元件的耐久特性的电路。这可以允许方便地评估可以用于制造包含CES元件的设备的不同候选过程。
图2A是根据实施例的用于将重复写入操作应用于CES元件202的电路200的示意图。在特定实施方式中，电路200可以形成为集成电路设备的一部分，其中一个或多个端子206包括外部信号引脚。例如，端子208可以耦合到片上设备。如上所述，可以使用一个或多个用于从CEM形成CES元件的过程而将CES元件202形成为存储器阵列的多个位单元中的位单元的一部分。可以使用一个或多个过程形成电路200的其他部分，以形成互补金属氧化物半导体(CMOS)设备。在振荡器信号osc和oscb的控制下，可以将多个交替的SET和RESET操作应用于CES元件202。可以根据如图3所示的时序图生成信号osc，同时将信号enosc取高。信号oscb可以是信号osc的补充(例如，信号oscb被生成为高而信号osc为低，信号oscb被生成为低而信号osc为高)。在重复写入操作期间，FET M3可以响应于施加到FET M3的栅极端子的电压信号VCOMP而至少部分地闭合，以至少部分地将CES 202的第一端子连接到公共源极电压Vs，同时电压VRESET或VSET被耦合到CES 202的第二端子。如果施加到FET M2的栅极端子的信号osc的电压为高并且施加到FET M1的栅极端子的信号oscb的电压为低，可以断开FET M2以断开电压VRESET，并且可以闭合FET M1以耦合电压VSET用于写入操作，以将CES元件202置于低阻抗或导电状态。相反，如果施加到FET M2的栅极端子的信号osc的电压为低并且施加到FET M1的栅极端子的信号oscb的电压为高，可以断开FETM1以断开电压VRESET，并且可以闭合FET M2以耦合电压VRESET用于写入操作，以将CES元件202置于高阻抗或导电状态。
如从图3的时序图可以观察到的，SET和RESET操作可以以交替方式应用于CES元件202。根据实施例，可以在交替的SET和RESET周期之间升高单触发电压脉冲信号osp，以闭合FET M4，从而CES元件202的端子短路。节点204可以基本上保持在电压Vs，使得可以支持CES元件202两端的电压，同时信号osp为高。这里，这允许在SET和RESET操作之间一次性恢复CES元件202。在这种情况下，可以通过在CES元件的端子之间具有0.0V的偏压的时间段来促进CES元件的“恢复”，以允许在CES元件内建立并稳定平衡状态。这样的恢复时间段可以包括几纳秒，并且可以针对特定应用而变化，或者可以针对CES元件的速度与恢复可靠性进行权衡。
如上所述，FET M3可以至少部分闭合，以在SET和RESET操作期间将CES 202的端子耦合到源电压V。在特定实施方式中，可以改变信号VCOMP的电压以在SET操作期间调节CES202中的电流，以便限制用于后续RESET操作的符合性电流。例如，电压VCOMP可以在SET操作期间切换到0.6V并且在RESET操作期间切换到VDD。如上面结合图1A所指出的，在点116处在CES元件的SET操作中施加的电流密度Jcomp可以确定要在点108处的后续RESET操作中施加的电流密度Jreset的阈值幅度，以将CES元件置于高阻抗或绝缘状态。可以至少在CES 202的交替SET操作期间(例如，当FET M1闭合并且FET M2断开时)控制信号VCOMP的电压，以在SET操作期间限制CES 202中的电流。这样，在交替SET操作之后的RESET操作(例如，当FET M1断开并且FET M2闭合)时，足够幅度的电流可以启用RESET操作。
图2B是另一种配置的示意图，其中Vs和CES元件202的端子之间的信号路径与FETM3并联。在该特定实施方式中，信号VCOMP可以在RESET操作期间被驱动为高(例如，到VDD)并且在SET操作期间被驱动为低(例如，0.0V)。可以基于在SET操作期间在CES 202中施加的期望电流来选择R1的电阻值，以便限制符合性电流以用于后续RESET操作的可靠应用。这里，不是基于施加到FET M3的栅极电压来控制通过FETM3的电流水平以用于SET和RESET操作，而是在RESET操作期间可以完全闭合FET M3，以使CES 202中的足够电流能够传输到高阻抗或绝缘状态。如上所述，在SET操作中，栅极电压可以施加到FET M3以完全断开FET M3，使得通过电阻器R1在Vs和CES元件202的端子之间提供单个信号路径，以限制CES元件202中的电流。
图4是示出将信号施加到诸如CES元件202之类的CES元件以应用交替的SET和RESET的过程的流程图。如上所述，将交替的SET和RESET操作应用于CES元件可以使得能够测量CES元件202的耐久特性。在块402处，可以将第一信号施加到集成电路设备的端子，以使CES元件在低阻抗或导电状态与高阻抗或绝缘状态之间转变。如上所述，这可以包括应用如上所述的信号osc、oscb和osp。块404可以包括将一个或多个第二信号施加到集成电路设备的一个或多个第二端子，以在操作中限制CEM元件中的电流的大小，以将CEM元件置于低阻抗或导电状态。如上所述，这可以包括施加信号VCOMP以调节FET M3和CES元件202中的电流。
除了如上讨论的将交替的SET和RESET操作应用于CES元件202之外，电路200还可以确定用于在预定数量的写入操作之后计算读取裕度的测量。这里，FET M1、M2、M3和M4可以通过提高信号osc和oscb的电压，以及降低信号VCOMP和osp的电压而置于如图5所示的开路状态。响应于跨端子vb和vc施加读取电压来测量通过CES元件202的电流，可以使用欧姆定律(R＝V/I)来计算CES 202元件的阻抗。在特定实施方式中，这可以在两个阶段中执行。在第一阶段，在1000个写入周期(仅作为示例)之后，可以暂停信号osc和oscb的振荡，同时FET M1、M2、M3和M4断开。然后可以在端子vb和vc之间测量第一阻抗。在第二阶段，信号osc和oscb可以再振荡一个周期，以跨CES元件202施加交替电压，以改变CES元件202的阻抗状态，然后可以再次暂停信号osc和oscb的振荡。然后可以在端子vb和vc之间测量第二阻抗。可以观察到，如果CES元件202在第一阶段之后处于低阻抗或导电状态，则第二阶段可以包括RESET操作以将CES元件202置于高阻抗或导电状态。同样地，可以观察到，如果CES元件202在第一阶段之后处于高阻抗或绝缘状态，则第二阶段可以包括SET操作以将CES元件202置于低阻抗或导电状态。因此，可以将读取裕度确定为第一和第二阻抗之差。
根据特定实施例，上述电路200的特征可以结合到用于测试CES元件的耐久性特征的更大规模的系统中。例如，电路200可用于对CES元件202施加预定数量的SET和RESET操作，然后进行一个或多个操作以测量CES元件202的阻抗(例如，当CES元件202处于高阻抗或绝缘状态并且CES元件202处于低阻抗或导电状态时)。
在特定实施方式中，电路200的全部或一部分可以形成为位单元且在CeRAM存储体604中被复制，该CeRAM存储体604包括例如16位单元的宽度。在其他实施方式中，CeRAM存储体可以具有大于或小于16的位单元。如上所述，信号VSET、VRESET和VCOMP可以应用于在CeRAM存储体604中形成的多个不同的CES元件。环形振荡器电路(ROSC)602可以生成应用于在CeRAM 604中形成的多个不同的CES元件的上述信号osc和oscb。根据实施例，ROSC可以根据映射到不同周期性频率的多位代码或信号来控制信号osc和oscb的周期性。在当前示出的实施方式中，可以基于信号OSA<3:1>中的3位代码确定信号osc和oscb的周期性，该3位代码确定周期性为映射到从50MHz至340MHz的OSA<3:1>的不同值的值。在特定实施方式中，在osc和ocsb的周期上，写入操作(例如，SET或RESET操作)可以应用于CeRAM存储体604中的多个或所有位单元。
单触发脉冲发生器电路(1SPG)606可以至少部分地基于信号osc和脉冲宽度生成信号osp。在特定实施方式中，脉冲宽度的持续时间(例如，用于跨CES元件的端子施加零电压，诸如在低阻抗或导电状态与高阻抗或绝缘状态之间的CES元件的转变之间的CES元件202)可以被指定由映射到600ps至2.0ns的不同备选持续时间的数字信号pw<1,0>来控制。分频器(Divby64)电路608可以划分信号osc的频率，以简化监控应用于测试器上的CES元件的写入操作的频率。这里，信号osc的脉冲可以在测试器上计数，使得能够在任何时间暂停测试程序以测量CES元件的读取裕度(例如，每1000个循环一次)。
根据实施例，裕度复用器电路606可以单独地选择CeRAM存储体604中的位单元以执行如上结合图5所示的读取操作。这里，施加到导电板vb_pad和vc_pad上的读取电压可以跨所选位单元的CES元件的端子而施加，用于测量阻抗以评估如上所述的读取裕度。可以通过裕度复用器606每次一个地选择每个位单元。为了便于根据实施例的读取操作，端子vb_pad和vc_pad可以被预充电以跨所选择的CES元件的端子施加读取电压。如前所描述，然后可以基于来自vb_pad和vc_pad的电流的测量在测试器上测量跨所选择的CES元件的阻抗。图6是根据特定实施方式的电路600的特征的示意图，其包括在CeRAM存储体604中形成的位单元(例如，图7中所示的位单元704)以及裕度寄存器608和裕度复用器电路606的特征(例如，组合为MARGIN_REG_MUX电路706，如图7所示)。这里，在应用于位单元的CES元件的重复和交替写入操作之后(例如，如上面结合图2和3所讨论的)，信号Q<15:0>可以单独选择位单元704，用于将读取电压(从板PAD_VB和PAD_VC)施加到CES元件，以测量阻抗来评估读取裕度。
位单元电路200可以包括具有CES设备的一个或多个存储器元件(例如，非易失性存储器元件)。在此上下文中，本文中提到的“位单元”或“位单元电路”包括能够将值、符号或参数表示为状态的电路或电路的一部分。例如，位单元可以包括一个或多个能够将值、符号或参数表示为存储设备的存储器状态的存储设备。在特定实施方式中，位单元可以将值、符号或参数表示为单个位或多个位。
根据实施例，CES元件202可以包括具有与上面结合图1A讨论的CES元件类似的行为的存储元件。例如，在“写入操作”中通过独立地控制跨存储器元件的端子施加的电压和电流，可以将位单元200中的存储器元件置于特定存储器状态(例如，两个或更多个可区分的导电或低阻抗存储器状态，或绝缘或高阻抗存储器状态)。如上面在特定实施方式中所讨论的，这样的写入操作可以通过施加信号来执行，该信号被控制以在存储设备的端子之间提供临界电流和电压以将存储设备置于特定存储器状态。在另一方面，可以在“读取操作”中检测或感测位单元200中的存储器元件的存储器状态。
如以上特定实施方式中所描述，可以在信号选择电路处至少部分地基于数据信号选择具有用于编程信号的电压电平以将存储设备置于预定存储器状态的电压信号。连接到信号选择电路的导电元件可以至少部分地基于数据信号选择性地将电压信号连接到处于与预定存储器状态对应的电流水平的存储设备，或使电压信号与该存储设备断开。在这种情况下，“导电元件”包括能够允许电流在两个节点之间通过的电路元件。在特定实施方式中，导电元件可以至少部分地基于特定条件来改变允许在节点之间通过的电流。下面描述的特定实施方式采用FET作为导电元件，以至少部分地基于施加到栅极端子的电压来允许电流在源极和漏极端子之间通过。然而，应该理解的是，其他类型的设备，诸如双极晶体管、二极管、可变电阻器等，可以用作导电元件，并且所要求保护的主题不限于此方面。在这种情况下，具有第一和第二端子的导电元件可以通过在第一和第二端子之间提供导电路径来“连接”第一和第二端子，该导电路径对于特定信号具有非常小或可忽略的阻抗。在一个特定示例实施方式中，导电元件可以至少部分地基于提供给导电元件的第三端子的信号(例如，基于施加到第三端子的电压或电流)来改变第一和第二端子之间的阻抗。在一个方面，导电元件可以“闭合”，从而响应于在第三端子上提供的信号来连接第一和第二端子。同样地，导电元件可以“断开”，从而响应于在第三端子上提供的不同信号来断开第一和第二端子。在一个方面，处于断开状态的导电元件可以通过移除或破坏电路的第一和第二部分之间的导电路径以使电路的第一部分与电路的第二部分隔离。在另一方面，导电元件可以基于提供给第三端子的信号在断开和闭合状态之间改变第一和第二端子之间的阻抗。
本说明书中提及一个实施方式、实现方式、一个实施例、实施例等的意思是结合特定实施方式和/或实施例描述的特定特征、结构和/或特性包括在所要求保护的主题的至少一个实施方式和/或实施例中。因此，例如，在整个说明书中的各个地方出现这样的短语不一定旨在指代相同的实施方式或所描述的任何一个特定实施方式。此外，应当理解，所描述的特定特征、结构和/或特性能够在一个或多个实施方式中以各种方式组合，并且因此例如在预期的权利要求范围内。当然，一般来说，这些和其他问题因上下文而异。因此，描述和/或使用的特定上下文提供了关于要得出推论的有用指导。
虽然已经说明和描述了目前被认为是示例的特征的内容，但本领域技术人员将理解，在不背离所要求保护的主题的情况下，可以做出各种其它修改，以及可以替换等同物。另外，在不脱离本文所描述的中心概念的情况下，可以做出许多修改以使特定情况适应要求保护的主题的教导。因此，意在：所要求保护的主题不限于所公开的具体示例，并且所要求保护的主题还可以包括落入所附权利要求及其等同物的范围内的所有实施例。

Claims (20)

1.一种集成电路设备，包括：
一个或多个相关电子开关(CES)元件；
一个或多个第一端子，用于接收一个或多个第一信号，以控制使所述一个或多个CES元件中的至少一个在低阻抗或导电状态与高阻抗或绝缘状态之间转变的操作；以及
一个或多个第二端子，用于接收一个或多个第二信号，以在将所述一个或多个CES元件中的至少一个置于所述低阻抗或导电状态的操作中限制所述一个或多个CES元件中的至少一个中的电流的大小。
2.根据权利要求1所述的集成电路设备，其中，所述一个或多个第一信号中的至少一个确定在使得所述一个或多个CES元件中的至少一个在所述低阻抗或导电状态与所述高阻抗或绝缘状态之间转变的操作期间将编程信号施加到所述一个或多个CES元件中的至少一个的端子上的持续时间。
3.根据权利要求1所述的集成电路设备，其中，在交替循环上发生使所述一个或多个CES元件中的至少一个在所述低阻抗或导电状态与所述高阻抗或绝缘状态之间转变的操作，并且其中所述一个或多个第一信号确定所述交替循环的周期性。
4.根据权利要求3所述的集成电路设备，还包括用于至少部分地基于所述一个或多个第一信号来改变所述交替循环的周期性的电路。
5.根据权利要求4所述的集成电路设备，其中，改变所述交替循环的周期性的所述电路被配置为根据映射到所述交替循环的替代周期性的多位代码来改变所述交替循环的周期性。
6.根据权利要求1所述的集成电路，其中，所述集成电路被配置为响应于所述一个或多个第一信号中的至少一个，在所述一个或多个CES元件的至少一个在所述低阻抗或导电状态与所述高阻抗或绝缘状态之间转变的持续时间内，跨所述一个或多个CES元件中的至少一个的端子施加零电压。
7.根据权利要求6所述的集成电路，其中，所述集成电路还被配置为至少部分地基于映射到替代持续时间的数字信号来确定所述持续时间。
8.根据权利要求1所述的集成电路设备，还包括一个或多个第三端子，以测量所述至少一个CES元件在所述高阻抗或绝缘状态中的阻抗与在所述低阻抗或导电状态中的阻抗之间的差。
9.根据权利要求1所述的集成电路设备，还包括用于限制包括通往所述CES元件中的至少一个的端子的多个信号路径的所述一个或多个CES元件中的至少一个中的电流的电路，其中所述集成电路还被配置为在将所述CES元件中的至少一个置于所述低阻抗或导电状态的操作期间断开所述多个信号路径中的至少一个。
10.根据权利要求1所述的集成电路设备，其中，所述集成电路设备还被配置为响应于施加到导电元件的端子的电压，在使得所述一个或多个CES元件中的至少一个置于所述低阻抗或导电状态的操作中限制所述一个或多个CES元件中的至少一个中的电流的大小。
11.根据权利要求10所述的集成电路设备，其中，所述导电元件包括场效应晶体管，并且其中，通过调节施加到所述场效应晶体管的栅极端子的电压，所述一个或多个CES元件中的至少一个中的电流是可调节的。
12.一种方法，包括：
将一个或多个第一信号施加到集成电路设备的一个或多个第一端子上，以控制使所述集成电路设备的一个或多个CES元件中的至少一个在低阻抗或导电状态与高阻抗或绝缘状态之间转变的操作；以及
将一个或多个第二信号施加到所述集成电路设备的一个或多个第二端子上，以在将所述一个或多个CES元件中的至少一个置于所述低阻抗或导电状态的操作中限制所述一个或多个CES元件中的至少一个中的电流的大小。
13.根据权利要求12所述的方法，还包括：确定在使所述一个或多个CES元件中的至少一个在所述低阻抗或导电状态与所述高阻抗或绝缘状态之间转变的操作期间，将编程信号施加到所述一个或多个CES元件中的至少一个的端子上的持续时间。
14.根据权利要求12所述的方法，其中，在交替循环上发生使所述一个或多个CES元件中的至少一个在所述低阻抗或导电状态与所述高阻抗或绝缘状态之间转变的操作，所述方法还包括至少部分地基于所述一个或多个第一信号确定所述交替循环的周期性。
15.根据权利要求14所述的方法，还包括至少部分地基于所述一个或多个第一信号改变所述交替循环的周期性。
16.根据权利要求15所述的方法，还包括根据映射到所述交替循环的替代周期性的多位代码来改变所述交替循环的周期性。
17.根据权利要求12所述的方法，还包括响应于所述一个或多个第一信号中的至少一个在所述一个或多个CES元件的所述至少一个在所述低阻抗或导电状态与所述高阻抗或绝缘状态之间转变期间的持续时间内在所述一个或多个CES元件中的所述至少一个的端子上施加零电压。
18.根据权利要求17所述的方法，还包括至少部分地基于映射到替代持续时间的数字信号来确定所述持续时间。
19.根据权利要求12所述的方法，还包括通过断开通往所述CES元件的至少一个的端子的多个信号路径中的至少一个，来限制在将所述一个或多个CES元件中的至少一个置于所述低阻抗或导电状态的操作期间的电流。
20.根据权利要求12所述的方法，还包括通过调节施加到所述一个或多个CES元件中的至少一个的端子与节点之间耦合的场效应晶体管的栅极端子上的电压，来限制在将所述一个或多个CES元件中的至少一个置于所述低阻抗或导电状态的操作期间的电流。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055917A (zh) * 2006-01-09 2007-10-17 三星电子株式会社 阻抗存储元件、其操作方法以及使用其的数据处理系统
US9514814B1 (en) * 2015-08-13 2016-12-06 Arm Ltd. Memory write driver, method and system

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5991214A (en) * 1996-06-14 1999-11-23 Micron Technology, Inc. Circuit and method for varying a period of an internal control signal during a test mode
JP2002133878A (ja) * 2000-10-23 2002-05-10 Hitachi Ltd 不揮発性記憶回路および半導体集積回路
US7298640B2 (en) 2004-05-03 2007-11-20 Symetrix Corporation 1T1R resistive memory array with chained structure
JP2006012367A (ja) * 2004-06-29 2006-01-12 Toshiba Corp 不揮発性半導体記憶装置
KR100767333B1 (ko) * 2006-05-24 2007-10-17 한국과학기술연구원 계면 제어층을 포함하는 비휘발성 전기적 상변화 메모리소자 및 이의 제조방법
ITTO20060719A1 (it) * 2006-10-06 2008-04-07 Micron Technology Inc Architettura di registri filtrati per generare segnali per attuatori
US7872900B2 (en) 2006-11-08 2011-01-18 Symetrix Corporation Correlated electron memory
US7639523B2 (en) 2006-11-08 2009-12-29 Symetrix Corporation Stabilized resistive switching memory
US20080107801A1 (en) 2006-11-08 2008-05-08 Symetrix Corporation Method of making a variable resistance memory
US7778063B2 (en) 2006-11-08 2010-08-17 Symetrix Corporation Non-volatile resistance switching memories and methods of making same
US7646625B2 (en) * 2007-06-29 2010-01-12 Qimonda Ag Conditioning operations for memory cells
KR101291721B1 (ko) * 2007-12-03 2013-07-31 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치, 이를 포함하는메모리 시스템
US8816719B2 (en) * 2012-04-26 2014-08-26 Symetrix Corporation Re-programmable antifuse FPGA utilizing resistive CeRAM elements
US9735766B2 (en) 2015-07-31 2017-08-15 Arm Ltd. Correlated electron switch
US10096361B2 (en) 2015-08-13 2018-10-09 Arm Ltd. Method, system and device for non-volatile memory device operation
US9558819B1 (en) 2015-08-13 2017-01-31 Arm Ltd. Method, system and device for non-volatile memory device operation
US9851738B2 (en) 2015-08-13 2017-12-26 Arm Ltd. Programmable voltage reference
US9748943B2 (en) 2015-08-13 2017-08-29 Arm Ltd. Programmable current for correlated electron switch
US10056143B2 (en) 2015-09-08 2018-08-21 Arm Ltd. Correlated electron switch programmable fabric
US9755146B2 (en) 2015-09-10 2017-09-05 ARM, Ltd. Asymmetric correlated electron switch operation
US9548118B1 (en) 2015-09-22 2017-01-17 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
US9589636B1 (en) 2015-09-22 2017-03-07 Arm Ltd. Method, system and device for complementary non-volatile memory device operation
US10147879B2 (en) 2015-09-30 2018-12-04 Arm Ltd. Multiple impedance correlated electron switch fabric
US9979385B2 (en) 2015-10-05 2018-05-22 Arm Ltd. Circuit and method for monitoring correlated electron switches
US10719236B2 (en) 2015-11-20 2020-07-21 Arm Ltd. Memory controller with non-volatile buffer for persistent memory operations
US9735360B2 (en) 2015-12-22 2017-08-15 Arm Ltd. Access devices to correlated electron switch
US9773550B2 (en) 2015-12-22 2017-09-26 Arm Ltd. Circuit and method for configurable impedance array
US9734895B2 (en) 2015-12-22 2017-08-15 Arm Ltd. Latching device and method
US9621161B1 (en) 2015-12-28 2017-04-11 Arm Ltd. Method and circuit for detection of a fault event
US9627615B1 (en) 2016-01-26 2017-04-18 Arm Ltd. Fabrication of correlated electron material devices
US20170213960A1 (en) 2016-01-26 2017-07-27 Arm Ltd. Fabrication and operation of correlated electron material devices
US20170237001A1 (en) 2016-02-17 2017-08-17 Arm Ltd. Fabrication of correlated electron material devices comprising nitrogen
US20170244027A1 (en) 2016-02-19 2017-08-24 Arm Ltd. Method providing for a storage element
US10170700B2 (en) 2016-02-19 2019-01-01 Arm Ltd. Fabrication of correlated electron material devices method to control carbon
US9747982B1 (en) 2016-02-22 2017-08-29 Arm Ltd. Device and method for generating random numbers
US9786370B2 (en) 2016-02-23 2017-10-10 Arm Ltd. CES-based latching circuits
US9805777B2 (en) 2016-02-24 2017-10-31 Arm Ltd. Sense amplifier
US9660189B1 (en) 2016-02-29 2017-05-23 Arm Ltd. Barrier layer for correlated electron material

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101055917A (zh) * 2006-01-09 2007-10-17 三星电子株式会社 阻抗存储元件、其操作方法以及使用其的数据处理系统
US9514814B1 (en) * 2015-08-13 2016-12-06 Arm Ltd. Memory write driver, method and system

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Publication number Publication date
US20190108882A1 (en) 2019-04-11
TWI772530B (zh) 2022-08-01
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TW201923775A (zh) 2019-06-16
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