JP2008004889A - 半導体記憶装置 - Google Patents

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Abstract

【課題】メモリセルアレイ要素信号上を横断する配線を行う場合に、この配線と要素信号との間の結合容量による負荷を均一にすることのできる半導体記憶装置を提供する。
【解決手段】信号の送出点Ａと受信点Ｂとの間にメモリセル領域を横切って配線を行う。Ａ−Ｂ間の配線７００は、ビットラインＢＬ０〜ＢＬ４の各々の上の２箇所で屈曲する。このとき、配線７００とビットラインＢＬ０〜ＢＬ４とが並走する面積は各ビットラインについて均等になるので、配線７００と各ビットラインＢＬ０〜ＢＬ４との間の結合容量が均一化される。したがって、いずれかのビットラインにのみ負荷が偏る事態を回避し、リード特性に影響を及ぼさないようにすることができる。
【選択図】図７

Description

本発明は半導体記憶装置に係り、より詳細には、メモリセルアレイ要素信号上を横断する配線を行う場合に、この配線と要素信号との間の結合容量による負荷を均一にすることのできる半導体記憶装置に関する。
図３は、一般的な半導体記憶装置におけるメモリセルアレイ１００の概略説明図である。周知のように、メモリセルアレイ１００は行列に配置された複数のメモリセル（図示しない）から成り、メモリセルアレイ１００上には複数のワードラインおよびビットラインが配置される。Ｘデコーダ３０１およびＹデコーダ３０２の出力により、これらのワードラインおよびビットラインを介してメモリセルの選択が行われる。
こうしたメモリセルアレイを備えるメモリ領域は、近時、メモリセルの微細化の進行に伴ってその面積の縮小化が進行している。図１（ａ）には従来のメモリセル領域および周辺部が、（ｂ）には縮小化されたメモリセル領域および周辺部が端的に示されているが、ここで同図から分かるように、メモリセル領域の面積の縮小化に比べて周辺部の縮小化は若干遅れている。これは、半導体装置の高機能化や低電源電圧化に伴う回路規模の増大、信号数の増大に起因するものである。
図２に示すように、一般的な半導体チップ１０は、例えばメモリセル領域１０１および１０２と、周辺回路Ａ２０１、Ｂ２０２、Ｃ２０３およびＤ２０４とを備える。このとき、各周辺回路において使用される信号がメモリセルの動作に同期しないものであると、ワード線やビット線に影響を与えるおそれがあるという懸念から、メモリセル領域上にはワード線およびビット線のみが配置され、他の信号は配線されないのが通例となっている。
したがって、周辺回路間の配線はメモリセル領域を通過しないように設けられる。図４を参照してこれを説明すると、同図においては周辺回路の例としてチップ２０上に２つのＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）ａ２１１およびＤＳＰｂ２１２と、２つのＭＣＵ（Ｍｅｍｏｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）ａ２１３およびＭＣＵｂ２１４とが示されている。
ここで、ＤＳＰａ２１１とＭＣＵａ２１３とはフラッシュメモリａ１１１を挟んで配置されているが、両者を結ぶ配線はフラッシュメモリａ１１１を横切ることなく、これを迂回するように設けられる。同様に、ＤＳＰｂ２１２とＭＣＵｂ２１４とはフラッシュメモリｂ１１２を挟んで配置されているが、両者を結ぶ配線はフラッシュメモリｂ１１２を横切らずに、これを迂回するように設けられる。図４においては、これらの配線を相対的に太い矢印４０１および４０２を用いて示す。
このように、メモリセル領域を跨がずに迂回して配線を行う結果、信号数の増大に合わせて周辺部の配線領域も増大せざるを得ない。したがって、メモリセル領域の周辺部は縮小化が困難である。
発明者は本発明にあたってメモリセル領域を横切る配線について先行技術の調査を行ったが、本発明と類似する配線に関する技術を発見することはできなかった。
しかしながら、汎用メモリとしてはダイサイズの縮小が必須である。また、周辺回路の信号をメモリセル上に配線する必要が生じることもある。例えば前述したように同一チップ上にフラッシュメモリとＭＣＵとを搭載することが考えられ、その際には図５の配線５０１および５０２のように、メモリセル上にワードラインおよびビットライン以外の信号線を配置する可能性がある。図５においては、チップ２０上のメモリａ１１１を横断してＤＳＰａ２１１とＭＣＵａ２１３とを接続する線５０１と、メモリｂ１１２を横断してＤＳＰｂ２１２とＭＣＵｂ２１４とを接続する線５０２とがこれにあたる。そこで、このような場合には図１０（ａ）および（ｂ）に示すような配線が行われている。
例えば信号の送出点Ａと受信点Ｂとが図１０（ａ）に示す位置関係にある場合、Ａ−Ｂ間の配線６００は、図１０（ｂ）のようにビットラインＢＬ０からＢＬ２にかけて各ビットラインに直交し、ビットラインＢＬ２の各々の上の２箇所で屈曲し、ビットラインＢＬ２からＢＬ４にかけて再び各ビットラインに直交する。
このとき、メモリセルアレイ上で配線６００が屈曲した位置の下部にあたるビットラインＢＬ２に配線６００とビットラインとの結合容量の負荷の影響が集中的に印加されてしまう。そのため、各ビットラインの結合容量は、ＢＬ，ＢＬ４＜ＢＬ１，ＢＬ３＜ＢＬ２となる。
半導体記憶装置において、リードアクセスの速度は、結合容量による負荷が最も大きくリードアクセスの最も遅い要素配線に合わせなければならない。したがって、図１０に示す例の場合には、最も結合容量の大きいビットラインＢＬ２に合わせてリードアクセスの速度が定められることになる。すなわち、各ビットラインの結合容量の偏りによってリード特性の劣化が発生する。
このように、隣接するワードラインおよびビットラインの負荷容量にばらつきがあると、半導体記憶装置を正確に動作させることが困難になる。よって、Ａ−Ｂ間の配線は結合容量を均一化することができるように行われるのが好ましい。
こうした問題に鑑み本発明が提供するのは、行列状に配列された複数のメモリセルからなり複数のワードラインと複数のビットラインとを有するメモリセル領域を備え、このメモリセル領域上を横断する配線によって、メモリセル領域の周辺領域に配置された第１の周辺回路と第２の周辺回路とを接続する半導体記憶装置である。配線は、配線と複数のビットラインの各々との間の結合容量が均一になるように設けられる。
この半導体記憶装置において、配線は、各ビットライン上にそれぞれ複数の屈曲点を有し、配線と各ビットラインとが並走する面積は各ビットラインについて同一である。
屈曲点の総数は、ビットラインの総数の整数倍以上である。
また、この半導体記憶装置において、配線は、第１の周辺回路と第２の周辺回路との間のメモリセル領域上に直線状に延伸してもよい。
本発明によれば配線領域の節約が可能となる。すなわち、周辺部の面積を縮小することができる。また、信号数が増大した場合の配線密集化を解消できるばかりでなく、信号配線長を短縮し、遅延の減少を実現することができる。さらに、メモリ上を横切る配線と各ビットラインとの間の結合容量による負荷を均等にしてリード特性に及ぼす影響を最小化することができる。
以下、本発明の好適な実施形態について図面を参照して説明する。
まず、本発明の第一の実施形態を説明する。図６には、この実施形態における複数のビットラインＢＬ０〜ＢＬ４と、接続しようとする信号の送出点Ａおよび受信点Ｂとが示されている。
図７に示すように、本発明の第一の実施形態において、Ａ−Ｂ間の配線７００はビットラインＢＬ０〜ＢＬ４の各々の上の２箇所で屈曲する。このとき、配線７００とビットラインＢＬ０〜ＢＬ４とが並走する面積は各ビットラインについて均等になるので、配線７００と各ビットラインＢＬ０〜ＢＬ４との間の結合容量が均一化される。したがって、いずれかのビットラインにおいてリードアクセスが遅くなる事態が生じることはなく、結合容量はリード特性に影響を及ぼさない。
一方、図８に示すのは本発明の第二の実施形態である。第一の実施形態と同じく、本実施形態においても、図６に示す信号の送出点Ａと受信点Ｂとの間に配線を設けるものとする。
第二の実施形態においては、Ａ−Ｂ間の配線８００はビットラインＢＬ０〜ＢＬ４上のいずれにおいても屈曲することなく直線状に延伸する。したがって、第一の実施形態と同様、配線８００とビットラインＢＬ０〜ＢＬ４との間の結合容量による負荷が均一になり、リード特性には影響を及ぼさない。
続いて、図９（ａ）および（ｂ）に示す本発明の第三の実施形態を参照する。この実施形態においては、信号の送出点Ａおよび受信点Ｂは図９（ａ）に示すような位置関係にある。このような場合、Ａ−Ｂ間の配線９００は、図９（ｂ）に示すとおり各ビットラインＢＬ０〜ＢＬ４に直交するように行われる。すると、第一および第二の実施形態と同様、配線９００とビットラインＢＬ０〜ＢＬ４との間の結合容量は均一化され、リード特性に影響を及ぼさない。
このように、本発明によれば、メモリセル上を横切る配線を行う場合に、この配線とビットラインとの間の結合容量による負荷を均一にすることができる。したがって、リード特性等への影響を最小限にとどめることができる。
なお、本発明の好適な実施形態として３つの例を挙げて説明したが、本発明はこれに限定されることなく、様々な他の形態で実施することが可能である。
（ａ）は従来のメモリセル領域および周辺部を表す概略図、（ｂ）は縮小化されたメモリセル領域および周辺部を表す概略図。 一般的な半導体チップを説明する概略ブロック図。 一般的な半導体記憶装置におけるメモリセルアレイの概略説明図。 一般的な半導体チップにおける配線を説明する概略ブロック図。 一般的な半導体チップにおける別の配線を説明する概略ブロック図。 本発明の第一および第二の実施形態における配線により接続する信号の送出点および受信点と、この配線が横切るビットラインとを示す図。 本発明の第一の実施形態を説明する図。 本発明の第二の実施形態を説明する図。 （ａ）は本発明の第三の実施形態における配線により接続する信号の送出点および受信点と、この配線が横切るビットラインとを示す図、（ｂ）は本発明の第三の実施形態を説明する図。 （ａ）は従来の配線により接続する信号の送出点および受信点と、この配線が横切るビットラインとを示す図、（ｂ）は従来の配線を説明する図。
符号の説明
１０ 半導体チップ
２０ チップ
１１１ メモリａ
１１２ メモリｂ
２１１ ＤＳＰａ
２１２ ＤＳＰｂ
２１３ ＭＣＵａ
２１４ ＭＣＵｂ
ＢＬ０〜ＢＬ４ ビットライン
７００ 配線

Claims (4)

  1. 行列状に配列された複数のメモリセルからなり複数のワードラインと複数のビットラインとを有するメモリセル領域を備え、前記メモリセル領域上を横断する配線によって前記メモリセル領域の周辺領域に配置された第１の周辺回路と第２の周辺回路とを接続する半導体記憶装置において、
    前記配線は、前記配線と前記複数のビットラインの各々との間の結合容量が均一になるように設けられることを特徴とする半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、
    前記配線は、前記各ビットライン上にそれぞれ複数の屈曲点を有し、前記配線と前記各ビットラインとが並走する面積が前記各ビットラインについて同一であることを特徴とする半導体記憶装置。
  3. 請求項２に記載の半導体記憶装置において、
    前記屈曲点の総数は、前記ビットラインの総数の整数倍以上であることを特徴とする半導体記憶装置。
  4. 請求項１に記載の半導体記憶装置において、
    前記配線は、前記第１の周辺回路と前記第２の周辺回路との間の前記メモリセル領域上に直線状に延伸することを特徴とする半導体記憶装置。
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