WO2017149845A1 - 半導体装置 - Google Patents

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宙之 手塚
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ソニー株式会社
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    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout

Definitions

  • This technology relates to a semiconductor device. Specifically, the present invention relates to a semiconductor device provided with wiring that can be a noise source.
  • the present technology has been created in view of such a situation, and an object thereof is to easily reduce electromagnetic noise in a semiconductor device provided with a wiring serving as a noise source.
  • the present technology has been made to solve the above-described problems.
  • the first aspect of the present technology includes a first substrate on which a plurality of first signal lines are wired in a predetermined direction, and the plurality of first signals.
  • a semiconductor device comprising: a second substrate on which second signal lines for generating a plurality of magnetic fields having different directions are provided in a region between two adjacent signal lines of one signal line. As a result, a plurality of magnetic fields having different directions are generated in a region between two adjacent signal lines.
  • the plurality of first signal lines may be wired in parallel in two directions orthogonal to each other.
  • a plurality of magnetic fields having different directions are generated in a region between signal lines wired in parallel in two orthogonal directions.
  • the second signal line may be wired along a specific direction different from any of the two directions. Accordingly, there is an effect that a plurality of magnetic fields having different directions are generated by the second signal line wired along a specific direction different from any of the two directions.
  • a part of the second signal line may be routed along the specific direction, and the rest of the second signal line may be routed along at least one of the two directions.
  • Good there is an effect that a plurality of magnetic fields having different directions are generated by the second signal lines that are partly wired along a specific direction and the rest are wired along at least one of the two directions.
  • the second signal line may be wired along each of a plurality of directions different from any of the two directions. Accordingly, there is an effect that a plurality of magnetic fields having different directions are generated by the second signal line wired along each of a plurality of directions different from any of the two directions.
  • the second signal line may be wired along a path that is bent at a plurality of bending points.
  • the second signal line wired along a path bent at a plurality of bending points has an effect that a plurality of magnetic fields having different directions are generated.
  • a predetermined number of the second signal lines may be wired on the second substrate, and currents may flow in mutually different directions on the two adjacent second signal lines. Accordingly, there is an effect that a plurality of magnetic fields having different directions are generated in a region between two adjacent signal lines by two second signal lines in which currents flow in different directions.
  • a circuit may be disposed along with the second signal line on one of both surfaces of the second substrate.
  • the second signal line wired on the surface of the second substrate on which the circuit is arranged produces an effect that a plurality of magnetic fields having different directions are generated.
  • a circuit may be arranged on one of both surfaces of the second substrate, and the second signal line may be wired on the other side.
  • the second signal line wired on the surface of the second substrate on which the circuit is not arranged produces an effect that a plurality of magnetic fields having different directions are generated.
  • the second signal line may be a power line.
  • a plurality of magnetic fields having different directions are generated by the power supply line.
  • the second substrate may further include a DRAM (Dynamic Random Access Memory).
  • DRAM Dynamic Random Access Memory
  • the second signal line wired on the substrate on which the DRAM is provided produces an effect that a plurality of magnetic fields having different directions are generated.
  • the first substrate may further include a pixel circuit that photoelectrically converts light to generate a pixel signal. Accordingly, there is an effect that a plurality of magnetic fields having different directions are generated in the first substrate provided with the pixel circuit.
  • a third substrate provided with a signal processing circuit for performing predetermined signal processing on the pixel signal may be further provided. This brings about the effect that signal processing is performed on the pixel signal.
  • the second aspect of the present technology provides a first substrate on which a plurality of first signal lines are wired in a predetermined direction, both ends of a predetermined line segment parallel to a direction different from the predetermined direction, and the predetermined And a second substrate on which a second signal line is routed along a path passing through an intermediate point different from any of the both ends on the line segment.
  • First embodiment (example in which power supply lines are wired obliquely) 2.
  • First modification (example in which a part of a power supply line is wired obliquely) 3.
  • Second modification (an example in which a power supply line is routed along a path bent at three points) 4).
  • Third modification (example in which power supply lines are routed along a stepped path) 5.
  • Fourth modification (example in which power supply lines are wired along a plurality of oblique directions) 6).
  • FIG. 1 is a block diagram illustrating a configuration example of the image sensor 100 according to the first embodiment.
  • the imaging device 100 captures image data and includes three semiconductor chips, a pixel chip 110, a memory chip 150, and a logic chip 160.
  • the pixel chip 110 is provided with a scanning circuit 120 and a pixel array unit 130.
  • a plurality of pixel circuits 131 are arranged in a two-dimensional lattice pattern.
  • a set of pixel circuits 131 arranged along a predetermined direction is referred to as a “row”, and a set of pixel circuits 131 arranged along a direction perpendicular to the row is referred to as a “column”.
  • the number of rows is N (N is an integer of 2 or more), and the number of columns is M (M is an integer of 2 or more).
  • the scanning circuit 120 may be arranged on the memory chip 150 and the pixel array unit 130 may be arranged on the pixel chip 110.
  • the scanning circuit 120 may be arranged on the logic chip 160.
  • horizontal signal lines are wired for each row along the row direction
  • vertical signal lines are wired for each column along the column direction. It is assumed that horizontal signal lines corresponding to n (n is an integer from 1 to N) rows are 129-n, and vertical signal lines corresponding to m (m is an integer from 1 to M) columns are 139-m.
  • the n-row and m-column pixel circuits 131 are connected to the horizontal signal line 129-n and the vertical signal line 139-m.
  • the horizontal signal line 129-n and the vertical signal line 139-m are examples of the first signal line described in the claims.
  • the pixel chip 110 is an example of a first substrate described in the claims.
  • the scanning circuit 120 sequentially selects rows and drives the pixel circuits 131 in the selected row to output pixel signals.
  • the control signal from the scanning circuit 120 is transmitted to the pixel circuit 131 through the horizontal signal line 129-n.
  • the pixel circuit 131 generates a pixel signal by photoelectrically converting light under the control of the scanning circuit 120.
  • the pixel circuit 131 supplies the generated pixel signal to the preprocessing unit 162 via the vertical signal line 139-m.
  • the memory chip 150 includes a memory 152, a ground line 158, and a power line 159.
  • the logic chip 160 includes a pre-processing unit 162, a post-processing unit 163, and an interface 164.
  • the memory 152 holds pixel data.
  • a DRAM is used as the memory 152.
  • the power line 159 is an example of a second signal line recited in the claims, and the memory chip 150 is an example of a second substrate recited in the claims.
  • the pre-processing unit 162 performs predetermined signal processing as pre-processing. For example, an AD conversion process that AD converts a pixel signal from the pixel circuit 131 into pixel data and a CDS (CorrelatedorDouble Sampling) process are executed as preprocessing. In this CDS process, the preprocessing unit 162 holds the pixel data immediately after the reset in the memory 152, and acquires the difference between the held pixel data and the pixel data at the end of exposure as the pixel data after the CDS process. The preprocessing unit 162 supplies pixel data after the CDS processing to the postprocessing unit 163.
  • the pre-processing unit 162 is an example of a signal processing circuit described in the claims, and the logic chip 160 is an example of a third substrate described in the claims.
  • the post-processing unit 163 performs predetermined image processing as post-processing. For example, demosaic processing, white balance processing, color balance processing, and the like are performed as post-processing.
  • the post-processing unit 163 performs post-processing using the memory 152 and generates image data. Then, the post-processing unit 163 supplies the generated image data to the interface 164.
  • the interface 164 outputs image data to a circuit external to the image sensor 100.
  • FIG. 2 is a perspective view illustrating a configuration example of the image sensor 100 according to the first embodiment.
  • the memory chip 150 is stacked on the logic chip 160
  • the pixel chip 110 is stacked on the memory chip 150.
  • the direction from the logic chip 160 to the pixel chip 110 is defined as + Z direction or upward direction
  • the opposite direction is defined as ⁇ Z direction or downward direction.
  • the row direction is the X direction
  • the column direction is the Y direction.
  • a predetermined number of power supply lines 159 and ground lines 158 are wired in the memory chip 150, and they are wired along an oblique direction different from both the X and Y directions.
  • the angle formed by the oblique direction with respect to the X direction may be any angle as long as the angle does not correspond to either 0 degrees or 90 degrees, but 45 degrees is most desirable.
  • currents are supplied to two adjacent signal lines (power supply line 159 and ground line 158) in opposite directions.
  • power terminals at one end of two adjacent power lines 159 are T1 and T2, and power terminals at the other end are T3 and T4.
  • T1 is a + terminal
  • T2 is a-terminal
  • T3 is a-terminal
  • T4 is a + terminal.
  • Electromagnetic noise may occur in the pixel circuit 131 due to the magnetic field generated from the power line 159.
  • a noise source such as the power supply line 159 is called an aggressor, and a circuit affected by noise such as the pixel circuit 131 is called a victim.
  • the power supply lines and ground lines 158 of the logic chip 160 do not have to be routed along an oblique direction. However, when the power supply lines and ground lines 158 of the logic chip 160 can be noise sources, the power supply lines and the like are also oblique. Wired along the direction. In addition, the power supply lines and ground lines in each chip do not necessarily have to be the same power supply wiring connected in the semiconductor chip, but each is connected via a wiring on a substrate on which the semiconductor is mounted. Sometimes it is done.
  • FIG. 3 is a cross-sectional view illustrating a configuration example of the image sensor 100 according to the first embodiment.
  • the pixel chip 110 includes a silicon wafer 111, and a circuit such as a pixel circuit 131 and a signal line such as a horizontal signal line 129-1 are arranged on one of both surfaces of the silicon wafer 111. As described above, the surface on which the circuit is arranged in the silicon wafer 111 is generally called a “surface”.
  • the memory chip 150 includes a silicon wafer 151.
  • a memory 152 and signal lines are arranged on the surface of the silicon wafer 151.
  • a power supply line 159 and a ground line 158 are wired on the back surface of the silicon wafer 151 that does not correspond to the front surface. Further, the back surface of the silicon wafer 151 is disposed at a position facing the front surface of the silicon wafer 111.
  • the logic chip includes a silicon wafer 161 on which a circuit such as a preprocessing unit 162 and a signal line 169 are arranged.
  • the imaging element 100 has a three-layer structure in which three substrates are stacked
  • the present invention is not limited to this configuration.
  • a two-layer structure may be used.
  • the scanning circuit 120 and the pixel array unit 130 are provided in one of the two-layer semiconductor chips, and the memory 152 and the preprocessing unit 162 are provided in the other.
  • the pixel chip 110, the memory chip 150, and the logic chip 160 are stacked in this order from the top, but the order is not limited.
  • the pixel chip 110, the logic chip 160, and the memory chip 150 may be stacked in this order from above.
  • victims horizontal signal lines, vertical signal lines, etc.
  • the victims may be wired in an oblique direction.
  • an aggressor power supply line 159 or the like
  • the power supply line and the ground line are wired in the oblique direction in the image sensor 100.
  • the semiconductor device converts a signal input from the outside into an electrical signal
  • a signal line such as the power supply line 159 may be wired.
  • semiconductor devices that handle analog signals are considered to be highly useful. Examples of the semiconductor device to be applied include various sensors, communication devices, various antennas, display elements, and the like.
  • substrate wired in the diagonal direction is not limited to a semiconductor substrate (semiconductor chip), A board
  • the image sensor 100 is an example of a semiconductor device described in the claims.
  • FIG. 4 is a plan view showing an example of the magnetic flux distribution of the pixel array unit 130 in the first embodiment.
  • arrows indicate the directions of currents flowing through the power supply line 159 and the ground line 158 arranged below the pixel array unit 130.
  • a magnetic field in the + Z direction is generated on one side of the power supply line 159 and the like, and a magnetic field in the -Z direction is generated on the other side.
  • a conductor loop passing through the pixel circuit 131 may be assumed.
  • the conductor loop means a signal line wired along the following path.
  • Power circuit ⁇ Scanning circuit 120 ⁇ Pixel circuit 131 ⁇ Logic chip 160 ⁇ Power circuit
  • the area surrounded by the conductor loop is a rectangular area having two sides of the horizontal signal line 129-n from the scanning circuit 120 to the pixel circuit 131 and the vertical signal line 139-1 from the pixel circuit 131 to the logic chip 160. expressed.
  • an induced electromotive force is generated in a signal (pixel signal or the like) flowing through the conductor loop according to the law of electromagnetic induction.
  • This induced electromotive force is treated as an offset different from the signal corresponding to the exposure amount in the pixel signal.
  • the size of the conductor loop (rectangular region) varies depending on the position of the pixel. For this reason, the offset component due to the induced electromotive force is not always the same for each pixel. If the difference of the offset component for each pixel is large, the difference appears as electromagnetic noise in the image data. Therefore, the intensity of electromagnetic noise can be estimated from the amount of magnetic flux in the rectangular area.
  • the diagonal of the pixel A1 is defined as a point P0 in the rectangular area.
  • the intersection of the horizontal signal line 129-n passing through the pixel A1 and the boundary of the pixel array unit 130 is P2
  • the intersection of the vertical signal line 139-m passing through the pixel A1 and the boundary of the pixel array unit 130 is defined as P2.
  • the intersection of the vertical signal line 139- (m + 1) passing through the pixel A2 adjacent to the pixel A1 in the row direction and the boundary of the pixel array unit 130 is defined as P4.
  • P1 be the intersection of the horizontal signal line 129- (n ⁇ 1) passing through the pixel A3 adjacent to the pixel circuit A1 in the column direction and the boundary of the pixel array unit 130.
  • the intensity of the electromagnetic noise of the pixel A1 is a value corresponding to the amount of magnetic flux in the rectangular area having P0, P2, A1, and P3 as vertices.
  • the intensity of the electromagnetic noise of the pixel A2 is a value corresponding to the amount of magnetic flux in the rectangular area having the vertices at P0, P2, A2, and P4.
  • the amount of magnetic flux is counted, for example, with “+1” as the magnetic flux per mark indicating the + Z direction and “ ⁇ 1” as the magnetic flux per mark indicating the ⁇ Z direction.
  • FIG. 5 is a diagram illustrating an example of a magnetic flux for each pixel in the pixel array unit according to the first embodiment.
  • the sum of the magnetic fluxes in the region having the vertices P0, P2, A1, and P3 corresponding to the pixel A1 is “0”.
  • the sum of the magnetic fluxes in the region having P0, P2, A2, and P4 corresponding to the pixel A2 as vertices is “+1”.
  • FIG. 6 is a plan view showing an example of the magnetic flux distribution of the pixel array unit 130 in the comparative example.
  • a configuration is assumed in which a power line 159 and a ground line 158 are wired along the Y (column) direction in the lower memory chip.
  • arrows indicate the direction of current flowing through the power supply line 159 and the like below the pixel array section.
  • FIG. 7 is a diagram illustrating an example of the magnetic flux for each pixel of the pixel array unit in the comparative example.
  • the sum of the magnetic fluxes in the region having the vertices P0, P2, A1, and P3 corresponding to the pixel A1 is “0”. Further, the sum of the magnetic fluxes in the region having the vertices corresponding to P0, P2, A2, and P4 corresponding to the pixel A2 is “+6”.
  • a large difference occurs in the amount of magnetic flux in the region corresponding to each of the adjacent pixels A1 and A2. As illustrated in FIG.
  • the magnetic field in the + Z direction is concentrated in the region between the vertical signal line passing through A1 and the vertical signal line passing through A2 by the wiring such as the power supply line 159 in the Y direction. This is because it occurs. Thereby, in each of adjacent pixels, the difference in induced electromotive force generated by the magnetic field becomes relatively large. As a result, streaky electromagnetic noise is generated along the Y direction in the image data.
  • FIG. 8 is a perspective view showing an example of a magnetic field analysis space 510 according to the first embodiment.
  • the analysis space 510 has a length in the Z direction of 4 millimeters (mm) and a length in the Y direction of 4 millimeters (mm).
  • the length in the X direction is determined by a boundary condition of 20 micrometers ( ⁇ m). If the analysis space 510 is small, accurate analysis cannot be performed. Therefore, the analysis space 510 is somewhat large.
  • the plane 520 of the victim (such as the pixel array unit 130) is positioned 5 micrometers ( ⁇ m) above the aggressor (such as the power supply line 159).
  • the width of the power supply line 159 and the ground line 158 is 10 micrometers ( ⁇ m), and the interval is 10 micrometers ( ⁇ m).
  • the current flowing through the power supply line 159 and the ground line 158 is 10 milliamperes (mA) per line, and the frequency of the pixel signal is 5 megahertz (MHz).
  • the number of pixels is 100 rows ⁇ 100 columns.
  • the analysis space unit 530 corresponding to the width of the wiring.
  • the distribution of the electromagnetic field can be obtained by simulation using HFSS (High Frequency Structural Simulator (registered trademark)) of ANSYS.
  • HFSS High Frequency Structural Simulator (registered trademark)) of ANSYS.
  • FIG. 9 is a plan view showing an example of a simulation result in the first embodiment.
  • This simulation result is a result of performing noise simulation by further discretizing the distribution data obtained using HFSS (registered trademark).
  • a is a plan view showing an example of wiring such as the power supply line 159 of the memory chip 150.
  • the power supply line 159 and the like are wired in an oblique direction.
  • B in the figure is a plan view showing an electromotive force distribution of the pixel chip 110 calculated from a magnetic flux distribution in a rectangular region having the pixel circuit 131 and the upper left point P21 of the memory chip 150 as vertices.
  • C in the figure is a plan view showing the electromotive force distribution of the pixel chip 110 calculated from the magnetic flux distribution in the rectangular area having the apex at the lower left point P22 of the pixel circuit 131 and the memory chip 150.
  • FIG. In b and c in the figure the magnitude of the induced electromotive force is represented by brightness. Further, it is assumed that the positions of terminals connected to the logic chip 160 are different between b and c in FIG.
  • FIG. 10 is a plan view showing an example of a simulation result in which the number of terminals in the first embodiment is adjusted to half.
  • “a” is a plan view showing an example of wiring of the power supply line 159 and the ground line 158 of the memory chip 150.
  • the power supply line 159 and the like are wired in an oblique direction.
  • B in the figure is a plan view showing an electromotive force distribution of the pixel chip 110 calculated from a magnetic flux distribution in a rectangular region having the pixel circuit 131 and the upper left point P21 of the memory chip 150 as vertices.
  • C in the figure is a plan view showing the electromotive force distribution of the pixel chip 110 calculated from the magnetic flux distribution in the rectangular area having the apex at the lower left point P22 of the pixel circuit 131 and the memory chip 150.
  • the number of terminals is adjusted to half that of FIG. 9 so that the number of terminals is the same as that of a comparative example described later. Even in this case, as illustrated in b and c in FIG. 10, the distribution of electromotive force becomes nearly uniform, and electromagnetic noise can be suppressed.
  • FIG. 11 is a plan view showing an example of the simulation result in the comparative example.
  • the power supply line 159 and the ground line 158 are wired along the X (row) direction and the Y (column) direction in the memory chip 150.
  • a is a plan view showing an example of wiring such as the power supply line 159 of the memory chip 150.
  • B in the figure is a plan view showing an electromotive force distribution of the pixel chip 110 calculated from a magnetic flux distribution in a rectangular region having the pixel circuit 131 and the upper left point P21 of the memory chip 150 as vertices.
  • C in the figure is a plan view showing the electromotive force distribution of the pixel chip 110 calculated from the magnetic flux distribution in the rectangular area having the apex at the lower left point P22 of the pixel circuit 131 and the memory chip 150.
  • FIG. 12 is a diagram summarizing the simulation results in the first embodiment.
  • a power supply line 159 and a ground line 158 are wired in an oblique direction, and a simulation condition in which the number of terminals is K (K is an integer) is set as a condition 1, wiring is performed in an oblique direction and the number of terminals is K / 2.
  • Condition 2 is assumed.
  • a simulation condition in which a power supply line 159 and a ground line 158 are wired in the X direction and the Y direction and the number of terminals is K / 2 is defined as a condition 3.
  • the total magnetic flux is almost the same in condition 1 and condition 3, and is smaller in condition 2 than in condition 3.
  • the difference between the maximum value and the minimum value of the induced electromotive force in the pixel chip 110 is relatively small.
  • the peak-to-peak value of the induced electromotive force is relatively small.
  • the noise is relatively small.
  • the noise amount converted value of LSB Least Significant Bit
  • the power supply line 159 and the ground line 158 are used as noise sources, and the wiring direction is slanted. However, when signal lines other than the power supply line 159 and the ground line 158 are assumed as noise sources.
  • the wiring direction may be inclined. For example, signal lines connected to the memory cells in the memory 152 may be wired in an oblique direction.
  • the power supply line 159 and the ground line 158 are obliquely arranged so that magnetic fields in the + Z and ⁇ Z directions are generated in the region between adjacent vertical signal lines. Since wiring is performed, electromagnetic noise generated in the pixel signal due to the magnetic field can be reduced.
  • the entire power supply line 159 and ground line 158 from one end to the other end of the power supply line 159 are wired in an oblique direction.
  • a region between adjacent vertical signal lines is used. If a magnetic field in the + Z and ⁇ Z directions is generated in the inside, the present invention is not limited to this configuration.
  • a part of the power supply line 159 or the like may be wired along the X direction or the Y direction, and the rest may be wired diagonally.
  • the image sensor 100 according to the first embodiment is different from the first embodiment in that a part of the power supply line 159 and the like is wired in an oblique direction.
  • FIG. 13 is a plan view showing an example of the memory chip 150 in the first modification of the first embodiment.
  • the power supply line 159 is wired in the X direction from the power supply terminal T1 to the bending point P51, and is wired in the oblique direction from the bending point P51 to the bending point P52.
  • the wiring from the bending point P52 to the power supply terminal T2 is wired in the Y direction.
  • the portion of the power supply line 159 from the bending point P51 to the bending point P52 is wired in an oblique direction, and the rest is wired in the X direction or the Y direction.
  • a part of the power supply line 159 and the ground line 158 is wired along the X direction or the Y direction, and the rest is obliquely formed. Since wiring is performed along the line, electromagnetic noise can be reduced.
  • the power supply line 159 and the ground line 158 are wired obliquely.
  • the power supply line 159 and the like may be wired along a path that passes through both ends of a line segment parallel to the oblique direction and an intermediate point between the both ends.
  • a method of such wiring a method of wiring along a path bent at three points in addition to a method of wiring the power supply line 159 and the like along an oblique direction as in the first embodiment can be considered.
  • the wiring in the oblique direction may be prohibited in the design rules of the semiconductor process.
  • wiring may be performed along a path that is bent at three points.
  • the image sensor 100 according to the second modification of the first embodiment is different from the first embodiment in that the power supply line 159 and the like are wired along a path bent at three points.
  • FIG. 14 is a plan view showing an example of the memory chip 150 in the second modification of the first embodiment.
  • the power supply line 159 is wired in the X direction from the power supply terminal T1 to the bending point P51, and is wired in the Y direction from the bending point P51 to the bending point P52.
  • the power supply line 159 is wired in the X direction from the bending point P52 to the bending point P53, and the power supply line 159 is wired in the Y direction from the bending point P53 to the power supply terminal T2.
  • the power supply line 159 passes through both ends of the diagonal line segment indicated by the dotted line and an intermediate point between the both ends.
  • the power supply line 159 and the ground line 158 are routed along a path that is bent at three points, and thus wiring in an oblique direction is prohibited. Even if it is a case, electromagnetic noise can be reduced.
  • the power supply line 159 and the ground line 158 are wired obliquely. However, if magnetic fields in the + Z and ⁇ Z directions are generated in the region between adjacent vertical signal lines.
  • the configuration is not limited to this. For example, a method of wiring along a step-like path bent at four or more bending points is conceivable.
  • the image sensor 100 according to the third modification of the first embodiment differs from the first embodiment in that the power supply line 159 and the like are wired along a stepped path.
  • FIG. 15 is a plan view showing an example of the memory chip 150 in the third modification of the first embodiment.
  • the power supply line 159 is wired along a stepped path connecting two power supply terminals T1 to T2 having different X coordinates and Y coordinates.
  • the path of the power supply line 159 can be viewed macroscopically as being wired in an oblique direction.
  • the power supply line 159 and the ground line 158 are wired along the stepped path that is bent at four or more points. As a result, wiring can be performed in an oblique direction.
  • the power supply lines 159 and the like are wired obliquely at the same angle from one end to the other end of the power supply line 159 and the ground line 158.
  • the present invention is not limited to this configuration.
  • a part of the power supply line 159 or the like may be wired obliquely at an angle R1 (R1 is a real number), and the rest may be wired obliquely at an angle R2 (R2 is a real number) different from the angle R1.
  • the imaging device 100 according to the fourth modification of the first embodiment is the first in that a part of the power supply line 159 and the rest are wired along a plurality of oblique directions having different angles. This is different from the embodiment.
  • FIG. 16 is a plan view showing an example of the memory chip 150 in the fourth modification example of the first embodiment.
  • the portion of the power supply line 159 from the power supply terminal T1 to the bending point P51 is wired along an oblique direction whose angle with respect to the X direction is R1.
  • the value of R1 is an angle that does not correspond to either 0 degrees or 90 degrees.
  • the portion of the power supply line 159 from the bending point P51 to the power supply terminal T2 is wired along an oblique direction in which the angle with respect to the X direction is R2.
  • the value of R2 is an angle that does not correspond to either 0 degrees or 90 degrees.
  • the power supply line 159 and the ground line 158 are wired along a plurality of oblique directions having different angles, electromagnetic noise is reduced. be able to.
  • the entire power supply line 159 and ground line 158 from one end to the other end of the power supply line 159 are wired in an oblique direction.
  • a region between adjacent vertical signal lines is used. If a magnetic field in the + Z and ⁇ Z directions is generated in the inside, the present invention is not limited to this configuration.
  • a part of the power supply line 159 or the like may be wired along the Y direction, another part may be wired along the diagonal direction of the angle R1, and the remaining part may be wired along the diagonal direction of the angle R2.
  • a part of the power supply line 159 or the like is wired along the Y direction, and the rest is wired along a plurality of oblique directions with different angles. This is different from the first embodiment.
  • FIG. 17 is a plan view showing an example of the memory chip 150 in the fifth modification example of the first embodiment.
  • the power supply line 159 is wired in an oblique direction with an angle R1 from the power supply terminal T1 to the bending point P51, and from the bending point P51 to the bending point P52 in the Y direction. Wired to Then, the wiring from the bending point P52 to the power supply terminal T2 is wired in an oblique direction with an angle R2.
  • a part of the power supply line 159 and the ground line 158 is wired along the Y direction, and the rest are a plurality of different angles. Since wiring is performed along an oblique direction, electromagnetic noise can be reduced.
  • the entire power supply line 159 and ground line 158 from one end to the other end of the power supply line 159 are wired in an oblique direction.
  • a region between adjacent vertical signal lines is used. If a magnetic field in the + Z and ⁇ Z directions is generated in the inside, the present invention is not limited to this configuration.
  • the power supply line 159 and the like can be wired in an M shape.
  • the imaging device 100 according to the sixth modification of the first embodiment is different from the first embodiment in that the power supply line 159 and the like are wired in an M shape.
  • FIG. 18 is a plan view showing an example of the memory chip 150 in the sixth modified example of the first embodiment.
  • the power supply line 159 is wired in an oblique direction with an angle R1 from the power supply terminal T1 to the bending point P51, and the angle R2 from the bending point P51 to the bending point P52. Wired in an oblique direction.
  • the power supply line 159 is wired from the bending point P52 to the bending point P53 in an oblique direction with an angle R1, and the bending point P53 to the power supply terminal T2 is wired along an oblique direction with an angle R2.
  • the wiring shape of the power supply line 159 draws a horizontal M shape.
  • the power supply line 159 and the ground line 158 are wired in an M shape, so that electromagnetic noise can be reduced.
  • the power supply line 159 and the ground line 158 are wired obliquely.
  • the power supply line 159 and the like may be wired along a path that passes through both ends of a line segment parallel to the oblique direction and an intermediate point between the both ends.
  • a method of such wiring a method of wiring along a path bent at three points in addition to a method of wiring the power supply line 159 and the like along an oblique direction as in the first embodiment can be considered.
  • the image sensor 100 according to the seventh modification of the first embodiment is different from the first embodiment in that the power supply line 159 and the like are wired along a path bent at three points.
  • FIG. 19 is a plan view showing an example of the memory chip 150 in the seventh modified example of the first embodiment.
  • the power line 159 is wired in the Y direction from the power terminal T1 to the bending point P51, and is wired in the X direction from the bending point P51 to the bending point P52.
  • the power line 159 is wired in the Y direction from the bending point P52 to the bending point P53, and the power line 159 is wired in the X direction from the bending point P53 to the power supply terminal T2.
  • the power supply line 159 passes through both ends of the diagonal line segment indicated by the dotted line and an intermediate point between the both ends.
  • the power supply line 159 and the ground line 158 are routed along the path that is bent at three points, and thus wiring in an oblique direction is prohibited. Even if it is a case, electromagnetic noise can be reduced.
  • the silicon wafer 151 is disposed such that the surface thereof faces downward, but may be disposed such that the surface faces upward.
  • the imaging device 100 according to the eighth modification of the first embodiment is different from the first embodiment in that the silicon wafer 151 is arranged so that the surface thereof faces upward.
  • FIG. 20 is a cross-sectional view illustrating a configuration example of the image sensor 100 according to the eighth modification example of the first embodiment.
  • the imaging device 100 according to the eighth modified example of the first embodiment differs from the first embodiment in that the silicon wafer 151 is arranged so that the surface thereof faces upward.
  • the power supply line 159 and the ground line 158 are wired on the back surface of the silicon wafer 151.
  • the silicon wafer 151 may be arranged so that the surface faces upward, and the power supply line 159 or the like may be wired on the surface.
  • the silicon wafer 151 may be arranged so that the surface faces downward, and the power supply line 159 or the like may be wired on the surface.
  • the silicon wafer 151 is arranged so that the surface thereof faces upward, and the power supply line 159 and the ground line 158 are provided on the back surface thereof. Due to the arrangement, electromagnetic noise can be reduced even when the surface faces upward.
  • this technique can also take the following structures.
  • a semiconductor device comprising: a second substrate on which second signal lines that generate a plurality of magnetic fields having different directions are arranged in a region between two adjacent signal lines among the plurality of first signal lines.
  • the second signal line is wired along a specific direction different from any of the two directions.
  • the semiconductor device according to any one of (1) to (11), wherein the first substrate is further provided with a pixel circuit that photoelectrically converts light to generate a pixel signal.
  • the semiconductor device further including a third substrate provided with a signal processing circuit that performs predetermined signal processing on the pixel signal.

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Abstract

ノイズ源となる配線が設けられた半導体装置において電磁ノイズを容易に低減する。　半導体装置は、第１および第２の基板を具備する。この半導体装置において第１の基板には、所定の方向に複数の第１信号線が配線される。また、所定の方向に複数の第１信号線が配線された半導体装置において第２の基板には、複数の第１信号線のうち隣接する２つの信号線の間の領域内に方向が互いに異なる複数の磁界を生じさせる第２信号線が配線される。

Description

半導体装置
　本技術は、半導体装置に関する。詳しくは、ノイズ源となりうる配線が設けられた半導体装置に関する。
　従来より、半導体装置においては、ノイズ源からの磁界により電磁ノイズが発生することが知られている。例えば、電源線などの配線がノイズ源となって磁界を発生し、その配線の近傍の回路に電磁ノイズを発生させる。この電磁ノイズを低減するために、ノイズ源と、保護対象の回路との間に電磁シールドを挿入する半導体装置が提案されている（例えば、特許文献１参照。）。
特開２００５－５７４１号公報
　しかしながら、上述の従来技術では、電磁シールドを配置するために多額のコストや回路設計上の制約が生じるおそれがある。また、磁性体材料を電磁シールドとして用いる場合には、その磁性体に起因する工場内汚染が生じるおそれがある。また、電磁シールドを設けたことにより、半導体装置内のパッケージのサイズが大きくなるという問題がある。これらの理由により、電磁ノイズを低減することが困難である。
　本技術はこのような状況に鑑みて生み出されたものであり、ノイズ源となる配線が設けられた半導体装置において電磁ノイズを容易に低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定の方向に複数の第１信号線が配線された第１の基板と、上記複数の第１信号線のうち隣接する２つの信号線の間の領域内に方向が互いに異なる複数の磁界を生じさせる第２信号線が配線された第２の基板とを具備する半導体装置である。これにより、隣接する２つの信号線の間の領域内に方向が互いに異なる複数の磁界が生じるという作用をもたらす。
　また、この第１の側面において、上記複数の第１信号線は、互いに直交する２つの方向のそれぞれに平行に配線されてもよい。これにより、直交する２つの方向のそれぞれに平行に配線された信号線の間の領域内に方向が互いに異なる複数の磁界が生じるという作用をもたらす。
　また、この第１の側面において、上記第２信号線は、上記２つの方向のいずれとも異なる特定の方向に沿って配線されてもよい。これにより、２つの方向のいずれとも異なる特定の方向に沿って配線された第２信号線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。
　また、この第１の側面において、上記第２信号線の一部は上記特定の方向に沿って配線され、上記第２信号線の残りは上記２つの方向の少なくとも一方に沿って配線されてもよい。これにより、一部が特定の方向に沿って配線され、残りが２つの方向の少なくとも一方に沿って配線された第２信号線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。
　また、この第１の側面において、上記第２信号線は、上記２つの方向のいずれとも異なる複数の方向のそれぞれに沿って配線されてもよい。これにより、２つの方向のいずれとも異なる複数の方向のそれぞれに沿って配線された第２信号線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。
　また、この第１の側面において、上記第２信号線は、複数の屈曲点で屈曲する経路に沿って配線されてもよい。これにより、複数の屈曲点で屈曲する経路に沿って配線された第２信号線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。
　また、この第１の側面において、上記第２の基板には所定数の上記第２信号線が配線され、隣接する２つの上記第２信号線には、互いに異なる方向に電流が流れてもよい。これにより、互いに異なる方向に電流が流れる２つの第２信号線によって隣接する２つの信号線の間の領域内に方向が互いに異なる複数の磁界が生じるという作用をもたらす。
　また、この第１の側面において、上記第２の基板の両面の一方に上記第２信号線とともに回路が配置されてもよい。これにより、第２の基板の両面のうち回路が配置された面に配線された第２信号線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。
　また、この第１の側面において、上記第２の基板の両面の一方に回路が配置され、他方に上記第２信号線が配線されてもよい。これにより、第２の基板の両面のうち回路が配置されていない面に配線された第２信号線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。
　また、この第１の側面において、上記第２信号線は、電源線であってもよい。これにより電源線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。
　また、この第１の側面において、上記第２の基板には、ＤＲＡＭ（Dynamic Random Access Memory）がさらに設けられてもよい。これにより、ＤＲＡＭが設けられた基板に配線された第２信号線によって、方向が互いに異なる複数の磁界が生じるという作用をもたらす。
　また、この第１の側面において、上記第１の基板には、光を光電変換して画素信号を生成する画素回路がさらに設けられてもよい。これにより、画素回路が設けられた第１の基板において、方向が互いに異なる複数の磁界が生じるという作用をもたらす。
　また、この第１の側面において、上記画素信号に対して所定の信号処理を行う信号処理回路が設けられた第３の基板をさらに具備してもよい。これにより、画素信号に対して信号処理が行われるという作用をもたらす。
　また、本技術の第２の側面は、所定の方向に複数の第１信号線が配線された第１の基板と、前記所定の方向と異なる方向に平行な所定の線分の両端と前記所定の線分上の前記両端のいずれとも異なる中間点とを通過する経路に沿って第２信号線が配線された第２の基板とを具備する半導体装置である。これにより、隣接する２つの信号線の間の領域内に方向が互いに異なる複数の磁界が生じるという作用をもたらす。
　本技術によれば、信号線が配線された半導体装置において電磁ノイズを容易に低減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における撮像素子の一構成例を示す斜視図である。 本技術の第１の実施の形態における表面が下方に向くように配置し、その裏面に電源線等を配線した撮像素子の一構成例を示す断面図である。 本技術の第１の実施の形態における画素アレイ部の磁束分布の一例を示す平面図である。 本技術の第１の実施の形態における画素アレイ部の画素毎の磁束の一例を示す図である。 比較例における画素アレイ部の磁束分布の一例を示す平面図である。 比較例における画素アレイ部の画素毎の磁束の一例を示す図である。 本技術の第１の実施の形態における電磁界の解析空間の一例を示す斜視図である。 本技術の第１の実施の形態におけるシミュレーション結果の一例を示す平面図である。 本技術の第１の実施の形態における端子数を半分に調整したシミュレーション結果の一例を示す平面図である。 比較例におけるシミュレーション結果の一例を示す平面図である。 本技術の第１の実施の形態におけるシミュレーション結果をまとめた図である。 本技術の第１の実施の形態の第１の変形例におけるメモリチップの一例を示す平面図である。 本技術の第１の実施の形態の第２の変形例におけるメモリチップの一例を示す平面図である。 本技術の第１の実施の形態の第３の変形例におけるメモリチップの一例を示す平面図である。 本技術の第１の実施の形態の第４の変形例におけるメモリチップの一例を示す平面図である。 本技術の第１の実施の形態の第５の変形例におけるメモリチップの一例を示す平面図である。 本技術の第１の実施の形態の第６の変形例におけるメモリチップの一例を示す平面図である。 本技術の第１の実施の形態の第７の変形例におけるメモリチップの一例を示す平面図である。 本技術の第１の実施の形態の第８の変形例における表面が上方に向くように配置し、その裏面に電源線等を配線した撮像素子の一構成例を示す断面図である。 本技術の第１の実施の形態の第８の変形例における表面が上方に向くように配置し、その表面に電源線等を配線した撮像素子の一構成例を示す断面図である。 本技術の第１の実施の形態の第８の変形例における表面が下方に向くように配置し、その表面に電源線等を配線した撮像素子の一構成例を示す断面図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（電源線を斜め方向に配線した例）
　２．第１の変形例（電源線の一部を斜め方向に配線した例）
　３．第２の変形例（３点で屈曲させた経路に沿って電源線を配線した例）
　４．第３の変形例（階段状の経路に沿って電源線を配線した例）
　５．第４の変形例（複数の斜め方向に沿って電源線を配線した例）
　６．第５の変形例（電源線の一部を複数の斜め方向に沿って配線した例）
　７．第６の変形例（電源線をＭの字に配線した例）
　８．第７の変形例（３点で屈曲させた経路に沿って電源線を配線した例）
　９．第８の変形例（表面を上方に向け、裏面において斜め方向に電源線を配線した例）
　＜１．第１の実施の形態＞
　［撮像素子の構成例］
　図１は、第１の実施の形態における撮像素子１００の一構成例を示すブロック図である。この撮像素子１００は、画像データを撮像するものであり、画素チップ１１０、メモリチップ１５０およびロジックチップ１６０の３つの半導体チップを備える。
　画素チップ１１０には、走査回路１２０および画素アレイ部１３０が設けられる。この画素アレイ部１３０には、二次元格子状に複数の画素回路１３１が配列される。以下、所定の方向に沿って配列された画素回路１３１の集合を「行」と称し、その行に垂直な方向に沿って配列された画素回路１３１の集合を「列」と称する。行数はＮ（Ｎは２以上の整数）であり、列数はＭ（Ｍは２以上の整数）である。なお、走査回路１２０および画素アレイ部１３０を両方とも画素チップ１１０に配置しているが、走査回路１２０をメモリチップ１５０に配置し、画素アレイ部１３０を画素チップ１１０に配置してもよい。もしくは、走査回路１２０をロジックチップ１６０に配置してもよい。
　また、画素アレイ部１３０には、行方向に沿って水平信号線が行ごとに配線され、列方向に沿って垂直信号線が列ごとに配線される。ｎ（ｎは１乃至Ｎの整数）行に対応する水平信号線を１２９－ｎとし、ｍ（ｍは１乃至Ｍの整数）列に対応する垂直信号線を１３９－ｍとする。ｎ行およびｍ列の画素回路１３１は、水平信号線１２９－ｎおよび垂直信号線１３９－ｍに接続される。
　なお、水平信号線１２９－ｎおよび垂直信号線１３９－ｍは、特許請求の範囲に記載の第１信号線の一例である。また、画素チップ１１０は、特許請求の範囲に記載の第１の基板の一例である。
　走査回路１２０は、行を順に選択し、選択した行内の画素回路１３１を駆動して画素信号を出力させるものである。この走査回路１２０からの制御信号は、水平信号線１２９－ｎを介して画素回路１３１に送信される。
　画素回路１３１は、走査回路１２０の制御に従って、光を光電変換して画素信号を生成するものである。この画素回路１３１は、生成した画素信号を垂直信号線１３９－ｍを介して前処理部１６２に供給する。
　メモリチップ１５０は、メモリ１５２と、グランド線１５８と、電源線１５９とを備える。また、ロジックチップ１６０は、前処理部１６２、後処理部１６３およびインターフェース１６４を備える。メモリ１５２は、画素データを保持するものである。例えば、ＤＲＡＭがメモリ１５２として用いられる。なお、電源線１５９は、特許請求の範囲に記載の第２信号線の一例であり、メモリチップ１５０は、特許請求の範囲に記載の第２の基板の一例である。
　前処理部１６２は、所定の信号処理を前処理として行うものである。例えば、画素回路１３１からの画素信号を画素データにＡＤ変換するＡＤ変換処理や、ＣＤＳ（Correlated Double Sampling）処理が前処理として実行される。このＣＤＳ処理において前処理部１６２は、リセット直後の画素データをメモリ１５２に保持させ、その保持させた画素データと露光終了時の画素データとの差分を、ＣＤＳ処理後の画素データとして取得する。前処理部１６２は、ＣＤＳ処理後の画素データを後処理部１６３に供給する。なお、前処理部１６２は、特許請求の範囲に記載の信号処理回路の一例であり、ロジックチップ１６０は、特許請求の範囲に記載の第３の基板の一例である。
　後処理部１６３は、所定の画像処理を後処理として行うものである。例えば、デモザイク処理、ホワイトバランス処理やカラーバランス処理などが後処理として行われる。後処理部１６３は、メモリ１５２を用いて後処理を実行し、画像データを生成する。そして、後処理部１６３は、生成した画像データをインターフェース１６４に供給する。
　インターフェース１６４は、撮像素子１００の外部の回路に画像データを出力するものである。
　図２は、第１の実施の形態における撮像素子１００の一構成例を示す斜視図である。撮像素子１００において、ロジックチップ１６０にメモリチップ１５０が積層され、メモリチップ１５０に画素チップ１１０が積層される。以下、ロジックチップ１６０から画素チップ１１０への方向を＋Ｚ方向または上方向とし、その逆方向を－Ｚ方向または下方向とする。また、行方向をＸ方向とし、列方向をＹ方向とする。
　メモリチップ１５０において所定数の電源線１５９およびグランド線１５８が配線され、それらは、ＸおよびＹ方向の何れとも異なる斜め方向に沿って配線される。この斜め方向がＸ方向となす角度は、０度および９０度のいずれにも該当しない角度であれば、どの角度であってもよいが、４５度が最も望ましい。また、隣接する２本の信号線（電源線１５９やグランド線１５８）には、互いに逆方向に電流が供給される。例えば、隣接する２本の電源線１５９の一方の両端の電源端子をＴ１およびＴ２とし、他方の両端の電源端子をＴ３およびＴ４とする。電源端子Ｔ１にＴ３が隣接し、Ｔ２にＴ４が隣接する場合、Ｔ１が＋端子、Ｔ２が－端子、Ｔ３が－端子、Ｔ４が＋端子である。
　電源線１５９から生じた磁界により、画素回路１３１に電磁ノイズが発生することがある。このような電源線１５９などのノイズ源は、アグレッサー（aggressor）と呼ばれ、画素回路１３１などのノイズの影響を受ける回路は、ビクティム（victim）と呼ばれる。
　ロジックチップ１６０の電源線やグランド線１５８は、斜め方向に沿って配線しなくてもよいが、ロジックチップ１６０の電源線やグランド線１５８がノイズ源となりうる場合は、それらの電源線等も斜め方向に沿って配線される。また、各々のチップにある電源線やグランド線は、必ずしも当該半導体チップ内で接続された同一の電源配線である必要はなく、当該半導体が搭載される基板上の配線を介して、各々が接続されることもある。
　図３は、第１の実施の形態における撮像素子１００の一構成例を示す断面図である。画素チップ１１０は、シリコンウェハー１１１を備え、そのシリコンウェハー１１１の両面の一方に、画素回路１３１などの回路や水平信号線１２９－１などの信号線が配置される。このように、シリコンウェハー１１１において回路が配置される面は、一般的に「表面」と呼ばれる。
　また、メモリチップ１５０は、シリコンウェハー１５１を備える。このシリコンウェハー１５１の表面には、メモリ１５２や信号線が配置される。一方、シリコンウェハー１５１の両面のうち表面に該当しない裏面には、電源線１５９やグランド線１５８が配線される。また、シリコンウェハー１５１の裏面は、シリコンウェハー１１１の表面と向かい合う位置に配置される。
　ロジックチップは、シリコンウェハー１６１を備え、その表面に前処理部１６２などの回路や信号線１６９が配置される。
　なお、撮像素子１００を基板を３つ積層した３層構造としているが、この構成に限定されない。例えば、２層構造であってもよい。この場合には、例えば、２層の半導体チップの一方に、走査回路１２０および画素アレイ部１３０が設けられ、他方にメモリ１５２や前処理部１６２が設けられる。また、上方から画素チップ１１０、メモリチップ１５０およびロジックチップ１６０の順に積層しているが、この順に限定されない。例えば、上方から、画素チップ１１０、ロジックチップ１６０およびメモリチップ１５０の順に積層してもよい。
　また、ビクティム（水平信号線や垂直信号線など）を行方向や列方向に配線しているが、ビクティムを斜め方向に配線してもよい。この場合には、アグレッサー（電源線１５９など）を、その斜め方向と異なる方向に配線すればよい。
　また、撮像素子１００において斜め方向に電源線やグランド線を配線しているが、外界から入力された信号を電気信号に変換する半導体装置であれば、撮像素子１００以外の半導体装置において斜め方向に電源線１５９などの信号線を配線してもよい。特にアナログ信号を扱う半導体装置では、有用性が高いと考えられる。適用対象の半導体装置としては、各種のセンサー、通信デバイス、各種アンテナやディスプレイ素子などが挙げられる。また、斜め方向に配線する基板は、半導体基板（半導体チップ）に限定されず、プリント基板などの半導体基板以外の基板であってもよい。なお、撮像素子１００は、特許請求の範囲に記載の半導体装置の一例である。
　図４は、第１の実施の形態における画素アレイ部１３０の磁束分布の一例を示す平面図である。同図において、矢印は、画素アレイ部１３０の下方に配置された電源線１５９やグランド線１５８を流れる電流の向きを示す。右ネジの法則に従って、電源線１５９等の両側の一方には＋Ｚ方向の磁界が生じ、他方には－Ｚ方向の磁界が生じる。この磁界による画素回路１３１の電磁ノイズの強度を推測するには、画素回路１３１を通過する導体ループを想定すればよい。ここで、導体ループは、次に示す経路に沿って配線された信号線を意味する。
　電源回路→走査回路１２０→画素回路１３１→ロジックチップ１６０→電源回路
　この導体ループに囲まれる領域は、走査回路１２０から画素回路１３１までの水平信号線１２９－ｎと、画素回路１３１からロジックチップ１６０までの垂直信号線１３９－１とを２辺とする矩形領域により表される。この導体ループ内の矩形領域を通過する磁束が変動すると、電磁誘導の法則に従って、導体ループを流れる信号（画素信号など）に誘導起電力が生じる。この誘導起電力は、画素信号において、露光量に応じた信号と異なるオフセットとして扱われる。また、導体ループ（矩形領域）の寸法は、画素の位置により異なる。このため、誘導起電力によるオフセット成分が画素毎に同一になるとは限らない。そのオフセット成分の画素ごとの差分が大きいと、その差分は画像データにおいて電磁ノイズとして現れてしまう。したがって、この矩形領域内の磁束の量から、電磁ノイズの強さを推定することができる。
　以下、矩形領域内において、画素Ａ１の対角を点Ｐ０とする。また、画素Ａ１を通過する水平信号線１２９－ｎと、画素アレイ部１３０の境界との交点をＰ２とし、画素Ａ１を通過する垂直信号線１３９－ｍと画素アレイ部１３０の境界との交点をＰ２とする。また、行方向において画素Ａ１に隣接する画素Ａ２を通過する垂直信号線１３９－（ｍ＋１）と画素アレイ部１３０の境界との交点をＰ４とする。列方向において画素回路Ａ１に隣接する画素Ａ３を通過する水平信号線１２９－（ｎ－１）と、画素アレイ部１３０の境界との交点をＰ１とする。
　例えば、画素Ａ１の電磁ノイズの強さは、Ｐ０、Ｐ２、Ａ１、および、Ｐ３を頂点とする矩形領域内の磁束量に応じた値となる。また、画素Ａ２の電磁ノイズの強さは、Ｐ０、Ｐ２、Ａ２、および、Ｐ４を頂点とする矩形領域内の磁束量に応じた値となる。磁束の量は、例えば、＋Ｚ方向を示すマーク１つ当たりの磁束を「＋１」とし、－Ｚ方向を示すマーク１つ当たりの磁束を「－１」として計数される。
　図５は、第１の実施の形態における画素アレイ部の画素毎の磁束の一例を示す図である。画素Ａ１に対応するＰ０、Ｐ２、Ａ１、および、Ｐ３を頂点とする領域内の磁束の合計は「０」である。また、画素Ａ２に対応するＰ０、Ｐ２、Ａ２、および、Ｐ４を頂点とする領域内の磁束の合計は「＋１」である。このように、互いに隣接する画素Ａ１およびＡ２のそれぞれに対応する磁束量にあまり差が生じない。これは、図４に例示したように、斜め方向の電源線１５９等の配線により、Ａ１を通過する垂直信号線とＡ２を通過する垂直信号線との間の領域内に＋Ｚ方向および－Ｚ方向の磁界が生じ、それらが打ち消しあうためである。これにより、隣接する画素のそれぞれにおいて、磁界により生じる誘導起電力の差が小さくなる。したがって、電磁ノイズを低減することができる。
　図６は、比較例における画素アレイ部１３０の磁束分布の一例を示す平面図である。この比較例では、下方のメモリチップにおいてＹ（列）方向に沿って電源線１５９やグランド線１５８が配線された構成を想定する。同図において、矢印は、画素アレイ部の下方の電源線１５９等を流れる電流の向きを示す。
　図７は、比較例における画素アレイ部の画素毎の磁束の一例を示す図である。画素Ａ１に対応するＰ０、Ｐ２、Ａ１、および、Ｐ３を頂点とする領域内の磁束の合計は「０」である。また、画素Ａ２に対応するＰ０、Ｐ２、Ａ２、および、Ｐ４を頂点とする領域内の磁束の合計は「＋６」である。このように、互いに隣接する画素Ａ１およびＡ２のそれぞれに対応する領域内の磁束量に大きな差が生じてしまう。これは、図６に例示したように、Ｙ方向の電源線１５９等の配線により、Ａ１を通過する垂直信号線とＡ２を通過する垂直信号線との間の領域内に＋Ｚ方向の磁界が集中して生じてしまうためである。これにより、隣接する画素のそれぞれにおいて、磁界により生じる誘導起電力の差が比較的大きくなる。この結果、画像データにおいてＹ方向に沿って筋状の電磁ノイズが生じてしまう。
　これに対して、斜め方向に電源線１５９やグランド線１５８を配線すれば、図５および図６に例示したように、隣接する画素のそれぞれに生じる誘導起電力の差を小さくして、画像データに生じる電磁ノイズを抑制することができる。
　図８は、第１の実施の形態における磁界の解析空間５１０の一例を示す斜視図である。解析空間５１０のＺ方向の長さは４ミリメートル（ｍｍ）であり、Ｙ方向の長さは、４ミリメートル（ｍｍ）である。Ｘ方向の長さは２０マイクロメートル（μｍ）の境界条件により決定される。解析空間５１０が小さいと、正確に解析することができないため、解析空間５１０はある程度大きめにとってある。
　また、ビクティム（画素アレイ部１３０など）の平面５２０は、アグレッサー（電源線１５９など）から５マイクロメートル（μｍ）、上方の位置とする。電源線１５９やグランド線１５８の幅は、１０マイクロメートル（μｍ）とし、間隔は１０マイクロメートル（μｍ）とする。電源線１５９やグランド線１５８を流れる電流は、１本当たり１０ミリアンペア（ｍＡ）とし、画素信号の周波数は５メガヘルツ（ＭＨｚ）とする。また、画素数は、１００行×１００列とする。解析空間５１０において、例えば、配線の幅に応じた空間単位５３０ごとに解析が行われる。
　上述の解析空間５１０において、ＡＮＳＹＳ社のＨＦＳＳ（High Frequency Structural Simulator（登録商標））を用いて、電磁界の分布をシミュレーションにより求めることができる。
　図９は、第１の実施の形態におけるシミュレーション結果の一例を示す平面図である。このシミュレーション結果は、ＨＦＳＳ（登録商標）を用いて求めた分布データをさらに離散化してノイズシミュレーションを行った結果である。同図におけるａは、メモリチップ１５０の電源線１５９などの配線の一例を示す平面図である。電源線１５９等は、斜め方向に配線されている。同図におけるｂは、画素回路１３１とメモリチップ１５０の左上の点Ｐ２１とを頂点とする矩形領域内の磁束分布から算出した、画素チップ１１０の起電力分布を示す平面図である。同図におけるｃは、画素回路１３１とメモリチップ１５０の左下の点Ｐ２２を頂点とする矩形領域内の磁束分布から算出した、画素チップ１１０の起電力分布を示す平面図である。同図におけるｂおよびｃでは、誘導起電力の大きさを明るさにより表している。また、同図におけるｂとｃでは、ロジックチップ１６０に接続する端子の位置が異なる場合を想定している。
　図９におけるｂおよびｃに例示するように、電源線１５９やグランド線１５８を斜め方向に沿って配線した場合には、起電力の分布が均一に近くなる。これにより、画像データに生じる電磁ノイズを抑制することができる。
　図１０は、第１の実施の形態における端子数を半分に調整したシミュレーション結果の一例を示す平面図である。同図におけるａは、メモリチップ１５０の電源線１５９やグランド線１５８の配線の一例を示す平面図である。電源線１５９等は、斜め方向に配線されている。同図におけるｂは、画素回路１３１とメモリチップ１５０の左上の点Ｐ２１とを頂点とする矩形領域内の磁束分布から算出した、画素チップ１１０の起電力分布を示す平面図である。同図におけるｃは、画素回路１３１とメモリチップ１５０の左下の点Ｐ２２を頂点とする矩形領域内の磁束分布から算出した、画素チップ１１０の起電力分布を示す平面図である。
　図１０では、後述する比較例の構成と端子数が同一になるように、端子数を図９と比較して半分に調整している。この場合においても、図１０におけるｂおよびｃに例示するように起電力の分布が均一に近くなり、電磁ノイズを抑制することができる。
　図１１は、比較例におけるシミュレーション結果の一例を示す平面図である。この比較例では、メモリチップ１５０においてＸ（行）方向およびＹ（列）方向に沿って電源線１５９やグランド線１５８が配線された構成を想定する。同図におけるａは、メモリチップ１５０の電源線１５９等の配線の一例を示す平面図である。同図におけるｂは、画素回路１３１とメモリチップ１５０の左上の点Ｐ２１とを頂点とする矩形領域内の磁束分布から算出した、画素チップ１１０の起電力分布を示す平面図である。同図におけるｃは、画素回路１３１とメモリチップ１５０の左下の点Ｐ２２を頂点とする矩形領域内の磁束分布から算出した、画素チップ１１０の起電力分布を示す平面図である。
　図１１におけるｂおよびｃに例示するように、電源線１５９やグランド線１５８をＸ方向およびＹ方向に沿って配線した場合には、起電力の分布が不均一となる。これにより、Ｘ方向およびＹ方向において筋状のノイズが生じてしまう。
　図１２は、第１の実施の形態におけるシミュレーション結果をまとめた図である。斜め方向に電源線１５９やグランド線１５８を配線し、端子数をＫ（Ｋは整数）個としたシミュレーション条件を条件１とし、斜め方向に配線し、端子数をＫ／２個としたものを条件２とする。また、Ｘ方向およびＹ方向に電源線１５９やグランド線１５８を配線し、端子数をＫ／２個としたシミュレーション条件を条件３とする。
　磁束の合計は、条件１と条件３とで殆ど同じになり、条件２では条件３より少なくなる。また、条件１および２では、画素チップ１１０における誘導起電力の最大値と最小値との差が比較的小さい。また、条件１および２では、誘導起電力のピークトゥピーク値が比較的小さい。ここで、誘導起電力の最大値と最小値との差や、ピークトゥピーク値が大きいほど、画素間の明るさと暗さの差が際立つため、目視において、より目立つノイズとなる。したがって、条件１および２では、ノイズが比較的小さい。例えば、条件１および条件２では、ＬＳＢ（Least Significant Bit）のノイズ量換算値は、条件３と比較して小さくなる。
　このように、電源線１５９やグランド線１５８を斜めに配線することにより、その電源線１５９等からの磁界による電磁ノイズを低減することができる。この構成では、電磁シールドなどの余分なリソースを設ける必要が無く、必要な配線数も１層だけであるため、適用範囲も非常に広い。
　なお、撮像素子１００では、電源線１５９やグランド線１５８をノイズ源として、その配線方向を斜めにしているが、電源線１５９やグランド線１５８以外の信号線がノイズ源として想定される場合には、その配線方向を斜めにしてもよい。例えば、メモリ１５２の内部のメモリセルに接続される信号線を斜め方向に配線してもよい。
　このように、本技術の第１の実施の形態によれば、隣接する垂直信号線の間の領域内に＋Ｚおよび－Ｚ方向の磁界が生じるように斜め方向に電源線１５９やグランド線１５８を配線したため、その磁界により画素信号に生じる電磁ノイズを低減することができる。
　［第１の変形例］
　上述の第１の実施の形態では、電源線１５９やグランド線１５８の両端の一方から他方までの全体を斜め方向に電源線１５９等を配線していたが、隣接する垂直信号線の間の領域内に＋Ｚおよび－Ｚ方向の磁界が生じるのであれば、この構成に限定されない。例えば、電源線１５９等の一部をＸ方向またはＹ方向に沿って配線し、残りを斜め方向に配線してもよい。この第１の実施の形態の撮像素子１００は、電源線１５９等の一部を斜め方向に配線した点において第１の実施の形態と異なる。
　図１３は、第１の実施の形態の第１の変形例におけるメモリチップ１５０の一例を示す平面図である。同図においては、電源線１５９が１本のみ記載され、残りの電源線１５９とグランド線１５８とは省略されている。この第１の実施の形態の第１の変形例では、電源線１５９は、電源端子Ｔ１から屈曲点Ｐ５１まではＸ方向に配線され、その屈曲点Ｐ５１から屈曲点Ｐ５２までは斜め方向に配線される。そして、屈曲点Ｐ５２から電源端子Ｔ２まではＹ方向に配線される。このように、電源線１５９の屈曲点Ｐ５１から屈曲点Ｐ５２までの部分は斜め方向に配線され、残りは、Ｘ方向またはＹ方向に配線される。
　このように、本技術の第１の実施の形態の第１の変形例によれば、電源線１５９やグランド線１５８の一部をＸ方向またはＹ方向に沿って配線し、残りを斜め方向に沿って配線したため、電磁ノイズを低減することができる。
　［第２の変形例］
　上述の第１の実施の形態では、電源線１５９やグランド線１５８を斜め方向に配線していたが、隣接する垂直信号線の間の領域内に＋Ｚおよび－Ｚ方向の磁界が生じるのであれば、この構成に限定されない。このような磁界を生じさせるには、斜め方向に平行な線分の両端と、その両端の間の中間点との全てを通る経路に沿って電源線１５９等を配線すればよい。このような配線の方式としては、第１の実施の形態のように斜め方向に沿って電源線１５９等を配線する方式のほか、３点で屈曲する経路に沿って配線する方式が考えられる。このうち、斜め方向への配線は、半導体プロセスのデザインルールにおいて禁止されていることがある。この場合には３点で屈曲する経路に沿って配線すればよい。この第１の実施の形態の第２の変形例の撮像素子１００は、３点で屈曲する経路に沿って電源線１５９等を配線した点において第１の実施の形態と異なる。
　図１４は、第１の実施の形態の第２の変形例におけるメモリチップ１５０の一例を示す平面図である。同図においては、電源線１５９が１本のみ記載され、残りの電源線１５９とグランド線１５８とは省略されている。この第１の実施の形態の第２の変形例では、電源線１５９は電源端子Ｔ１から屈曲点Ｐ５１まではＸ方向に配線され、その屈曲点Ｐ５１から屈曲点Ｐ５２まではＹ方向に配線される。そして、屈曲点Ｐ５２から屈曲点Ｐ５３までは電源線１５９はＸ方向に配線され、その屈曲点Ｐ５３から電源端子Ｔ２まではＹ方向に沿って配線される。このように配線することにより、電源線１５９は、点線で示す斜め方向の線分の両端と、その両端の間の中間点とを全て通る。
　このように、本技術の第１の実施の形態の第２の変形例によれば、３点で屈曲する経路に沿って電源線１５９やグランド線１５８を配線したため、斜め方向への配線が禁止されている場合であっても電磁ノイズを低減することができる。
　［第３の変形例］
　上述の第１の実施の形態では、電源線１５９やグランド線１５８を斜め方向に配線していたが、隣接する垂直信号線の間の領域内に＋Ｚおよび－Ｚ方向の磁界が生じるのであれば、この構成に限定されない。例えば、４個以上の屈曲点で屈曲する階段状の経路に沿って配線する方式が考えられる。この第１の実施の形態の第３の変形例の撮像素子１００は、階段状の経路に沿って電源線１５９等を配線した点において第１の実施の形態と異なる。
　図１５は、第１の実施の形態の第３の変形例におけるメモリチップ１５０の一例を示す平面図である。同図においては、電源線１５９が１本のみ記載され、残りの電源線１５９とグランド線１５８とは省略されている。この第１の実施の形態の第３の変形例では、電源線１５９は、Ｘ座標およびＹ座標がいずれも異なる２つの電源端子Ｔ１からＴ２までを結ぶ階段状の経路に沿って配線される。この電源線１５９の経路は、巨視的には、斜め方向に配線されていると見ることができる。
　このように、本技術の第１の実施の形態の第３の変形例によれば、４個以上の点で屈曲する階段状の経路に沿って電源線１５９やグランド線１５８を配線したため、巨視的に見て斜め方向に配線することができる。
　［第４の変形例］
　上述の第１の実施の形態では、電源線１５９やグランド線１５８の両端の一方から他方までの全体を同一角度で斜め方向に電源線１５９等を配線していたが、隣接する垂直信号線の間の領域内に＋Ｚおよび－Ｚ方向の磁界が生じるのであれば、この構成に限定されない。例えば、電源線１５９等の一部を角度Ｒ１（Ｒ１は実数）で斜め方向に配線し、残りを、その角度Ｒ１と異なる角度Ｒ２（Ｒ２は実数）で斜め方向に配線してもよい。この第１の実施の形態の第４の変形例の撮像素子１００は、電源線１５９等の一部と残りとのそれぞれを、互いに角度の異なる複数の斜め方向に沿って配線した点において第１の実施の形態と異なる。
　図１６は、第１の実施の形態の第４の変形例におけるメモリチップ１５０の一例を示す平面図である。同図においては、電源線１５９が１本のみ記載され、残りの電源線１５９とグランド線１５８とは省略されている。この第１の実施の形態の第４の変形例では、電源線１５９の電源端子Ｔ１から屈曲点Ｐ５１までの部分は、Ｘ方向に対する角度がＲ１の斜め方向に沿って配線される。Ｒ１の値は、０度および９０度のいずれにも該当しない角度である。また、電源線１５９の屈曲点Ｐ５１から電源端子Ｔ２までの部分は、Ｘ方向に対する角度がＲ２の斜め方向に沿って配線される。Ｒ２の値は、０度および９０度のいずれにも該当しない角度である。このように配線することにより、電源線１５９の配線形状は、横にしたＶの字を描く。
　このように、本技術の第１の実施の形態の第４の変形例によれば、互いに角度の異なる複数の斜め方向に沿って電源線１５９やグランド線１５８を配線したため、電磁ノイズを低減することができる。
　［第５の変形例］
　上述の第１の実施の形態では、電源線１５９やグランド線１５８の両端の一方から他方までの全体を斜め方向に電源線１５９等を配線していたが、隣接する垂直信号線の間の領域内に＋Ｚおよび－Ｚ方向の磁界が生じるのであれば、この構成に限定されない。例えば、電源線１５９等の一部をＹ方向に沿って配線し、別の一部を角度Ｒ１の斜め方向に配線し、残りを角度Ｒ２の斜め方向に沿って配線してもよい。この第１の実施の形態の第５の変形例の撮像素子１００は、電源線１５９等の一部をＹ方向に沿って配線し、残りを互いに角度の異なる複数の斜め方向に沿って配線した点において第１の実施の形態と異なる。
　図１７は、第１の実施の形態の第５の変形例におけるメモリチップ１５０の一例を示す平面図である。同図においては、電源線１５９が１本のみ記載され、残りの電源線１５９とグランド線１５８とは省略されている。この第１の実施の形態の第５の変形例では、電源線１５９は、電源端子Ｔ１から屈曲点Ｐ５１までは角度Ｒ１の斜め方向に配線され、その屈曲点Ｐ５１から屈曲点Ｐ５２まではＹ方向に配線される。そして、屈曲点Ｐ５２から電源端子Ｔ２までは角度Ｒ２の斜め方向に配線される。
　このように、本技術の第１の実施の形態の第５の変形例によれば、電源線１５９やグランド線１５８の一部をＹ方向に沿って配線し、残りを互いに角度の異なる複数の斜め方向に沿って配線したため、電磁ノイズを低減することができる。
　［第６の変形例］
　上述の第１の実施の形態では、電源線１５９やグランド線１５８の両端の一方から他方までの全体を斜め方向に電源線１５９等を配線していたが、隣接する垂直信号線の間の領域内に＋Ｚおよび－Ｚ方向の磁界が生じるのであれば、この構成に限定されない。例えば、電源線１５９等をＭの字型に配線することもできる。この第１の実施の形態の第６の変形例の撮像素子１００は、電源線１５９等をＭの字型に配線した点において第１の実施の形態と異なる。
　図１８は、第１の実施の形態の第６の変形例におけるメモリチップ１５０の一例を示す平面図である。同図においては、電源線１５９が１本のみ記載され、残りの電源線１５９とグランド線１５８とは省略されている。この第１の実施の形態の第６の変形例では、電源線１５９は、電源端子Ｔ１から屈曲点Ｐ５１までは角度Ｒ１の斜め方向に配線され、その屈曲点Ｐ５１から屈曲点Ｐ５２までは角度Ｒ２の斜め方向に配線される。そして、屈曲点Ｐ５２から屈曲点Ｐ５３までは電源線１５９は角度Ｒ１の斜め方向に配線され、その屈曲点Ｐ５３から電源端子Ｔ２までは角度Ｒ２の斜め方向に沿って配線される。このように配線することにより、電源線１５９の配線形状は横にしたＭの字を描く。
　このように、本技術の第１の実施の形態の第６の変形例によれば、電源線１５９やグランド線１５８をＭの字型に配線したため、電磁ノイズを低減することができる。
　［第７の変形例］
　上述の第１の実施の形態では、電源線１５９やグランド線１５８を斜め方向に配線していたが、隣接する垂直信号線の間の領域内に＋Ｚおよび－Ｚ方向の磁界が生じるのであれば、この構成に限定されない。このような磁界を生じさせるには、斜め方向に平行な線分の両端と、その両端の間の中間点との全てを通る経路に沿って電源線１５９等を配線すればよい。このような配線の方式としては、第１の実施の形態のように斜め方向に沿って電源線１５９等を配線する方式のほか、３点で屈曲する経路に沿って配線する方式が考えられる。この第１の実施の形態の第７の変形例の撮像素子１００は、３点で屈曲する経路に沿って電源線１５９等を配線した点において第１の実施の形態と異なる。
　図１９は、第１の実施の形態の第７の変形例におけるメモリチップ１５０の一例を示す平面図である。同図においては、電源線１５９が１本のみ記載され、残りの電源線１５９とグランド線１５８とは省略されている。この第１の実施の形態の第７の変形例では、電源線１５９は電源端子Ｔ１から屈曲点Ｐ５１まではＹ方向に配線され、その屈曲点Ｐ５１から屈曲点Ｐ５２まではＸ方向に配線される。そして、屈曲点Ｐ５２から屈曲点Ｐ５３までは電源線１５９はＹ方向に配線され、その屈曲点Ｐ５３から電源端子Ｔ２まではＸ方向に配線される。このように配線することにより、電源線１５９は、点線で示す斜め方向の線分の両端と、その両端の間の中間点とを全て通る。
　このように、本技術の第１の実施の形態の第７の変形例によれば、３点で屈曲する経路に沿って電源線１５９やグランド線１５８を配線したため、斜め方向への配線が禁止されている場合であっても電磁ノイズを低減することができる。
　［第８の変形例］
　上述の第１の実施の形態では、シリコンウェハー１５１を、その表面が下方に向くように配置していたが、表面が上方を向くように配置してもよい。この第１の実施の形態の第８の変形例の撮像素子１００は、シリコンウェハー１５１を、その表面が上方に向くように配置した点において第１の実施の形態と異なる。
　図２０は、第１の実施の形態の第８の変形例における撮像素子１００の一構成例を示す断面図である。この第１の実施の形態の第８の変形例の撮像素子１００は、シリコンウェハー１５１を、その表面が上方を向くように配置した点において第１の実施の形態と異なる。この場合には、ビクティム（画素アレイ部１３０）までの距離を遠くして電磁ノイズを低減する観点から、シリコンウェハー１５１の裏面に電源線１５９やグランド線１５８が配線される。
　なお、図２１に例示するように、シリコンウェハー１５１を、表面が上方に向くように配置し、その表面に電源線１５９などを配線してもよい。あるいは、図２２に例示するように、シリコンウェハー１５１を、表面が下方に向くように配置し、その表面に電源線１５９などを配線してもよい。ビクティム（画素アレイ部１３０）までの距離を遠くするために、シリコンウェハー１５１の表面が上方に向く場合は裏面に電源線１５９等を配線する方が望ましく、その表面が下方を向く場合は表面に電源線１５９等を配線する方が望ましい。
　このように、本技術の第１の実施の形態の第８の変形例によれば、シリコンウェハー１５１を、その表面が上方を向くように配置し、その裏面に電源線１５９やグランド線１５８を配置したため、表面が上方を向く場合であっても電磁ノイズを低減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）所定の方向に複数の第１信号線が配線された第１の基板と、
　前記複数の第１信号線のうち隣接する２つの信号線の間の領域内に方向が互いに異なる複数の磁界を生じさせる第２信号線が配線された第２の基板と
を具備する半導体装置。
（２）前記複数の第１信号線は、互いに直交する２つの方向のそれぞれに平行に配線される
前記（１）記載の半導体装置。
（３）前記第２信号線は、前記２つの方向のいずれとも異なる特定の方向に沿って配線される
前記（２）記載の半導体装置。
（４）前記第２信号線の一部は前記特定の方向に沿って配線され、前記第２信号線の残りは前記２つの方向の少なくとも一方に沿って配線される
前記（３）記載の半導体装置。
（５）前記第２信号線は、前記２つの方向のいずれとも異なる複数の方向のそれぞれに沿って配線される
前記（２）記載の半導体装置。
（６）前記第２信号線は、複数の屈曲点で屈曲する経路に沿って配線される
前記（１）記載の半導体装置。
（７）前記第２の基板には所定数の前記第２信号線が配線され、
　隣接する２つの前記第２信号線には、互いに異なる方向に電流が流れる
前記（１）から（６）のいずれかに記載の半導体装置。
（８）前記第２の基板の両面の一方に前記第２信号線とともに回路が配置される
前記（１）から（７）のいずれかに記載の半導体装置。
（９）前記第２の基板の両面の一方に回路が配置され、他方に前記第２信号線が配線される
前記（１）から（７）のいずれかに記載の半導体装置。
（１０）前記第２信号線は、電源線である
前記（１）から（９）のいずれかに記載の半導体装置。
（１１）前記第２の基板には、ＤＲＡＭ（Dynamic Random Access Memory）がさらに設けられる
前記（１）から（１０）のいずれかに記載の半導体装置。
（１２）前記第１の基板には、光を光電変換して画素信号を生成する画素回路がさらに設けられる
前記（１）から（１１）のいずれかに記載の半導体装置。
（１３）前記画素信号に対して所定の信号処理を行う信号処理回路が設けられた第３の基板をさらに具備する
前記（１２）記載の半導体装置。
（１４）所定の方向に複数の第１信号線が配線された第１の基板と、
　前記所定の方向と異なる方向に平行な所定の線分の両端と前記所定の線分上の前記両端のいずれとも異なる中間点とを通過する経路に沿って第２信号線が配線された第２の基板と
を具備する半導体装置。
　１００　撮像素子
　１１０　画素チップ
　１１１、１５１、１６１　シリコンウェハー
　１２０　走査回路
　１３０　画素アレイ部
　１３１　画素回路
　１５０　メモリチップ
　１５２　メモリ
　１６０　ロジックチップ
　１６２　前処理部
　１６３　後処理部
　１６４　インターフェース

Claims (14)

  1. 　所定の方向に複数の第１信号線が配線された第１の基板と、
    　前記複数の第１信号線のうち隣接する２つの信号線の間の領域内に方向が互いに異なる複数の磁界を生じさせる第２信号線が配線された第２の基板と
    を具備する半導体装置。
  2. 　前記複数の第１信号線は、互いに直交する２つの方向のそれぞれに平行に配線される
    請求項１記載の半導体装置。
  3. 　前記第２信号線は、前記２つの方向のいずれとも異なる特定の方向に沿って配線される
    請求項２記載の半導体装置。
  4. 　前記第２信号線の一部は前記特定の方向に沿って配線され、前記第２信号線の残りは前記２つの方向の少なくとも一方に沿って配線される
    請求項３記載の半導体装置。
  5. 　前記第２信号線は、前記２つの方向のいずれとも異なる複数の方向のそれぞれに沿って配線される
    請求項２記載の半導体装置。
  6. 　前記第２信号線は、複数の屈曲点で屈曲する経路に沿って配線される
    請求項１記載の半導体装置。
  7. 　前記第２の基板には所定数の前記第２信号線が配線され、
    　隣接する２つの前記第２信号線には、互いに異なる方向に電流が流れる
    請求項１記載の半導体装置。
  8. 　前記第２の基板の両面の一方に前記第２信号線とともに回路が配置される
    請求項１記載の半導体装置。
  9. 　前記第２の基板の両面の一方に回路が配置され、他方に前記第２信号線が配線される
    請求項１記載の半導体装置。
  10. 　前記第２信号線は、電源線である
    請求項１記載の半導体装置。
  11. 　前記第２の基板には、ＤＲＡＭ（Dynamic Random Access Memory）がさらに設けられる
    請求項１記載の半導体装置。
  12. 　前記第１の基板には、光を光電変換して画素信号を生成する画素回路がさらに設けられる
    請求項１記載の半導体装置。
  13. 　前記画素信号に対して所定の信号処理を行う信号処理回路が設けられた第３の基板をさらに具備する
    請求項１２記載の半導体装置。
  14. 　所定の方向に複数の第１信号線が配線された第１の基板と、
    　前記所定の方向と異なる方向に平行な所定の線分の両端と前記所定の線分上の前記両端のいずれとも異なる中間点とを通過する経路に沿って第２信号線が配線された第２の基板と
    を具備する半導体装置。
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