TWI667779B - 固態成像裝置，固態成像裝置之製造方法及電子設備 - Google Patents

固態成像裝置，固態成像裝置之製造方法及電子設備 Download PDF

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TWI667779B
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processing circuit
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solid
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泉原邦彦
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日商新力股份有限公司
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    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires

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Abstract

本發明提供一種固態成像裝置，其包含：一第一基板，其具有一像素電路，該像素電路包含形成於其上之一像素陣列單元；及一第二基板，其具有形成於其上以便透過一劃線區域配置之複數個信號處理電路。堆疊該第一基板與該第二基板。

Description

固態成像裝置，固態成像裝置之製造方法及電子設備 [相關申請案之交叉參考]
本申請案主張2014年4月21日申請之日本優先權專利申請案JP 2014-087603及2014年6月25日申請之日本優先權專利申請案JP 2014-129952之權利，該等案之各者之全部內容以引用的方式併入本文中。
本技術係關於一固態成像裝置、一固態成像裝置之一製造方法及一電子設備，且特定言之係關於一堆疊結構之一固態成像裝置、一堆疊結構之一固態成像裝置之一製造方法及配備有一堆疊結構之一固態成像裝置之一電子設備。
在過去，在製造具有大於一曝光設備之曝光範圍之一面積之一固態成像裝置之一情況中，固態成像裝置經劃分為複數個區域，且使用分開曝光以曝光各自分開區域(例如，見PTL 1)。
此外，在過去，為改良固態成像裝置之孔徑比，已使用一堆疊技術，其中包含一像素陣列單元之一像素電路及一信號處理電路分別形成於不同半導體基板上且兩個半導體基板經堆疊及電連接(例如，見PTL 2)。
接著，舉例而言，在製造具有大於一曝光設備之曝光範圍之一 面積之一堆疊結構之一固態成像裝置之一情況中，對各自半導體基板執行分開曝光。
[引文清單] [專利文獻] [PTL 1]
日本專利第2902506號
[PTL 2]
日本專利第4497844號
然而，在分開曝光中，不同光罩用於分開區域或高精確度對準在連接分開區域之一部分中係必要的，且因此一製造程序係複雜的且一製造成本增大。
因此，本技術經製成而能夠降低固態成像裝置之製造成本。
一種根據本技術之一第一實施例之固態成像裝置包含：一第一基板，其具有一像素電路，該像素電路包含形成於其上之一像素陣列單元；及一第二基板，其具有形成於其上之複數個信號處理電路，其中該複數個信號處理電路配置成彼此相鄰且在其等之間包含一間隔區域，及其中堆疊該第一基板及該第二基板。
一種根據本發明之一第二實施例之一固態成像裝置之製造方法包含：藉由使用一或多個分開曝光形成包含一像素陣列單元之一像素電路，以便透過一第一半導體基板上之一劃線區域二維地配置；藉由使用一單次曝光形成處理該像素陣列單元中之各像素之一像素信號之一信號處理電路，以便透過一第二半導體基板上之一劃線區域二維地 配置；堆疊該第一半導體基板及該第二半導體基板使得該第一半導體基板之該劃線區域與該第二半導體基板之該劃線區域重疊；及沿著該第一半導體基板之該劃線區域切割包含經堆疊之該第一半導體基板及該第二半導體基板之一半導體基板。
一種根據一第三實施例之電子設備包含一固態成像裝置，該固態成像裝置包含：一第一基板，其具有一像素電路，該像素電路包含形成於其上之一像素陣列單元；及一第二基板，其具有形成於其上之複數個信號處理電路，其中該複數個信號處理電路配置成彼此相鄰且在其等之間包含一間隔區域，且其中堆疊該第一基板與該第二基板。
根據本技術之第一實施例至第三實施例，可降低固態成像裝置之製造成本。
1‧‧‧固態成像裝置
1-1‧‧‧固態成像裝置
11‧‧‧像素基板
12‧‧‧邏輯板
21‧‧‧像素電路
21-1‧‧‧像素電路
21-2‧‧‧像素電路
22‧‧‧劃線區域
31‧‧‧像素陣列單元
31-1‧‧‧像素陣列單元
31-2‧‧‧像素陣列單元
32‧‧‧單元像素
33‧‧‧列選擇單元
34‧‧‧信號線
41L‧‧‧信號處理電路
41L-1‧‧‧信號處理電路
41L-2‧‧‧信號處理電路
41R‧‧‧信號處理電路
41R-1‧‧‧信號處理電路
41R-2‧‧‧信號處理電路
42‧‧‧劃線區域
51‧‧‧光電二極體
52‧‧‧傳送電晶體
53‧‧‧重設電晶體
54‧‧‧放大電晶體
55‧‧‧選擇電晶體
56‧‧‧節點/浮動擴散(FD)部分
61L‧‧‧電流源
62L‧‧‧解碼器
63L‧‧‧控制單元
64L‧‧‧列解碼器
65L‧‧‧信號處理單元
66L‧‧‧行解碼器/感測放大器
67L‧‧‧記憶體單元
68L‧‧‧資料處理單元
68R‧‧‧資料處理單元
69L‧‧‧介面(IF)單元
69R‧‧‧介面(IF)單元
81L-1至81L-n‧‧‧AD轉換器
82L‧‧‧參考電壓產生單元
83L‧‧‧資料鎖存單元
84L‧‧‧並列-串列轉換單元
91L-1至91L-n‧‧‧比較器
92L-1至92L-n‧‧‧計數器
101L-1‧‧‧AD轉換單元
101R-1‧‧‧AD轉換單元
101L-2‧‧‧AD轉換單元
101R-2‧‧‧AD轉換單元
102L-1‧‧‧記憶體單元
102R-1‧‧‧記憶體單元
102L-2‧‧‧記憶體單元
102R-2‧‧‧記憶體單元
103L‧‧‧邏輯單元
103R‧‧‧邏輯單元
104L-1‧‧‧介面單元
104R-1‧‧‧介面單元
104L-2‧‧‧介面單元
104R-2‧‧‧介面單元
105L-1‧‧‧通孔
105R-1‧‧‧通孔
105L-2‧‧‧通孔
105R-2‧‧‧通孔
105L-3‧‧‧通孔
105R-3‧‧‧通孔
105L-4‧‧‧通孔
105R-4‧‧‧通孔
121‧‧‧信號處理LSI
141‧‧‧物體
142L‧‧‧像素資料
142R‧‧‧像素資料
143‧‧‧像素資料
161‧‧‧外部基板
162L‧‧‧接合線
162R‧‧‧接合線
171L‧‧‧多工器
171R‧‧‧多工器
172L‧‧‧核心
172R‧‧‧核心
201‧‧‧固態成像裝置
201-1‧‧‧固態成像裝置
211‧‧‧邏輯板
241L‧‧‧信號處理電路
241L-1‧‧‧信號處理電路
241L-2‧‧‧信號處理電路
241R‧‧‧信號處理電路
241R-1‧‧‧信號處理電路
241R-2‧‧‧信號處理電路
301‧‧‧固態成像裝置
311‧‧‧像素基板
312‧‧‧邏輯板
321‧‧‧像素電路
331‧‧‧像素陣列單元
341L‧‧‧信號處理電路
341R‧‧‧信號處理電路
351L‧‧‧佈線
351R‧‧‧佈線
352L‧‧‧通孔
352R‧‧‧通孔
353L‧‧‧通孔
353R‧‧‧通孔
354L‧‧‧佈線
354R‧‧‧佈線
355L‧‧‧通孔
355R‧‧‧通孔
356L‧‧‧佈線
356R‧‧‧佈線
357L‧‧‧通孔
357R‧‧‧通孔
358‧‧‧佈線
401‧‧‧封裝
411L‧‧‧接合線
411R‧‧‧接合線
412‧‧‧導電圖案
511‧‧‧像素基板
512‧‧‧邏輯板
521‧‧‧像素電路
531‧‧‧像素陣列單元
532‧‧‧通孔
541L‧‧‧信號處理電路
541R‧‧‧信號處理電路
601‧‧‧邏輯板
611L‧‧‧信號處理電路
611R‧‧‧信號處理電路
612-1‧‧‧佈線
612-2‧‧‧佈線
612-3‧‧‧佈線
613‧‧‧防潮環
621‧‧‧壁
622-1‧‧‧虛設佈線
622-2‧‧‧虛設佈線
622-3‧‧‧虛設佈線
622-4‧‧‧虛設佈線
622-5‧‧‧虛設佈線
622-6‧‧‧虛設佈線
623-1‧‧‧壁
623-2‧‧‧壁
623-3‧‧‧壁
623-4‧‧‧壁
623-5‧‧‧壁
624‧‧‧壁
625‧‧‧虛設佈線
631‧‧‧基板層
632‧‧‧層間絕緣膜
633‧‧‧層間絕緣膜
651‧‧‧邏輯板
661L‧‧‧信號處理電路
661R‧‧‧信號處理電路
662-1‧‧‧佈線
662-2‧‧‧佈線
662-3‧‧‧佈線
663L‧‧‧防潮環
663R‧‧‧防潮環
671L‧‧‧壁
671R‧‧‧壁
672L-1‧‧‧虛設佈線
672R-1‧‧‧虛設佈線
672L-2‧‧‧虛設佈線
672R-2‧‧‧虛設佈線
672L-3‧‧‧虛設佈線
672R-3‧‧‧虛設佈線
672L-4‧‧‧虛設佈線
672R-4‧‧‧虛設佈線
672L-5‧‧‧虛設佈線
672R-5‧‧‧虛設佈線
672L-6‧‧‧虛設佈線
672R-6‧‧‧虛設佈線
673L-1‧‧‧壁
673R-1‧‧‧壁
673L-2‧‧‧壁
673R-2‧‧‧壁
673L-3‧‧‧壁
673R-3‧‧‧壁
673L-4‧‧‧壁
673R-4‧‧‧壁
673L-5‧‧‧壁
673R-5‧‧‧壁
674L‧‧‧壁
674R‧‧‧壁
675L‧‧‧虛設佈線
675R‧‧‧虛設佈線
681‧‧‧基板層
682‧‧‧層間絕緣膜
683‧‧‧層間絕緣膜
691‧‧‧氧化物膜
692L‧‧‧溝槽
692R‧‧‧溝槽
693‧‧‧金屬膜
694‧‧‧金屬膜
701‧‧‧成像裝置
711‧‧‧透鏡群組
712‧‧‧成像元件
713‧‧‧DSP電路
714‧‧‧圖框記憶體
715‧‧‧顯示裝置
716‧‧‧記錄裝置
717‧‧‧作業系統
718‧‧‧電力供應系統
719‧‧‧匯流排線
A1L-1‧‧‧區域
A1R-1‧‧‧區域
A1L-2‧‧‧區域
A1R-2‧‧‧區域
A1L-3‧‧‧區域
A1R-3‧‧‧區域
A2L-1‧‧‧區域
A2R-1‧‧‧區域
A2L-2‧‧‧區域
A2R-2‧‧‧區域
A2L-3‧‧‧區域
A2R-3‧‧‧區域
CK‧‧‧時脈
RST‧‧‧重設信號
SEL‧‧‧選擇信號
TRG‧‧‧傳送信號
VDD‧‧‧像素電源供應器
Vref‧‧‧參考電壓
圖1係示意性地圖解說明根據本技術之一第一實施例之一固態成像裝置之一透視圖。
圖2係圖解說明根據第一實施例之固態成像裝置之一像素電路及一信號處理電路之一特定組態之一電路圖。
圖3係圖解說明根據第一實施例之固態成像裝置之一信號處理單元之一特定組態實例之一方塊圖。
圖4係示意性地圖解說明根據第一實施例之固態成像裝置之一邏輯板之一佈局之一圖。
圖5係圖解說明信號處理電路之一連接方法之一實例之一圖。
圖6係圖解說明根據第一實施例之固態成像裝置之一成像程序之一圖。
圖7係圖解說明一左信號處理電路及一右信號處理電路之一組態方法之一圖。
圖8係圖解說明左信號處理電路及右信號處理電路之組態方法之一圖。
圖9係圖解說明根據第一實施例之固態成像裝置之一製造方法之一圖。
圖10係圖解說明根據第一實施例之固態成像裝置之製造方法之一圖。
圖11係圖解說明根據第一實施例之固態成像裝置之製造方法之一圖。
圖12係圖解說明根據第一實施例之固態成像裝置之製造方法之一圖。
圖13係圖解說明根據第一實施例之固態成像裝置之製造方法之一圖。
圖14係示意性地圖解說明根據本技術之一第二實施例之一固態成像裝置之一透視圖。
圖15係圖解說明根據第二實施例之固態成像裝置之一成像程序之一圖。
圖16係圖解說明根據第二實施例之固態成像裝置之一製造方法之一圖。
圖17係圖解說明根據第二實施例之固態成像裝置之製造方法之一圖。
圖18係圖解說明根據第二實施例之固態成像裝置之製造方法之一圖。
圖19係圖解說明根據第二實施例之固態成像裝置之製造方法之一圖。
圖20係示意性地圖解說明根據本技術之一第三實施例之一固態成像裝置之一透視圖。
圖21係示意性地圖解說明根據本技術之第三實施例之固態成像裝置之一橫截面視圖。
圖22係圖解說明信號處理電路之一連接方法之一實例之一圖。
圖23係示意性地圖解說明在採用一像素AD轉換方法之一情況中一像素基板及一邏輯板之一組態實例之一圖。
圖24係示意性地圖解說明經組態以避免一電路間佈線層之一佈線與一防潮環之間的干擾之邏輯板之第一實施例之一平面圖。
圖25係示意性地圖解說明防潮環之第一實施例之一橫截面視圖。
圖26係示意性地圖解說明防潮環之第一實施例之一透視圖。
圖27係示意性地圖解說明經組態以避免電路間佈線層之佈線與防潮環之間的干擾之邏輯板之第二實施例之一平面圖。
圖28係示意性地圖解說明防潮環之第二實施例之一第一橫截面視圖。
圖29係示意性地圖解說明防潮環之第二實施例之一第一透視圖。
圖30係示意性地圖解說明防潮環之第二實施例之一第二橫截面視圖。
圖31係示意性地圖解說明防潮環之第二實施例之一第二透視圖。
圖32係示意性地圖解說明防潮環之第二實施例之一第三橫截面視圖。
圖33係示意性地圖解說明防潮環之第二實施例之一第三透視圖。
圖34係圖解說明防潮環之第二實施例之一製造方法之一圖。
圖35係圖解說明防潮環之第二實施例之製造方法之一圖。
圖36係圖解說明防潮環之第二實施例之製造方法之一圖。
圖37係圖解說明防潮環之第二實施例之製造方法之一圖。
圖38係圖解說明防潮環之第二實施例之製造方法之一圖。
圖39係圖解說明防潮環之第二實施例之製造方法之一圖。
圖40係圖解說明防潮環之第二實施例之製造方法之一圖。
圖41係圖解說明一電子設備之一組態實例之一方塊圖。
在下文中，將描述用於實行本技術之實施例(在下文中，稱為實施例)。另外，將按以下順序進行描述。
1.第一實施例(未經電連接之信號處理電路之實例)
2.第二實施例(在邏輯板中電連接之信號處理電路之實例)
3.第三實施例(在像素基板中電連接之信號處理電路之實例)
4.修改
<1.第一實施例> {1-1.系統組態}
圖1係示意性地圖解說明根據本技術之一第一實施例之一固態成像裝置1之一組態實例之一透視圖。另外，此處，將其中固態成像裝置1係一CMOS影像感測器之一情況描述為一實例，但本技術不限於應用至CMOS影像感測器。
固態成像裝置1係其中堆疊一像素基板11與一邏輯板12之一結構(所謂一堆疊結構)之一半導體晶片。此外，固態成像裝置1係一背照型CMOS影像感測器，其中像素基板11之一佈線層及邏輯板12之一佈線層經堆疊以便彼此相鄰。另外，本技術不限於應用至背照型CMOS影像感測器。
像素基板11係其中形成一像素電路21之一半導體基板，且像素電路21包含一像素陣列單元(一像素單元)31，其中單元像素32之各者包 含一光電轉換元件且二維地配置成一矩陣。另外，舉例而言，在圍繞像素電路21之一像素陣列單元31之一周邊部分中提供用於提供外部電連接之襯墊及用於與邏輯板12之電連接之通孔(其等未展示)。自像素陣列單元31之各單元像素32獲取之一像素信號係一類比信號，且類比像素信號透過通孔或類似物自像素基板11傳輸至邏輯板12。
邏輯板12係一半導體基板，其中具有相同電路圖案之一信號處理電路41L及一信號處理電路41R經形成以便透過一間隔區域(諸如一劃線區域42)配置至左側及右側。另外，在圖1中，劃線區域42之寬度為圖解清晰而極度放大。此亦應用至以下圖式。
舉例而言，信號處理電路41L執行一預定信號處理(包含自像素陣列單元31之左半區域中之各單元像素32讀取之類比像素信號之數位化(AD轉換))，且儲存經受信號處理之像素資料。此外，舉例而言，信號處理電路41L按一預定順序讀取所儲存像素資料，且將像素資料輸出至晶片之外部。因此，自像素陣列單元31之左半區域中之單元像素32獲取之像素資料自信號處理電路41L輸出。
舉例而言，信號處理電路41R執行一預定信號處理(包含自像素陣列單元31之右半區域中之各單元像素32讀取之類比像素信號之數位化(AD轉換))，且儲存經受信號處理之像素資料。此外，舉例而言，信號處理電路41R按一預定順序讀取所儲存像素資料，且將像素資料輸出至晶片之外部。因此，自像素陣列單元31之右半區域中之單元像素32獲取之像素資料自信號處理電路41R輸出。
此外，信號處理電路41L及信號處理電路41R控制固態成像裝置1之各自單元，同時同步化(例如)像素電路21。
因此，可藉由使用像素基板11與邏輯板12之堆疊結構而將像素基板11之面積製成實質上等於像素陣列單元31之面積。因此，可減小固態成像裝置1之大小，且因此，可減小晶片之整體大小。此外，可改 良固態成像裝置1之孔徑比。
另外，由於可執行適用於在像素基板11上製成單元像素32或類似物之一程序且執行適用於在邏輯板12上製成信號處理電路41L及41R之一程序，故可在固態成像裝置1之製造期間最佳化程序。
另外，像素電路21之面積大於一曝光設備之曝光範圍，且因此分開曝光係必要的。同時，信號處理電路41L及信號處理電路41R之面積之各者小於曝光設備之曝光範圍，且因此單次曝光係可能的。
另外，在下文中，若無需區分信號處理電路41L及信號處理電路41R，則其等被簡稱為一信號處理電路41。
{1-2.電路組態}
圖2係圖解說明固態成像裝置1之像素基板11上之像素電路21及邏輯板12上之信號處理電路41L及41R之一特定組態之一電路圖。另外，如上文描述，像素電路21及信號處理電路41L及41R透過通孔電連接(未展示)。
(像素電路21之組態)
首先，將描述像素基板11上之像素電路21之組態。除其中單元像素32二維地配置成一矩陣之像素陣列單元31以外，在像素電路21中亦提供一列選擇單元33，該列選擇單元33基於自邏輯板12施加之一位址信號以列為單位選擇像素陣列單元31之各單元像素32。另外，此處，儘管在像素基板11上提供列選擇單元33，但亦可在邏輯板12上提供列選擇單元33。
舉例而言，單元像素32包含一光電二極體51作為一光電轉換元件。此外，除光電二極體51以外，單元像素32亦包含四個電晶體，例如，一傳送電晶體(傳送閘)52、一重設電晶體53、一放大電晶體54及一選擇電晶體55。
此處，舉例而言，N通道電晶體用作四個電晶體52至55。然而， 此處，傳送電晶體52、重設電晶體53、放大電晶體54及選擇電晶體55之導電類型之一組合僅係一實例，且一組合不限於該組合。換言之，若需要，可使用P通道電晶體之一組合。
將一傳送信號TRG、一重設信號RST及一選擇信號SEL(其等係用於驅動單元圖元32之驅動信號)自列選擇單元33適當地供應至單元圖元32。換言之，將傳送信號TRG、重設信號RST及選擇信號SEL分別施加至傳送電晶體52之閘極電極、重設電晶體53之閘極電極及選擇電晶體55之閘極電極。
光電二極體51具有連接至一低電位(例如，接地)之一電源供應器之一陽極電極，且藉由將所接收光(入射光)轉換為對應於光量之電荷量之光電荷(此處，光電子)而累積光電荷。光電二極體51之陰極電極透過傳送電晶體52電連接至放大電晶體54之閘極電極。電連接至放大電晶體54之閘極電極之一節點56被稱為一浮動擴散(FD)區域部分。
傳送電晶體52連接於光電二極體51之陰極電極與FD部分56之間。將一高位準(例如，VDD位準)之傳送信號TRG(其係作用中(在下文中，稱為「高度有效」))自列選擇單元33施加至傳送電晶體52之閘極電極。傳送電晶體52回應於傳送信號TRG而變得導電，且藉由光電二極體51透過光電轉換獲得之光電荷經傳送至FD部分56。
重設電晶體53包含連接至一像素電源供應器VDD之一汲極電極及連接至FD部分56之一源極電極。將高度有效重設信號RST自列選擇單元33施加至重設電晶體53之閘極電極。重設電晶體53回應於重設信號RST而變得導電，且藉由將FD部分56中之電荷摒棄至像素電源供應器VDD而重設FD部分56。
放大電晶體54包含連接至FD部分56之一閘極電極及連接至一像素電源供應器VDD之一汲極電極。接著，放大電晶體54輸出在藉由重設電晶體53重設後之FD部分56之電位作為一重設信號(重設位準) Vreset。放大電晶體54輸出在藉由傳送電晶體52傳送FD部分56之信號電荷後FD部分56之電位作為一光累積信號(信號位準)Vsig。
舉例而言，選擇電晶體55包含連接至放大電晶體54之源極電極之一汲極電極及連接至一信號線34之一源極電極。將高度有效選擇信號SEL自列選擇單元33施加至選擇電晶體55之閘極電極。選擇電晶體55回應於選擇信號SEL而變得導電，且將自放大電晶體54輸出之信號讀取至信號線34，其中單元像素32作為選定狀態。
如自上文描述明白，重設後之FD部分56之電位經讀取為一重設位準Vreset，且在傳送信號電荷後之FD部分56之電位自單元像素32至信號線34依序讀取為一信號位準Vsig。另外，信號位準Vsig亦包含重設位準Vreset之分量。
另外，此處，使用其中選擇電晶體55連接在放大電晶體54之源極電極與信號線34之間之一電路組態，但可採用其中選擇電晶體55連接在像素電源供應器VDD與放大電晶體54之汲極電極之間之一電路組態。
此外，單元像素32不限於包含上文四個電晶體之一像素結構。舉例而言，可使用包含三個電晶體之一像素結構(其中放大電晶體54亦具有選擇電晶體55之功能)，或其中複數個光電轉換元件(即，像素)共用在FD部分56之後之電晶體之一像素結構，且像素電路之組態無關緊要。
(信號處理電路41L及41R之組態)
接著，將描述邏輯板12上之信號處理電路41L及41R之組態。另外，如上文描述，信號處理電路41L及信號處理電路41R具有相同電路圖案，且因此此處，將主要描述信號處理電路41L之組態。
信號處理電路41L係主要用於處理來自像素陣列單元31之左半區域中之單元像素32之像素信號之一電路。信號處理電路41L經組態以 包含一電流源61L、一解碼器62L、一控制單元63L、一列解碼器64L、一信號處理單元65L、一行解碼器/感測放大器66L、一記憶體單元67L、一資料處理單元68L及一介面(IF)單元69L。
電流源61L連接至各信號線34，針對來自像素陣列單元31之各單元像素32之各像素行自各信號線34讀取一信號。電流源61L具有一所謂的負載MOS電路組態(其包含一MOS電晶體)，該MOS電晶體之閘極電位經偏壓於一恆定電位，以便提供(例如)一恆定電流至信號線34。負載MOS電路組態之電流源61L藉由供應一恆定電流至選定列之單元像素32之放大電晶體54而引起放大電晶體54操作為一源極隨耦器。
當在控制單元63L之控制下以列為單元選擇像素陣列單元31之各單元像素32時，解碼器62L將用於指定選定列之位址之一位址信號施加至列選擇單元33。
當在控制單元63L之控制下將像素資料寫入至記憶體單元67L或自記憶體單元67L讀取像素資料時，列解碼器64L指定一列位址。
信號處理單元65L包含至少AD轉換器81L-1至81L-n，其等數位化(AD轉換)透過信號線34自像素陣列單元31之各單元像素32讀出之類比像素信號。接著，信號處理單元65L經組態以便以像素行為單位對類比像素信號並列執行一信號處理(行並列AD)。另外，若無需區分AD轉換器81L-1至81L-n，則在下文中將其等簡稱為一AD轉換器81L。
信號處理單元65L進一步包含產生在各AD轉換器81L中之AD轉換期間使用之一參考電壓之一參考電壓產生單元82L。參考電壓產生單元82L產生一所謂的斜坡波形(一斜面狀波形)之一參考電壓，斜坡波形之一電壓值隨著時間以逐步方式變化。舉例而言，可藉由使用一數位類比轉換(DAC)電路組態參考電壓產生單元82L。
舉例而言，針對像素陣列單元31之各像素行(即，針對各信號線34)提供AD轉換器81L。換言之，AD轉換器81L係一所謂的行並列AD 轉換器，且配置像素陣列單元31之左半部分中之數個像素行之行並列AD轉換器。接著，AD轉換器81L產生具有(例如)對應於一像素信號之位準之大小之時間軸方向上之一大小(即，脈衝寬度)之一脈衝信號，且藉由量測脈衝信號之脈衝寬度之週期長度來執行AD轉換處理。
更特定言之，舉例而言，AD轉換器81L-1經組態以包含至少一比較器(COMP)91L-1及一計數器92L-1，如在圖2中圖解說明。比較器91L-1將透過信號線34自單元像素32讀取之類比像素信號(先前描述之信號位準Vsig及重設位準Vreset)視為一比較輸入，將自參考電壓產生單元82L供應之一斜波之一參考電壓Vref視為一參考輸入，且比較兩個輸入。
接著，在比較器91L-1中，舉例而言，當參考電壓Vref大於像素信號時，輸出變為一第一狀態(例如，一高位準)，且當參考電壓Vref等於或小於像素信號時，輸出變為一第二狀態(例如，一低位準)。比較器91L-1之輸出信號係具有對應於像素信號之位準之量值之一脈衝寬度之一脈衝信號。
舉例而言，將一遞增/遞減計數器用作計數器92L-1。在相同於用於比較器91L之參考電壓Vref之供應開始時序之時序將時脈CK施加至計數器92L-1。由於計數器92L-1(其係遞增/遞減計數器)執行與時脈CK同步之遞減計數或遞增計數，故計數器92L-1量測比較器91L-1之輸出脈衝之脈衝寬度之持續時間，即，自比較操作開始至比較操作結束之一比較週期。在量測操作期間，關於重設位準Vreset及信號位準Vsig(其等自單元像素32依序讀取)，計數器92L-1針對重設位準Vreset執行遞減計數且針對信號位準Vsig執行遞增計數。
可藉由遞減計數/遞增計數之操作獲得信號位準Vsig與重設位準Vreset之間的差。因此，除AD轉換處理以外，AD轉換器81L-1亦執行一相關雙重取樣(CDS)處理。CDS處理係藉由獲得信號位準Vsig與重 設位準Vreset之間的差來移除一像素特定固定型樣雜訊(諸如單元像素32之一重設雜訊及放大電晶體54之臨限值變動)之一處理。接著，計數器92L-1之計數結果(即，計數值)係藉由數位化類比像素信號而獲得之一數位值。
另外，AD轉換器81L-2至81L-n具有相同於AD轉換器81L-1之組態之組態，且因此將省略其之冗餘描述。此外，當無需區分比較器91L-1至91L-n時，在下文中將其等簡稱為一比較器91L，且當無需區分計數器92L-1至92L-n時，在下文中將其等簡稱為一計數器92L。
圖3係圖解說明信號處理單元65L之一特定組態之一實例之一方塊圖。除AD轉換器81L及參考電壓產生單元82L以外，信號處理單元65L亦包含一資料鎖存單元83L及一並列-串列轉換單元84L。信號處理單元65L具有用於將藉由AD轉換器81L數位化之像素資料管線傳送至記憶體單元67L之一管線式組態。在此情況中，信號處理單元65L在一水平週期內藉由AD轉換器81L執行一數位化處理，且在下一水平週期中執行將數位化像素資料傳送至資料鎖存單元83L之一處理。
同時，在記憶體單元67L中提供行解碼器/感測放大器66L作為一周邊電路。上文描述之列解碼器64L(見圖2)指定用於記憶體單元67L之列位址時，行解碼器指定用於記憶體單元67L之行位址。此外，感測放大器將透過位元線自記憶體單元67L讀取之一微弱電壓放大至可被處置為一數位位準之一位準。接著，透過行解碼器/感測放大器66L讀出之像素資料透過資料處理單元68L及介面單元69L輸出至邏輯板12之外部。
另外，此處，將具有一行並列AD轉換器81L之情況描述為一實例，但本實施例不限於此，且可採用其中提供兩個或兩個以上AD轉換器81L且使該兩個或兩個以上AD轉換器81L並列經受數位化處理之一組態。
在此情況中，舉例而言，兩個或兩個以上AD轉換器81L配置於像素陣列單元31之信號線34之延伸方向上，換言之，其等藉由劃分至像素陣列單元31之上側及下側中而配置。當分別提供兩個或兩個以上AD轉換器81L時，對應於此，提供兩個(兩個系統)或兩個以上之資料鎖存單元83L、並列-串列轉換單元84L及記憶體單元67L。
因此，在採用其中(例如)提供AD轉換器81L及類似物之兩個系統之一結構之一固態成像裝置1中，針對每兩個像素列並列執行列掃描。接著，將一像素列之各自像素之信號讀取至像素陣列單元31之垂直方向上之一側，且將其他像素列之各自像素之信號讀取至像素陣列單元31之垂直方向上之另一側，且藉由兩個AD轉換器81L並列數位化信號。類似地，並列執行後續信號處理。因此，相較於針對每一像素列執行列掃描之情況，可執行像素資料之高速讀出。
另外，儘管省略詳細圖解及其之描述，但信號處理電路41R亦具有相同於信號處理電路41L之組態之組態。接著，信號處理電路41R主要處理來自像素陣列單元31之右半區域中之單元像素32之像素信號。
另外，在下文中，藉由將信號處理電路41L之各自單元之參考符號中之L替換為R來表示信號處理電路41R之各自單元之參考符號。
{1-3.邏輯板12之佈局}
圖4圖解說明邏輯板12之一佈局之一實例。如在圖4中圖解說明，邏輯板12之信號處理電路41L及信號處理電路41R具有相同對稱佈局。
在信號處理電路41L中，自頂部依序堆疊一AD轉換單元101L-1、一記憶體單元102L-1、一邏輯單元103L、一記憶體單元102L-2及一AD轉換單元101L-2。另外，一介面單元104L-1及一介面單元104L-2定位於堆疊部分之左側及右側。此外，通孔105L-1至105L-4配置於信 號處理電路41L之上端、下端、右端及左端中。
舉例而言，在圖2及圖3中圖解說明之電流源61L、AD轉換器81L-1至81L-n、參考電壓產生單元82L、資料鎖存單元83L、並列-串列轉換單元84L安置且配置於AD轉換單元101L-1及101L-2中。
另外，在此實例中，AD轉換器81L及其相關聯之電路部分經配置以堆疊於AD轉換單元101L-1及101L-2中之三級之各者中。換言之，AD轉換器81L及其相關聯之電路部分在被劃分至信號處理電路41L中之六個系統中時予以配置。接著，舉例而言，信號處理電路41L針對每六個像素列並列執行列掃描。
此外，來自像素陣列單元31中之各單元像素32之像素信號透過通孔105L-1至105L-4供應至安置於AD轉換單元101L-1至101L-2中之各自AD轉換器81L。
舉例而言，在圖3中圖解說明之行解碼器/感測放大器66L及記憶體單元67L分散且配置於記憶體單元102L-1及102L-2中。接著，記憶體單元102L-1儲存自AD轉換單元101L-1供應之像素資料，且記憶體單元102L-2儲存自AD轉換單元101L-2供應之像素資料。
舉例而言，在圖2中圖解說明之解碼器62L、控制單元63L、列解碼器64L及資料處理單元68L配置於邏輯單元103L中。
舉例而言，在圖2中圖解說明之介面單元69L分別配置於介面單元104L-1及104L-2中。
另外，由於信號處理電路41R具有相同於信號處理電路41L之佈局之佈局，故省略其之描述以避免冗餘。
此外，上文描述之信號處理電路41L及41R之組態及佈局係實例，且除上文描述之組態及佈局以外之一組態及一佈局係可行的。
{1-4.固態成像裝置1之成像程序}
接著，將參考圖5及圖6簡單描述固態成像裝置1之一成像程序。
圖5圖解說明連接固態成像裝置1之信號處理電路41L及41R與外部信號處理LSI 121之一方法之一實例。特定言之，信號處理LSI 121連接至信號處理電路41L之介面單元104L-1及信號處理電路41R之介面單元104R-2。
舉例而言，當固態成像裝置1擷取圖6之一物體141之一影像時，來自像素陣列單元31之左半區域中之單元像素32之像素信號被供應至信號處理電路41L，且來自右半區域中之單元像素32之像素信號被供應至信號處理電路41R，換言之，對應於物體141之左半部分之像素信號被供應至信號處理電路41L，且對應於物體141之右半部分之像素信號被供應至信號處理電路41R。
信號處理電路41L基於自像素電路21供應之像素信號產生對應於物體141之左半部分之像素資料142L。類似地，信號處理電路41R基於自像素電路21供應之像素信號產生對應於物體141之右半部分之像素資料142R。
接著，信號處理電路41L自介面單元104L-1輸出所產生像素資料142L，且將像素資料供應至信號處理LSI 121。信號處理電路41R自介面單元104R-2輸出所產生像素資料142R，且將像素資料供應至信號處理LSI 121。
信號處理LSI 121藉由組合像素資料142L與像素資料142R而產生單件像素資料143，且輸出所產生像素資料143。
以此方式，由於在固態成像裝置1中獨立產生像素資料之左及右部分，故可加速程序。
{1-5.左及右信號處理電路41之組態方法}
如上文描述，各自信號處理電路41具有共同電路圖案及相同功能。同時，如上文描述，信號處理電路41L產生物體之左半部分之像素資料，且自左側上之介面單元104L-1輸出所產生像素資料。此外， 信號處理電路41R產生物體之右半部分之像素資料，且自右側上之介面單元104R-2輸出所產生像素資料。換言之，信號處理電路41L操作為定位於邏輯板12之左側上之一電路，且信號處理電路41R操作為定位於邏輯板12之右側上之一電路。
因此，各信號處理電路41具有兩個功能以便能夠操作為左側上之信號處理電路41L或右側上之信號處理電路41R。接著，信號處理電路41之各者經組態以便藉由來自外部之一信號而操作為左側上之信號處理電路41L或右側上之信號處理電路41R。換言之，藉由來自外部之信號設定信號處理電路41之各者之一有效功能及一無效功能。
特定言之，舉例而言，如在圖7中示意性地圖解說明，信號處理電路41L及41R分別藉由接合線162L及162R連接至一外部基板161。另外，基板161可提供在固態成像裝置1及相同封裝中，或可提供在封裝外部。
接著，基板161透過接合線162L將一選擇信號供應至信號處理電路41L。舉例而言，選擇信號係電力供應位準(高)及接地位準(低)之值之一者。信號處理電路41L包含在圖8中圖解說明之一多工器171L及一核心172L。接著，將來自基板161之選擇信號輸入至多工器171L，且多工器171L根據選擇信號將指示0或1之一值之一設定信號供應至核心172L。
關於一設定信號，當針對左電路(信號處理電路41L)執行設定時，值係0，且當針對右電路(信號處理電路41R)執行設定時，值係1。接著，核心172L將設定信號之值儲存於一暫存器(未展示)中，且信號處理電路41L根據暫存器之值來操作。舉例而言，信號處理電路41L之暫存器之值經設定為0，且信號處理電路41L操作為左側上之信號處理電路。
另外，在未圖解說明之情況下，在類似於信號處理電路41L之信 號處理電路41R中亦提供一多工器171R及一核心172R。接著，信號處理電路41R經組態以便藉由使用相同於信號處理電路41L中之方法而憑藉透過接合線162R自基板161供應之選擇信號來操作為右側上之信號處理電路。
此外，由於信號處理電路41L及信號處理電路41R具有相同功能，故複製功能。因此，對於可僅藉由信號處理電路41之一者執行之功能，藉由選擇信號啟用信號處理電路41之一者之功能且停用信號處理電路41之另一者之功能。
{1-6.固態成像裝置1之製造方法}
接著，將參考圖9至圖13描述固態成像裝置1之一製造方法。另外，在圖9至圖13中，為圖解清晰，僅圖解說明像素電路21及信號處理電路41，且省略其上形成有像素電路21及信號處理電路41之一晶圓(半導體基板)之圖解。
首先，如在圖9中圖解說明，像素電路21-1、21-2、...形成於未展示之晶圓(半導體基板)上。在此情況中，由於各像素電路21之面積大於一曝光設備之曝光範圍，故針對各像素電路21之曝光使用分開曝光。
此外，在相鄰像素電路21之間在一縱向方向及一橫向方向上提供一劃線區域22。另外，在圖9中，展示同時極度放大劃線區域22之寬度，以便促進對圖解之理解。此亦應用至以下圖式。
此外，在圖9中，僅圖解說明2列*1行之兩個像素電路21，但實際上，大於二之數目之像素電路21經形成以便二維地配置。
此外，根據除圖9中以外之一製造程序，如在圖10中圖解說明，信號處理電路41L-1、41R-1、41L-2、42R-2、…形成於未圖解說明之晶圓(半導體基板)上。其中，信號處理電路41L-1及信號處理電路41R-1配置於相同邏輯板12上，且信號處理電路41L-2及信號處理電路 41R-2配置於相同邏輯板12上。在此情況中，由於各信號處理電路41之面積小於一曝光設備之曝光範圍，故針對各信號處理電路41之曝光使用單次曝光。
此外，在信號處理電路41之間在一縱向方向及一橫向方向上提供一劃線區域42。當然，在配置於相同邏輯板12上之信號處理電路41之間提供劃線區域42。
此外，在圖10中，僅圖解說明2列*2行之四個信號處理電路41，但實際上，較大數目個信號處理電路41經形成以便二維地配置。
接著，如在圖11中圖解說明，接合其上形成有像素電路21之晶圓(在下文中，稱為一像素晶圓)與其上形成有信號處理電路41之晶圓(在下文中，稱為一邏輯晶圓)，且堆疊像素晶圓與邏輯晶圓。
此處，分別透過劃線區域42左右相鄰之信號處理電路41及像素電路21之面積實質上相同，且像素晶圓與邏輯晶圓經堆疊使得像素晶圓之劃線區域22與邏輯晶圓之劃線區域42重疊。因此，像素電路21完美地重疊於左右相鄰之信號處理電路41上。舉例而言，像素電路21-1完美地重疊於透過劃線區域42左右相鄰之信號處理電路41L-1及信號處理電路41R-1上。
此外，固態成像裝置1係一背照型，且像素晶圓及邏輯晶圓經堆疊使得其中提供有邏輯晶圓之像素電路21之基板層面向上且邏輯晶圓之佈線層與像素晶圓之佈線層相鄰。
另外，在下文中，將其中堆疊像素晶圓及邏輯晶圓之一晶圓稱為一堆疊晶圓。
接著，如藉由圖12中之粗虛線指示，將堆疊晶圓切割為晶片單元。換言之，沿著圍繞各像素電路21提供之像素晶圓之劃線區域22切割堆疊晶圓。另外，留下邏輯晶圓之劃線區域42(其並未與像素晶圓之劃線區域22重疊)，此係由於其未被切割。
因此，單一化其中像素電路21堆疊於左右相鄰之信號處理電路41上而留下劃線區域42之一固態成像裝置。舉例而言，如在圖13中圖解說明，單一化其中像素電路21-1堆疊於透過劃線區域42相鄰之信號處理電路41L-1及41R-1上之一固態成像裝置1-1。
以此方式，甚至在像素基板11上之像素電路21之面積大於一曝光設備之曝光範圍且需要分開曝光時，仍藉由單次曝光製造邏輯板12上之各信號處理電路41而不使用分開曝光。此外，無關於各信號處理電路41是否安置於固態成像裝置1之左側及右側之任一者中，相同電路圖案之信號處理電路41經形成以便按一特定距離(即，劃線區域42)二維地配置。因此，舉例而言，可減少製造邏輯板12所需之光罩類型，且甚至不具有光罩改變設備之一曝光設備可製造邏輯板12。
<2.第二實施例>
如上文描述，在固態成像裝置1中，兩個信號處理電路之各者在未經電連接時獨立執行一程序。相比之下，在本技術之一第二實施例中，兩個信號處理電路在經電連接時彼此協作地執行一些程序。
{2-1.系統組態}
圖14係示意性地圖解說明根據本技術之第二實施例之一固態成像裝置201之一組態實例之一透視圖。另外，此處，在圖14中，藉由相同元件符號表示對應於圖1之部分，且相同程序之部分之描述係冗餘的，因此將適當省略其之描述。
如在圖14中圖解說明，類似於固態成像裝置1，固態成像裝置201係其中堆疊像素基板11與邏輯板211之一結構(所謂一堆疊結構)之一半導體晶片。
邏輯板211與邏輯板12不同之處在於，提供信號處理電路241L及241R而非信號處理電路41L及41R。此外，邏輯板211與邏輯板12不同之處在於，在邏輯板12之頂部上提供用於電連接信號處理電路241L與 信號處理電路241R之一佈線層(在下文中，稱為電路間佈線層)。換言之，藉由圖14之邏輯板211上之斜線表示之圖案表示電路間佈線層之一佈線圖案，且信號處理電路241L與信號處理電路241R在電路間佈線層中電連接。
此外，信號處理電路241L及241R之佈局之部分不同於信號處理電路41L及41R之佈局之部分，如隨後參考圖15所描述。
另外，當無需區分信號處理電路241L及信號處理電路241R時，在下文中將其等簡稱為一信號處理電路241。
{2-2.邏輯板211之佈局}
圖15圖解說明邏輯板211之一佈局之一實例。另外，在圖15中，省略電路間佈線層之圖解說明。此外，在圖15中，藉由相同元件符號表示對應於圖4之部分，且將省略相同程序之部分之描述。
信號處理電路241L與圖4之信號處理電路41L不同之處在於，省略介面單元104L-1，且僅提供介面單元104L-2。類似地，信號處理電路241R與圖4之信號處理電路41R不同之處在於，省略介面單元104R-1，且僅提供介面單元104R-2。
{2-3.固態成像裝置201之成像程序}
接著，將參考圖6及圖15簡單描述固態成像裝置201之一成像程序。
舉例而言，當固態成像裝置201擷取圖6之一物體141時，來自像素陣列單元31之左半區域中之單元像素32之像素信號被供應至信號處理電路241L，且來自右半區域中之單元像素32之像素信號被供應至信號處理電路241R，換言之，對應於物體141之左半部分之像素信號被供應至信號處理電路241L，且對應於物體141之右半部分之像素信號被供應至信號處理電路241R。
信號處理電路241L基於自像素電路21供應之像素信號產生對應 於物體141之左半部分之像素資料142L。類似地，信號處理電路241R基於自像素電路21供應之像素信號產生對應於物體141之右半部分之像素資料142R。
直至此處之程序相同於上文描述之固態成像裝置1。
接著，信號處理電路241L之邏輯單元103L透過電路間佈線層(未展示)將所產生的像素資料142L供應至信號處理電路241R之邏輯單元103R。
邏輯單元103R藉由組合自信號處理電路241L供應之像素資料142L與邏輯單元103R產生之像素資料142R而產生單件像素資料143。接著，邏輯單元103R透過介面單元104R-2將所產生的像素資料143輸出至外部。
以此方式，不同於固態成像裝置1，固態成像裝置201可產生及輸出一完成的像素資料而不使用諸如一外部LSI之一裝置。因此，不必在外部提供信號處理LSI 121且可降低成本。
另外，即使在固態成像裝置201中，類似於固態成像裝置1，信號處理電路241L及信號處理電路241R經組態以便藉由參考圖7及圖8描述之方法操作為左信號處理電路及右信號處理電路之任一者。
[固態成像裝置201之製造方法]
接著，將參考圖9及圖10(其等在先前圖解說明)以及圖16至圖19描述固態成像裝置201之一製造方法。另外，在圖16至圖19中，類似於圖9至圖13，為圖解清晰，僅圖解說明像素電路21及信號處理電路241，且省略其上形成有像素電路21及信號處理電路241之一晶圓(半導體基板)之圖解。
首先，藉由類似於上文參考圖9及圖10描述之方法之一方法製造其中像素電路21透過劃線區域22二維地配置之一像素晶圓及其中信號處理電路241透過劃線區域42二維地配置之一邏輯晶圓。
接著，如在圖16中圖解說明，於邏輯晶圓之頂層上形成電路間佈線層。另外，由於電路間佈線層具有實質上相同於像素基板11之像素電路21之大小之一大小，故可藉由使用分開曝光而形成。安置於相同固態成像裝置201中之兩個信號處理電路241(例如，信號處理電路241L-1及信號處理電路241R-1)透過電路間佈線層電連接。
另外，舉例而言，邏輯晶圓之一製造者可製造在曝光之前之一邏輯晶圓(其上僅形成用於一電路間佈線層之一金屬膜)，且將其遞送至固態成像裝置201之一製造者。接著，舉例而言，固態成像裝置201之製造者可在藉由分開曝光形成邏輯晶圓之電路間佈線層之後堆疊像素晶圓與邏輯晶圓。因此，即使不具有分開曝光設施之一製造者亦可製造邏輯晶圓。
接著，如在圖17中圖解說明，藉由類似於上文參考圖11所描述之方法之一方法堆疊像素晶圓與邏輯晶圓。
接著，如在圖18中圖解說明，類似於上文參考圖12所描述之製造程序，將堆疊晶圓切割為晶片單元。因此，舉例而言，如在圖19中圖解說明，單一化其中像素電路21-1堆疊於透過劃線區域42相鄰之信號處理電路241L-1及241R-1上之固態成像裝置201-1。
另外，儘管上文描述之實例表示其中電路間佈線層形成於邏輯板211之頂層上之一實例，但電路間佈線層可形成於頂層下方之層上。舉例而言，當在信號處理電路241中提供複數個佈線層時，信號處理電路241L與信號處理電路241R可在形成於邏輯板211之頂層下方之層上之佈線層中連接。
此外，舉例而言，信號處理電路241L及信號處理電路241R可透過複數個佈線層連接。換言之，可形成複數個電路間佈線層。此外，在電路間佈線層中不僅可提供用於連接信號處理電路241L與信號處理電路241R之一佈線，而且可提供各信號處理電路241之一內部佈線(例 如，元件之間的一佈線)。
此外，即使在電路間佈線層安置於邏輯板211之任何層中(例如，在邏輯板211之各自層中)時，藉由分開曝光形成電路間佈線層，且藉由單次曝光形成其他層。另外，當如上文描述般藉由不同製造者形成電路間佈線層時，較佳在邏輯板211之頂層上形成電路間佈線層。
<3.第三實施例>
在本技術之一第三實施例中，左信號處理電路與右信號處理電路藉由不同於第二實施例中之方法之一方法電連接。
特定言之，圖20係示意性地圖解說明根據本技術之第三實施例之一固態成像裝置301之一組態實例之一透視圖。類似於固態成像裝置1及固態成像裝置201，固態成像裝置301係其中堆疊其上形成有像素電路321之像素基板311(圖21)與其上形成有信號處理電路341L及341R之邏輯板312(圖21)之一結構(即，一堆疊結構)之一半導體晶片。
類似於圖1之像素電路21之像素陣列單元31，一像素陣列單元331形成於像素電路321上。此外，像素電路321具有相同於上文參考圖2所描述之像素電路21之電路組態之電路組態。信號處理電路341L及341R具有相同於上文參考圖2及圖3所描述之信號處理電路41L及41R之電路組態之電路組態。邏輯板312具有相同於上文參考圖4所描述之邏輯板12之佈局之佈局。以此方式，固態成像裝置301具有實質上相同於固態成像裝置1之電路組態及佈局之電路組態及佈局。
然而，固態成像裝置301不同於固態成像裝置1，且信號處理電路341L與信號處理電路341R在像素基板311中電連接。
特定言之，圖21圖解說明圖20之固態成像裝置301之一XXI-XXI截面圖。換言之，圖21係像素電路321之像素陣列單元331之一外部，且圖解說明固態成像裝置301在圖20中之正面上之一橫截面。
由於固態成像裝置301係一背照型成像元件，故像素基板311之佈線層及邏輯板312之佈線層經配置以便相鄰。因此，像素基板311之基板層安置於頂部上，且邏輯板312之基板層安置於底部上。
在像素基板311之基板層上，佈線351L及351R形成於像素陣列單元331之外部上。佈線351L安置於信號處理電路341L上方，且佈線351R安置於信號處理電路341R上方。
接著，佈線351L透過形成於像素基板311中之一通孔352L連接至信號處理電路341L之佈線層。此外，佈線351L透過一通孔353L連接至一佈線354L。佈線354L透過一通孔355L連接至一佈線356L。佈線356L透過一通孔357L連接至一佈線358。
接著，佈線351R透過形成於像素基板311中之一通孔352R連接至信號處理電路341R之佈線層。此外，佈線351R透過一通孔353R連接至一佈線354R。佈線354R透過一通孔355R連接至一佈線356R。佈線356R透過一通孔357R連接至一佈線358。
因此，信號處理電路341L之佈線層及信號處理電路341R之佈線層透過通孔352L、佈線351L、通孔353L、佈線354L、通孔355L、佈線356L、通孔357L、佈線358、通孔357R、佈線356R、通孔355R、佈線354R、通孔353R、佈線351R及通孔352R而電連接。
因此，類似於固態成像裝置201，固態成像裝置301亦可藉由上文參考圖6及圖15所描述之方法產生及輸出藉由擷取一物體而獲得之單件像素資料。
另外，舉例而言，上文參考圖9所描述之像素晶圓之製造期間形成像素電路321之佈線351L及351R、通孔352L及352R以及類似物。
此外，圖21之像素基板311之佈線層之層數目係一實例，且可設定任何數目個層。此外，舉例而言，用於在像素基板311之佈線層中電連接信號處理電路341L與信號處理電路341R之一佈線358可提供在 像素基板311之任何佈線層中，且亦可(例如)藉由劃分為複數個佈線層而形成。
<4.修改>
在下文中，將描述上文描述之本技術之實施例之修改。
{4-1.固態成像裝置之組態之修改} (邏輯板之修改)
上文已描述在邏輯板上提供兩個信號處理電路之實例，但可提供三個或三個以上信號處理電路。
此外，提供在一單一邏輯板上之信號處理電路之電路圖案及大小不必全部相同，且亦可混合具有不同電路圖案及大小之信號處理電路。此處，相較於混合具有不同電路圖案及大小之信號處理電路之情況，在邏輯板上提供相同電路圖案之信號處理電路之情況中，製造程序更簡單且製造成本更小。
(堆疊結構之變動)
此外，雖然上文已描述其中固態成像裝置具有像素基板與邏輯板之兩層之一堆疊結構之實例，但本技術可應用至三層或三層以上之一堆疊結構。舉例而言，一邏輯板可進一步堆疊於圖1之邏輯板12下方(換言之，與相鄰於邏輯板12之像素基板11之表面相對之一表面)。在此情況中，舉例而言，考量將包含於信號處理電路41L及41R中之記憶體單元102L-1至102R-2放置於所添加底層之邏輯板上。
此外，在提供兩個或兩個以上邏輯板之情況中，不必藉由使用單次曝光製造邏輯板之所有層，且可藉由使用分開曝光製造一些邏輯板。舉例而言，在上文描述之實例中，可藉由使用分開曝光製造其中提供有記憶體單元102L-1至102R-2之底層之邏輯板。
此外，如上文描述，在其中信號處理電路在邏輯板之內部中連接之情況中，不必藉由使用單次曝光製造邏輯板之所有層，且可藉由 使用分開曝光製造一些層。
(連接信號處理電路之方法之修改)
另外，本技術之第二實施例及第三實施例描述其中左信號處理電路與右信號處理電路在固態成像裝置中電連接之實例，但其等可在固態成像裝置之外部中連接。
圖22圖解說明其中固態成像裝置1之信號處理電路41L與信號處理電路41R在固態成像裝置1之外部中連接之一實例。另外，在此實例中，固態成像裝置1安裝於封裝上。此外，在圖22中，為圖解清晰，在固態成像裝置1中僅圖解說明信號處理電路41L及41R。
信號處理電路41L透過接合線411L連接至形成於封裝401中之導電圖案412。類似地，信號處理電路41R透過接合線411R連接至形成於封裝401中之導電圖案412。因此，信號處理電路41L與信號處理電路41R透過接合線411L、411R及導電圖案412電連接。
除此之外，信號處理電路41L與信號處理電路41R可透過一引線框或類似物在外部電連接。
此外，當信號處理電路41L與信號處理電路41R在固態成像裝置1之外部中連接時，相較於在內部連接之情況，限制可安裝之佈線數目。因此，假定其中難以在固態成像裝置1中合成像素資料之左部分與右部分之情況。在此情況中，舉例而言，可藉由在信號處理電路41L與信號處理電路41R之間連接預定相同類比信號之信號線(例如，一參考電壓、一接地線及類似物之一信號線)而共用類比信號。
舉例而言，在不同信號處理電路41中產生像素資料之左部分及右部分之情況中，有時可看見歸因於各自信號處理電路41之特性之差異而發生像素資料之左部分及右部分之色彩及亮度之差異及兩件像素資料之合成部分之邊界。因此，共用各信號處理電路41之一預定類比信號能夠減少各信號處理電路41之特性之差異且使像素資料之合成部 分之邊界變得不明顯。
(AD轉換方法之修改)
此外，儘管上文已參考圖2描述在固態成像裝置中採用一行並列AD轉換方法之情況，但可採用一像素AD並列轉換方法。
圖23示意性地圖解說明在採用一像素AD轉換方法之情況中之一像素基板511及一邏輯板512之組態。
包含一像素陣列單元531之一像素電路521形成於像素基板511(類似於圖1之像素基板11)上。此外，具有相同電路圖案之一信號處理電路541L及一信號處理電路541R經形成以便透過邏輯板512(類似於圖1之邏輯板12)上之劃線區域42配置至左側及右側。
接著，在像素基板511之像素陣列單元531中，像素單元(群組)二維地配置成一矩陣，其中包含預定數目個像素之一二維配置之一區域作為一單元，且針對各像素單元形成一通孔532。同時，在信號處理電路541L及信號處理電路541R中，針對像素陣列單元531之各像素單元提供包含AD轉換器81(圖2)、記憶體單元67(圖2)及類似物之一電路單元(在圖23中，像素AD單元)。此外，針對各像素AD單元形成對應於像素單元之一通孔23。
以此方式，由於可藉由採用像素並列AD轉換方法來加速像素信號之讀取速度，故可延長AD轉換器81之停止週期，且因此，可減少電力消耗。
(防潮環之修改)
可藉由相同於過去方法之方法基本上形成邏輯板之防潮環(亦稱為一密封環或一護環或一結構)。舉例而言，防潮環藉由相同於一般方法之方法形成，以便個別地圍繞各信號處理電路。然而，當電連接信號處理電路之電路間佈線層形成於邏輯板上(如上文參考圖14所描述之第二實施例)時，若防潮環藉由相同於過去之方法製成，則電路 間佈線層之佈線與防潮環彼此干擾。換言之，形成於信號處理電路端部處之防潮環與電路間佈線層之佈線在電路間佈線層之佈線穿過信號處理電路之端部之一部分中彼此干擾。
因此，在下文中，將描述避免電路間佈線層之佈線與防潮環之間的干擾之一方法。
首先，將參考圖24至圖26描述避免電路間佈線層之佈線與防潮環之間的干擾之一第一方法。
圖24係示意性地圖解說明經形成以便避免電路間佈線層之佈線與防潮環之間的干擾之一邏輯板601之一組態實例之一平面圖。
邏輯板601與上文描述之圖14之邏輯板211不同之處在於，透過劃線區域42提供具有相同電路圖案之一信號處理電路611L及一信號處理電路611R，而非信號處理電路241L及241R。此外，電連接信號處理電路611L與信號處理電路611R之電路間佈線層形成於邏輯板601(類似於邏輯板211)之頂層上。在此實例中，信號處理電路611L與信號處理電路611R藉由電路間佈線層之佈線612-1至612-3電連接。
此外，一防潮環613經形成以便沿著邏輯板601之外周邊附近圍繞信號處理電路611L及611R之外周邊。
此處，將參考圖25及圖26描述防潮環613之結構。圖25係示意性地圖解說明防潮環613之一橫截面之一橫截面視圖，且圖26係示意性地圖解說明防潮環613之一部分之一透視圖。
防潮環613包含由一接觸件之一材料製成之一壁621、虛設佈線622-1至622-6、由一通孔之一材料製成之壁623-1至623-5、一壁624及一虛設佈線625。
虛設佈線622-1至622-6及虛設佈線625分別形成於邏輯板601之不同佈線層中，且並不用於信號傳送。在此實例中，邏輯板601之佈線層堆疊於由(例如)矽基板製成之一基板層631上之七個層中。接著， 虛設佈線622-1形成於邏輯板601之底部處之一第一佈線層上。虛設佈線622-2至622-6形成於邏輯板601之第二至第六佈線層上。虛設佈線625形成於邏輯板601之頂部處之一第七佈線層上。
虛設佈線622-1至622-6及虛設佈線625具有實質上相同之矩形環狀形狀，且經形成以便在各佈線層中沿著邏輯板601之外周邊附近圍繞信號處理電路611L及611R之外周邊。
壁621、壁623-1至623-5及壁624具有實質上相同之矩形環狀形狀，且經形成以便沿著邏輯板601之外周邊附近圍繞信號處理電路611L及611R之外周邊。
壁621藉由與用於連接基板層631與第一佈線層之一接觸件之程序相同之程序形成以便連接基板層631與虛設佈線622-1。
壁623-1至623-5藉由與用於連接自第一佈線至第六佈線層之各自佈線層之一通孔之程序相同之程序形成。壁623-1連接虛設佈線622-1與虛設佈線622-2。壁623-2連接虛設佈線622-2與虛設佈線622-3。壁623-3連接虛設佈線622-3與虛設佈線622-4。壁623-4連接虛設佈線622-4與虛設佈線622-5。壁623-5連接虛設佈線622-5與虛設佈線622-6。
壁624藉由與用於連接第六佈線層與第七佈線層之一通孔之程序相同之程序形成，且連接虛設佈線622-6與虛設佈線625。
舉例而言，將銅用於第一佈線層至第六佈線層，壁621係由鎢製成，且虛設佈線622-1至622-6及壁623-1至623-5係由銅製成。此外，將由(例如)具有一低介電常數之一低K材料製成之一絕緣膜用於自基板層631之表面至第六佈線層之上端之層間絕緣膜632。接著，舉例而言，將第一佈線層至第六佈線層用於高速信號之傳輸。
同時，舉例而言，將鋁用於第七佈線層，且虛設佈線625係由鋁製成。此外，舉例而言，壁624係由鎢製成。此外，將具有高於一層 間絕緣膜632之介電常數及防水性之一介電常數及防水性之氧化物膜(例如，氧化矽膜)用於第六佈線層之上端至其上方之層間絕緣膜633。接著，將第七佈線層用於例如低速信號之傳輸(諸如一電力供應)。此外，第七佈線層係電路間佈線層。
以此方式，防潮環613藉由壁621至虛設佈線625形成圍繞邏輯板601之一壁，且防止水分自邏輯板601之側滲透至信號處理電路611L及611R。
此外，防潮環613並非提供在信號處理電路611L與信號處理電路611R之間。因此，連接信號處理電路611L與信號處理電路611R之佈線612-1至612-3並不干擾防潮環613。
另外，防潮環613之外周邊之大小實質上相同於像素電路21之大小且大於一曝光設備之曝光範圍。因此，在形成邏輯板601之基板層631上方之層(包含防潮環613)期間使用分開曝光。
此外，防潮環613不一定需要經形成以便圍繞邏輯板601之所有周邊，且可經形成以便圍繞邏輯板601之周邊之僅一部分，舉例而言，在可確保防潮性之一範圍中。
此外，舉例而言，類似於其中三個或三個以上信號處理電路安置於邏輯板上之情況，防潮環可經形成以便包含邏輯板內部或圍繞邏輯板之周邊或周邊之一部分之所有信號處理電路。
接著，將參考圖27至圖33描述用於避免電路間佈線層之佈線與防潮環之間的干擾之一第二方法。
圖27係示意性地圖解說明經形成以便避免電路間佈線層之佈線與防潮環之間的干擾之一邏輯板651之一組態實例之一平面圖。
邏輯板651與上文描述之圖24之邏輯板601不同之處在於，透過劃線區域42提供具有相同電路圖案之一信號處理電路661L及一信號處理電路661R，而非信號處理電路611L及611R。此外，用於電連接信 號處理電路661L與信號處理電路661R之一電路間佈線層形成於邏輯板651(類似於邏輯板601)之頂層上。在實例中，信號處理電路661L與信號處理電路661R藉由電路間佈線層之佈線662-1至662-3電連接。
此外，邏輯板651與邏輯板601不同之處在於，形成防潮環663L及663R而非防潮環613。防潮環663L經形成以便沿著信號處理電路661L之外周邊附近圍繞信號處理電路661L之周邊。防潮環663R經形成以便沿著信號處理電路661R之外周邊附近圍繞信號處理電路661R之周邊。
此處，將參考圖28至圖33描述防潮環663R之結構。另外，儘管省略詳細描述，防潮環663L亦具有實質上相同於防潮環663R之結構之結構。此外，在下文中，藉由將防潮環663R之各自部分之參考符號中之「R」替換為「L」來表示對應於防潮環663R之各自部分之防潮環663L之部分之參考符號。
圖28係示意性地圖解說明防潮環663R之除區域A1R-1至A1R-3及區域A2R-1至A2R-3以外之部分之一橫截面之一橫截面視圖。圖29係示意性地圖解說明防潮環663R之除區域A1R-1至A1R-3及區域A2R-1至A2R-3以外之部分之一部分之一透視圖。
圖30係示意性地圖解說明防潮環663L之區域A1L-1及防潮環663R之區域A1R-1之佈線662-1穿過之一部分之一橫截面之一橫截面視圖。圖31係示意性地圖解說明防潮環663R之區域A1R-1附近之一透視圖。
圖32係示意性地圖解說明防潮環663R之區域A2R-1中與佈線662-1在防潮環663L之區域A1L-1中穿過之部分之位置相同之位置處之一橫截面之一橫截面視圖。圖33係示意性地圖解說明防潮環663R之區域A2R-1附近之一透視圖。另外，在圖33中，僅傳輸頂層之一虛設佈線675R。
防潮環663R包含一壁671R、虛設佈線672R-1至672R-6、壁673R- 1至673R-5、一壁674R及一虛設佈線675R，且具有實質上相同於上文參考圖25及圖26所描述之防潮環613之結構之結構。換言之，防潮環663R具有七個層之一堆疊結構(類似於防潮環613)且係由相同於防潮環613之材料之材料製成。
將由一低K材料製成之一絕緣膜用於自基板層681之表面至第六佈線層之頂部之一層間絕緣膜682，例如，類似於邏輯板601之層間絕緣膜632。此外，將氧化物膜(例如，氧化矽膜)用於第六佈線層之頂部上方之一層間絕緣膜683，例如，類似於邏輯板601之層間絕緣膜633。
然而，防潮環663R不同於防潮環613，壁674R及虛設佈線675R並未形成在一些部分中，且間斷。特定言之，壁674R及虛設佈線675R在防潮環663R之左側中區域A1R-1至A1R-3中之佈線662-1至662-3穿過之一部分中係間斷的。
舉例而言，如在圖30及圖31中圖解說明，壁674R及虛設佈線675R係間斷的以免在區域A1R-1之佈線662-1穿過之部分中干擾佈線662-1。此外，在未經圖解說明之情況下，壁674R及虛設佈線675R係間斷的以免在區域A1R-2之佈線662-2穿過之部分及區域A1R-3之佈線662-3穿過之部分中干擾佈線662-2及662-3。
類似地，防潮環663L之壁674L及虛設佈線675L係間斷的以免在防潮環663L之右側中區域A1L-1至A1L-3中之佈線662-1至662-3穿過之一部分中干擾佈線662-1至662-3。
此外，防潮環663R之壁674R在對應於防潮環663L之區域A1L-1至A1L-3中之壁674L之一間斷部分之一部分中係間斷的。舉例而言，在壁674R中，在防潮環663L之右側上之區域A2R-1中，相同於防潮環663L之右側上之區域A1L-1中之壁674L之間斷部分之部分係間斷的，如在圖32及圖33中圖解說明。此外，在未經圖解說明之情況下，在壁 674R之防潮環663R之右側上之區域A2R-2及A2R-3中，相同於防潮環663L之右側上之區域A1L-2及A1L-3中之壁674L之間斷部分之部分係間斷的。
類似地，在防潮環663L之壁674L中，對應於防潮環663R之區域A1R-1至A1R-3中之壁674R之間斷部分之部分係間斷的。
因此，防潮環663L之壁674L之間斷部分與防潮環663R之壁674R之間斷部分係相同的，且壁674R及壁674L具有相同對稱形狀。
另外，虛設佈線675R在區域A2R-1至A2R-3中連續而不中斷。類似地，虛設佈線675L在區域A2L-1至A2L-3中連續而不中斷。
如上文描述，在防潮環663R中，壁671R至虛設佈線675R形成圍繞信號處理電路661R之周邊之一壁，以便防止水分自邏輯板651之側滲透至信號處理電路661R。類似地，在防潮環663L中，壁671L至虛設佈線675L形成圍繞信號處理電路661L之周邊之一壁，以便防止水分自邏輯板651之側滲透至信號處理電路661L。
此外，如上文描述，防潮環663L及663R並不干擾連接信號處理電路661L與信號處理電路661R之佈線662-1至662-3。
此外，由於防潮環663R之壁674R及虛設佈線675R之間斷間隔十分短且層間絕緣膜683之防水性亦係高的，故防潮環663R之防潮效能難以劣化。類似地，由於防潮環663L之壁674L及虛設佈線675L之間斷間隔十分短且層間絕緣膜683之防水性亦係高的，故防潮環663L之防潮效能難以劣化。
此外，由於防潮環663L之壁674L及防潮環663R之壁674R具有相同形狀，故可藉由使用(例如)相同光罩曝光壁674L及壁674R，且因此可降低成本。
另外，防潮環663L及663R不一定需要經形成以便圍繞信號處理電路661L及661R之所有周邊，且可經形成以便在能夠確保防潮性之 一範圍中圍繞周邊之僅一部分。
此外，無需提供除佈線662-1至662-3穿過之部分以外之壁674L及壁674R之一間斷部分。然而，若未提供間斷部分，則壁674L及壁674R不具有相同形狀，且因此需要使用分開曝光。
另外，舉例而言，即使在三個或三個以上信號處理電路安置於邏輯板上時，仍可形成各自信號處理電路之防潮環，以便以相同方式避免連接各自信號處理電路之佈線之干擾。
(防潮環663L及663R之製造方法)
接著，將參考圖34至圖40描述邏輯板651之防潮環663L及663R之一製造方法。
另外，在下文中，圖34至圖40之左側各示意性地圖解說明在防潮環663L之右側與防潮環663R之左側相鄰之一部分中佈線662-1至662-3未穿過之一部分之一橫截面。相比之下，圖34至圖40之右側各示意性地圖解說明在防潮環663L之右側與防潮環663R之左側相鄰之一部分中佈線662-1穿過之一部分之一橫截面。
此外，在下文中，已形成防潮環663L之壁671L至虛設佈線672L-6、防潮環663R之壁671R至虛設佈線672R-6及層間絕緣膜682，且將描述形成層間絕緣膜682上方之一部分之一步驟。另外，將單次曝光用於直至此處之程序中之曝光。
首先，如在圖34中圖解說明，於層間絕緣膜682上沈積氧化物膜691。
接著，如在圖35中圖解說明，蝕刻氧化物膜691以便形成溝槽692L及692R。溝槽692L經形成以便透過虛設佈線672L-6實質上與壁673L-5重疊，如自上方所見。然而，溝槽692L旨在形成防潮環663L之壁674L，且並不形成於其中上文描述之壁674L間斷之部分中。類似地，溝槽692R經形成以便透過虛設佈線672R-6實質上與壁673R-5 重疊，如自上方所見。然而，溝槽692R旨在形成防潮環663R之壁674R，且並不形成於其中上文描述之壁674R間斷之部分中。
此外，如上文描述，由於壁674R及壁674L具有相同形狀，故溝槽692L及溝槽692R具有相同形狀。因此，溝槽692L及溝槽692R可分別藉由使用相同光罩透過單次曝光形成。
此外，如在圖36中圖解說明，於氧化物膜691上沈積由鎢製成之一金屬膜693。在此情況中，金屬膜693沈積為厚的，使得完全掩埋溝槽692L及692R。
接著，如在圖37中圖解說明，使金屬膜693留在溝槽692L及692R中，且藉由拋光移除氧化物膜691上之金屬膜693。此允許形成由鎢製成之壁674L及674R。
接著，如在圖38中圖解說明，於氧化物膜691上沈積由鋁製成之金屬膜694。
接著，如在圖39中展示，蝕刻金屬膜694。因此，形成包含佈線662-1至662-3及虛設佈線675L及675R之電路間佈線層。將上文描述之分開曝光用於形成電路間佈線層。
最後，如在圖40中圖解說明，於電路間佈線層上沈積氧化物膜。因此，連同在參考圖34描述之程序中沈積之氧化物膜691形成一層間絕緣膜683。另外，舉例而言，於層間絕緣膜上進一步形成由聚酰亞胺製成之一保護膜。
另外，上文描述之防潮環之層之數目及材料以及層間絕緣膜之材料係一實例，且可視需要改變。
{4-2.成像程序之修改}
儘管上文已描述其中將單片像素資料劃分為左及右且藉由各自信號處理電路產生之實例，但劃分像素資料之一方法可取決於在邏輯板中提供之信號處理電路之數目或佈局而自由變化。舉例而言，像素 資料可垂直劃分，或可劃分為n個(n係3或更大)。
此外，舉例而言，在不劃分像素資料之情況下，複數個(例如，兩個)信號處理電路分別產生整個像素資料，且可產生藉由將複數件所產生像素資料之像素值相加而獲得之像素資料。因此，可減少隨機雜訊或吸收AD轉換器81之特性之差異，藉此允許改良影像品質。
在此情況中，複數件像素資料之像素值可經加權及相加。舉例而言，兩個信號處理電路分別產生整個像素資料，且各自像素資料件使用0.5之權重加權及相加，使得可達成像素資料(其係兩件整個像素資料之像素值之一平均值)。
此外，舉例而言，除劃分像素資料以外，可藉由複數個信號處理電路產生相同區域之像素資料且將該等像素資料相加。舉例而言，可分別加倍提供左信號處理電路及右信號處理電路以便產生主體之左半部之兩件像素資料及主體之右半部之兩件像素資料。接著，舉例而言，可將藉由將左半部之兩件像素資料之像素值相加而獲得之像素資料及藉由將右半部之兩件像素資料之像素值相加而獲得之像素資料相加。
{4-3.本技術之範疇之修改}
儘管已描述其中本技術應用至固態成像裝置之情況，但本技術可應用至其中晶片大小大於曝光設備之曝光範圍之一堆疊結構之其他半導體裝置。
<5.電子裝備>
可將採用本技術之固態成像裝置用作一成像單元(即，影像擷取單元)，一般言之，一電子設備(諸如一成像裝置，如一數位照相機及一攝影機)、具有一成像功能之一可攜式終端裝置(諸如一行動電話)及將固態成像裝置用作影像讀取單元之一複印機。此外，亦存在其中上述模組形式安裝於電子設備上之情況；換言之，將一相機模組用作成 像裝置。
{5-1.成像裝置}
圖41係圖解說明作為採用本技術之一電子設備之一實例之一成像裝置(例如，相機裝置)701之一組態實例之一方塊圖。
如在圖41中圖解說明，成像裝置701包含一光學系統(其包含一透鏡群組711及類似物)、一成像元件712、一DSP電路713(其係一相機信號處理單元)、一圖框記憶體714、一顯示裝置715、一記錄裝置716、一作業系統717、一電力供應系統718及類似物。DSP電路713、圖框記憶體714、顯示裝置715、記錄裝置716、作業系統717及電力供應系統718經組態以透過一匯流排線719彼此連接。
透鏡群組711自一主體接收入射光(即，影像光)且將入射光聚焦於成像元件712之成像平面上。成像元件712以像素為單位將藉由透鏡群組711聚焦於成像平面上之入射光轉換為一電信號，且輸出一像素信號。
顯示裝置715係諸如一液晶顯示裝置或一有機電致發光(EL)顯示裝置之一面板型顯示裝置，且顯示藉由成像元件712擷取之一移動影像或一靜止影像。記錄裝置716將藉由成像元件712擷取之移動影像或靜止影像記錄於諸如一記憶體卡、一錄影帶或一數位光碟(DVD)之一記錄媒體中。
作業系統717在藉由使用者之操作下發出用於成像裝置701之各種功能之操作命令。電力供應系統718將各種電力類型(其等係DSP電路713、圖框記憶體714、顯示裝置715、記錄裝置716及作業系統717之操作電力)適當供應至此等供應目標。
將此成像裝置701應用至一攝影機或一數位照相機及用於一行動裝置(諸如一智慧型電話及一行動電話)之一相機模組。接著，可使用根據上文描述之實施例之一固態成像裝置作為成像裝置701中之成像 元件712。此可降低成像裝置701之成本。
另外，本技術之實施例不限於上文描述之實施例，且可在不脫離本技術之範疇之情況下作出各種修改。
此外，舉例而言，本技術可具有以下組態。
(1)一種固態成像裝置，其包含：一第一基板，其具有一像素電路，該像素電路包含形成於其上之一像素陣列單元；及一第二基板，其具有形成於其上之複數個信號處理電路，其中該複數個信號處理電路配置成彼此相鄰且在其等之間包含一間隔區域，及其中堆疊該第一基板與該第二基板。
(2)根據(1)之固態成像裝置，其中該等信號處理電路之各者具有一組相同功能。
(3)根據(1)至(2)中任一項之固態成像裝置，其中該組相同功能包含操作為一相同信號處理電路。
(4)根據(2)至(3)中任一項之固態成像裝置，其中回應於一或多個外部信號而在該等信號處理電路之各者中組態待啟用之一功能及待停用之一功能。
(5)根據(1)至(4)中任一項之固態成像裝置，其中該複數個信號處理電路之一第一信號處理電路經組態以基於該像素陣列單元之一第一區域中之一像素之一像素信號產生第一像素資料，且其中該複數個信號處理電路之一第二信號處理電路經組態以基於不同於該像素陣列單元之該第一區域之一第二區域中之一像素之一像素信號產生第二像素資料。
(6)根據(1)至(5)中任一項之固態成像裝置，其中該複數個信號處理電路之一第一信號處理電路與該複數個信號處理電路之一第二信號 處理電路經電連接。
(7)根據(6)之固態成像裝置，其中該第一信號處理電路與該第二信號處理電路透過形成於該第二基板上之一第一佈線層電連接。
(8)根據(7)之固態成像裝置，其中該第一佈線層形成於該第二基板之一佈線層之一頂層上。
(9)根據(7)至(8)中任一項之固態成像裝置，其進一步包括：一第一防潮結構，其圍繞該第一信號處理電路之一周邊之至少一部分；及一第二防潮結構，其圍繞該第二信號處理電路之一周邊之至少一部分。
(10)根據(9)之固態成像裝置，其中該第一信號處理電路及該第二信號處理電路具有一共同電路圖案，其中該第一佈線層形成於該第二基板之該佈線層之該頂層上，且包含該第一防潮結構之一頂層及該第二防潮結構之一頂層，其中在該第一防潮結構之該第一佈線層之一佈線穿過之一第一部分處並未形成該第一防潮結構之該頂層及連接該第一防潮結構之該頂層與該頂層下一層之一層之一第一壁，且其中在該第二防潮結構之該第一佈線層之一佈線穿過之一第二部分處並未形成該第二防潮結構之該頂層、連接該第二防潮結構之該頂層與該頂層下一層之一層之一第二壁。
(11)根據(10)之固態成像裝置，其中在對應於該第二防潮結構之該第二部分之該第一防潮結構之一第三部分處並未形成該第一壁，且其中在對應於該第一防潮結構之該第一部分之該第二防潮結構之一第四部分處並未形成該第二壁。
(12)根據(10)之固態成像裝置，其中藉由一單次曝光形成除該第二基板之該第一佈線層以外之一佈線層，且藉由一分開曝光形成該第一佈線層。
(13)根據(10)之固態成像裝置，其中第二佈線層及隨後佈線層之層間絕緣膜係由一低K膜製成，該第二佈線層係該第一佈線層之下一層，且其中該第二佈線層上方之一層間絕緣膜係由具有高於該低K膜之防水性之一防水性之一絕緣膜製成。
(14)根據(7)之固態成像裝置，其進一步包括圍繞該第二基板之一周邊之至少一部分之一防潮結構。
(15)根據(14)之固態成像裝置，其中藉由一單次曝光形成該各自信號處理電路之一或多個層之至少一部分，且其中藉由該分開曝光形成其上形成有一防潮結構之一層。
(16)根據(6)之固態成像裝置，其中該第一信號處理電路與該第二信號處理電路透過形成於該第一基板上之一佈線電連接。
(17)根據(16)之固態成像裝置，其中形成於該第一基板上之該佈線形成於該像素陣列單元外部之一區域中，且其中該第一信號處理電路及該第二信號處理電路透過形成於該第一基板上之一通孔連接至形成於該第一基板上之該佈線。
(18)根據(6)之固態成像裝置，其中該第一信號處理電路與該第二信號處理電路在該固態成像裝置外部之一區域中彼此電連接。
(19)根據(18)之固態成像裝置，其中該固態成像裝置安裝至一封裝且該第一信號處理電路與該第二信號處理電路透過該封裝上之一導電圖案電連接。
(20)根據(18)至(19)中任一項之固態成像裝置，其中該第一信號處理電路與該第二信號處理電路之一相同類比信號之信號線在該固態成像裝置外部之一區域中電連接。
(21)根據(6)之固態成像裝置，其中該第一信號處理電路與該第二信號處理電路藉由一或多個接合線電連接至一基板，且其中該基板係 提供在該固態成像裝置中、提供在一相同封裝中及提供在該封裝外部之至少一者。
(22)根據(6)至(21)中任一項之固態成像裝置，其中該第一信號處理電路經組態以基於該像素陣列單元之一第一區域中之一像素之一像素信號產生第一像素資料，且將該所產生第一像素資料供應至該第二信號處理電路，且其中該第二信號處理電路經組態以基於不同於該像素陣列單元之該第一區域之一第二區域中之一像素之一像素信號產生第二像素資料，且組合該所產生第二像素資料與該第一像素資料。
(23)根據(6)至(21)中任一項之固態成像裝置，其中該第一信號處理電路經組態以基於該像素陣列單元之一預定區域中之一像素之一像素信號產生第一像素資料，且將該所產生第一像素資料供應至該第二信號處理電路，且其中該第二信號處理電路經組態以基於與該第一信號處理電路之區域相同之區域中之該像素陣列單元之一像素之一像素信號產生第二像素資料，且藉由將該第一像素資料及該第二像素資料相加而產生第三像素資料。
(24)根據(1)至(23)中任一項之固態成像裝置，其中一第三基板堆疊於該第二基板之與該第一基板相鄰之一表面之一相對側上之一表面上。
(25)根據(24)之固態成像裝置，其進一步包括該第三基板上之一記憶體，該記憶體經組態以儲存藉由類比轉數位轉換該像素陣列單元中之各像素之一像素信號而獲得之像素資料。
(26)根據請求項(1)至(25)中任一項之固態成像裝置，其進一步包括該第二基板上之一類比轉數位(AD)轉換單元，其中該AD轉換單元經組態而以該像素陣列單元之行為單位轉換該像素陣列單元中之各像 素之一像素信號。
(27)根據(1)至(25)中任一項之固態成像裝置，其進一步包括該第二基板上之一類比轉數位(AD)轉換單元，其中該AD轉換單元經組態而以包含該像素陣列單元中之預定數目個像素之一二維陣列之區域為單位轉換該像素陣列單元中之各像素之一像素信號。
(28)根據(1)至(27)中任一項之固態成像裝置，其中藉由一分開曝光形成該像素電路，且其中藉由一單次曝光形成各自信號處理電路之一或多個層之至少一部分。
(29)根據(1)至(28)中任一項之固態成像裝置，其中藉由一相同單次曝光形成該複數個信號處理電路之一第一信號處理電路與該複數個信號處理電路之一第二信號處理電路。
(30)根據(1)至(29)中任一項之固態成像裝置，其中該複數個信號處理電路之間之該間隔區域係一劃線區域。
(31)一種一固態成像裝置之製造方法，其包含：藉由使用一或多個分開曝光形成包含一像素陣列單元之一像素電路，以便透過一第一半導體基板上之一劃線區域二維地配置；藉由使用一單次曝光形成處理該像素陣列單元中之各像素之一像素信號之一信號處理電路，以便透過一第二半導體基板上之一劃線區域二維地配置；堆疊該第一半導體基板與該第二半導體基板，使得該第一半導體基板之該劃線區域與該第二半導體基板之該劃線區域重疊；及沿著該第一半導體基板之該劃線區域切割包含經堆疊之該第一半導體基板及該第二半導體基板之一半導體基板。
(32)根據(31)之一固態成像裝置之製造方法，其中該信號處理電路包含配置成彼此相鄰且在其等之間包含該第二半導體基板之該劃線 區域之一第一信號處理電路及一第二信號處理電路，且其中電連接安置於相同固態成像裝置中之該第一信號處理電路與該第二信號處理電路之一佈線層形成於該第二半導體基板上。
(33)根據(32)之一固態成像裝置之製造方法，其中該佈線層形成於該第二半導體基板之一佈線層之一頂層上。
(34)根據(32)至(33)中任一項之一固態成像裝置之製造方法，其進一步包含：形成圍繞該第一信號處理電路之一周邊之至少一部分之一第一防潮結構；及形成圍繞該第二信號處理電路之一周邊之至少一部分之一第二防潮結構。
(35)根據(32)至(33)中任一項之一固態成像裝置之製造方法，其進一步包含：形成圍繞安置於相同固態成像裝置上之該第一信號處理電路及該第二信號處理電路之一外周邊之至少一部分之一防潮結構。
(36)根據(31)中任一項之一固態成像裝置之製造方法，其中該信號處理電路包含配置成彼此相鄰且在其等之間包含該第二半導體基板之該劃線區域之一第一信號處理電路及一第二信號處理電路，且其中用於電連接安置於相同固態成像裝置中之該第一信號處理電路與該第二信號處理電路之一佈線及一通孔形成於該第一半導體基板上。
(37)一種電子設備，其包含：一固態成像裝置，其包含：一第一基板，其具有一像素電路，該像素電路包含形成於其上之一像素陣列單元；及一第二基板，其具有形成於其上之複數個信號處理電路，其中該複數個信號處理電路配置成彼此相鄰且在其等之間包含一間隔區域，且其中堆疊該第一基板與該第二基板。
熟習此項技術者應理解，可取決於設計要求及其他因素發生各種修改、組合、子組合及變更，只要該等修改、組合、子組合及變更係在隨附申請專利範圍或其等效物之範疇內。

Claims (28)

  1. 一種固態成像裝置，其包含：一第一基板，其具有一像素電路，該像素電路包含形成於其上之一像素陣列單元；一第二基板，其具有形成於其上之複數個信號處理電路，其中該複數個信號處理電路配置成彼此相鄰且在其等之間包含一間隔區域；其中堆疊該第一基板與該第二基板；其中該複數個信號處理電路之一第一信號處理電路與該複數個信號處理電路之一第二信號處理電路經電連接；及其中該第一信號處理電路與該第二信號處理電路透過形成於該第二基板上之一第一佈線層電連接；一第一防潮結構，其圍繞該第一信號處理電路之一周邊之至少一部分；及一第二防潮結構，其圍繞該第二信號處理電路之一周邊之至少一部分。
  2. 如請求項1之固態成像裝置，其中該等信號處理電路之各者具有一組相同功能。
  3. 如請求項1之固態成像裝置，其中該組相同功能包含操作為一相同信號處理電路。
  4. 如請求項2之固態成像裝置，其中回應於一或多個外部信號而在該等信號處理電路之各者中組態待啟用之一功能及待停用之一功能。
  5. 如請求項1之固態成像裝置，其中該複數個信號處理電路之一第一信號處理電路經組態以基於該像素陣列單元之一第一區域中之一像素之一像素信號產生第一像素資料，及其中該複數個信號處理電路之一第二信號處理電路經組態以基於不同於該像素陣列單元之該第一區域之一第二區域中之一像素之一像素信號產生第二像素資料。
  6. 如請求項1之固態成像裝置，其中該第一佈線層形成於該第二基板之一佈線層之一頂層上。
  7. 如請求項1之固態成像裝置，其中該第一信號處理電路及該第二信號處理電路具有一共同電路圖案，其中該第一佈線層形成於該第二基板之該佈線層之該頂層上，且包含該第一防潮結構之一頂層及該第二防潮結構之一頂層，其中在該第一防潮結構之該第一佈線層之一佈線穿過之一第一部分處並未形成該第一防潮結構之該頂層及連接該第一防潮結構之該頂層與該頂層下一層之一層之一第一壁，且其中在該第二防潮結構之該第一佈線層之一佈線穿過之一第二部分處並未形成該第二防潮結構之該頂層、連接該第二防潮結構之該頂層與該頂層下一層之一層之一第二壁。
  8. 如請求項7之固態成像裝置，其中在對應於該第二防潮結構之該第二部分之該第一防潮結構之一第三部分處並未形成該第一壁，且其中在對應於該第一防潮結構之該第一部分之該第二防潮結構之一第四部分處並未形成該第二壁。
  9. 如請求項7之固態成像裝置，其中藉由一單次曝光形成除該第二基板之該第一佈線層以外之一佈線層，且藉由一分開曝光形成該第一佈線層。
  10. 如請求項7之固態成像裝置，其中第二佈線層及隨後佈線層之層間絕緣膜係由一低K膜製成，該第二佈線層係該第一佈線層之下一層，且其中該第二佈線層上方之一層間絕緣膜係由具有高於該低K膜之防水性之一防水性之一絕緣膜製成。
  11. 如請求項1之固態成像裝置，其中該固態成像裝置安裝至一封裝。
  12. 如請求項1之固態成像裝置，其中該第一信號處理電路與該第二信號處理電路藉由一或多個接合線電連接至一基板，且其中該基板係提供在該固態成像裝置中、提供在一相同封裝中及提供在該封裝外部之至少一者。
  13. 如請求項1之固態成像裝置，其中該第一信號處理電路經組態以基於該像素陣列單元之一第一區域中之一像素之一像素信號產生第一像素資料，且將該所產生第一像素資料供應至該第二信號處理電路，且其中該第二信號處理電路經組態以基於不同於該像素陣列單元之該第一區域之一第二區域中之一像素之一像素信號產生第二像素資料，且組合該所產生第二像素資料與該第一像素資料。
  14. 如請求項1之固態成像裝置，其中該第一信號處理電路經組態以基於該像素陣列單元之一預定區域中之一像素之一像素信號產生第一像素資料，且將該所產生第一像素資料供應至該第二信號處理電路，且其中該第二信號處理電路經組態以基於與該第一信號處理電路之區域相同之區域中之該像素陣列單元之一像素之一像素信號產生第二像素資料，且藉由將該第一像素資料及該第二像素資料相加而產生第三像素資料。
  15. 如請求項1之固態成像裝置，其中一第三基板堆疊於與該第一基板相鄰之該第二基板的一表面相對的該第二基板之一表面上。
  16. 如請求項15之固態成像裝置，其進一步包括該第三基板上之一記憶體，該記憶體經組態以儲存藉由類比轉數位(AD)轉換該像素陣列單元中之各像素之一像素信號而獲得之像素資料。
  17. 如請求項1之固態成像裝置，其進一步包括該第二基板上之一類比轉數位(AD)轉換單元，其中該AD轉換單元經組態而以該像素陣列單元之行為單位轉換該像素陣列單元中之各像素之一像素信號。
  18. 如請求項1之固態成像裝置，其進一步包括該第二基板上之一類比轉數位(AD)轉換單元，其中該AD轉換單元經組態而以包含該像素陣列單元中之預定數目個像素之一二維陣列之區域為單位轉換該像素陣列單元中之各像素之一像素信號。
  19. 如請求項1之固態成像裝置，其中藉由一分開曝光形成該像素電路，且其中藉由一單次曝光形成各自信號處理電路之一或多個層之至少一部分。
  20. 如請求項1之固態成像裝置，其中藉由一相同單次曝光形成該複數個信號處理電路之一第一信號處理電路與該複數個信號處理電路之一第二信號處理電路。
  21. 如請求項1之固態成像裝置，其中該複數個信號處理電路之間的該間隔區域係一劃線區域。
  22. 一種固態成像裝置，其包含：一第一基板，其具有一像素電路，該像素電路包含形成於其上之一像素陣列單元；一第二基板，其具有形成於其上之複數個信號處理電路，其中該複數個信號處理電路配置成彼此相鄰且在其等之間包含一間隔區域；其中堆疊該第一基板與該第二基板；其中該複數個信號處理電路之一第一信號處理電路與該複數個信號處理電路之一第二信號處理電路經電連接；及其中該第一信號處理電路與該第二信號處理電路透過形成於該第二基板上之一第一佈線層電連接；及圍繞該第二基板之一周邊之至少一部分之一防潮結構。
  23. 如請求項22之固態成像裝置，其中藉由一單次曝光形成該各自信號處理電路之一或多個層之至少一部分，且其中藉由該分開曝光形成其上形成有一防潮結構之一層。
  24. 一種一固態成像裝置之製造方法，其包含：藉由使用一或多個分開曝光形成包含一像素陣列單元之一像素電路，以便透過一第一半導體基板上之一劃線區域(scribe region)二維地配置；藉由使用一單次曝光形成處理該像素陣列單元中之各像素之一像素信號之一信號處理電路，以便透過一第二半導體基板上之一劃線區域二維地配置；堆疊該第一半導體基板與該第二半導體基板，使得該第一半導體基板之該劃線區域與該第二半導體基板之該劃線區域重疊；及沿著該第一半導體基板之該劃線區域切割包含經堆疊之該第一半導體基板及該第二半導體基板之一半導體基板；形成圍繞該第一信號處理電路之一周邊之至少一部分之一第一防潮結構；及形成圍繞該第二信號處理電路之一周邊之至少一部分之一第二防潮結構，其中該信號處理電路包含配置成彼此相鄰且在其等之間包含該第二半導體基板之該劃線區域之一第一信號處理電路及一第二信號處理電路，且其中電連接安置於相同固態成像裝置中之該第一信號處理電路與該第二信號處理電路之一佈線層形成於該第二半導體基板上。
  25. 如請求項24之一固態成像裝置之製造方法，其中該佈線層形成於該第二半導體基板之一佈線層之一頂層上。
  26. 如請求項24之一固態成像裝置之製造方法，其中該信號處理電路包含配置成彼此相鄰且在其等之間包含該第二半導體基板之該劃線區域之一第一信號處理電路及一第二信號處理電路，且其中用於電連接安置於相同固態成像裝置中之該第一信號處理電路與該第二信號處理電路之一佈線及一通孔形成於該第一半導體基板上。
  27. 一種一固態成像裝置之製造方法，其包含：藉由使用一或多個分開曝光形成包含一像素陣列單元之一像素電路，以便透過一第一半導體基板上之一劃線區域二維地配置；藉由使用一單次曝光形成處理該像素陣列單元中之各像素之一像素信號之一信號處理電路，以便透過一第二半導體基板上之一劃線區域二維地配置；堆疊該第一半導體基板與該第二半導體基板，使得該第一半導體基板之該劃線區域與該第二半導體基板之該劃線區域重疊；及沿著該第一半導體基板之該劃線區域切割包含經堆疊之該第一半導體基板及該第二半導體基板之一半導體基板；及形成圍繞安置於相同固態成像裝置上之該第一信號處理電路及該第二信號處理電路之一外周邊之至少一部分之一防潮結構。
  28. 一種電子設備，其包括：一固態成像裝置，其包含：一第一基板，其具有一像素電路，該像素電路包含形成於其上之一像素陣列單元；及一第二基板，其具有形成於其上之複數個信號處理電路，其中該複數個信號處理電路配置成彼此相鄰且在其等之間包含一間隔區域，且其中堆疊該第一基板與該第二基板；其中堆疊該第一基板與該第二基板；其中該複數個信號處理電路之一第一信號處理電路與該複數個信號處理電路之一第二信號處理電路經電連接；及其中該第一信號處理電路與該第二信號處理電路透過形成於該第二基板上之一第一佈線層電連接；一第一防潮結構，其圍繞該第一信號處理電路之一周邊之至少一部分；及一第二防潮結構，其圍繞該第二信號處理電路之一周邊之至少一部分。
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