JP2015216334A - 固体撮像素子、固体撮像素子の製造方法、並びに、電子機器 - Google Patents

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Abstract

【課題】固体撮像素子の製造コストを削減する。
【解決手段】固体撮像素子においては、画素アレイ部を含む画素回路が形成されている第１の基板と、複数の信号処理回路がスクライブ領域を介して並ぶように形成されている第２の基板とが積層されている。画素回路は、分割露光により形成され、各信号処理回路の少なくとも一部の層は、一括露光により形成される。本技術は、例えば、ＣＭＯＳイメージセンサ等の固体撮像素子に適用できる。
【選択図】図１

Description

本技術は、固体撮像素子、固体撮像素子の製造方法、並びに、電子機器に関し、特に、積層構造の固体撮像素子、積層構造の固体撮像素子の製造方法、並びに、積層構造の固体撮像素子を備える電子機器に関する。
従来、露光装置の露光範囲より面積が大きい固体撮像素子を製造する場合、固体撮像素子を複数の領域に分割し、分割領域毎に露光する分割露光が用いられている（例えば、特許文献１参照）。
また、従来、固体撮像素子の開口率を向上させるために、画素アレイ部を含む画素回路と信号処理回路とをそれぞれ異なる半導体基板に形成し、２つの半導体基板を積層し、電気的に接続する積層技術が用いられている（例えば、特許文献２参照）。
そして、例えば、露光装置の露光範囲より面積が大きい積層構造の固体撮像素子を製造する場合、各半導体基板に対して分割露光が行われる。
特許２９０２５０６号公報 特許４４９７８４４号公報
しかしながら、分割露光では、分割領域毎に異なるフォトマスクを用いたり、分割領域の接続部分において高精度な位置合わせが必要となり、製造プロセスが複雑化し、製造コストが上昇する。
そこで、本技術は、固体撮像素子の製造コストを削減できるようにするものである。
本技術の第１の側面の固体撮像素子は、画素アレイ部を含む画素回路が形成されている第１の基板と、複数の信号処理回路がスクライブ領域を介して並ぶように形成されている第２の基板とが積層されている。
各前記信号処理回路は、同じパターンの回路にすることができる。
各前記信号処理回路には、外部から与えられる信号により、有効な機能と無効な機能を設定させることができる。
複数の前記信号処理回路には、第１の信号処理回路及び第２の信号処理回路を含ませ、前記第１の信号処理回路には、前記画素アレイ部の第１の領域内の画素の画素信号に基づく第１の画像データを生成させ、前記第２の信号処理回路には、前記画素アレイ部の前記第１の領域とは異なる第２の領域内の画素の画素信号に基づく第２の画像データを生成させることができる。
複数の前記信号処理回路には、電気的に接続されている第１の信号処理回路及び第２の信号処理回路を含ませることができる。
前記第２の基板に形成されている第１の配線層を介して、前記第１の信号処理回路と前記第２の信号処理回路を電気的に接続させることができる。
前記第１の配線層を、前記第２の基板の配線層の最上層に形成することができる。
前記第１の信号処理回路の周囲の少なくとも一部を囲む第１の耐湿リングと、前記第２の信号処理回路の周囲の少なくとも一部を囲む第２の耐湿リングとを形成することができる。
前記第１の信号処理回路と前記第２の信号処理回路を、同じパターンの回路とし、前記第１の配線層を、前記第２の基板の配線層の最上層に形成し、前記第１の耐湿リングの最上層及び前記第２の耐湿リングの最上層を含ませ、前記第１の耐湿リングの前記第１の配線層の配線が通過する第１の部分において、前記第１の耐湿リングの最上層、及び、前記第１の耐湿リングの最上層と１つ下の層を接続する第１の壁を形成せず、前記第２の耐湿リングの前記第１の配線層の配線が通過する第２の部分において、前記第２の耐湿リングの最上層、及び、前記第２の耐湿リングの最上層と１つ下の層を接続する第２の壁を形成しないようにすることができる。
前記第２の耐湿リングの前記第２の部分に対応する前記第１の耐湿リングの第３の部分において、前記第１の壁を形成せず、前記第１の耐湿リングの前記第１の部分に対応する前記第２の耐湿リングの第４の部分において、前記第２の壁を形成しないようにすることができる。
前記第２の基板の前記第１の配線層を除く配線層を、一括露光により形成し、前記第１の配線層を、分割露光により形成することができる。
前記第１の配線層より１つ下の第２の配線層以下の層間絶縁膜を、ｌｏｗ−Ｋ膜により形成し、前記第２の配線層より上の層間絶縁膜を、ｌｏｗ−Ｋ膜より耐水性が高い絶縁膜により形成することができる。
前記第２の基板の周囲の少なくとも一部を囲む耐湿リングを形成することができる。
各前記信号処理回路の少なくとも一部の層を、一括露光により形成し、前記第２の基板の前記耐湿リングが形成されている層を、分割露光により形成することができる。
前記第１の基板に形成されている配線を介して、前記第１の信号処理回路と前記第２の信号処理回路を電気的に接続させることができる。
前記配線を、前記画素アレイ部の外側に形成し、前記第１の信号処理回路及び前記第２の信号処理回路を、前記第１の基板に形成されているビアを介して前記配線に接続させることができる。
前記第１の信号処理回路と前記第２の信号処理回路を、前記固体撮像素子の外部において電気的に接続させることができる。
前記第１の信号処理回路と前記第２の信号処理回路の同じアナログ信号の信号線を前記固体撮像素子の外部において電気的に接続させることができる。
前記第１の信号処理回路には、前記画素アレイ部の第１の領域内の画素の画素信号に基づく第１の画像データを生成させ、生成させた前記第１の画像データを前記第２の信号処理回路に供給させ、前記第２の信号処理回路には、前記画素アレイ部の前記第１の領域とは異なる第２の領域内の画素の画素信号に基づく第２の画像データを生成させ、生成させた前記第２の画像データと前記第１の画像データを合成させることができる。
前記第１の信号処理回路には、前記画素アレイ部の所定の領域内の画素の画素信号に基づく第１の画像データを生成させ、生成させた前記第１の画像データを前記第２の信号処理回路に供給させ、前記第２の信号処理回路には、前記第１の信号処理回路と同じ領域内の前記画素アレイ部の画素の画素信号に基づく第２の画像データを生成させ、前記第１の画像データと前記第２の画像データを加算することにより第３の画像データを生成させることができる。
前記第２の基板の前記第１の基板と隣接する面と反対側の面に第３の基板を積層させることができる。
前記第３の基板に、前記画素アレイ部の各画素の画素信号をＡＤ変換した画素データを記憶するメモリを形成するようにすることができる。
前記第２の基板において、前記画素アレイ部の各画素の画素信号をＡＤ変換するＡＤ変換部を前記画素アレイ部の列単位で設けるようにすることができる。
前記第２の基板において、前記画素アレイ部の各画素の画素信号をＡＤ変換するＡＤ変換部を、前記画素アレイ部の所定の数の２次元の画素の配列を含む領域単位で設けるようにすることができる。
前記画素回路を、分割露光により形成し、各前記信号処理回路の少なくとも一部の層を、一括露光により形成するようにすることができる。
本技術の第２の側面の固体撮像素子の製造方法は、分割露光を用いて、画素アレイ部を含む画素回路を、スクライブ領域を介して２次元に並ぶように第１の半導体基板に形成する第１の工程と、一括露光を用いて、前記画素アレイ部の各画素の画素信号の処理を行う信号処理回路を、スクライブ領域を介して２次元に並ぶように第２の半導体基板に形成する第２の工程と、前記第１の半導体基板のスクライブ領域が前記第２の半導体基板のスクライブ領域に重なり、前記画素回路と所定の数の複数の前記信号処理回路とが重なるように、前記第１の半導体基板と前記第２の半導体基板とを積層化する第３の工程と、前記第１の半導体基板と前記第２の半導体基板を積層化した半導体基板を、前記第１の半導体基板のスクライブ領域に沿って切断する第４の工程とを含む。
前記第２の工程において、同じ固体撮像素子に配置される第１の信号処理回路と第２の信号処理回路を電気的に接続する配線層を前記第２の半導体基板に形成するようにすることができる。
前記第２の工程において、前記配線層を前記第２の半導体基板の配線層の最上層に形成するようにすることができる。
前記第２の工程において、前記第１の信号処理回路の周囲の少なくとも一部を囲む第１の耐湿リング、及び、前記第２の信号処理回路の周囲の少なくとも一部を囲む第２の耐湿リングを形成するようにすることができる。
前記第２の工程において、同じ固体撮像素子に配置される複数の前記信号処理回路の外周の少なくとも一部を囲む耐湿リングを形成するようにすることができる。
前記第１の工程において、同じ固体撮像素子に配置される第１の信号処理回路と第２の信号処理回路を電気的に接続するための配線及びビアを前記第１の半導体基板に形成するようにすることができる。
本技術の第２の側面の電子機器は、画素アレイ部を含む画素回路が形成されている第１の基板と、複数の信号処理回路がスクライブ領域を介して並ぶように形成されている第２の基板とが積層されている固体撮像素子を備える。
本技術の第１の側面においては、画素アレイ部を含む画素回路と、スクライブ領域を介して並んでいる複数の信号処理回路とが積層される。
本技術の第２の側面においては、分割露光を用いて、画素アレイ部を含む画素回路が、スクライブ領域を介して２次元に並ぶように第１の半導体基板に形成され、一括露光を用いて、前記画素アレイ部の各画素の画素信号の処理を行う信号処理回路が、スクライブ領域を介して２次元に並ぶように第２の半導体基板に形成され、前記第１の半導体基板のスクライブ領域が前記第２の半導体基板のスクライブ領域に重なり、前記画素回路と所定の数の複数の前記信号処理回路とが重なるように、前記第１の半導体基板と前記第２の半導体基板とが積層化され、前記第１の半導体基板と前記第２の半導体基板を積層化した半導体基板が、前記第１の半導体基板のスクライブ領域に沿って切断される。
本技術の第３の側面においては、画素アレイ部を含む画素回路と、スクライブ領域を介して並んでいる複数の信号処理回路とが積層される。
本技術の第１乃至第３の側面によれば、固体撮像素子の製造コストを削減することができる。
本技術の第１の実施の形態に係る固体撮像素子を模式的に示す斜視図である。 第１の実施の形態に係る固体撮像素子の画素回路及び信号処理回路の具体的な構成を示す回路図である。 第１の実施の形態に係る固体撮像素子の信号処理部の具体的な構成例を示すブロック図である。 第１の実施の形態に係る固体撮像素子のロジック基板のレイアウトを模式的に示す図である。 信号処理回路の接続方法の例を示す図である。 第１の実施の形態に係る固体撮像素子の撮像処理を説明するための図である。 信号処理回路の左右の設定方法について説明するための図である。 信号処理回路の左右の設定方法について説明するための図である。 第１の実施の形態に係る固体撮像素子の製造方法を説明するための図である。 第１の実施の形態に係る固体撮像素子の製造方法を説明するための図である。 第１の実施の形態に係る固体撮像素子の製造方法を説明するための図である。 第１の実施の形態に係る固体撮像素子の製造方法を説明するための図である。 第１の実施の形態に係る固体撮像素子の製造方法を説明するための図である。 本技術の第２の実施の形態に係る固体撮像素子を模式的に示す斜視図である。 第２の実施の形態に係る固体撮像素子の撮像処理を説明するための図である。 第２の実施の形態に係る固体撮像素子の製造方法を説明するための図である。 第２の実施の形態に係る固体撮像素子の製造方法を説明するための図である。 第２の実施の形態に係る固体撮像素子の製造方法を説明するための図である。 第２の実施の形態に係る固体撮像素子の製造方法を説明するための図である。 本技術の第３の実施の形態に係る固体撮像素子を模式的に示す斜視図である。 本技術の第３の実施の形態に係る固体撮像素子を模式的に示す断面図である。 信号処理回路の接続方法の例を示す図である。 画素ＡＤ変換方式を採用した場合の画素基板とロジック基板の構成例を模式的に示す図である。 回路間配線層の配線と耐湿リングとの干渉を回避するようにしたロジック基板の第１の実施の形態を模式的に示す平面図である。 耐湿リングの第１の実施の形態を模式的に示す断面図である。 耐湿リングの第１の実施の形態を模式的に示す斜視図である。 回路間配線層の配線と耐湿リングとの干渉を回避するようにしたロジック基板の第２の実施の形態を模式的に示す平面図である。 耐湿リングの第２の実施の形態を模式的に示す第１の断面図である。 耐湿リングの第２の実施の形態を模式的に示す第１の斜視図である。 耐湿リングの第２の実施の形態を模式的に示す第２の断面図である。 耐湿リングの第２の実施の形態を模式的に示す第２の斜視図である。 耐湿リングの第２の実施の形態を模式的に示す第３の断面図である。 耐湿リングの第２の実施の形態を模式的に示す第３の斜視図である。 耐湿リングの第２の実施の形態の製造方法を説明するための図である。 耐湿リングの第２の実施の形態の製造方法を説明するための図である。 耐湿リングの第２の実施の形態の製造方法を説明するための図である。 耐湿リングの第２の実施の形態の製造方法を説明するための図である。 耐湿リングの第２の実施の形態の製造方法を説明するための図である。 耐湿リングの第２の実施の形態の製造方法を説明するための図である。 耐湿リングの第２の実施の形態の製造方法を説明するための図である。 電子機器の構成例を示すブロック図である。
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（信号処理回路を電気的に接続しない例）
２．第２の実施の形態（信号処理回路をロジック基板内で電気的に接続する例）
３．第３の実施の形態（信号処理回路を画素基板内で電気的に接続する例）
４．変形例
＜１．第１の実施の形態＞
｛１−１．システム構成｝
図１は、本技術の第１の実際の形態に係る固体撮像素子１の構成例を模式的に示す斜視図である。なお、ここでは、固体撮像素子１がＣＭＯＳイメージセンサの場合を例に挙げて説明するが、本技術はＣＭＯＳイメージセンサへの適用に限られるものではない。
固体撮像素子１は、画素基板１１とロジック基板１２が積層された構造（所謂、積層構造）の半導体チップである。また、固体撮像素子１は、裏面照射型のＣＭＯＳイメージセンサであり、画素基板１１の配線層とロジック基板１２の配線層とが隣接するように積層される。なお、本技術は、裏面照射型のＣＭＯＳイメージセンサへの適用に限られるものではない。
画素基板１１は、光電変換素子を含む単位画素３２が行列状に２次元に配列された画素アレイ部（画素部）３１を含む画素回路２１が形成された半導体基板である。また、図示は省略するが、画素回路２１の画素アレイ部３１を取り囲む周縁部には、例えば、外部との電気的接続を行うためのパッドや、ロジック基板１２との間での電気的接続を行うためのビアが設けられる。画素アレイ部３１の各単位画素３２から得られる画素信号はアナログ信号であり、このアナログの画素信号は、画素基板１１からロジック基板１２へビア等を通して伝送される。
ロジック基板１２は、同じ回路パターンを有する信号処理回路４１Ｌと信号処理回路４１Ｒが、スクライブ領域４２を介して左右に並ぶように形成された半導体基板である。なお、この図では、図を分かりやすくするために、スクライブ領域４２の幅を広く誇張して示している。これは、以下の図についても同様である。
信号処理回路４１Ｌは、例えば、画素アレイ部３１の左半分の領域内の各単位画素３２から読み出されるアナログの画素信号に対して、デジタル化（ＡＤ変換）を含む所定の信号処理を行い、信号処理が施された画素データを格納する。また、信号処理回路４１Ｌは、例えば、格納した画素データを所定の順番に読み出し、チップ外に出力する。これにより、画素アレイ部３１の左半分の領域内の単位画素３２により得られる画像データが、信号処理回路４１Ｌから出力される。
信号処理回路４１Ｒは、例えば、画素アレイ部３１の右半分の領域内の各単位画素３２から読み出されるアナログの画素信号に対して、デジタル化（ＡＤ変換）を含む所定の信号処理を行い、信号処理が施された画素データを格納する。また、信号処理回路４１Ｒは、例えば、格納した画素データを所定の順番に読み出し、チップ外に出力する。これにより、画素アレイ部３１の右半分の領域内の単位画素３２により得られる画像データが、信号処理回路４１Ｒから出力される。
また、信号処理回路４１Ｌ及び信号処理回路４１Ｒは、例えば、画素回路２１との同期をとりつつ、固体撮像素子１の各部の制御を行う。
このように、画素基板１１とロジック基板１２の積層構造とすることにより、画素基板１１の面積を、画素アレイ部３１の面積と略同じにすることができる。その結果、固体撮像素子１の大きさを小さくし、ひいては、チップ全体のサイズを小さくできる。また、固体撮像素子１の開口率を上げることができる。
さらに、画素基板１１には単位画素３２等の作成に適したプロセスを、ロジック基板１２には信号処理回路４１Ｌ及び４１Ｒの作成に適したプロセスをそれぞれ適用できるため、固体撮像素子１の製造に当たって、プロセスの最適化を図ることができる。
なお、画素回路２１の面積は露光装置の露光範囲より大きく、分割露光が必要となる。
一方、信号処理回路４１Ｌ及び信号処理回路４１Ｒの面積は、それぞれ露光装置の露光範囲より小さく、一括露光が可能である。
なお、以下、信号処理回路４１Ｌと信号処理回路４１Ｒを個々に区別する必要がない場合、単に信号処理回路４１と称する。
｛１−２．回路構成｝
図２は、固体撮像素子１の画素基板１１側の画素回路２１、並びに、ロジック基板１２側の信号処理回路４１Ｌ及び４１Ｒの具体的な構成を示す回路図である。なお、上述したように、画素回路２１と信号処理回路４１Ｌ及び４１Ｒとの電気的な接続は、図示せぬビアを介して行われる。
（画素回路２１の構成）
まず、画素基板１１側の画素回路２１の構成について説明する。画素回路２１には、単位画素３２が行列状に２次元に配列された画素アレイ部３１の他に、ロジック基板１２側から与えられるアドレス信号を基に、画素アレイ部３１の各単位画素３２を行単位で選択する行選択部３３が設けられている。なお、ここでは、行選択部３３を画素基板１１側に設けるようにしたが、ロジック基板１２側に設けることも可能である。
単位画素３２は、光電変換素子として、例えばフォトダイオード５１を有している。また、単位画素３２は、フォトダイオード５１に加えて、例えば、転送トランジスタ（転送ゲート）５２、リセットトランジスタ５３、増幅トランジスタ５４、及び、選択トランジスタ５５の４つのトランジスタを有している。
ここでは、４つのトランジスタ５２乃至５５として、例えばＮチャネルのトランジスタが用いられている。但し、ここで例示した転送トランジスタ５２、リセットトランジスタ５３、増幅トランジスタ５４、及び、選択トランジスタ５５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。すなわち、必要に応じて、Ｐチャネルのトランジスタを用いる組み合わせとすることができる。
この単位画素３２に対して、当該単位画素３２を駆動する駆動信号である転送信号ＴＲＧ、リセット信号ＲＳＴ、及び、選択信号ＳＥＬが行選択部３３から適宜与えられる。すなわち、転送信号ＴＲＧが転送トランジスタ５２のゲート電極に、リセット信号ＲＳＴがリセットトランジスタ５３のゲート電極に、選択信号ＳＥＬが選択トランジスタ５５のゲート電極にそれぞれ印加される。
フォトダイオード５１は、アノード電極が低電位側電源（例えば、グランド）に接続されており、受光した光（入射光）をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード５１のカソード電極は、転送トランジスタ５２を介して増幅トランジスタ５４のゲート電極と電気的に接続されている。増幅トランジスタ５４のゲート電極と電気的に繋がったノード５６をＦＤ（フローティングディフュージョン／浮遊拡散領域）部と呼ぶ。
転送トランジスタ５２は、フォトダイオード５１のカソード電極とＦＤ部５６との間に接続されている。転送トランジスタ５２のゲート電極には、高レベル（例えば、ＶDDレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送信号ＴＲＧが行選択部３３から与えられる。この転送信号ＴＲＧに応答して、転送トランジスタ５２が導通状態となり、フォトダイオード５１で光電変換された光電荷をＦＤ部５６に転送する。
リセットトランジスタ５３は、ドレイン電極が画素電源ＶDDに、ソース電極がＦＤ部５６にそれぞれ接続されている。リセットトランジスタ５３のゲート電極には、Ｈｉｇｈアクティブのリセット信号ＲＳＴが行選択部３３から与えられる。このリセット信号ＲＳＴに応答して、リセットトランジスタ５３が導通状態となり、ＦＤ部５６の電荷を画素電源ＶDDに捨てることによって当該ＦＤ部５６をリセットする。
増幅トランジスタ５４は、ゲート電極がＦＤ部５６に、ドレイン電極が画素電源ＶDDにそれぞれ接続されている。そして、増幅トランジスタ５４は、リセットトランジスタ５３によってリセットされた後のＦＤ部５６の電位をリセット信号（リセットレベル）Ｖresetとして出力する。増幅トランジスタ５４はさらに、転送トランジスタ５２によって信号電荷が転送された後のＦＤ部５６の電位を光蓄積信号（信号レベル）Ｖsigとして出力する。
選択トランジスタ５５は、例えば、ドレイン電極が増幅トランジスタ５４のソース電極に、ソース電極が信号線３４にそれぞれ接続されている。選択トランジスタ５５のゲート電極には、Ｈｉｇｈアクティブの選択信号ＳＥＬが行選択部３３から与えられる。この選択信号ＳＥＬに応答して、選択トランジスタ５５が導通状態となり、単位画素３２を選択状態として増幅トランジスタ５４から出力される信号を信号線３４に読み出す。
上述したことから明らかなように、単位画素３２からは、リセット後のＦＤ部５６の電位がリセットレベルＶresetとして、次いで、信号電荷の転送後のＦＤ部５６の電位が信号レベルＶsigとして順に信号線３４に読み出されることになる。因みに、信号レベルＶsigには、リセットレベルＶresetの成分も含まれる。
なお、ここでは、選択トランジスタ５５について、増幅トランジスタ５４のソース電極と信号線３４との間に接続する回路構成としたが、画素電源ＶDDと増幅トランジスタ５４のドレイン電極との間に接続する回路構成を採ることも可能である。
また、単位画素３２としては、上記の４つのトランジスタから成る画素構成のものに限られるものではない。例えば、増幅トランジスタ５４に選択トランジスタ５５の機能を持たせた３つのトランジスタから成る画素構成や、複数の光電変換素子間（画素間）で、ＦＤ部５６以降のトランジスタを共用する画素構成などであっても良く、その画素回路の構成は問わない。
（信号処理回路４１Ｌ及び４１Ｒの構成）
次に、ロジック基板１２側の信号処理回路４１Ｌ及び４１Ｒの構成について説明する。
なお、上述したように、信号処理回路４１Ｌと信号処理回路４１Ｒは同じ回路パターンを有しており、ここでは、信号処理回路４１Ｌの構成を中心に説明する。
信号処理回路４１Ｌは、主に画素アレイ部３１の左半分の領域内の単位画素３２からの画素信号の処理を行う回路である。信号処理回路４１Ｌは、電流源６１Ｌ、デコーダ６２Ｌ、制御部６３Ｌ、行デコーダ６４Ｌ、信号処理部６５Ｌ、列デコーダ／センスアンプ６６Ｌ、メモリ部６７Ｌ、データ処理部６８Ｌ、及び、インタフェース（ＩＦ）部６９Ｌを含むように構成される。
電流源６１Ｌは、画素アレイ部３１の各単位画素３２から画素列毎に信号が読み出される信号線３４の各々に接続されている。電流源６１Ｌは、例えば、ある一定の電流を信号線３４に供給するように、ゲート電位が一定電位にバイアスされたＭＯＳトランジスタから成る、所謂、負荷ＭＯＳ回路の構成となっている。この負荷ＭＯＳ回路から成る電流源６１Ｌは、選択行の単位画素３２の増幅トランジスタ５４に定電流を供給することにより、当該増幅トランジスタ５４をソースフォロアとして動作させる。
デコーダ６２Ｌは、制御部６３Ｌによる制御の下に、画素アレイ部３１の各単位画素３２を行単位で選択する際に、その選択行のアドレスを指定するアドレス信号を行選択部３３に対して与える。
行デコーダ６４Ｌは、制御部６３Ｌによる制御の下に、メモリ部６７Ｌに画素データを書き込んだり、メモリ部６７Ｌから画素データを読み出したりする際の行アドレスを指定する。
信号処理部６５Ｌは、少なくとも、画素アレイ部３１の各単位画素３２から信号線３４を通して読み出されるアナログ画素信号をデジタル化（ＡＤ変換）するＡＤ変換器８１Ｌ−１乃至８１Ｌ−ｎを有する。そして、信号処理部６５Ｌは、当該アナログ画素信号に対して画素列の単位で並列に信号処理（列並列ＡＤ）を行う構成となっている。なお、以下、ＡＤ変換器８１Ｌ−１乃至８１Ｌ−ｎを個々に区別する必要がない場合、単にＡＤ変換器８１Ｌと称する。
信号処理部６５Ｌは更に、各ＡＤ変換器８１ＬでのＡＤ変換の際に用いる参照電圧を生成する参照電圧生成部８２Ｌを有する。参照電圧生成部８２Ｌは、時間が経過するにつれて電圧値が階段状に変化する、所謂、ランプ（ＲＡＭＰ）波形（傾斜状の波形）の参照電圧を生成する。参照電圧生成部８２Ｌについては、例えば、ＤＡＣ（デジタル−アナログ変換）回路を用いて構成することができる。
ＡＤ変換器８１Ｌは、例えば、画素アレイ部３１の画素列毎に、すなわち、信号線３４毎に設けられている。すなわち、ＡＤ変換器８１Ｌは、画素アレイ部３１の左半分の画素列の数だけ配置された、所謂、列並列ＡＤ変換器となっている。そして、各ＡＤ変換器８１Ｌは、例えば、画素信号のレベルの大きさに対応した時間軸方向に大きさ（パルス幅）を持つパルス信号を生成し、当該パルス信号のパルス幅の期間の長さを計測することによってＡＤ変換の処理を行う。
より具体的には、例えば、ＡＤ変換器８１Ｌ−１は、図２に示すように、比較器（ＣＯＭＰ）９１Ｌ−１及びカウンタ９２Ｌ−１を少なくとも含むように構成される。比較器９１Ｌ−１は、単位画素３２から信号線３４を通して読み出されるアナログ画素信号（先述した信号レベルＶsig及びリセットレベルＶreset）を比較入力とし、参照電圧生成部８２Ｌから供給されるランプ波の参照電圧Ｖrefを基準入力とし、両入力を比較する。
そして、比較器９１Ｌ−１は、例えば、参照電圧Ｖrefが画素信号よりも大きいときに出力が第１の状態（例えば、高レベル）になり、参照電圧Ｖrefが画素信号以下のときに出力が第２の状態（例えば、低レベル）になる。この比較器９１Ｌ−１の出力信号が、画素信号のレベルの大きさに対応したパルス幅を持つパルス信号となる。
カウンタ９２Ｌ−１には、例えば、アップ／ダウンカウンタが用いられる。カウンタ９２Ｌ−１は、比較器９１Ｌに対する参照電圧Ｖrefの供給開始タイミングと同じタイミングでクロックＣＫが与えられる。アップ／ダウンカウンタであるカウンタ９２Ｌ−１は、クロックＣＫに同期してダウン（ＤＯＷＮ）カウント、または、アップ（ＵＰ）カウントを行うことで、比較器９１Ｌ−１の出力パルスのパルス幅の期間、即ち、比較動作の開始から比較動作の終了までの比較期間を計測する。この計測動作の際、カウンタ９２Ｌ−１は、単位画素３２から順に読み出されるリセットレベルＶreset及び信号レベルＶsigについて、リセットレベルＶresetに対してはダウンカウントを行い、信号レベルＶsigに対してはアップカウントを行う。
このダウンカウント／アップカウントの動作により、信号レベルＶsigとリセットレベルＶresetとの差分をとることができる。その結果、ＡＤ変換器８１Ｌ−１では、ＡＤ変換処理に加えてＣＤＳ（Correlated Double Sampling；相関二重サンプリング）処理が行われる。ここで、ＣＤＳ処理とは、信号レベルＶsigとリセットレベルＶresetとの差分をとることにより、単位画素３２のリセットノイズや増幅トランジスタ５４の閾値ばらつき等の画素固有の固定パターンノイズを除去する処理である。そして、カウンタ９２Ｌ−１のカウント結果（カウント値）が、アナログ画素信号をデジタル化したデジタル値となる。
なお、ＡＤ変換器８１Ｌ−２乃至８１Ｌ−ｎもＡＤ変換器８１Ｌ−１と同様の構成を有しており、その説明は繰り返しになるので省略する。また、以下、比較器９１Ｌ−１乃至９１Ｌ−ｎを個々に区別する必要がない場合、単に比較器９１Ｌと称し、カウンタ９２Ｌ−１乃至９２Ｌ−ｎを個々に区別する必要がない場合、単にカウンタ９２Ｌと称する。
図３は、信号処理部６５Ｌの具体的な構成の一例を示すブロック図である。信号処理部６５Ｌは、ＡＤ変換器８１Ｌ及び参照電圧生成部８２Ｌの他に、データラッチ部８３Ｌ及びパラレル−シリアル（以下、「パラシリ」と略称する）変換部８４Ｌを有している。そして、信号処理部６５Ｌは、ＡＤ変換器８１Ｌでデジタル化された画素データをメモリ部６７Ｌにパイプライン転送するパイプライン構成となっている。その際、信号処理部６５Ｌは、１水平期間内にＡＤ変換器８１Ｌによるデジタル化処理を行い、デジタル化した画素データを次の１水平期間内にデータラッチ部８３Ｌへ転送する処理を行う。
一方、メモリ部６７Ｌには、その周辺回路として列デコーダ／センスアンプ６６Ｌが設けられている。先述した行デコーダ６４Ｌ（図２参照）がメモリ部６７Ｌに対して行アドレスを指定するのに対し、列デコーダは、メモリ部６７Ｌに対して列アドレスを指定する。また、センスアンプは、メモリ部６７Ｌからビット線を通して読み出される微弱な電圧を、デジタルレベルとして取り扱いが可能になるレベルにまで増幅する。そして、列デコーダ／センスアンプ６６Ｌを通して読み出された画素データは、データ処理部６８Ｌ及びインタフェース部６９Ｌを介してロジック基板１２の外部へ出力される。
なお、ここでは、列並列のＡＤ変換器８１Ｌが１つの場合を例に挙げたが、これに限られるものではなく、ＡＤ変換器８１Ｌを２つ以上設け、これら２つ以上のＡＤ変換器８１Ｌにおいて並列的にデジタル化処理を行う構成を採ることも可能である。
この場合、２つ以上のＡＤ変換器８１Ｌは、例えば、画素アレイ部３１の信号線３４の伸長方向、すなわち、画素アレイ部３１の上下両側に分けて配置される。ＡＤ変換器８１Ｌを２つ以上設ける場合は、これに対応してデータラッチ部８３Ｌ、パラシリ変換部８４Ｌ、及び、メモリ部６７Ｌなども２つ（２系統）以上設けられる。
このように、ＡＤ変換器８１Ｌなどを例えば２系統設ける構成を採る固体撮像装置１にあっては、２つの画素行毎に行走査を並列して行う。そして、一方の画素行の各画素の信号については画素アレイ部３１の上下方向の一方側に、他方の画素行の各画素の信号については画素アレイ部３１の上下方向の他方側にそれぞれ読み出し、２つのＡＤ変換器８１Ｌで並列的にデジタル化処理を行う。以降の信号処理についても同様に、並列的に行われる。その結果、１つの画素行毎に行走査を行う場合に比べて、画素データの高速読み出しを実現することができる。
なお、詳細な図示及び説明は省略するが、信号処理回路４１Ｒも、信号処理回路４１Ｌと同様の構成を有している。そして、信号処理回路４１Ｒは、主に画素アレイ部３１の右半分の領域内の単位画素３２からの画素信号の処理を行う。
なお、以下、図示を省略した信号処理回路４１Ｒの各部の符号は、信号処理回路４１Ｌの各部の符号のＬの文字をＲに置き換えた符号とする。
｛１−３．ロジック基板１２のレイアウト｝
図４は、ロジック基板１２のレイアウトの例を示している。この図に示されるように、ロジック基板１２の信号処理回路４１Ｌと信号処理回路４１Ｒは、同じ左右対称のレイアウトを有している。
信号処理回路４１Ｌにおいては、ＡＤ変換部１０１Ｌ−１、メモリ部１０２Ｌ−１、ロジック部１０３Ｌ、メモリ部１０２Ｌ−２、及び、ＡＤ変換部１０１Ｌ−２が、上から順に積層されている。また、その積層部の左右にインタフェース部１０４Ｌ−１及びインタフェース部１０４Ｌ−２が配置されている。さらに、信号処理回路４１Ｌの上下左右の端部に、ビア１０５Ｌ−１乃至１０５Ｌ−４がそれぞれ配置されている。
ＡＤ変換部１０１Ｌ−１及び１０１Ｌ−２には、例えば、図２及び図３に示される電流源６１Ｌ、ＡＤ変換器８１Ｌ−１乃至８１Ｌ−ｎ、参照電圧生成部８２Ｌ、データラッチ部８３Ｌ、及び、パラシリ変換部８４Ｌが、分かれて配置される。
なお、この例では、ＡＤ変換部１０１Ｌ−１及び１０１Ｌ−２に、ＡＤ変換器８１Ｌ及びそれに伴う回路部分が、それぞれ３段に積層されて配置されている。すなわち、信号処理回路４１Ｌでは、ＡＤ変換器８１Ｌ及びそれに伴う回路部分が、６系統に分かれて配置されている。そして、信号処理回路４１Ｌは、例えば、６つの画素行毎に行走査を並列して行う。
また、画素アレイ部３１の各単位画素３２からの画素信号は、ビア１０５Ｌ−１乃至１０５Ｌ−４を介して、ＡＤ変換部１０１Ｌ−１及び１０１Ｌ−２に配置されている各ＡＤ変換器８１Ｌに供給される。
メモリ部１０２Ｌ−１及び１０２Ｌ−２には、例えば、図３に示される列レコーダ／センスアンプ６６Ｌ及びメモリ部６７Ｌが、分かれて配置される。そして、メモリ部１０２Ｌ−１は、ＡＤ変換部１０１Ｌ−１から供給される画素データを記憶し、メモリ部１０２Ｌ−２は、ＡＤ変換部１０１Ｌ−２から供給される画素データを記憶する。
ロジック部１０３Ｌには、例えば、図２に示されるデコーダ６２Ｌ、制御部６３Ｌ、行デコーダ６４Ｌ、及び、データ処理部６８Ｌが配置される。
インタフェース部１０４Ｌ−１及び１０４Ｌ−２には、例えば、図２に示されるインタフェース部６９Ｌがそれぞれ配置される。
なお、信号処理回路４１Ｒは、信号処理回路４１Ｌと同じレイアウトを有しており、その説明は繰り返しになるので省略する。
また、上述した信号処理回路４１Ｌ及び４１Ｒの構成及びレイアウトは、その一例であり、上述した以外の構成及びレイアウトにすることも可能である。
｛１−４．固体撮像素子１の撮像処理｝
次に、図５及び図６を参照して、固体撮像素子１の撮像処理について簡単に説明する。
図５は、固体撮像素子１の信号処理回路４１Ｌ及び４１Ｒと外部の信号処理ＬＳＩ１２１との接続方法の例を示している。具体的には、信号処理回路４１Ｌのインタフェース部１０４Ｌ−１、及び、信号処理回路４１Ｒのインタフェース部１０４Ｒ−２に信号処理ＬＳＩ１２１が接続されている。
例えば、固体撮像素子１により図６の被写体１４１を撮像する場合、画素アレイ部３１の左半分の領域内の単位画素３２からの画素信号が信号処理回路４１Ｌに供給され、右半分の領域内の単位画素３２からの画素信号が信号処理回路４１Ｒに供給される、すなわち、被写体１４１の左半分に対応する画素信号が信号処理回路４１Ｌに供給され、被写体１４１の右半分に対応する画素信号が信号処理回路４１Ｒに供給される。
信号処理回路４１Ｌは、画素回路２１から供給される画素信号に基づいて、被写体１４１の左半分に対応する画像データ１４２Ｌを生成する。同様に、信号処理回路４１Ｒは、画素回路２１から供給される画素信号に基づいて、被写体１４１の右半分に対応する画像データ１４２Ｒを生成する。
そして、信号処理回路４１Ｌは、生成した画像データ１４２Ｌをインタフェース部１０４Ｌ−１から出力し、信号処理ＬＳＩ１２１に供給する。信号処理回路４１Ｒは、生成した画像データ１４２Ｒをインタフェース部１０４Ｒ−２から出力し、信号処理ＬＳＩ１２１に供給する。
信号処理ＬＳＩ１２１は、画像データ１４２Ｌと画像データ１４２Ｒを合成することにより１枚の画像データ１４３を生成し、生成した画像データ１４３を出力する。
このように、固体撮像素子１では、左右の画像データが独立して生成されるため、処理を高速化することができる。
｛１−５．信号処理回路４１の左右の設定方法｝
上述したように、各信号処理回路４１は、回路パターンが共通であり、同じ機能を有している。一方、上述したように、信号処理回路４１Ｌは、被写体の左半分の画像データを生成し、生成した画像データを左側のインタフェース部１０４Ｌ−１から出力する。また、信号処理回路４１Ｒは、被写体の右半分の画像データを生成し、生成した画像データを右側のインタフェース部１０４Ｒ−２から出力する。すなわち、信号処理回路４１Ｌは、ロジック基板１２の左側に配置された回路として動作し、信号処理回路４１Ｒは、ロジック基板１２の右側に配置された回路として動作する。
そこで、各信号処理回路４１には、左側の信号処理回路４１Ｌ又は右側の信号処理回路４１Ｒのいずれでも動作できるように、両方の機能が備えられる。そして、外部からの信号により、各信号処理回路４１を左側の信号処理回路４１Ｌとして動作させるか、右側の信号処理回路４１Ｒとして動作させるかが設定される。換言すれば、外部からの信号により、各信号処理回路４１の有効な機能と無効な機能が設定される。
具体的には、例えば、図７に模式的に示されるように、信号処理回路４１Ｌ及び４１Ｒが、それぞれボンディングワイヤ１６２Ｌ及び１６２Ｒにより、外部の基板１６１に接続される。なお、この基板１６１は、固体撮像素子１と同じパッケージ内に設けられていてもよいし、パッケージの外に設けられていてもよい。
そして、基板１６１は、ボンディングワイヤ１６２Ｌを介して信号処理回路４１Ｌに選択信号を供給する。選択信号は、例えば、電源レベル（Ｈｉｇｈ）かグラウンドレベル（Ｌｏｗ）のいずれかの値をとる。信号処理回路４１Ｌは、図８に示されるマルチプレクサ１７１Ｌ及びコア１７２Ｌを有している。そして、基板１６１からの選択信号はマルチプレクサ１７１Ｌに入力され、マルチプレクサ１７１Ｌは、選択信号に従って０か１の値を示す設定信号をコア１７２Ｌに供給する。
設定信号は、左側の回路（信号処理回路４１Ｌ）用の設定を行う場合に値が０になり、右側の回路（信号処理回路４１Ｒ）用の設定を行う場合に値が１になる。そして、コア１７２Ｌは、図示せぬレジスタに設定信号の値を記憶し、信号処理回路４１Ｌは、レジスタの値に従って動作する。例えば、信号処理回路４１Ｌのレジスタの値が０に設定され、信号処理回路４１Ｌは、左側の信号処理回路として動作する。
なお、図示は省略するが、信号処理回路４１Ｒにも、信号処理回路４１Ｌと同様に、マルチプレクサ１７１Ｒ及びコア１７２Ｒが設けられている。そして、信号処理回路４１Ｒは、信号処理回路４１Ｌと同様の方法により、基板１６１からボンディングワイヤ１６２Ｒを介して供給される選択信号により、右側の信号処理回路として動作するように設定される。
また、信号処理回路４１Ｌと信号処理回路４１Ｒが同じ機能を有するため、機能が二重化される。そこで、いずれか一方のみが動作すればよい機能については、この選択信号により、一方の信号処理回路４１の機能が有効になり、他方の信号処理回路４１の機能が無効化される。
｛１−６．固体撮像素子１の製造方法｝
次に、図９乃至図１３を参照して、固体撮像素子１の製造方法について説明する。なお、図９乃至図１３においては、図を分かりやすくするために、画素回路２１及び信号処理回路４１のみを図示し、画素回路２１及び信号処理回路４１が形成されるウエハ（半導体基板）の図示を省略している。
まず、図９に示されるように、図示せぬウエハ（半導体基板）に、画素回路２１−１，２１−２，・・・が形成される。このとき、各画素回路２１の面積が露光装置の露光範囲より大きいため、各画素回路２１の露光には、分割露光が用いられる。
また、隣接する画素回路２１の間には、縦方向及び横方向にスクライブ領域２２が設けられる。なお、この図では、図を分かりやすくするために、スクライブ領域２２の幅を広く誇張して示している。これは、以下の図についても同様である。
また、この図では、画素回路２１が２行×１列の２つしか示されていないが、実際には、さらに多くの数の画素回路２１が２次元に並ぶように形成される。
また、図９とは別の製造工程により、図１０に示されるように、図示せぬウエハ（半導体基板）に、信号処理回路４１Ｌ−１，４１Ｒ−１，４１Ｌ−２，４２Ｒ−２，・・・が形成される。そのうち、信号処理回路４１Ｌ−１と信号処理回路４１Ｒ−１が同じロジック基板１２に配置され、信号処理回路４１Ｌ−２と信号処理回路４１Ｒ−２が同じロジック基板１２に配置される。このとき、各信号処理回路４１の面積が露光装置の露光範囲より小さいため、各信号処理回路４１の露光には、一括露光が用いられる。
また、隣接する信号処理回路４１の間には、縦方向及び横方向にスクライブ領域４２が設けられる。もちろん、同じロジック基板１２に配置される信号処理回路４１の間にもスクライブ領域４２が設けられる。
また、この図では、信号処理回路４１が２行×２列の４つしか示されていないが、実際には、さらに多くの数の信号処理回路４１が２次元に並ぶように形成される。
次に、図１１に示されるように、画素回路２１が形成されたウエハ（以下、画素ウエハと称する）と、信号処理回路４１が形成されたウエハ（以下、ロジックウエハと称する）とが貼り合わされ、画素ウエハとロジックウエハが積層化される。
ここで、スクライブ領域４２を介して左右に隣接する信号処理回路４１と、画素回路２１との面積がほぼ同じであり、画素ウエハのスクライブ領域２２が、ロジックウエハのスクライブ領域４２に重なるように、画素ウエハとロジックウエハが積層化される。これにより、左右に隣接する信号処理回路４１の上に、画素回路２１がぴったり重ねられる。例えば、スクライブ領域４２を介して左右に隣接している信号処理回路４１Ｌ−１と信号処理回路４１Ｒ−１の上に、画素回路２１−１がぴったり重ねられる。
また、固体撮像素子１は裏面照射型であり、ロジックウエハの画素回路２１が形成されている基板層が上を向き、ロジックウエハの配線層と画素ウエハの配線層が隣接するように、画素ウエハとロジックウエハが積層化される。
なお、以下、画素ウエハとロジックウエハを積層化したウエハを積層ウエハと称する。
次に、図１２の太い点線で示されるように、積層ウエハがチップ単位で切断される。すなわち、各画素回路２１の周囲に設けられている画素ウエハのスクライブ領域２２に沿って積層ウエハが切断される。なお、画素ウエハのスクライブ領域２２と重なっていないロジックウエハのスクライブ領域４２は、切断されずにそのまま残される。
これにより、スクライブ領域４２を残したまま左右に隣接する信号処理回路４１の上に画素回路２１が積層された固体撮像素子が個片化される。例えば、図１３に示されるように、スクライブ領域４２を介して隣接している信号処理回路４１Ｌ−１及び４１Ｒ−１の上に画素回路２１−１が積層された固体撮像素子１−１が個片化される。
このように、画素基板１１側の画素回路２１の面積が露光装置の露光範囲より大きく、分割露光を行う必要がある場合でも、ロジック基板１２側の各信号処理回路４１は、分割露光を用いずに一括露光により製造される。また、各信号処理回路４１が、固体撮像素子１の左右のいずれに配置されるかに関わらず、同じ回路パターンの信号処理回路４１が、一定の間隔（スクライブ領域４２）を空けて２次元に並ぶように形成される。従って、例えば、ロジック基板１２の製造に必要なフォトマスクの種類を削減することができるとともに、フォトマスク交換装置を有していない露光装置でもロジック基板１２を製造することができる。
＜２．第２の実施の形態＞
上述したように、固体撮像素子１では、２つの信号処理回路が、電気的に接続されておらず、それぞれ独立して処理を行う。これに対して、本技術の第２の実施の形態では、２つの信号処理回路が、電気的に接続され、一部の処理を協調して行う。
｛２−１．システム構成｝
図１４は、本技術の第２の実際の形態に係る固体撮像素子２０１の構成例を模式的に示す斜視図である。なお、図中、図１と対応する部分には、同じ符号を付してあり、処理が同じ部分については、その説明は繰り返しになるので適宜省略する。
図１４に示すように、固体撮像素子２０１は、固体撮像素子１と同様に、画素基板１１とロジック基板２１１が積層された構造（所謂、積層構造）の半導体チップである。
ロジック基板２１１は、ロジック基板１２と比較して、信号処理回路４１Ｌ及び４１Ｒの代わりに、信号処理回路２４１Ｌ及び２４１Ｒが設けられている点が異なる。また、ロジック基板２１１は、ロジック基板１２と比較して、信号処理回路２４１Ｌと信号処理回路２４１Ｒを電気的に接続するための配線層（以下、回路間配線層と称する）がロジック基板１２の最上層に形成されている点が異なる。すなわち、図１４のロジック基板２１１上に斜線で示されるパターンは、回路間配線層の配線パターンを示しており、この回路間配線層において、信号処理回路２４１Ｌと信号処理回路２４１Ｒが電気的に接続される。
また、信号処理回路２４１Ｌ及び２４１Ｒは、信号処理回路４１Ｌ及び４１Ｒと比較して、図１５を参照して後述するように、レイアウトの一部が異なっている。
なお、以下、信号処理回路２４１Ｌと信号処理回路２４１Ｒを個々に区別する必要がない場合、単に、信号処理回路２４１と称する。
｛２−２．ロジック基板２１１のレイアウト｝
図１５は、ロジック基板２１１のレイアウトの例を示している。なお、この図では、回路間配線層の図示は省略している。また、図中、図４と対応する部分には、同じ符号を付してあり、処理等が同じ部分については、その説明は適宜省略する。
信号処理回路２４１Ｌは、図４の信号処理回路４１Ｌと比較して、インタフェース部１０４Ｌ−１が削除され、インタフェース部１０４Ｌ−２のみが設けられている点が異なる。同様に、信号処理回路２４１Ｒは、図４の信号処理回路４１Ｒと比較して、インタフェース部１０４Ｒ−１が削除され、インタフェース部１０４Ｒ−２のみが設けられている点が異なる。
｛２−３．固体撮像素子２０１の撮像処理｝
次に、図６及び図１５を参照して、固体撮像素子２０１の撮像処理について簡単に説明する。
例えば、固体撮像素子２０１により図６の被写体１４１を撮像する場合、画素アレイ部３１の左半分の領域内の単位画素３２からの画素信号が信号処理回路２４１Ｌに供給され、右半分の領域内の単位画素３２からの画素信号が信号処理回路２４１Ｒに供給される、すなわち、被写体１４１の左半分に対応する画素信号が信号処理回路２４１Ｌに供給され、被写体１４１の右半分に対応する画素信号が信号処理回路２４１Ｒに供給される。
信号処理回路２４１Ｌは、画素回路２１から供給される画素信号に基づいて、被写体１４１の左半分に対応する画像データ１４２Ｌを生成する。同様に、信号処理回路２４１Ｒは、画素回路２１から供給される画素信号に基づいて、被写体１４１の右半分に対応する画像データ１４２Ｒを生成する。
ここまでの処理は、上述した固体撮像素子１と同様である。
そして、信号処理回路２４１Ｌのロジック部１０３Ｌは、生成した画像データ１４２Ｌを図示せぬ回路間配線層を介して、信号処理回路２４１Ｒのロジック部１０３Ｒに供給する。
ロジック部１０３Ｒは、信号処理回路２４１Ｌから供給された画像データ１４２Ｌと、自身で作成した画像データ１４２Ｒとを合成して、１枚の画像データ１４３を生成する。
そして、ロジック部１０３Ｒは、生成した画像データ１４３をインタフェース部１０４Ｒ−２を介して外部に出力する。
このように、固体撮像素子２０１は、固体撮像素子１と異なり、外部のＬＳＩ等の装置を用いずに、１枚の完成した画像データを生成し、出力することができる。従って、外部に信号処理ＬＳＩ１２１を設ける必要がなくなり、コスト削減を図ることができる。
なお、固体撮像素子２０１でも、固体撮像素子１と同様に、図７及び図８を参照して上述した方法により、信号処理回路２４１Ｌと信号処理回路２４１Ｒに対して、左右のどちら側の信号処理回路として動作を行うかの設定が行われる。
［固体撮像素子２０１の製造方法］
次に、先に示した図９及び図１０、並びに、図１６乃至図１９を参照して、固体撮像素子２０１の製造方法について説明する。なお、図１６乃至図１９においては、図９乃至図１３と同様に、図を分かりやすくするために、画素回路２１及び信号処理回路２４１のみを図示し、画素回路２１及び信号処理回路２４１が形成されるウエハ（半導体基板）の図示を省略している。
まず、図９及び図１０を参照して上述した方法と同様の方法により、画素回路２１がスクライブ領域２２を介して２次元に配列された画素ウエハ、及び、信号処理回路２４１がスクライブ領域４２を介して２次元に配列されたロジックウエハが製造される。
次に、図１６に示されるように、ロジックウエハの最上層に、回路間配線層が形成される。なお、この回路間配線層は、画素基板１１の画素回路２１とほぼ同じ大きさであるため、分割露光を用いて形成される。この回路間配線層により、同じ固体撮像素子２０１に配置される２つの信号処理回路２４１（例えば、信号処理回路２４１Ｌ−１と信号処理回路２４１Ｒ−１）が電気的に接続される。
なお、例えば、ロジックウエハを製造するメーカが、回路間配線層用の金属膜を成膜しただけの露光前の状態のロジックウエハを製造し、固体撮像素子２０１を製造するメーカに納入するようにしてもよい。そして、例えば、固体撮像素子２０１を製造するメーカが、分割露光によりロジックウエハの回路間配線層を形成した後、画素ウエハとロジックウエハを積層化するようにしてもよい。これにより、分割露光を行う設備を持っていないメーカでも、ロジックウエハを製造することが可能になる。
次に、図１７に示されるように、図１１を参照して上述した製造工程と同様に、画素ウエハとロジックウエハが積層化される。
そして、図１８に示されるように、図１２を参照して上述した製造工程と同様に、積層ウエハがチップ単位で切断される。これにより、例えば、図１９に示されるように、スクライブ領域４２を介して隣接している信号処理回路２４１Ｌ−１及び２４１Ｒ−１の上に画素回路２１−１が積層された固体撮像素子２０１−１が個片化される。
なお、上述した例では、ロジック基板２１１の最上層に回路間配線層を形成する例を示したが、最上層より下の層に回路間配線層を形成するようにしてもよい。例えば、信号処理回路２４１に複数の配線層が設けられる場合、ロジック基板２１１の最上層より下に形成される配線層において、信号処理回路２４１Ｌと信号処理回路２４１Ｒを接続するようにしてもよい。
また、例えば、複数の配線層を介して、信号処理回路２４１Ｌと信号処理回路２４１Ｒを接続するようにしてもよい。すなわち、回路間配線層を複数形成するようにしてもよい。さらに、回路間配線層には、信号処理回路２４１Ｌと信号処理回路２４１Ｒを接続するための配線だけでなく、各信号処理回路２４１の内部の配線（例えば、素子間の配線等）を設けることも可能である。
また、回路間配線層がロジック基板２１１のいずれの層に配置される場合においても、例えば、ロジック基板２１１の各層のうち、回路間配線層が分割露光により形成され、その他の層が一括露光により形成される。なお、上述したように回路間配線層を異なるメーカで形成する場合には、回路間配線層を、ロジック基板２１１の最上層に形成するようにすることが望ましい。
＜３．第３の実施の形態＞
本技術の第３の実施の形態では、第２の実施の形態とは異なる方法により、左右の信号処理回路が電気的に接続される。
具体的には、図２０は、本技術の第３の実施の形態に係る固体撮像素子３０１の構成例を模式的に示す斜視図である。固体撮像素子３０１は、固体撮像素子１及び固体撮像素子２０１と同様に、画素回路３２１が形成された画素基板３１１（図２１）と、信号処理回路３４１Ｌ及び３４１Ｒが形成されたロジック基板３１２（図２１）が積層された構造（所謂、積層構造）の半導体チップである。
画素回路３２１は、図１の画素回路２１の画素アレイ部３１と同様の画素アレイ部３３１が形成されている。また、画素回路３２１は、図２を参照して上述した画素回路２１と同様の回路構成を有している。信号処理回路３４１Ｌ及び３４１Ｒは、図２及び図３を参照して上述した信号処理回路４１Ｌ及び４１Ｒと同様の回路構成を有している。ロジック基板３１２は、図４を参照して上述したロジック基板１２と同様のレイアウトを有している。このように、固体撮像素子３０１は、固体撮像素子１とほぼ同様の回路構成及びレイアウトを有している。
ただし、固体撮像素子３０１は、固体撮像素子１と異なり、画素基板３１１において信号処理回路３４１Ｌと信号処理回路３４１Ｒが電気的に接続されている。
具体的には、図２１は、図２０の固体撮像素子３０１のＡ−Ａ断面図を示している。すなわち、図２１は、画素回路３２１の画素アレイ部３３１の外側であって、図２０内において手前側における固体撮像素子３０１の断面を示している。
固体撮像素子３０１は、裏面照射型の撮像素子であるため、画素基板３１１の配線層とロジック基板３１２の配線層が隣接するように積層されている。従って、画素基板３１１の基板層が上端に配置され、ロジック基板３１２の基板層が下端に配置されている。
画素基板３１１の基板層の上において、画素アレイ部３３１の外側に配線３５１Ｌ及び３５１Ｒが形成されている。配線３５１Ｌは、信号処理回路３４１Ｌの上方に配置され、配線３５１Ｒは、信号処理回路３４１Ｒの上方に配置されている。
そして、配線３５１Ｌは、画素基板３１１に形成されているビア３５２Ｌを介して、信号処理回路３４１Ｌの配線層に接続されている。また、配線３５１Ｌは、ビア３５３Ｌを介して配線３５４Ｌに接続されている。配線３５４Ｌは、ビア３５５Ｌを介して配線３５６Ｌに接続されている。配線３５６Ｌは、ビア３５７Ｌを介して配線３５８に接続されている。
配線３５１Ｒは、画素基板３１１に形成されているビア３５２Ｒを介して、信号処理回路３４１Ｒの配線層に接続されている。また、配線３５１Ｒは、ビア３５３Ｒを介して配線３５４Ｒに接続されている。配線３５４Ｒは、ビア３５５Ｒを介して配線３５６Ｒに接続されている。配線３５６Ｒは、ビア３５７Ｒを介して配線３５８に接続されている。
これにより、信号処理回路３４１Ｌの配線層と信号処理回路３４１Ｒの配線層とが、ビア３５２Ｌ、配線３５１Ｌ、ビア３５３Ｌ、配線３５４Ｌ、ビア３５５Ｌ、配線３５６Ｌ、ビア３５７Ｌ、配線３５８、ビア３５７Ｒ、配線３５６Ｒ、ビア３５５Ｒ、配線３５４Ｒ、ビア３５３Ｒ、配線３５１Ｒ、及び、ビア３５２Ｒを介して電気的に接続される。
従って、固体撮像素子３０１も、固体撮像素子２０１と同様に、図６及び図１５を参照して上述した方法により、被写体を撮像することにより得られる１枚の画像データを生成し、出力することが可能である。
なお、この画素回路３２１の配線３５１Ｌ，３５１Ｒ及びビア３５２Ｌ及び３５２Ｒ等は、例えば、図９を参照して上述した画素ウエハの製造時に形成される。
また、図２１の画素基板３１１の配線層の層数は、その一例であり、任意の層数に設定することができる。さらに、例えば、画素基板３１１の配線層内において信号処理回路３４１Ｌと信号処理回路３４１Ｒとを電気的に接続するための配線３５８は、画素基板３１１のいずれの配線層に設けてもよく、また、例えば、複数の配線層に分けて形成するようにしてもよい。
＜４．変形例＞
以下、上述した本技術の実施の形態の変形例について説明する。
｛５−１．固体撮像素子の構成に関する変形例｝
（ロジック基板に関する変形例）
以上の説明では、ロジック基板に２つの信号処理回路を設ける例を示したが、３つ以上設けるようにすることも可能である。
また、１つのロジック基板に設ける信号処理回路の回路パターンや大きさは、必ずしも全て同一である必要はなく、回路パターンや大きさの異なる信号処理回路を混在させることも可能である。ただし、同じ回路パターンの信号処理回路をロジック基板に設ける場合の方が、回路パターンや大きさの異なる信号処理回路が混在する場合と比較して、製造プロセスがシンプルになり、製造コストが低くなる。
（積層構造に関する変形例）
また、以上の説明では、固体撮像素子が画素基板とロジック基板の２層の積層構造を有する例を示したが、本技術は３層以上の積層構造の固体撮像素子にも適用することができる。例えば、図１のロジック基板１２の下（すなわち、ロジック基板１２の画素基板１１と隣接する面と反対側の面）に、さらにロジック基板を積層するようにしてもよい。この場合、例えば、信号処理回路４１Ｌ，４１Ｒに含まれていたメモリ部１０２Ｌ−１乃至１０２Ｒ−２を、追加した最下層のロジック基板に配置することが考えられる。
また、ロジック基板が２層以上設けられる場合、必ずしも全ての層のロジック基板を一括露光を用いて製造する必要はなく、一部のロジック基板を分割露光を用いて製造するようにしてもよい。例えば、上述した例では、メモリ部１０２Ｌ−１乃至１０２Ｒ−２が設けられた最下層のロジック基板を、分割露光を用いて製造するようにしてもよい。
さらに、上述したように、信号処理回路をロジック基板内で接続する場合等に、必ずしもロジック基板の全ての層を一括露光を用いて製造する必要はなく、一部の層を分割露光を用いて製造するようにしてもよい。
（信号処理回路の接続方法に関する変形例）
さらに、本技術の第２及び第３の実施の形態では、左右の信号処理回路を固体撮像素子内で電気的に接続する例を示したが、固体撮像素子の外部で接続するようにしてもよい。
図２２は、固体撮像素子１の信号処理回路４１Ｌと信号処理回路４１Ｒを固体撮像素子１の外部で接続する例を示している。なお、この例では、固体撮像素子１がパッケージ４０１に実装されている。また、この図では、図を分かりやすくするために、固体撮像素子１のうち信号処理回路４１Ｌ及び４１Ｒのみが図示されている。
信号処理回路４１Ｌは、ボンディングワイヤ４１１Ｌを介して、パッケージ４０１に形成されている導電パターン４１２に接続されている。同様に、信号処理回路４１Ｒは、ボンディングワイヤ４１１Ｒを介して、導電パターン４１２に接続されている。従って、信号処理回路４１Ｌと信号処理回路４１Ｒは、ボンディングワイヤ４１１Ｌ，４１１Ｒ及び導電パターン４１２を介して電気的に接続される。
なお、これ以外にも、リードフレーム等を介して、信号処理回路４１Ｌと信号処理回路４１Ｒを外部で電気的に接続するようにしてもよい。
また、信号処理回路４１Ｌと信号処理回路４１Ｒを固体撮像素子１の外部で接続する場合、内部で接続する場合と比較して、実装可能な配線数が限定される。そのため、固体撮像素子１内で左右の画像データを合成することが難しい場合が想定される。この場合、例えば、信号処理回路４１Ｌと信号処理回路４１Ｒの間の所定の同じアナログ信号の信号線（例えば、参照電圧の信号線、グラウンド線等）を接続し、当該アナログ信号を共通化するようにしてもよい。
例えば、左右の画像データを異なる信号処理回路４１で生成する場合、各信号処理回路４１の特性等の違いにより、左右の画像データの色や明るさに違いが生じ、２つの画像データの合成部分の境目が見えてしまうときがある。そこで、各信号処理回路４１の所定のアナログ信号を共通化することにより、各信号処理回路４１の特性等の違いを軽減し、画像データの合成部分の境目を目立たなくするようにすることができる。
（ＡＤ変換方式に関する変形例）
さらに、以上の説明では、図２を参照して上述したように、固体撮像素子に列並列ＡＤ変換方式を採用する例を示したが、画素ＡＤ並列変換方式を採用するようにしてもよい。
図２３は、画素ＡＤ変換方式を採用した場合の画素基板５１１とロジック基板５１２の構成を模式的に示している。
画素基板５１１には、図１の画素基板１１と同様に、画素アレイ部５３１を含む画素回路５２１が形成されている。また、ロジック基板５１２には、図１のロジック基板１２と同様に、同じ回路パターンを有する信号処理回路５４１Ｌと信号処理回路５４１Ｒが、スクライブ領域４２を介して左右に並ぶように形成されている。
そして、画素基板５１１の画素アレイ部５３１には、所定数の２次元の画素の配列を含む領域を１単位とする画素ユニット（グループ）が行列状に２次元に配列され、画素ユニット毎にビア５３２が形成されている。一方、信号処理回路５４１Ｌ及び信号処理回路５４１Ｒには、ＡＤ変換器８１（図２）及びメモリ部６７（図２）等を含む回路部（図中、画素ＡＤ単位）が、画素アレイ部５３１の画素ユニット毎に設けられている。また、画素ＡＤ単位毎に、画素ユニットに対応してビア２３が形成されている。
このように、画素並列ＡＤ変換方式を採用することにより、画素信号の読み出し速度を高速化できるため、ＡＤ変換器８１の停止期間を長くすることができ、その結果、低消費電力化を図ることができる。
（耐湿リングに関する変形例）
ロジック基板の耐湿リング（シールリング、ガードリング等ともいう）は、基本的に従来と同様の方法により形成することが可能である。例えば、耐湿リングは、従来と同様の方法により、各信号処理回路の周囲を個別に囲むように形成される。しかし、図１４等を参照して上述した第２の実施の形態のように、信号処理回路間を電気的に接続する回路間配線層をロジック基板に形成する場合、従来と同様の方法により耐湿リングを形成したのでは、回路間配線層の配線と耐湿リングとが干渉してしまう。すなわち、回路間配線層の配線が信号処理回路の端部を通過する部分において、信号処理回路の端部に形成されている耐湿リングと回路間配線層の配線とが干渉してしまう。
そこで、以下、回路間配線層の配線と耐湿リングとの干渉を回避する方法について説明する。
まず、図２４乃至図２６を参照して、回路間配線層の配線と耐湿リングとの干渉を回避する第１の方法について説明する。
図２４は、回路間配線層の配線と耐湿リングとの干渉を回避するようにしたロジック基板６０１の構成例を模式的に示す平面図である。
ロジック基板６０１は、上述した図１４のロジック基板２１１と比較して、信号処理回路２４１Ｌ及び２４１Ｒの代わりに、同じ回路パターンの信号処理回路６１１Ｌ及び信号処理回路６１１Ｒが、スクライブ領域４２を介して設けられている点が異なる。また、ロジック基板６０１の最上層には、ロジック基板２１１と同様に、信号処理回路６１１Ｌと信号処理回路６１１Ｒとを電気的に接続する回路間配線層が形成されている。この例では、回路間配線層の配線６１２−１乃至６１２−３により、信号処理回路６１１Ｌと信号処理回路６１１Ｒとが電気的に接続されている。
さらに、ロジック基板６０１の外周付近に沿って、信号処理回路６１１Ｌ及び６１１Ｒの外周を囲むように、耐湿リング６１３が形成されている。
ここで、図２５及び図２６を参照して、耐湿リング６１３の構造について説明する。図２５は、耐湿リング６１３の断面を模式的に示す断面図であり、図２６は、耐湿リング６１３の一部を模式的に示す斜視図である。
耐湿リング６１３は、コンタクトの材料からなる壁６２１、ダミー配線６２２−１乃至６２２−６、ビアの材料からなる壁６２３−１乃至６２３−５、壁６２４、及び、ダミー配線６２５により構成される。
ダミー配線６２２−１乃至６２２−６及びダミー配線６２５は、ロジック基板６０１のそれぞれ異なる配線層に形成されており、信号の伝送には使用されないダミーの配線である。この例では、ロジック基板６０１の配線層は、例えばシリコン基板からなる基板層６３１の上に７層に積層されている。そして、ダミー配線６２２−１は、ロジック基板６０１の最も下の第１の配線層に形成されている。ダミー配線６２２−２乃至６２２−６は、ロジック基板６０１の第２乃至第６の配線層に形成されている。ダミー配線６２５は、ロジック基板６０１の最も上の第７の配線層に形成されている。
ダミー配線６２２−１乃至６２２−６及びダミー配線６２５は、ほぼ同じ矩形のリング状の形状を有しており、各配線層において、ロジック基板６０１の外周付近に沿って、信号処理回路６１１Ｌ及び６１１Ｒの外周を囲むように形成されている。
壁６２１、壁６２３−１乃至６２３−５、及び、壁６２４は、ほぼ同じ矩形のリング状の形状を有しており、ロジック基板６０１の外周付近に沿って、信号処理回路６１１Ｌ及び６１１Ｒの外周を囲むように形成されている。
壁６２１は、基板層６３１と第１の配線層とを接続するコンタクトと同一の工程で形成され、基板層６３１とダミー配線６２２−１とを接続する。
壁６２３−１乃至６２３−５は、第１の配線層から第６の配線層までの各配線層間を接続するビアと同一の工程で形成される。壁６２３−１は、ダミー配線６２２−１とダミー配線６２２−２とを接続する。壁６２３−２は、ダミー配線６２２−２とダミー配線６２２−３とを接続する。壁６２３−３は、ダミー配線６２２−３とダミー配線６２２−４とを接続する。壁６２３−４は、ダミー配線６２２−４とダミー配線６２２−５とを接続する。壁６２３−５は、ダミー配線６２２−５とダミー配線６２２−６とを接続する。
壁６２４は、第６の配線層と第７の配線層とを接続するビアと同一の工程で形成され、ダミー配線６２２−６とダミー配線６２５とを接続する。
第１の配線層から第６の配線層には、例えば、銅が用いられ、壁６２１はタングステンにより形成され、ダミー配線６２２−１乃至６２２−６、及び、壁６２３−１乃至６２３−５は銅により形成される。また、基板層６３１の表面から第６の配線層の上端までの層間絶縁膜６３２には、例えば、誘電率が低いｌｏｗ−Ｋ材料からなる絶縁膜が用いられる。そして、第１の配線層から第６の配線層は、例えば、高速の信号の伝送に用いられる。
一方、第７の配線層には、例えば、アルミニウムが用いられ、ダミー配線６２５は、アルミニウムにより形成される。また、壁６２４は、例えば、タングステンにより形成される。さらに、第６の配線層の上端から上の層間絶縁膜６３３には、例えば、層間絶縁膜６３２より誘電率が高く、耐水性の高い酸化膜（例えば、酸化シリコン膜）が用いられる。そして、第７の配線層は、例えば、電源等の低速の信号の伝送に用いられる。また、この第７の配線層が、回路間配線層となる。
このように、耐湿リング６１３は、壁６２１乃至ダミー配線６２５により、ロジック基板６０１の周囲を囲む壁を形成し、ロジック基板６０１の側面から信号処理回路６１１Ｌ及び６１１Ｒへの水分の浸入を防止する。
また、耐湿リング６１３は、信号処理回路６１１Ｌと信号処理回路６１１Ｒの間には設けられていない。従って、信号処理回路６１１Ｌと信号処理回路６１１Ｒを結ぶ配線６１２−１乃至６１２−３が、耐湿リング６１３と干渉することがない。
なお、耐湿リング６１３の外周は、画素回路２１と略同じ大きさであり、露光装置の露光範囲より大きい。従って、ロジック基板６０１の基板層６３１より上の層（耐湿リング６１３を含む層）を形成する際には、分割露光が用いられる。
また、耐湿リング６１３は、必ずしもロジック基板６０１の周囲を全て囲むように形成する必要はなく、例えば、耐湿性を確保できる範囲で、ロジック基板６０１の周囲の一部のみを囲むようにしてもよい。
さらに、例えば、ロジック基板に３以上の信号処理回路が配置される場合も同様に、全ての信号処理回路を内部に含み、ロジック基板の周囲又は周囲の一部を囲むように耐湿リングを形成するようにすればよい。
次に、図２７乃至図３３を参照して、回路間配線層の配線と耐湿リングとの干渉を回避する第２の方法について説明する。
図２７は、回路間配線層の配線と耐湿リングとの干渉を回避するようにしたロジック基板６５１の構成例を模式的に示す平面図である。
ロジック基板６５１は、上述した図２４のロジック基板６０１と比較して、信号処理回路６１１Ｌ及び６１１Ｒの代わりに、同じ回路パターンの信号処理回路６６１Ｌ及び信号処理回路６６１Ｒが、スクライブ領域４２を介して設けられている点が異なる。また、ロジック基板６５１の最上層には、ロジック基板６０１と同様に、信号処理回路６６１Ｌと信号処理回路６６１Ｒとを電気的に接続する回路間配線層が形成されている。この例では、回路間配線層の配線６６２−１乃至６６２−３により、信号処理回路６６１Ｌと信号処理回路６６１Ｒとが電気的に接続されている。
さらに、ロジック基板６５１は、ロジック基板６０１と比較して、耐湿リング６１３の代わりに、耐湿リング６６３Ｌ及び６６３Ｒが形成されている点が異なる。耐湿リング６６３Ｌは、信号処理回路６６１Ｌの外周付近に沿って、信号処理回路６６１Ｌの周囲を囲むように形成されている。耐湿リング６６３Ｒは、信号処理回路６６１Ｒの外周付近に沿って、信号処理回路６６１Ｒの周囲を囲むように形成されている。
ここで、図２８乃至図３３を参照して、耐湿リング６６３Ｒの構造について説明する。なお、詳細な説明は省略するが、耐湿リング６６３Ｌも、耐湿リング６６３Ｒと略同じ構造を有している。また、以下、耐湿リング６６３Ｒの各部分に対応する耐湿リング６６３Ｌの部分の符号を、耐湿リング６６３Ｒの各部分の符号の”Ｒ”を”Ｌ”に置き換えた符号により表す。
図２８は、耐湿リング６６３Ｒの領域Ａ１Ｒ−１乃至Ａ１Ｒ−３及び領域Ａ２Ｒ−１乃至Ａ２Ｒ−３以外の部分の断面を模式的に示す断面図である。図２９は、耐湿リング６６３Ｒの領域Ａ１Ｒ−１乃至Ａ１Ｒ−３及び領域Ａ２Ｒ−１乃至Ａ２Ｒ−３以外の部分の一部を模式的に示す斜視図である。
図３０は、耐湿リング６６３Ｌの領域Ａ１Ｌ−１及び耐湿リング６６３Ｒの領域Ａ１Ｒ−１の配線６６２−１が通過する部分の断面を模式的に示す断面図である。図３１は、耐湿リング６６３Ｒの領域Ａ１Ｒ−１付近を模式的に示す斜視図である。
図３２は、耐湿リング６６３Ｒの領域Ａ２Ｒ−１において、耐湿リング６６３Ｌの領域Ａ１Ｌ−１において配線６６２−１が通過する部分と同じ位置の断面を模式的に示す断面図である。図３３は、耐湿リング６６３Ｒの領域Ａ２Ｒ−１付近を模式的に示す斜視図である。なお、図３３において、最上層のダミー配線６７５Ｒのみを透過させている。
耐湿リング６６３Ｒは、壁６７１Ｒ、ダミー配線６７２Ｒ−１乃至６７２Ｒ−６、壁６７３Ｒ−１乃至６７３Ｒ−５、壁６７４Ｒ、及び、ダミー配線６７５Ｒにより構成され、図２５及び図２６を参照して上述した耐湿リング６１３と略同じ構造を有している。すなわち、耐湿リング６６３Ｒは、耐湿リング６１３と同様に７層の積層構造を有するとともに、耐湿リング６１３と同じ素材により形成されている。
基板層６８１の表面から第６の配線層の上端までの層間絶縁膜６８２には、例えば、ロジック基板６０１の層間絶縁膜６３２と同様に、ｌｏｗ−Ｋ材料からなる絶縁膜が用いられる。また第６の配線層の上端から上の層間絶縁膜６８３には、例えば、ロジック基板６０１の層間絶縁膜６３３と同様に、酸化膜（例えば、酸化シリコン膜）が用いられる。
ただし、耐湿リング６６３Ｒは耐湿リング６１３と異なり、壁６７４Ｒ及びダミー配線６７５Ｒが一部で形成されておらず、不連続となっている。具体的には、壁６７４Ｒ及びダミー配線６７５Ｒは、耐湿リング６６３Ｒの左辺の領域Ａ１Ｒ−１乃至Ａ１Ｒ−３内の配線６６２−１乃至６６２−３が通過する部分において不連続となっている。
例えば、図３０及び図３１に示されるように、壁６７４Ｒ及びダミー配線６７５Ｒは、領域Ａ１Ｒ−１の配線６６２−１が通過する部分において、配線６６２−１と干渉しないように不連続となっている。また、図示は省略するが、壁６７４Ｒ及びダミー配線６７５Ｒは、領域Ａ１Ｒ−２の配線６６２−２が通過する部分、及び、領域Ａ１Ｒ−３の配線６６２−３が通過する部分においても、配線６６２−２及び６６２−３と干渉しないように不連続となっている。
同様に、耐湿リング６６３Ｌの壁６７４Ｌ及びダミー配線６７５Ｌも、耐湿リング６６３Ｌの右辺の領域Ａ１Ｌ−１乃至Ａ１Ｌ−３内の配線６６２−１乃至６６２−３が通過する部分において、配線６６２−１乃至６６２−３と干渉しないように不連続となっている。
また、耐湿リング６６３Ｒの壁６７４Ｒは、耐湿リング６６３Ｌの領域Ａ１Ｌ−１乃至Ａ１Ｌ−３内の壁６７４Ｌの不連続部分と対応する部分において不連続となっている。例えば、壁６７４Ｒは、耐湿リング６６３Ｒの右辺の領域Ａ２Ｒ−１において、耐湿リング６６３Ｌの右辺の領域Ａ１Ｌ−１内の壁６７４Ｌの不連続部分と同じ部分が、図３２及び図３３に示されるように不連続となっている。また、図示は省略するが、壁６７４Ｒは、耐湿リング６６３Ｒの右辺の領域Ａ２Ｒ−２及び領域Ａ２Ｒ−３において、耐湿リング６６３Ｌの右辺の領域Ａ１Ｌ−２及びＡ１Ｌ−３内の壁６７４Ｌの不連続部分と同じ部分が不連続となっている。
同様に、耐湿リング６６３Ｌの壁６７４Ｌは、耐湿リング６６３Ｒの領域Ａ１Ｒ−１乃至Ａ１Ｒ−３内の壁６７４Ｒの不連続部分と対応する部分において不連続となっている。
これにより、耐湿リング６６３Ｌの壁６７４Ｌの不連続部分と、耐湿リング６６３Ｒの壁６７４Ｒの不連続部分とが同じになり、壁６７４Ｒと壁６７４Ｌとが、同じ左右対称の形状となる。
なお、ダミー配線６７５Ｒは、領域Ａ２Ｒ−１乃至Ａ２Ｒ−３において、途切れることなく連続している。同様に、ダミー配線６７５Ｌは、領域Ａ２Ｌ−１乃至Ａ２Ｌ−３において、途切れることなく連続している。
以上のように、耐湿リング６６３Ｒは、壁６７１Ｒ乃至ダミー配線６７５Ｒにより、信号処理回路６６１Ｒの周囲を囲む壁を形成し、ロジック基板６５１の側面から信号処理回路６６１Ｒへの水分の浸入を防止する。同様に、耐湿リング６６３Ｌは、壁６７１Ｌ乃至ダミー配線６７５Ｌにより、信号処理回路６６１Ｌの周囲を囲む壁を形成し、ロジック基板６５１の側面から信号処理回路６６１Ｌへの水分の浸入を防止する。
また、上述したように、耐湿リング６６３Ｌ及び６６３Ｒは、信号処理回路６６１Ｌと信号処理回路６６１Ｒを結ぶ配線６６２−１乃至６６２−３と干渉しない。
さらに、耐湿リング６６３Ｒの壁６７４Ｒ及びダミー配線６７５Ｒの不連続区間は非常に短く、層間絶縁膜６８３の耐水性も高いため、耐湿リング６６３Ｒの耐湿性能は、ほとんど劣化しない。同様に、耐湿リング６６３Ｌの壁６７４Ｌ及びダミー配線６７５Ｌの不連続区間は非常に短く、層間絶縁膜６８３の耐水性も高いため、耐湿リング６６３Ｌの耐湿性能は、ほとんど劣化しない。
また、耐湿リング６６３Ｌの壁６７４Ｌと、耐湿リング６６３Ｒの壁６７４Ｒとが同じ形状なので、例えば、同じフォトマスクを用いて露光することができ、コスト削減を実現することができる。
なお、耐湿リング６６３Ｌ，６６３Ｒは、それぞれ必ずしも信号処理回路６６１Ｌ，６６１Ｒの周囲を全て囲むように形成する必要はなく、例えば、耐湿性を確保できる範囲で、周囲の一部のみを囲むようにしてもよい。
また、配線６６２−１乃至６６２−３が通過する部分以外の壁６７４Ｌ及び壁６７４Ｒの不連続部分は、必ずしも設ける必要はない。ただし、この不連続部分を設けないと、壁６７４Ｌと壁６７４Ｒとが同じ形状にならないため、分割露光を用いる必要が生じる。
さらに、例えば、ロジック基板に３以上の信号処理回路を配置する場合も、同様の方法により、各信号処理回路間を接続する配線の干渉を回避するように、各信号処理回路の耐湿リングを形成することができる。
（耐湿リング６６３Ｌ及び６６３Ｒの製造方法）
次に、図３４乃至図４０を参照して、ロジック基板６５１の耐湿リング６６３Ｌ及び６６３Ｒの製造方法について説明する。
なお、以下、図３４乃至図４０において、左側の図は、耐湿リング６６３Ｌの右辺と耐湿リング６６３Ｒの左辺が隣接する部分において、配線６６２−１乃至６６２−３が通過しない部分の断面を模式的に示している。一方、図３４乃至図４０において、右側の図は、耐湿リング６６３Ｌの右辺と耐湿リング６６３Ｒの左辺が隣接する部分において、配線６６２−１が通過する部分の断面を模式的に示している。
また、以下、耐湿リング６６３Ｌの壁６７１Ｌからダミー配線６７２Ｌ−６まで、及び、耐湿リング６６３Ｒの壁６７１Ｒからダミー配線６７２Ｒ−６まで、並びに、層間絶縁膜６８２はすでに形成されており、層間絶縁膜６８２より上の部分を形成する工程について説明する。なお、ここまでの工程の露光には、一括露光が用いられる。
まず、図３４に示されるように、層間絶縁膜６８２の上に酸化膜６９１が堆積される。
次に、図３５に示されるように、酸化膜６９１のエッチングが行われ、溝６９２Ｌ及び６９２Ｒが形成される。溝６９２Ｌは、上から見て、ダミー配線６７２Ｌ−６を介して壁６７３Ｌ−５と略重なるように形成される。ただし、溝６９２Ｌは、耐湿リング６６３Ｌの壁６７４Ｌを形成するためのものであり、上述した壁６７４Ｌが不連続となる部分には形成されない。同様に、溝６９２Ｒは、上から見て、ダミー配線６７２Ｒ−６を介して壁６７３Ｒ−５と略重なるように形成される。ただし、溝６９２Ｒは、耐湿リング６６３Ｒの壁６７４Ｒを形成するためのものであり、上述した壁６７４Ｒが不連続となる部分には形成されない。
また、上述したように、壁６７４Ｒと壁６７４Ｌは同じ形状であるため、溝６９２Ｌと溝６９２Ｒは同じ形状となる。従って、溝６９２Ｌと溝６９２Ｒは、それぞれ同じフォトマスクを用いて、一括露光により形成することができる。
次に、図３６に示されるように、酸化膜６９１の上に、タングステンからなる金属膜６９３が蒸着される。このとき、溝６９２Ｌ及び６９２Ｒが完全に埋まるように、金属膜６９３が厚めに蒸着される。
次に、図３７に示されるように、溝６９２Ｌ及び６９２Ｒ内の金属膜６９３を残して、酸化膜６９１の上の金属膜６９３が研磨により除去される。これにより、タングステンからなる壁６７４Ｌ及び６７４Ｒが形成される。
次に、図３８に示されるように、酸化膜６９１の上に、アルミニウムからなる金属膜６９４が蒸着される。
次に、図３９に示されるように、金属膜６９４のエッチングが行われる。これにより、配線６６２−１乃至６６２−３、並びに、ダミー配線６７５Ｌ及び６７５Ｒを含む回路間配線層が形成される。この回路間配線層の形成には、上述したように分割露光が用いられる。
最後に、図４０に示されるように、回路間配線層の上に酸化膜が堆積される。これにより、図３４を参照して上述した工程において堆積された酸化膜６９１と合わせて、層間絶縁膜６８３が形成される。なお、例えば、さらに層間絶縁膜の上に、ポリミイド等からなる保護膜が形成される。
なお、上述した耐湿リングの層数や素材、及び、層間絶縁膜の素材は、その一例であり、必要に応じて変更することが可能である。
｛５−２．撮像処理の変形例｝
以上の説明では、１枚の画像データを左右に分割して各信号処理回路で生成する例を示したが、画像データの分割方法は、ロジック基板に設けられる信号処理回路の数やレイアウトに応じて自由に変更することが可能である。例えば、画像データを上下に分割したり、ｎ分割（ｎは３以上）したりするようにしてもよい。
また、例えば、画像データを分割せずに、複数（例えば２つ）の信号処理回路でそれぞれ全体の画像データを生成し、生成した複数の画像データの画素値を加算した画像データを生成するようにしてもよい。これにより、ランダムノイズを低減したり、ＡＤ変換器８１の特性の違いを吸収したりすることができ、画質を向上させることができる。
この場合、複数の画像データの画素値を重み付けて加算するようにしてもよい。例えば、２つの信号処理回路でそれぞれ全体の画像データを生成し、それぞれ０．５の重みで重み付け加算することにより、２枚の全体の画像データの画素値の平均値からなる画像データを得ることができる。
さらに、例えば、画像データを分割するとともに、同じ領域の画像データを複数の信号処理回路でそれぞれ生成し、加算するようにしてもよい。例えば、左側の信号処理回路と右側の信号処理回路を二重に設け、被写体の左半分の画像データを２つ作成し、右半分の画像データを２つ生成するようにしてもよい。そして、例えば、２つの左半分の画像データの画素値を加算した画像データと、２つの右半分の画像データの画素値を加算した画像データとを合成するようにしてもよい。
｛５−３．本技術の適用範囲の変形例｝
以上の説明では、本技術を固体撮像素子に適用する例を示したが、本技術は、チップサイズが露光装置の露光範囲より大きい積層構造の他の半導体装置にも適用することが可能である。
＜６．電子機器＞
本技術が適用される固体撮像素子は、デジタルスチルカメラやビデオカメラ等の撮像装置や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像素子を用いる複写機などの電子機器全般において、その撮像部（画像取込部）として用いることができる。尚、電子機器に搭載される上記モジュール状の形態、即ち、カメラモジュールを撮像装置とする場合もある。
｛６−１．撮像装置｝
図４１は、本技術を適用した電子機器の一例である撮像装置（カメラ装置）７０１の構成例を示すブロック図である。
図４１に示すように、撮像装置７０１は、レンズ群７１１などを含む光学系、撮像素子７１２、カメラ信号処理部であるＤＳＰ回路７１３、フレームメモリ７１４、表示装置７１５、記録装置７１６、操作系７１７、及び、電源系７１８等を有している。そして、ＤＳＰ回路７１３、フレームメモリ７１４、表示装置７１５、記録装置７１６、操作系７１７、及び、電源系７１８がバスライン７１９を介して相互に接続された構成となっている。
レンズ群７１１は、被写体からの入射光（像光）を取り込んで撮像素子７１２の撮像面上に結像する。撮像素子７１２は、レンズ群７１１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
表示装置７１５は、液晶表示装置や有機ＥＬ（electro luminescence）表示装置等のパネル型表示装置から成り、撮像素子７１２で撮像された動画または静止画を表示する。記録装置７１６は、撮像素子７１２で撮像された動画または静止画を、メモリカードやビデオテープやＤＶＤ（Digital Versatile Disk）等の記録媒体に記録する。
操作系７１７は、ユーザによる操作の下に、本撮像装置７０１が持つ様々な機能について操作指令を発する。電源系７１８は、ＤＳＰ回路７１３、フレームメモリ７１４、表示装置７１５、記録装置７１６、及び、操作系７１７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
このような撮像装置７０１は、ビデオカメラやデジタルスチルカメラ、更には、スマートフォン、携帯電話機等のモバイル機器向けカメラモジュールに適用される。そして、この撮像装置７０１において、撮像素子７１２として、上述した各実施形態に係る固体撮像素子を用いることができる。これにより、撮像装置７０１のコストを低減させることができる。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、例えば、本技術は以下のような構成も取ることができる。
（１）
画素アレイ部を含む画素回路が形成されている第１の基板と、
複数の信号処理回路がスクライブ領域を介して並ぶように形成されている第２の基板と
が積層されている固体撮像素子。
（２）
各前記信号処理回路は、同じパターンの回路である
上記（１）に記載の固体撮像素子。
（３）
各前記信号処理回路は、外部から与えられる信号により、有効な機能と無効な機能を設定する
上記（２）に記載の固体撮像素子。
（４）
複数の前記信号処理回路は、第１の信号処理回路及び第２の信号処理回路を含み、
前記第１の信号処理回路は、前記画素アレイ部の第１の領域内の画素の画素信号に基づく第１の画像データを生成し、
前記第２の信号処理回路は、前記画素アレイ部の前記第１の領域とは異なる第２の領域内の画素の画素信号に基づく第２の画像データを生成する
上記（１）乃至（３）のいずれかに記載の固体撮像素子。
（５）
複数の前記信号処理回路は、電気的に接続されている第１の信号処理回路及び第２の信号処理回路を含む
上記（１）乃至（３）のいずれかに記載の固体撮像素子。
（６）
前記第２の基板に形成されている第１の配線層を介して、前記第１の信号処理回路と前記第２の信号処理回路が電気的に接続されている
上記（５）に記載の固体撮像素子。
（７）
前記第１の配線層は、前記第２の基板の配線層の最上層に形成されている
上記（６）に記載の固体撮像素子。
（８）
前記第１の信号処理回路の周囲の少なくとも一部を囲む第１の耐湿リングと、
前記第２の信号処理回路の周囲の少なくとも一部を囲む第２の耐湿リングと
が形成されている上記（６）又は（７）に記載の固体撮像素子。
（９）
前記第１の信号処理回路と前記第２の信号処理回路は、同じパターンの回路であり、
前記第１の配線層は、前記第２の基板の配線層の最上層に形成され、前記第１の耐湿リングの最上層及び前記第２の耐湿リングの最上層を含み、
前記第１の耐湿リングの前記第１の配線層の配線が通過する第１の部分において、前記第１の耐湿リングの最上層、及び、前記第１の耐湿リングの最上層と１つ下の層を接続する第１の壁が形成されておらず、
前記第２の耐湿リングの前記第１の配線層の配線が通過する第２の部分において、前記第２の耐湿リングの最上層、及び、前記第２の耐湿リングの最上層と１つ下の層を接続する第２の壁が形成されていない
上記（８）に記載の固体撮像素子。
（１０）
前記第２の耐湿リングの前記第２の部分に対応する前記第１の耐湿リングの第３の部分において、前記第１の壁が形成されておらず、
前記第１の耐湿リングの前記第１の部分に対応する前記第２の耐湿リングの第４の部分において、前記第２の壁が形成されていない
上記（９）に記載の固体撮像素子。
（１１）
前記第２の基板の前記第１の配線層を除く配線層は、一括露光により形成され、前記第１の配線層は、分割露光により形成される
上記（９）又は（１０）に記載の固体撮像素子。
（１２）
前記第１の配線層より１つ下の第２の配線層以下の層間絶縁膜は、ｌｏｗ−Ｋ膜により形成され、
前記第２の配線層より上の層間絶縁膜は、ｌｏｗ−Ｋ膜より耐水性が高い絶縁膜により形成される
上記（９）乃至（１１）のいずれかに記載の固体撮像素子。
（１３）
前記第２の基板の周囲の少なくとも一部を囲む耐湿リングが形成されている
上記（６）又は（７）に記載の固体撮像素子。
（１４）
各前記信号処理回路の少なくとも一部の層は、一括露光により形成され、
前記第２の基板の前記耐湿リングが形成されている層は、分割露光により形成される
上記（１３）に記載の固体撮像素子。
（１５）
前記第１の基板に形成されている配線を介して、前記第１の信号処理回路と前記第２の信号処理回路が電気的に接続されている
上記（５）に記載の固体撮像素子。
（１６）
前記配線は、前記画素アレイ部の外側に形成されており、
前記第１の信号処理回路及び前記第２の信号処理回路は、前記第１の基板に形成されているビアを介して前記配線に接続されている
上記（１５）に記載の固体撮像素子。
（１７）
前記第１の信号処理回路と前記第２の信号処理回路は、前記固体撮像素子の外部において電気的に接続されている
上記（５）に記載の固体撮像素子。
（１８）
前記第１の信号処理回路と前記第２の信号処理回路の同じアナログ信号の信号線が前記固体撮像素子の外部において電気的に接続されている
上記（１７）に記載の固体撮像素子。
（１９）
前記第１の信号処理回路は、前記画素アレイ部の第１の領域内の画素の画素信号に基づく第１の画像データを生成し、生成した前記第１の画像データを前記第２の信号処理回路に供給し、
前記第２の信号処理回路は、前記画素アレイ部の前記第１の領域とは異なる第２の領域内の画素の画素信号に基づく第２の画像データを生成し、生成した前記第２の画像データと前記第１の画像データを合成する
上記（５）乃至（１８）のいずれかに記載の固体撮像素子。
（２０）
前記第１の信号処理回路は、前記画素アレイ部の所定の領域内の画素の画素信号に基づく第１の画像データを生成し、生成した前記第１の画像データを前記第２の信号処理回路に供給し、
前記第２の信号処理回路は、前記第１の信号処理回路と同じ領域内の前記画素アレイ部の画素の画素信号に基づく第２の画像データを生成し、前記第１の画像データと前記第２の画像データを加算することにより第３の画像データを生成する
上記（５）乃至（１８）のいずれかに記載の固体撮像素子。
（２１）
前記第２の基板の前記第１の基板と隣接する面と反対側の面に第３の基板が積層されている
上記（１）乃至（２０）のいずれかに記載の固体撮像素子。
（２２）
前記第３の基板には、前記画素アレイ部の各画素の画素信号をＡＤ変換した画素データを記憶するメモリが形成されている
上記（２１）に記載の固体撮像素子。
（２３）
前記第２の基板において、前記画素アレイ部の各画素の画素信号をＡＤ変換するＡＤ変換部が前記画素アレイ部の列単位で設けられている
上記（１）乃至（２２）のいずれかに記載の固体撮像素子。
（２４）
前記第２の基板において、前記画素アレイ部の各画素の画素信号をＡＤ変換するＡＤ変換部が、前記画素アレイ部の所定の数の２次元の画素の配列を含む領域単位で設けられている
上記（１）乃至（２２）のいずれかに記載の固体撮像素子。
（２５）
前記画素回路は、分割露光により形成され、
各前記信号処理回路の少なくとも一部の層は、一括露光により形成される
上記（１）乃至（２４）のいずれかに記載の固体撮像素子。
（２６）
分割露光を用いて、画素アレイ部を含む画素回路を、スクライブ領域を介して２次元に並ぶように第１の半導体基板に形成する第１の工程と、
一括露光を用いて、前記画素アレイ部の各画素の画素信号の処理を行う信号処理回路を、スクライブ領域を介して２次元に並ぶように第２の半導体基板に形成する第２の工程と、
前記第１の半導体基板のスクライブ領域が前記第２の半導体基板のスクライブ領域に重なり、前記画素回路と所定の数の複数の前記信号処理回路とが重なるように、前記第１の半導体基板と前記第２の半導体基板とを積層化する第３の工程と、
前記第１の半導体基板と前記第２の半導体基板を積層化した半導体基板を、前記第１の半導体基板のスクライブ領域に沿って切断する第４の工程と
を含む固体撮像素子の製造方法。
（２７）
前記第２の工程において、同じ固体撮像素子に配置される第１の信号処理回路と第２の信号処理回路を電気的に接続する配線層を前記第２の半導体基板に形成する
上記（２６）に記載の固体撮像素子の製造方法。
（２８）
前記第２の工程において、前記配線層を前記第２の半導体基板の配線層の最上層に形成する
上記（２７）に記載の固体撮像素子の製造方法。
（２９）
前記第２の工程において、前記第１の信号処理回路の周囲の少なくとも一部を囲む第１の耐湿リング、及び、前記第２の信号処理回路の周囲の少なくとも一部を囲む第２の耐湿リングを形成する
上記（２７）又は（２８）に記載の固体撮像素子の製造方法。
（３０）
前記第２の工程において、同じ固体撮像素子に配置される複数の前記信号処理回路の外周の少なくとも一部を囲む耐湿リングを形成する
上記（２７）又は（２８）に記載の固体撮像素子の製造方法。
（３１）
前記第１の工程において、同じ固体撮像素子に配置される第１の信号処理回路と第２の信号処理回路を電気的に接続するための配線及びビアを前記第１の半導体基板に形成する
上記（２６）に記載の固体撮像素子の製造方法。
（３２）
画素アレイ部を含む画素回路が形成されている第１の基板と、
複数の信号処理回路がスクライブ領域を介して並ぶように形成されている第２の基板と
が積層されている固体撮像素子を
備える電子機器。
１ 固体撮像素子， １１ 画素基板， １２ ロジック基板， ２１ 画素回路， ２２ スクライブ領域， ３１ 画素アレイ部， ３２ 単位画素， ４１Ｌ，４１Ｒ 信号処理回路， ４２ スクライブ領域， ６７Ｌ，６７Ｒ メモリ部， ６８Ｌ，６８Ｒ データ処理部， ６９Ｌ，６９Ｒ インタフェース部， ８１Ｌ−１乃至８１Ｒ−ｎ ＡＤ変換器， １０１Ｌ−１乃至１０１Ｒ−２ ＡＤ変換部， １０２Ｌ−１乃至１０２Ｒ−２ メモリ部， １０３Ｌ，１０３Ｒ ロジック部， １０４Ｌ−１乃至１０４Ｒ−２ インタフェース部， １０５Ｌ−１乃至１０５Ｒ−４ ビア， １２１ 信号処理ＬＳＩ， １７１Ｌ，１７１Ｒ マルチプレクサ， １７２Ｌ，１７２Ｒ コア， ２０１ 固体撮像素子， ２１１ ロジック基板， ３０１ 固体撮像素子， ３１１ 画素基板， ３１２ ロジック基板， ３２１ 画素回路， ３３１ 画素アレイ部， ３４１Ｌ，３４１Ｒ 信号処理回路， ３５１Ｌ，３５１Ｒ 配線， ３５２Ｌ，３５２Ｒ，３５３Ｌ，３５３Ｒ，３５５Ｌ，３５５Ｒ，３５７Ｌ，３５７Ｒ ビア， ３５８ 配線， ４０１ パッケージ， ４１１Ｌ，４１１Ｒ ボンディングワイヤ， ４１２ 導電パターン， ５１１ 画素基板， ５１２ ロジック基板， ５２１ 画素回路， ５３１ 画素アレイ部， ５３２ ビア， ５４１Ｌ，５４１Ｒ 信号処理回路， ６０１ ロジック基板， ６１１Ｌ，６１１Ｒ 信号処理回路， ６１２−１乃至６１２−３ 配線， ６１３ 耐湿リング， ６２１ 壁， ６２２−１乃至６２２−６ ダミー配線， ６２３−１乃至６２３−５，６２４ 壁， ６２５ ダミー配線， ６３１ 基板層， ６３２，６３３ 層間絶縁膜， ６５１ ロジック基板， ６６１Ｌ，６６１Ｒ 信号処理回路， ６６２−１乃至６６２−３ 配線， ６６３Ｌ，６６３Ｒ 耐湿リング， ６７１Ｌ，６７１Ｒ 壁， ６７２Ｌ−１乃至６７２Ｒ−６ ダミー配線， ６７３Ｌ−１乃至６７３Ｒ−５，６７４Ｌ，６７４Ｒ 壁， ６７５Ｌ，６７５Ｒ ダミー配線， ６８１ 基板層， ６８２，６８３ 層間絶縁膜， ７０１ 撮像装置， ７１２ 撮像素子

Claims (32)

  1. 画素アレイ部を含む画素回路が形成されている第１の基板と、
    複数の信号処理回路がスクライブ領域を介して並ぶように形成されている第２の基板と
    が積層されている固体撮像素子。
  2. 各前記信号処理回路は、同じパターンの回路である
    請求項１に記載の固体撮像素子。
  3. 各前記信号処理回路は、外部から与えられる信号により、有効な機能と無効な機能を設定する
    請求項２に記載の固体撮像素子。
  4. 複数の前記信号処理回路は、第１の信号処理回路及び第２の信号処理回路を含み、
    前記第１の信号処理回路は、前記画素アレイ部の第１の領域内の画素の画素信号に基づく第１の画像データを生成し、
    前記第２の信号処理回路は、前記画素アレイ部の前記第１の領域とは異なる第２の領域内の画素の画素信号に基づく第２の画像データを生成する
    請求項１に記載の固体撮像素子。
  5. 複数の前記信号処理回路は、電気的に接続されている第１の信号処理回路及び第２の信号処理回路を含む
    請求項１に記載の固体撮像素子。
  6. 前記第２の基板に形成されている第１の配線層を介して、前記第１の信号処理回路と前記第２の信号処理回路が電気的に接続されている
    請求項５に記載の固体撮像素子。
  7. 前記第１の配線層は、前記第２の基板の配線層の最上層に形成されている
    請求項６に記載の固体撮像素子。
  8. 前記第１の信号処理回路の周囲の少なくとも一部を囲む第１の耐湿リングと、
    前記第２の信号処理回路の周囲の少なくとも一部を囲む第２の耐湿リングと
    が形成されている請求項６に記載の固体撮像素子。
  9. 前記第１の信号処理回路と前記第２の信号処理回路は、同じパターンの回路であり、
    前記第１の配線層は、前記第２の基板の配線層の最上層に形成され、前記第１の耐湿リングの最上層及び前記第２の耐湿リングの最上層を含み、
    前記第１の耐湿リングの前記第１の配線層の配線が通過する第１の部分において、前記第１の耐湿リングの最上層、及び、前記第１の耐湿リングの最上層と１つ下の層を接続する第１の壁が形成されておらず、
    前記第２の耐湿リングの前記第１の配線層の配線が通過する第２の部分において、前記第２の耐湿リングの最上層、及び、前記第２の耐湿リングの最上層と１つ下の層を接続する第２の壁が形成されていない
    請求項８に記載の固体撮像素子。
  10. 前記第２の耐湿リングの前記第２の部分に対応する前記第１の耐湿リングの第３の部分において、前記第１の壁が形成されておらず、
    前記第１の耐湿リングの前記第１の部分に対応する前記第２の耐湿リングの第４の部分において、前記第２の壁が形成されていない
    請求項９に記載の固体撮像素子。
  11. 前記第２の基板の前記第１の配線層を除く配線層は、一括露光により形成され、前記第１の配線層は、分割露光により形成される
    請求項９に記載の固体撮像素子。
  12. 前記第１の配線層より１つ下の第２の配線層以下の層間絶縁膜は、ｌｏｗ−Ｋ膜により形成され、
    前記第２の配線層より上の層間絶縁膜は、ｌｏｗ−Ｋ膜より耐水性が高い絶縁膜により形成される
    請求項９に記載の固体撮像素子。
  13. 前記第２の基板の周囲の少なくとも一部を囲む耐湿リングが形成されている
    請求項６に記載の固体撮像素子。
  14. 各前記信号処理回路の少なくとも一部の層は、一括露光により形成され、
    前記第２の基板の前記耐湿リングが形成されている層は、分割露光により形成される
    請求項１３に記載の固体撮像素子。
  15. 前記第１の基板に形成されている配線を介して、前記第１の信号処理回路と前記第２の信号処理回路が電気的に接続されている
    請求項５に記載の固体撮像素子。
  16. 前記配線は、前記画素アレイ部の外側に形成されており、
    前記第１の信号処理回路及び前記第２の信号処理回路は、前記第１の基板に形成されているビアを介して前記配線に接続されている
    請求項１５に記載の固体撮像素子。
  17. 前記第１の信号処理回路と前記第２の信号処理回路は、前記固体撮像素子の外部において電気的に接続されている
    請求項５に記載の固体撮像素子。
  18. 前記第１の信号処理回路と前記第２の信号処理回路の同じアナログ信号の信号線が前記固体撮像素子の外部において電気的に接続されている
    請求項１７に記載の固体撮像素子。
  19. 前記第１の信号処理回路は、前記画素アレイ部の第１の領域内の画素の画素信号に基づく第１の画像データを生成し、生成した前記第１の画像データを前記第２の信号処理回路に供給し、
    前記第２の信号処理回路は、前記画素アレイ部の前記第１の領域とは異なる第２の領域内の画素の画素信号に基づく第２の画像データを生成し、生成した前記第２の画像データと前記第１の画像データを合成する
    請求項５に記載の固体撮像素子。
  20. 前記第１の信号処理回路は、前記画素アレイ部の所定の領域内の画素の画素信号に基づく第１の画像データを生成し、生成した前記第１の画像データを前記第２の信号処理回路に供給し、
    前記第２の信号処理回路は、前記第１の信号処理回路と同じ領域内の前記画素アレイ部の画素の画素信号に基づく第２の画像データを生成し、前記第１の画像データと前記第２の画像データを加算することにより第３の画像データを生成する
    請求項５に記載の固体撮像素子。
  21. 前記第２の基板の前記第１の基板と隣接する面と反対側の面に第３の基板が積層されている
    請求項１に記載の固体撮像素子。
  22. 前記第３の基板には、前記画素アレイ部の各画素の画素信号をＡＤ変換した画素データを記憶するメモリが形成されている
    請求項２１に記載の固体撮像素子。
  23. 前記第２の基板において、前記画素アレイ部の各画素の画素信号をＡＤ変換するＡＤ変換部が前記画素アレイ部の列単位で設けられている
    請求項１に記載の固体撮像素子。
  24. 前記第２の基板において、前記画素アレイ部の各画素の画素信号をＡＤ変換するＡＤ変換部が、前記画素アレイ部の所定の数の２次元の画素の配列を含む領域単位で設けられている
    請求項１に記載の固体撮像素子。
  25. 前記画素回路は、分割露光により形成され、
    各前記信号処理回路の少なくとも一部の層は、一括露光により形成される
    請求項１に記載の固体撮像素子。
  26. 分割露光を用いて、画素アレイ部を含む画素回路を、スクライブ領域を介して２次元に並ぶように第１の半導体基板に形成する第１の工程と、
    一括露光を用いて、前記画素アレイ部の各画素の画素信号の処理を行う信号処理回路を、スクライブ領域を介して２次元に並ぶように第２の半導体基板に形成する第２の工程と、
    前記第１の半導体基板のスクライブ領域が前記第２の半導体基板のスクライブ領域に重なり、前記画素回路と所定の数の複数の前記信号処理回路とが重なるように、前記第１の半導体基板と前記第２の半導体基板とを積層化する第３の工程と、
    前記第１の半導体基板と前記第２の半導体基板を積層化した半導体基板を、前記第１の半導体基板のスクライブ領域に沿って切断する第４の工程と
    を含む固体撮像素子の製造方法。
  27. 前記第２の工程において、同じ固体撮像素子に配置される第１の信号処理回路と第２の信号処理回路を電気的に接続する配線層を前記第２の半導体基板に形成する
    請求項２６に記載の固体撮像素子の製造方法。
  28. 前記第２の工程において、前記配線層を前記第２の半導体基板の配線層の最上層に形成する
    請求項２７に記載の固体撮像素子の製造方法。
  29. 前記第２の工程において、前記第１の信号処理回路の周囲の少なくとも一部を囲む第１の耐湿リング、及び、前記第２の信号処理回路の周囲の少なくとも一部を囲む第２の耐湿リングを形成する
    請求項２７に記載の固体撮像素子の製造方法。
  30. 前記第２の工程において、同じ固体撮像素子に配置される複数の前記信号処理回路の外周の少なくとも一部を囲む耐湿リングを形成する
    請求項２７に記載の固体撮像素子の製造方法。
  31. 前記第１の工程において、同じ固体撮像素子に配置される第１の信号処理回路と第２の信号処理回路を電気的に接続するための配線及びビアを前記第１の半導体基板に形成する
    請求項２６に記載の固体撮像素子の製造方法。
  32. 画素アレイ部を含む画素回路が形成されている第１の基板と、
    複数の信号処理回路がスクライブ領域を介して並ぶように形成されている第２の基板と
    が積層されている固体撮像素子を
    備える電子機器。
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