JP7174925B2 - 撮像装置およびカメラシステム - Google Patents

Description

本開示は、撮像装置および撮像装置を備えるカメラシステムに関する。

従来、光電変換を利用したイメージセンサが知られている。例えば、フォトダイオードを有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型イメージセンサが広く用いられている。ＣＭＯＳ型イメージセンサは、低消費電力であるという特長、画素ごとのアクセスが可能という特長を有する。本明細書において、「画素」を「単位画素セル」とも呼ぶ。ＣＭＯＳ型イメージセンサには、一般的に、ローリングシャッタが信号の読み出し方式として適用される。ローリングシャッタとは、画素アレイの行ごとに、露光および信号電荷の読み出しを順次に行う方式である。なお、画素アレイとは、２次元に配置された複数の画素の集まりである。ローリングシャッタ動作においては、露光の開始および終了が画素アレイの行ごとに異なる。そのため、高速で移動する物体を撮像したときに物体の像が歪んだり、フラッシュを使用したときに画像内で明るさの差が生じたりすることがある。このため、画素アレイ中の全画素において露光の開始および終了を共通とする、いわゆるグローバルシャッタ機能が求められている。

例えば下記の特許文献１は、グローバルシャッタ動作が可能なＣＭＯＳ型イメージセンサを開示している。特許文献１に記載の技術では、複数の画素のそれぞれに、転送トランジスタと、電荷蓄積ユニット（例えば、キャパシタまたはダイオード）とを設けている。各画素内において、電荷蓄積ユニットは、転送トランジスタを介してフォトダイオードに接続されている。

近年、画像認識分野において、ディープラーニングが注目を集めている。ディープラーニングでは畳み込みニューラルネットワーク（ｃｏｎｖｏｌｕｔｉｏｎａｌ ｎｅｕｒａｌ ｎｅｔｗｏｒｋ）が用いられている。また非特許文献１に示すように、撮像で取得した画像データに様々な処理を行うことで、認識率を上げる取り組みが行われている。

ここで、各画素からの読み出しを高速化する技術として、特許文献２に示すように、複数の画素からの信号を加算する方法が一例として考えられる。しかし特許文献２では、フィルタ特性に応じた乗算加算（つまり、積和）はできない。

米国特許出願公開第２００７／００１３７９８号明細書 特開２０１６－９８７２号公報

ディープラーニングと画像認識、オペレーションズ・リサーチ、ｐｐ１９８－２０４、インターネット（ｈｔｔｐ：／／ｗｗｗ．ｏｒｓｊ．ｏ．ｊｐ／ａｒｃｈｉｖｅ２／ｏｒ６０－４／ｏｒ６０＿４＿１９８．ｐｄｆ）

画像認識やディープラーニング向けの、フィルタ等を用いた画像処理時のデジタル演算負荷を軽減することが求められている。

本開示の限定的ではないある例示的な実施形態によれば、以下が提供される。

それぞれが、光を電荷に変換する光電変換部を備える複数の画素であって、第１画素および第２画素を含む複数の画素からなる画素アレイと、加算回路と、電圧供給回路と、を備え、前記電圧供給回路は、前記第１画素の前記光電変換部に第１電圧を供給することによって、前記第１画素の前記光電変換部を畳み込み時のフィルタ係数に対応する第１感度に設定し、前記電圧供給回路は、前記第２画素の前記光電変換部に第２電圧を供給することによって、前記第２画素の前記光電変換部を畳み込み時のフィルタ係数に対応する第２感度に設定し、前記加算回路は、前記第１画素の前記光電変換部が前記第１感度であるときに前記第１画素が生成する信号と、前記第２画素の前記光電変換部が前記第２感度であるときに前記第２画素が生成する信号とを加算して畳み込みを行う、撮像装置。

包括的または具体的な態様は、素子、デバイス、装置、カメラシステム、集積回路、方法、コンピュータプログラムまたはプログラムが記録されたコンピュータ読み取り可能な記録媒体で実現されてもよい。また、包括的または具体的な態様は、素子、デバイス、装置、カメラシステム、集積回路、方法、コンピュータプログラムおよび記録媒体の任意の組み合わせによって実現されてもよい。

開示された実施形態の追加的な効果および利点は、明細書および図面から明らかになる。効果および／または利点は、明細書および図面に開示の様々な実施形態または特徴によって個々に提供され、これらの１つ以上を得るために全てを必要とはしない。

本開示の一態様によれば、画像認識やディープラーニング向けの、フィルタ等を用いた画像処理時のデジタル演算負荷が軽減される。

図１は、本開示の実施形態に係る撮像装置の例示的な回路構成を示す模式的な図である。 図２は、畳み込み層で適用するフィルタの一例を示す図である。 図３は、フィルタ適用時の演算例を示す図である。 図４は、フィルタを適用する際に適した水平制御線の一例を示す。 図５は、フィルタと水平制御線を適用した際の読み出し動作の一例を示す。 図６は、フィルタと水平制御線を適用した際の読み出し動作の一例を示す。 図７Ａは、カラーフィルタを考慮した際のフィルタリング処理を適用する画素配列パターンの一例を示す。 図７Ｂは、フィルタを適用する画素ブロックの一例を示す。 図７Ｃは、フィルタを適用する画素ブロックの他の例を示す。 図８Ａは、本開示の実施形態に係る撮像装置の例示的な回路構成を示す模式的な図である。 図８Ｂは、画素電極の電圧を制御することにより感度可変を実現する、単位画素セルの例示的なデバイス構造を模式的に示す。 図９は、光電変換層の感度の電圧依存性の一例を示す。 図１０は、積層構造を有する光電変換層を用いて、画素電極の電圧を制御することにより感度可変を実現する、単位画素セルの例示的なデバイス構造を模式的に示す。 図１１は、画素電極の電圧を制御することにより感度可変を実現する、単位画素セルの模式的な回路図を示す。 図１２は、電荷蓄積ノードに容量が接続されている単位画素セルの模式的な回路図を示す。 図１３は、画素ごとに感度を設定する時の電圧ダイアグラムを示す。 図１４は、アクティブマトリクス構成において、画素ごとに感度設定用の電圧書き込みをするための基本的な回路図の一例を示す。 図１５は、アクティブマトリクス構成において、画素ごとに感度設定用の電圧書き込みをするための具体的な回路図の一例を示す。 図１６は、アクティブマトリクス構成において、画素ごとに感度設定用の電圧書き込みをするための具体的な回路図の他の一例を示す。 図１７は、アクティブマトリクス構成において、画素電極に電圧を書き込むときのシーケンスの一例を示す。 図１８は、露光時間による感度設定方法の一例を示す。 図１９は、露光時間による感度設定方法の他の一例を示す。 図２０は、読み出し回路の出力側での画素加算方法の一例を示す。 図２１は、電荷蓄積ノードでの画素加算方法の一例を示す。 図２２は、２列間での画素加算方法の一例を示す。 図２３は、間に１列を挟む２列間での画素加算方法の一例を示す。 図２４は、３列間での画素加算方法の一例を示す。 図２５は、カメラセンサシステムを示す。

本開示は、下記の項目に記載の撮像装置および撮像モジュールを含んでいる。

第１電極、前記第１電極に対向する第２電極、および前記第１電極と前記第２電極との間に位置する光電変換層を含み、光を電荷に変換する光電変換部と、前記第１電極に接続され前記電荷を検出する検出回路と、を備える複数の画素であって、第１画素および第２画素を含む複数の画素からなる画素アレイと、前記第１画素の電荷蓄積期間の開始時における前記第１電極の電位が第１の電位に設定されるように前記第１画素に電圧を供給する第１の電圧供給回路と、前記第２画素の電荷蓄積期間の開始時における前記第１電極の電位が前記第１の電位と異なる第２の電位に設定されるように前記第２画素に電圧を供給する第２の電圧供給回路と、前記第１画素において生成する信号と前記第２画素において生成する信号とを加算する加算回路と、を備える、撮像装置。

これにより、異なる感度をもつ複数の画素で構成される画素アレイを対象として、少なくとも２つの画素から出力される信号の加算が行われる。異なる感度をもつ画素について画素加算が行われた場合には、積和に相当する演算が撮像装置内で行われることになり、画像処理時のデジタル演算負荷が軽減される。

上記構成において、前記加算回路は、前記第１画素および前記第２画素の両方に接続され、前記第１画素から出力される信号と前記第２画素から出力される信号とを加算して伝送する垂直信号線を含んでもよい。

これにより、同一の列に配置された複数の画素が同時に同一の垂直信号線に信号を出力することで画素加算が行われる。したがって、撮像装置内に設けられた簡易な加算回路によって画像処理時のデジタル演算負荷が軽減される。

また、上記構成において、前記複数の画素のそれぞれは、前記光電変換部で生じた電荷を蓄積する電荷蓄積部を備え、前記加算回路は、前記第１画素の前記電荷蓄積部を前記第２画素の前記電荷蓄積部に接続する配線を含んでもよい。

これにより、加算の対象となる複数の画素の電荷蓄積部同士を接続することで画素加算が行われる。したがって、撮像装置内に設けられた簡易な加算回路によって画像処理時のデジタル演算負荷が軽減される。

また、上記構成において、前記加算回路は、前記第１画素に接続され、前記第１画素から出力される信号を伝送する第１垂直信号線と、前記第２画素に接続され、前記第２画素から出力される信号を伝送する第２垂直信号線と、前記第１垂直信号線を前記第２垂直信号線に接続する配線とを含んでもよい。

これにより、異なる列に配置された複数の画素であっても、それらの画素が接続された垂直信号線およびそれらの垂直信号線間を接続する配線によって画素加算が行われる。したがって、撮像装置内に設けられた簡易な加算回路によって画像処理時のデジタル演算負荷が軽減される。

また、上記構成において、前記第１画素と、前記第２画素とでは、それぞれの電荷蓄積期間の開始時における前記第１電極と前記第２電極との電位差が異なってもよい。

複数の画素として、第１電極と第２電極との間に印加する電圧に依存して感度が変化するような有機材料等で構成される光電変換層をもつ画素で構成することにより、画素ごとに独立して感度を設定でき、任意の演算係数をもつ積和演算が可能になる。

また、上記構成において、前記画素アレイは、前記第１画素を含む複数の画素からなる第１画素群と、前記第２画素を含み、前記第１画素群とは異なる複数の画素から成る第２画素群とを備える第１画素ブロックを有し、前記加算回路は、第１画素群に属する複数の画素のそれぞれから出力される信号を加算し、第２画素群に属する複数の画素のそれぞれから出力される信号を加算してもよい。

撮像装置内で、異なる感度をもつ画素の集まりからなる画素ブロックを構成する画素群について画素加算が行われることにより、フィルタ処理等の画像処理時のデジタル演算負荷が軽減される。

また、前記撮像装置は、前記加算回路によって得られた前記第１画素群に属する複数の画素のそれぞれから出力される信号の和から、前記加算回路によって得られた前記第２画素群に属する複数の画素のそれぞれから出力される信号の和を減算する減算回路をさらに備えてもよい。

撮像装置内で、第１画素群の信号の和から第２画素群の信号の和を減算する演算が行われるため、アンシャープマスキング用のフィルタ処理等の画像処理時のデジタル演算負荷が軽減される。

また、上記構成において、前記第１画素群の各画素は第１のパターンで配列され、前記第２画素群の各画素は第２のパターンで配列され、前記画素アレイは、前記第１のパターンで配列する複数の画素からなる第３画素群と、前記第２のパターンで配列する複数の画素からなる第４画素群とを含む、前記第１画素ブロックとは異なる第２画素ブロックを有し、前記加算回路は、第３画素群に属する複数の画素のそれぞれから出力される信号を加算し、第４画素群に属する複数の画素のそれぞれから出力される信号を加算してもよい。

これにより、撮像装置内で、画素アレイ中の複数の画素に対するフィルタ処理が施され、アンシャープマスキング用のフィルタ処理等のデジタル演算負荷が軽減される。

また、上記構成において、前記検出回路は、ソースおよびドレインの一方が前記第１電極に接続されたトランジスタを含み、前記第１の電圧供給回路は、前記第１画素のリセット期間に、前記第１画素の前記トランジスタの前記ソースおよび前記ドレインの他方に第１電圧を供給し、前記第２の電圧供給回路は、前記第２画素のリセット期間に、前記第２画素の前記トランジスタの前記ソースおよび前記ドレインの他方に、前記第１電圧とは異なる第２電圧を供給してもよい。

また、上記構成において、前記検出回路は、一端が前記第１電極に接続された容量素子を含み、前記第１の電圧供給回路は、前記第１画素の電荷蓄積期間に、前記容量素子の他端に第１電圧を供給し、前記第２の電圧供給回路は、前記第２画素の電荷蓄積期間に、前記容量素子の他端に、前記第１電圧とは異なる第２電圧を供給してもよい。

また、上記構成において、前記第１画素の前記第２電極および前記第２画素の前記第２電極は、連続する単一の電極であってもよい。

また、一実施形態に係るカメラシステムは、上記撮像装置と、前記撮像装置から出力される画像信号を処理して画像データを出力するカメラ信号処理部と、を備える。

これにより、カメラシステムには、上記特徴をもつ撮像装置が備えられるので、高速な画像処理が可能なカメラシステムが実現される。

以下、図面を参照しながら、本開示の実施形態を詳細に説明する。なお、以下で説明する実施形態は、いずれも包括的または具体的な例を示す。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置および接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。本明細書において説明される種々の態様は、矛盾が生じない限り互いに組み合わせることが可能である。また、以下の実施形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。以下の説明において、実質的に同じ機能を有する構成要素は共通の参照符号で示し、説明を省略することがある。

（実施の形態）
前述のディープラーニングにおける畳み込みニューラルネットワークでは、畳み込み層とプーリング層という各処理階層により画像処理が行われている。畳み込み層では様々なフィルタ処理が適用されている。これらの処理は、イメージセンサから出力された信号に対する画像処理として実施されていた。つまり、これらの処理はイメージセンサの外で行われていた。しかし、画像処理の段階で複数の演算が行われるため、演算負荷や読み出し画素数が多いことにより、データレート律速、すなわちスピード低下といった課題があった。そこで、本開示では、畳み込み処理の一部をイメージセンサチップ内で実現することにより、画像処理時のデジタル演算負荷を軽減する。

図１に本開示の例示する第１の実施形態に係る撮像装置（イメージセンサとも呼ぶ）が備える画素ブロック６０を示す。より詳しくは、画素ブロック６０は、畳み込みフィルタが適用される３×３画素（画素１０ａ～１０ｉ）を示す。「×」は乗算を示す。画素ブロック６０の構成は図示する３×３画素に限らず、適用するフィルタによって任意に変更して良い。本開示では、画素ごとに所望の感度を設定することでゲインを設定する。また、画素ブロック内の任意の画素群に対して、あるいは、画素ブロック内の全ての画素に対して、加算読み出しを行う。本動作により、異なる感度の画素で電荷を蓄積させることで、光電変換時に乗算処理を完了する。続いて、読み出し時に加算読み出しや同時読み出しを行うことで加算処理を完了する。その結果、積和演算が実現される。なお、「加算」とは、複数の画素から出力される信号の加算であり、「画素加算」ともいう。

図示する例では、９個の画素１０ａ～１０ｉが３つの画素群に分類されている。３つの画素群のそれぞれが加算処理の対象となる画素の集まりである。第１画素群は、右下がりの対角線上に並ぶ３つの画素１０ａ、１０ｅおよび１０ｉで構成される。第２画素群は、千鳥状に配置された４つの画素１０ｂ、１０ｄ、１０ｆおよび１０ｈで構成される。第３画素群は、左下がりの対角線上に並ぶ２つの画素１０ｃおよび１０ｇで構成される。また、９個の画素１０ａ～１０ｉは、感度が異なる４種類の画素に分類される。つまり、２つの画素１０ｂおよび１０ｈは第１感度を有し、３つの画素１０ｃ、１０ｅおよび１０ｇは第２感度を有し、２つの画素１０ａおよび１０ｉは第３感度を有し、２つの画素１０ｄおよび１０ｆは第４感度を有する。第１画素群の加算読み出しによって、第３感度の画素１０ａおよび１０ｉと、第２感度の画素１０ｅとの画素加算の結果が得られる。第２画素群の加算読み出しによって、第１感度の画素１０ｂおよび１０ｈと、第４感度の画素１０ｄおよび１０ｆとの画素加算の結果が得られる。第３画素群の加算読み出しによって、第２感度の画素１０ｃおよび１０ｇの画素加算の結果が得られる。このように、９つの画素１０ａ～１０ｉからの出力として、第１から第３までの画素群それぞれについて画素加算した出力が得られる。したがって、９つの画素を１画素ずつに読み出す場合に比べ、読み出しデータ数あるいは、読み出し回数を１／３にすることができる。

（第１のバリエーション）
前述の畳み込み層では様々なフィルタ処理が適用されており、そのフィルタの１例を図２に示す。こちらは３×３画素単位で適用するフィルタを表しており、アンシャープマスキングの特徴を持つ。このフィルタは、図示する画素の配列であり、後述する多数の画素が２次元に配置された画素アレイに対して位置をずらしながら繰り返し適用される。適用された３×３の画素群の出力は、１つの値として合算して出力される。つまり、フィルタは、規定のパターンで配列された画素で構成され、その規定のパターンは、画素アレイ中に渡って繰り返される。本フィルタ内の各画素は、異なる感度、つまり、異なる演算係数ごとに、－１、５、０の３つの画素群に分類できる。演算係数が異なるとは、演算符号が異なる場合も含む。ここでは、画素１０ｂ、１０ｄ、１０ｆおよび１０ｈには演算係数として－１が割り当てられ、画素１０ｅには演算係数として５が割り当てられ、画素１０ａ、１０ｃ、１０ｇおよび１０ｉには演算係数として０が割り当てられている。

図３にフィルタ適用時の演算例を示す。左に図示された画素ブロック６０に記載されたＡ～Ｉはそれぞれの画素の出力値である画素値を示す。中央に図示された画素ブロック６０に記載された数値は、演算係数を示す。右に図示された演算式は、本フィルタによる画素加算の処理を示す。例えば、図２のフィルタでは、４隅の画素１０ａ、１０ｃ、１０ｇおよび１０ｉの画素値は０倍される。中央の画素１０ｅの画素値は５倍される。中央の画素１０ｅから見て上下左右に位置する４つの画素１０ｂ、１０ｄ、１０ｆおよび１０ｈの画素値は－１倍される。それぞれの画素値に対応する演算係数を掛けたものが足し合わせられ、合計（つまり、積和の結果）が出力される。

なお、図２および図３に示される例では、画素の感度として、負の演算係数に相当する感度が含まれているが、負の演算係数をもつ積和を実現する方法としてはこれに限られない。例えば、全ての画素に対して正の感度を設定し、第１画素群についての画素加算の結果から、第２画素群についての画素加算の結果を減算してもよい。このようにしても、結果として、負の演算係数をもつ積和を実現できる。図２のフィルタ処理の例であれば、「－１」の演算係数をもつ画素１０ｂ、１０ｄ、１０ｆおよび１０ｈに対して、「１」の演算係数に相当する感度を設定し、中央の画素１０ｅの画素値Ｅから、画素１０ｂ、１０ｄ、１０ｆおよび１０ｈに対する画素加算の結果（Ｂ＋Ｄ＋Ｆ＋Ｈ）を、減算回路を用いて減算する。これにより、図３に示される式と同じ積和が行われる。このような減算回路は、後述するように、撮像装置内に設けられた減算回路で実現される（図２５参照）。

図４に、図２のフィルタを適用する際に適した水平制御線の一例を示す。アンシャープマスキングフィルタでは、図４に示すように、千鳥状に配置されハッチされた画素１０ｂ、１０ｄ、１０ｆおよび１０ｈが同じ演算係数を持つ。本フィルタ内の画素群は３つであるが、画素を選択する水平制御線はＳＥＬ：ＡとＳＥＬ：Ｂの２本で良い。ＳＥＬ：Ａを３行同時にＯＮすることでハッチされた画素１０ｂ、１０ｄ、１０ｆおよび１０ｈが選択され、ＳＥＬ：Ｂを任意の行でＯＮすることでハッチされていない画素１０ａ、１０ｃ、１０ｅ、１０ｇおよび１０ｉのうち対応する行に位置する画素を選択することができる。ＳＥＬ：ＡをＯＮするとは、画素を選択する論理レベルに設定することを意味する。

図５は、図２のフィルタと図４の水平制御線（ＳＥＬ：Ａ）を適用した際の読み出し動作の一例を示す。３×３画素の画素ブロック６０に対して、水平制御線ＳＥＬ：Ａ＜ｉ＞からＳＥＬ：Ａ＜ｉ＋２＞までを３行同時にＯＮし、垂直信号線＜ｊ＞から垂直信号線＜ｊ＋２＞までの３列の垂直信号線のそれぞれに信号を読み出す。垂直信号線＜ｊ＞から垂直信号線＜ｊ＋２＞のそれぞれは、同一列に配置された画素から出力される信号を伝送する配線である。画素１０ｂ、１０ｄ、１０ｆおよび１０ｈは、感度比ｎ、ｍ、ｏ、ｐに対応する各感度で受光する。画素１０ｂと画素１０ｈとは同一の垂直信号線＜ｊ＋１＞に読み出されるため、垂直信号線＜ｊ＋１＞には、加算（つまり、積和）された信号ｎ×Ｂ＋ｐ×Ｈが読み出される。その後、列回路にて３列分の信号を加算することで、画素ブロック６０内のハッチされた画素１０ｂ、１０ｄ、１０ｆおよび１０ｈの画素値が加算されたデータ（ｎ×Ｂ＋ｍ×Ｄ＋ｏ×Ｆ＋ｐ×Ｈ）が読み出される。

図６は、図２のフィルタと図４の水平制御線（ＳＥＬ：Ｂ）を適用した際の読み出し動作を示す。画素１０ｅを選択するように、水平制御線ＳＥＬ：Ｂ＜ｉ＋１＞がＯＮされ、画素１０ｅからの信号は垂直信号線＜ｊ＋１＞に読み出される。

図５および図６の動作により、アンシャープマスキングに相当する読み出しが完了される。なお、画素ブロック６０内の４隅の画素１０ａ、１０ｃ、１０ｇおよび１０ｉは演算係数が０であるため、例示した読み出し動作では読み出しを行っていないが、受光時の感度をゼロとして加算読み出しをしても良い。

図７Ａは、カラーフィルタを考慮した際の、フィルタリング処理を適用する画素配列パターンの一例を示す。カラーフィルタを搭載したイメージセンサでは、図２に示すような３×３の画素群のフィルタを、画素アレイ７０における同色の画素群に適用してもよい。画素アレイ７０においては、赤色情報を取得するＲ画素、Ｒ画素から右に２画素置いて配置され緑色情報を取得するＧｒ画素、Ｒ画素から下に２画素置いて配置され緑色情報を取得するＧｂ画素、Ｒ画素から右に２画素下に２画素置いて配置され青色情報を取得するＢ画素の４つの画素がベイヤ配列となるように単位画素セルが配置されている。画素アレイ７０においては、色重心が一定に保たれるよう、図７Ａの矢印に示されるように、４種類の色ごとに、中心画素に同色の周辺画素が畳み込まれることになる。異なる列に配置された複数の画素からの読み出しを効率化するために、各画素について１本以上の垂直信号線４７、および、対象の垂直信号線４７同士を接続する列加算スイッチ７２を設けている。これにより色ごとに同時読み出しが可能となり、読み出しの高速化が可能となる。

（第２のバリエーション）
図７Ｂは、フィルタを適用する画素ブロックの配列例を示す。図７Ｂに示すように、フィルタを適用する画素ブロックは３×３や４×４などの画素群からなり、各画素ブロックを互いに隣接させてもよい。図７Ｂでは、画素ブロックが３×３の画素群からなる例を示している。図７Ｂでは、フィルタを適用する６つの画素ブロック６０ａ～６０ｆは、互いに隣接して配置されている。各画素ブロックを互いに隣接させ、画素アレイ７０全体にフィルタを掛けることにより、画素情報を欠くことなく畳み込みを行うことができ、画素出力データ数を削減することができる。

図７Ｃは、カラーフィルタを適用する画素ブロックの他の配列例を示す。図７Ｃに示すように、フィルタを適用する画素ブロックは、３×３や４×４などの画素群からなる画素ブロックを互いに１画素以上ずつずらして配置させてもよい。図７Ｃでは、画素ブロックが３×３の画素群からなる例を示している。図７Ｃでは、フィルタを適用する３つの画素ブロック６０ａ～６０ｃは、互いに１画素ずつずらしてオーバーラップするように配置されている。図７Ｃの例では、出力データ数は前述の各画素ブロックを互いに隣接させる場合（図７Ｂ）に比べて増えるが、全画素情報に対して畳み込みが可能である利点を持つ。

また、前記様々な種類の異なる畳み込み用フィルタは、時分割に適用しても良い。あるＮフレーム目の撮像時にはフィルタＡを適用し、次のＮ＋１フレーム目にはあるフィルタＢを適用する、というように、時分割に複数のフィルタにより畳み込みを行っても良い。

（第３のバリエーション）
図８Ａは、本開示の実施形態に係る撮像装置１００の例示的な回路構成を示す模式的な図である。図８Ａに示す撮像装置１００は、１チップの集積回路で実現される有機イメージセンサであり、２次元に配列された複数の単位画素セル１０を含む画素アレイＰＡを有する。図８Ａは、単位画素セル１０が２行２列のマトリクス状に配置された例を模式的に示している。言うまでもないが、撮像装置１００における単位画素セル１０の数および配置は、図８Ａに示す例に限定されない。なお、図８Ａでは、図示の便宜上、単位画素セル１０の感度を個別に設定するための回路（後述する図８Ｂに示す画素電極制御回路３３）の図示が省略されている。

各単位画素セル１０は、光電変換部１３および検出回路１４を有する。後に図面（図８Ｂ）を参照して説明するように、光電変換部１３は、互いに対向する２つの電極の間に挟まれた光電変換層を有し、入射した光を受けて信号電荷を生成する。光電変換部１３は、その全体が、単位画素セル１０ごとに独立した素子である必要はなく、光電変換部１３の例えば一部分が複数の単位画素セル１０にまたがっていてもよい。検出回路１４は、光電変換部１３によって生成された信号電荷を検出する回路である。この例では、検出回路１４は、信号検出トランジスタ２４およびアドレストランジスタ２６を含んでいる。信号検出トランジスタ２４およびアドレストランジスタ２６は、典型的には、電界効果トランジスタ（ＦＥＴ）であり、ここでは、信号検出トランジスタ２４およびアドレストランジスタ２６としてＮチャンネルＭＯＳを例示する。

図８Ａにおいて模式的に示すように、信号検出トランジスタ２４の制御端子（ここではゲート）は、光電変換部１３との電気的な接続を有する。光電変換部１３によって生成される信号電荷（正孔または電子）は、信号検出トランジスタ２４のゲートと光電変換部１３との間の電荷蓄積ノード４１に蓄積される。電荷蓄積ノード４１は、「フローティングディフュージョンノード」または「電荷蓄積部」とも呼ばれる。光電変換部１３の構造の詳細は、後述する。各単位画素セル１０の光電変換部１３は、対向電極電圧線１６に接続されている。対向電極電圧線１６は対向電極電圧供給回路３２に接続されている。以下、対向電極電圧供給回路３２を単に「電圧供給回路３２」と呼ぶ。電圧供給回路３２は、任意の可変電圧を供給可能に構成された回路である。電圧供給回路３２は、撮像装置１００の動作時、対向電極電圧線１６を介して光電変換部１３に所定の電圧を供給する。電圧供給回路３２は、特定の電源回路に限定されず、所定の電圧を生成する回路であってもよいし、他の電源から供給された電圧を所定の電圧に変換する回路であってもよい。

後に詳しく説明するように、電圧供給回路３２から光電変換部１３に供給される電圧が、互いに異なる複数の電圧の間で切り替えられることにより、光電変換部１３から電荷蓄積ノード４１への信号電荷の蓄積の開始時点および終了時点が制御される。また、電荷蓄積ノード４１の電圧または画素電極１１の電圧を制御することによっても同等の機能を実現することが可能である。換言すれば、本開示の実施形態では、電圧供給回路３２から光電変換部１３に供給される電圧を切り替えることによって、あるいは電荷蓄積ノード４１または画素電極１１の初期電圧を切り替えることによって、電子シャッタ動作が実行される。撮像装置１００の具体的な動作の例は、後述する。図８Ａに示す構成においては電荷蓄積ノード４１と画素電極１１は接続されており同一の電位となる。

各単位画素セル１０は、電源電圧ＶＤＤを供給する電源線４０に接続されている。図示するように、電源線４０には、信号検出トランジスタ２４の入力端子（典型的にはドレイン）が接続されている。電源線４０がソースフォロア電源として機能することにより、信号検出トランジスタ２４は、光電変換部１３によって生成された信号を増幅して出力する。

信号検出トランジスタ２４の出力端子（ここではソース）には、アドレストランジスタ２６の入力端子（ここではドレイン）が接続されている。アドレストランジスタ２６の出力端子（ここではソース）は、画素アレイＰＡの列ごとに配置された複数の垂直信号線４７のうちの１つに接続されている。アドレストランジスタ２６の制御端子（ここではゲート）は、アドレス制御線４６に接続されている。アドレス制御線４６の電位を制御することにより、信号検出トランジスタ２４の出力を、対応する垂直信号線４７に選択的に読み出すことができる。

図示する例では、アドレス制御線４６は、垂直走査回路３６に接続されている。垂直走査回路３６は、「行走査回路」とも呼ばれる。垂直走査回路３６は、アドレス制御線４６に所定の電圧を印加することにより、各行に配置された複数の単位画素セル１０を行単位で選択する。これにより、選択された単位画素セル１０の信号の読み出しと、画素電極のリセットとが実行される。画素電極のリセットについては後述する。

垂直信号線４７は、画素アレイＰＡからの画素信号を周辺回路へ伝達する主信号線である。垂直信号線４７には、カラム信号処理回路３７が接続される。カラム信号処理回路３７は「行信号蓄積回路」とも呼ばれる。カラム信号処理回路３７は、相関二重サンプリングに代表される雑音抑圧信号処理およびアナログ－デジタル変換（すなわち、ＡＤ変換）などを行う。図示するように、カラム信号処理回路３７は、画素アレイＰＡにおける単位画素セル１０の各列に対応して設けられる。カラム信号処理回路３７には、水平信号読み出し回路３８が接続される。水平信号読み出し回路３８は、「列走査回路」とも呼ばれる。水平信号読み出し回路３８は、複数のカラム信号処理回路３７から水平共通信号線４９に信号を順次読み出す。

単位画素セル１０は、リセットトランジスタ２８を有する。リセットトランジスタ２８は、例えば、信号検出トランジスタ２４およびアドレストランジスタ２６と同様に、電界効果トランジスタであり得る。以下では、特に断りの無い限り、リセットトランジスタ２８としてＮチャンネルＭＯＳを適用した例を説明する。図示するように、このリセットトランジスタ２８は、リセット電圧Ｖｒを供給するリセット電圧線４４と、電荷蓄積ノード４１との間に接続される。リセットトランジスタ２８の制御端子（ここではゲート）は、リセット制御線４８に接続されている。リセット制御線４８の電位を制御することによって、電荷蓄積ノード４１の電位をリセット電圧Ｖｒにリセットすることができる。この例では、リセット制御線４８は、垂直走査回路３６に接続されている。垂直走査回路３６がリセット制御線４８に所定の電圧を印加することにより、各行に配置された複数の単位画素セル１０を行単位でリセットすることができる。

この例では、リセットトランジスタ２８にリセット電圧Ｖｒを供給するリセット電圧線４４が、リセット電圧供給回路３４に接続されている。以下、リセット電圧供給回路３４を単に「リセット電圧源３４」と呼ぶ。リセット電圧源３４は、撮像装置１００の動作時にリセット電圧線４４に所定のリセット電圧Ｖｒを供給できる構成を有していればよく、上述の電圧供給回路３２と同様に、特定の電源回路に限定されない。電圧供給回路３２およびリセット電圧源３４の各々は、単一の電圧供給回路の一部分であってもよいし、独立した別個の電圧供給回路であってもよい。なお、電圧供給回路３２およびリセット電圧源３４の一方または両方が、垂直走査回路３６の一部分であってもよい。あるいは、電圧供給回路３２からの対向電極電圧、および／またはリセット電圧源３４からのリセット電圧Ｖｒは、垂直走査回路３６を介して各単位画素セル１０に供給されてもよい。

リセット電圧Ｖｒとして、検出回路１４の電源電圧ＶＤＤを用いることも可能である。この場合、各単位画素セル１０に電源電圧を供給する電圧供給回路（図８Ａにおいて不図示）と、リセット電圧源３４とを共通化し得る。また、電源線４０と、リセット電圧線４４とを共通化できるので、画素アレイＰＡにおける配線を単純化し得る。ただし、リセット電圧Ｖｒと、検出回路１４の電源電圧ＶＤＤとに互いに異なる電圧を用いることは、撮像装置１００のより柔軟な制御を可能にする。

図８Ｂは、単位画素セル１０の例示的なデバイス構造を模式的に示す。図８Ｂに例示する構成では、上述の信号検出トランジスタ２４、アドレストランジスタ２６およびリセットトランジスタ２８が、半導体基板２０に形成されている。半導体基板２０は、その全体が半導体である基板に限定されない。半導体基板２０は、感光領域が形成される側の表面に半導体層が設けられた絶縁性基板などであってもよい。ここでは、半導体基板２０としてＰ型シリコン（Ｓｉ）基板を用いる例を説明する。

半導体基板２０は、不純物領域（ここではＮ型領域）２６ｓ、２４ｓ、２４ｄ、２８ｄおよび２８ｓと、単位画素セル１０間の電気的な分離のための素子分離領域２０ｔとを有する。ここでは、素子分離領域２０ｔは、不純物領域２４ｄと不純物領域２８ｄとの間にも設けられている。素子分離領域２０ｔは、例えば所定の注入条件のもとでアクセプタのイオン注入を行うことによって形成される。

不純物領域２６ｓ、２４ｓ、２４ｄ、２８ｄおよび２８ｓは、典型的には、半導体基板２０内に形成された拡散層である。図８Ｂに模式的に示すように、信号検出トランジスタ２４は、不純物領域２４ｓおよび２４ｄと、ゲート電極２４ｇとを含む。ゲート電極２４ｇは、典型的にはポリシリコン電極である。不純物領域２４ｓおよび２４ｄは、それぞれ、信号検出トランジスタ２４の例えばソース領域およびドレイン領域として機能する。不純物領域２４ｓと２４ｄとの間に、信号検出トランジスタ２４のチャネル領域が形成される。

同様に、アドレストランジスタ２６は、不純物領域２６ｓおよび２４ｓと、アドレス制御線４６に接続されたゲート電極２６ｇとを含む。ゲート電極２６ｇは、典型的にはポリシリコンである。この例では、信号検出トランジスタ２４およびアドレストランジスタ２６は、不純物領域２４ｓを共有することによって互いに電気的に接続されている。不純物領域２６ｓは、アドレストランジスタ２６の例えばソース領域として機能する。不純物領域２６ｓは、図８Ｂにおいて不図示の垂直信号線４７との接続を有する。

リセットトランジスタ２８は、不純物領域２８ｄおよび２８ｓと、リセット制御線４８に接続されたゲート電極２８ｇとを含む。ゲート電極２８ｇは、典型的にはポリシリコンである。不純物領域２８ｓは、リセットトランジスタ２８の例えばソース領域として機能する。不純物領域２８ｓは、図８Ｂにおいて不図示のリセット電圧線４４に接続されている。

半導体基板２０上には、信号検出トランジスタ２４、アドレストランジスタ２６およびリセットトランジスタ２８を覆うように、層間絶縁層５０が配置されている。層間絶縁層５０は、典型的には二酸化シリコンである。図示するように、層間絶縁層５０中には、配線層５６が配置され得る。配線層５６は、典型的には、銅などの金属から形成され、例えば、上述の垂直信号線４７などの配線をその一部に含み得る。層間絶縁層５０中の絶縁層の層数、および、層間絶縁層５０中に配置される配線層５６の層数は任意に設定可能であり、図８Ｂに示す例に限定されない。

層間絶縁層５０上には、上述の光電変換部１３が配置される。別の言い方をすれば、本開示の実施形態では、画素アレイＰＡを構成する複数の単位画素セル１０が、半導体基板２０上に形成されている。半導体基板２０上に２次元に配列された複数の単位画素セル１０は、感光領域（画素領域とも呼ぶ）を形成する。隣接する２つの単位画素セル１０のそれぞれの中心線の間隔（すなわち、画素ピッチ）は、例えば２μｍ程度であり得る。

光電変換部１３は、画素電極１１と、対向電極１２と、これらの間に配置された光電変換層１５とを含む。画素電極１１は第１電極の一例であり、対向電極１２は第２電極の一例である。この例では、対向電極１２および光電変換層１５は、複数の単位画素セル１０にまたがって形成されている。画素電極１１は、単位画素セル１０ごとに設けられており、隣接する他の単位画素セル１０の画素電極１１と空間的に分離されている。これにより、画素電極１１は、他の単位画素セル１０の画素電極１１から電気的に分離されている。

対向電極１２は、典型的には、透明な導電性材料から形成される透明電極である。対向電極１２は、光電変換層１５の光が入射される側に配置される。したがって、光電変換層１５には、対向電極１２を透過した光が入射する。なお、撮像装置１００によって検出される光は、可視光の波長範囲（例えば、３８０ｎｍ以上７８０ｎｍ以下）内の光に限定されない。本明細書における「透明」は、検出しようとする波長範囲の光の少なくとも一部を透過することを意味し、可視光の波長範囲全体にわたって光を透過することは必須ではない。本明細書では、赤外線および紫外線を含めた電磁波全般を、便宜上「光」と表現する。対向電極１２には、例えば、ＩＴＯ、ＩＺＯ、ＡＺＯ、ＦＴＯ、ＳｎＯ_２、ＴｉＯ_２、ＺｎＯ_２などの透明導電性酸化物（Ｔｒａｎｓｐａｒｅｎｔ Ｃｏｎｄｕｃｔｉｎｇ Ｏｘｉｄｅ（ＴＣＯ））を用いることができる。

光電変換層１５は、入射する光を受けて正孔－電子対を発生させる。光電変換層１５は、典型的には、有機材料（「有機膜」ともいう）から形成される。有機材料は、例えば、ｐ型有機半導体とｎ型有機半導体とが接合された構成を含む。ｐ型有機半導体としては、トリアリールアミン化合物、ベンジジン化合物、ピラゾリン化合物等の電子供与性のある有機化合物を用いることができる。ｎ型有機半導体として、窒素原子、酸素原子、硫黄原子を含有する５～７員のヘテロ環化合物、縮合芳香族炭素環化合物、ポリアリーレン化合物等の電子受容性のある化合物を用いることができる。

対向電極１２は、電圧供給回路３２に接続された対向電極電圧線１６との接続を有する。また、ここでは、対向電極１２は、複数の単位画素セル１０にまたがって形成されている。したがって、対向電極電圧線１６を介して、電圧供給回路３２から所望の大きさの対向電極電圧を複数の単位画素セル１０に一括して印加することが可能である。なお、電圧供給回路３２から所望の大きさの対向電極電圧を印加することができれば、対向電極１２は、単位画素セル１０ごとに分離して設けられていてもよい。同様に、光電変換層１５が単位画素セル１０ごとに分離して設けられていてもよい。

画素電極１１には、画素電極制御回路３３が接続されている。画素電極制御回路３３は、任意の可変電圧を供給可能に構成された回路である。画素電極制御回路３３は、撮像装置１００の動作時、光電変換部１３の画素電極１１に所定の電圧を供給する。画素電極制御回路３３は、特定の電源回路に限定されず、所定の電圧を生成する回路であってもよいし、他の電源から供給された電圧を所定の電圧に変換する回路であってもよい。

後に詳しく説明するように、電圧供給回路３２と画素電極制御回路３３のどちらか、もしくは両方は、露光期間と非露光期間との間で互いに異なる電圧を光電変換部１３に供給することで各画素の感度を制御する。本明細書において、「露光期間」は、光電変換により生成される正および負の電荷の一方（すなわち、信号電荷）を電荷蓄積部に蓄積するための期間を意味し、「電荷蓄積期間」と呼んでもよい。また、本明細書では、撮像装置の動作中であって露光期間以外の期間を「非露光期間」と呼ぶ。なお、「非露光期間」は、光電変換部１３への光の入射が遮断されている期間に限定されず、光電変換部１３に光が照射されている期間を含んでいてもよい。

画素電極１１の電位に対する対向電極１２の電位を制御することにより、光電変換によって光電変換層１５内に生じた正孔－電子対のうち、正孔および電子のいずれか一方を、画素電極１１によって収集することができる。しかし、対向電極１２が画素アレイ全面に設けられている場合、行毎や画素毎の制御は難しい。対向電極１２をパターニングにより画素単位に分割する方法も考えられるが、分割された対向電極のそれぞれに個別の電圧を印加するための配線が課題となる。

例えば信号電荷として正孔を利用する場合、画素電極１１よりも対向電極１２の電位を高くすることにより、画素電極１１によって正孔を選択的に収集することが可能である。以下では、信号電荷として正孔を利用する場合を例示する。もちろん、信号電荷として電子を利用することも可能である。

対向電極１２に対向する画素電極１１は、対向電極１２と画素電極１１との間に適切なバイアス電圧が与えられることにより、光電変換層１５において光電変換によって発生した正および負の電荷のうちの一方を収集する。画素電極１１は、例えば、アルミニウム、銅などの金属、金属窒化物、または、不純物がドープされることにより導電性が付与されたポリシリコンから形成される。

画素電極１１は遮光性の電極であってもよい。例えば、画素電極１１として、厚さが１００ｎｍのＴａＮ電極を形成することにより、十分な遮光性を実現し得る。画素電極１１を遮光性の電極とすることにより、光電変換層１５を通過した光が、半導体基板２０に形成されたトランジスタのチャネル領域または不純物領域へ入射するのを抑制し得る。半導体基板２０に形成されたトランジスタとは、具体的には、信号検出トランジスタ２４、アドレストランジスタ２６およびリセットトランジスタ２８の少なくともいずれか１つである。上述の配線層５６を利用して層間絶縁層５０内に遮光膜を形成してもよい。半導体基板２０に形成されたトランジスタのチャネル領域への光の入射を抑制することにより、トランジスタの特性のシフト（例えば、閾値電圧の変動）などを抑制し得る。また、半導体基板２０に形成された不純物領域への光の入射を抑制することにより、不純物領域における意図しない光電変換によってノイズが混入することを抑制し得る。このように、半導体基板２０への光の入射の抑制は、撮像装置１００の信頼性の向上に貢献する。

図８Ｂに模式的に示すように、画素電極１１は、コンタクトプラグ５２、配線５３およびコンタクトプラグ５４を介して、信号検出トランジスタ２４のゲート電極２４ｇに接続されている。言い換えれば、信号検出トランジスタ２４のゲートは、画素電極１１との電気的な接続を有する。このコンタクトプラグ５２、配線５３は、例えば銅などの金属から形成され得る。コンタクトプラグ５２、配線５３およびコンタクトプラグ５４は、信号検出トランジスタ２４と光電変換部１３との間の電荷蓄積ノード４１（図８Ａ参照）の少なくとも一部を構成する。配線５３は、配線層５６の一部であり得る。また、画素電極１１は、コンタクトプラグ５２、配線５３およびコンタクトプラグ５５を介して、不純物領域２８ｄにも接続されている。図８Ｂに例示する構成において、信号検出トランジスタ２４のゲート電極２４ｇ、コンタクトプラグ５２、配線５３、コンタクトプラグ５４および５５、ならびに、リセットトランジスタ２８のソース領域およびドレイン領域の一方である不純物領域２８ｄは、画素電極１１によって収集された信号電荷を蓄積する電荷蓄積部として機能する。

画素電極１１によって信号電荷が収集されることにより、電荷蓄積部に蓄積された信号電荷の量に応じた電圧が、信号検出トランジスタ２４のゲートに印加される。信号検出トランジスタ２４は、この電圧を増幅する。信号検出トランジスタ２４によって増幅された電圧が、信号電圧としてアドレストランジスタ２６を介して選択的に読み出される。

光電変換部１３の上方には、カラーフィルタ６と、マイクロレンズ５とが形成されている。カラーフィルタ６は、例えば、パターニングによるオンチップカラーフィルタとして形成され、染料や顔料が分散された感光性樹脂等を含む。マイクロレンズ５は、例えば、オンチップマイクロレンズとして形成され、紫外線感光材等を含む。

図８Ｂに示すように、単位画素セル１０のそれぞれに独立して設けられた画素電極制御回路３３により画素電極１１の電位を制御する。これにより、画素ごとに感度を変化させることができる。例えば、全画素同時に、感度が最も低くなる電位を選択することでグローバルシャッタ機能を実現できる。グローバルシャッタは、光電変換層１５に印加される電圧を制御することで実現できる。なお、グローバルシャッタは、電圧供給回路３２によって対向電極１２の電位を制御することによっても実現できる。その場合には、対向電極１２を画素毎に分割する必要がある。図９は、光電変換層１５の感度の電圧依存性の一例を示す。光電変換層１５を構成する有機膜に電圧Ｖａが印加された場合には、光電変換層１５の感度は感度Ａとなり、電圧Ｖａよりも低い電圧Ｖｂが印加された場合には、光電変換層１５の感度は感度Ｂとなる。

なお、上記した画素ごとの感度設定は、単層の光電変換層１５についてだけでなく、図１０に示すような分光感度特性の異なる２層以上の光電変換層１５について実施しても良い。分光感度特性とは、入射する光の各波長に対する感度特性を意味する。図１０では、光電変換層１５は、分光感度特性が異なる２つの光電変換層１５ａおよび１５ｂが積層されて構成されている。分光感度特性の異なる光電変換層１５ａおよび１５ｂを積層し、印加電圧によって感度を設定することにより、波長情報の畳み込みも可能となる。なお、単に感度の異なる２層以上の光電変換層１５を設けてもよい。

（第１の回路図）
図１１に、画素電極１１の電位により感度を設定する単位画素セル１０の模式的な回路図を示す。画素電極１１には、電圧印加回路を含む電圧書き込み手段６１、および、信号を読み出す読み出し回路６２が接続されている。読み出し回路６２から出力された信号は、選択回路６３を介して垂直信号線４７に出力される。電圧書き込み手段６１は、図８Ｂの画素電極制御回路３３に相当する。読み出し回路６２は、図８Ａの信号検出トランジスタ２４に相当する。選択回路６３は、図８Ａのアドレストランジスタ２６に相当する。電圧書き込み手段６１により、電荷蓄積ノード４１の電位が任意の電圧に初期化される。すなわち、電荷蓄積期間の開始時における電荷蓄積ノード４１の電位、すなわち画素電極１１の電位を任意の電位に設定できる。これにより、単位画素セル１０の感度を任意に設定でき、任意の感度で露光を開始できる。電圧書き込み手段６１により、電荷蓄積ノード４１の電位を任意に設定することで、光電変換層１５に印加される電圧を制御することが可能となる。これにより、画素単位の感度を制御することができる。電圧書き込み手段６１は、電源電圧など任意の電圧にリセットしてもよく、リセット手段を通して外部からの電圧を電荷蓄積ノード４１に書き込んでもよい。なお、電荷蓄積期間に全く光が照射されない場合には、電荷蓄積期間の開始時点における対向電極１２および画素電極１１の間の電位差、すなわち、光電変換層１５に印加される電圧は電荷蓄積期間の終了時点まで維持される。また、電荷蓄積期間の開始時点における画素電極１１の電位も電荷蓄積期間の終了時点まで維持される。

（第２の回路図）
図１２は、電荷蓄積ノード４１に容量ＣＳが接続されている、単位画素セル１０の模式的な回路図を示す。電荷蓄積ノード４１は、容量ＣＳを介して、行方向に設けられた信号線ＴＰに接続されている。信号線ＴＰにパルス状の電圧を印加することで、容量ＣＳによるカップリングにより、電荷蓄積ノード４１の電位を任意に設定でき、光電変換層１５に印加される電圧を制御することが可能となる。例えば、信号線ＴＰの電圧をＬＯＷレベルからＨＩＧＨレベルにすることで、電荷蓄積ノード４１の電圧は、電荷蓄積ノード４１の容量値と容量ＣＳの容量値とに依存して昇圧される。このように、電荷蓄積期間において信号線ＴＰに印加する電圧を任意に設定することにより、電荷蓄積期間の開始時における電荷蓄積ノード４１の電位、すなわち画素電極の１１の電位を任意の電位に設定できる。これにより、単位画素セル１０の感度を任意に設定できる。容量ＣＳの容量値を大きくすることで、制御する信号線ＴＰの電圧振幅を小さくすることができる。また、微細画素のためには、信号線ＴＰの電圧振幅を大きくし、容量ＣＳのサイズを小さくしてもよい。本構成は、行ごとに個別の信号線ＴＰを設けることで、ローリングシャッタ動作が可能となる。光電変換層１５に印加される電位差を光電変換の感度がゼロになるように制御することで、ローリングシャッタが実現できる。光電変換層１５に印加される電位差を光電変換の感度が所望の値になるように制御することで、ローリング感度可変が実現できる。具体的には、例えば、感度がセロの状態と、通常の感度の状態とを行単位で切り替えることにより、従来のローリングシャッタと同様に行単位で順次に露光することができる。なお、露光時において、容量ＣＳを介して電荷蓄積ノード４１の電位を上げると、蓄積した電荷の読み出し時に、読み出し回路６２の動作電圧範囲に対して、電荷蓄積ノード４１の電位が高くなり読み出せなくなる場合もあり得る。このような場合には、読み出し回路６２の電源電圧を上げてもよいが、消費電力が増大してしまう。そこで、露光期間において信号線ＴＰの電圧を昇圧し、その後の読み出し期間では信号線ＴＰの電圧を降圧してもよい。これにより、読み出し期間の電荷蓄積ノード４１の電位が低下し、読み出し回路６２の電源電圧を上げることなく蓄積した電荷を読み出すことができる。

（第３の回路図）
図１３は、画素毎に感度を変えた時の電圧ダイアグラムを示す。画素内、もしくは画素外に設けられた電圧書き込み手段６１により、各画素１０ａ～１０ｃの画素電極１１に感度設定用のリセット電圧を書き込む。図１３において、画素１０ａでは電圧Ｖ１を書き込むことにより画素１０ａを第１感度に設定し、画素１０ａに隣接する画素１０ｂでは電圧Ｖ２を書き込むことにより画素１０ｂを第２感度に設定し、画素１０ｂに隣接する画素１０ｃでは電圧Ｖ３を書き込むことにより画素１０ｃを第３感度に設定する。このように、画素ごとに感度を設定することにより、畳み込み時のフィルタ係数（つまり、演算係数）を画素ごとに設定することができる。

（第４の回路図）
図１４は、アクティブマトリクス構成において、画素ごとに感度設定用の電圧を書き込むための基本的な回路図の一例を示す。画素電極１１への電圧印加方法は、本図に示すように、水平制御線８５および垂直制御線８４によるアクティブマトリクス方式で行っても良い。感度を設定したい画素に対して、水平方向と垂直方向とから制御信号を与えることで、画素ごとに設けられた行列選択回路８１に制御信号を与える。行列選択回路８１は、水平および垂直の両方向から制御信号が入力されたとき、すなわちアクティブ状態になったとき、画素内スイッチ８２をＯＮする。これにより、行列選択回路８１は、画素アレイＰＡ外に設けられた下部電圧生成回路８０からの電位を、下部電圧線８３および画素内スイッチ８２を介して画素電極１１に印加する。このアクティブマトリクス方式により、画素アレイＰＡ内の任意の画素１０を選択し、画素電極１１の電圧を変化させることができる。画素電極１１へ電圧を書き込んでいるときは、対向電極１２の電圧をＬｏｗレベルとしてシャッタ状態としておいてもよい。これにより、電圧書き込み後も露光が始まらないという利点がある。

（第５の回路図）
図１５は、アクティブマトリクス構成において、画素ごとに感度設定用の電圧を書き込むための具体的な回路図の一例を示す。図示するように、図１４に示される行列選択回路８１の具体例として、ＡＮＤ回路８１ａを用いてもよい。図１４に示される画素内スイッチ８２の具体例として、トランジスタ８２ａで実現しても良い。なお、ＡＮＤ回路８１ａを用いる場合には、一般的には、ＡＮＤ回路はＮＡＮＤ回路とインバータ回路とにより構成されるため、多くの素子数が必要となる。ここで素子数とは、例えばトランジスタの個数である。そのため、ＡＮＤ回路８１ａの代わりとしてＮＡＮＤ回路を採用し、Ｈｉｇｈ電圧でアクティブとなる駆動システムではなく、Ｌｏｗ電圧でアクティブとなる駆動システムにしても良い。

（第６の回路図）
図１６は、アクティブマトリクス構成において、画素ごとに感度設定用の電圧を書き込むための具体的な回路図の他の一例を示す。図１５に示した回路図からさらに素子数を減らした例を示す。図１４に示される行列選択回路８１の具体例として、１つのＮＭＯＳトランジスタ８１ｂを用いている。本構成により、画素内に２つのトランジスタ８１ｂおよび８２ｂを追加するだけで、アクティブマトリクス方式を実現できる。

（第７の回路図）
図１７は、アクティブマトリクス構成において、画素電極１１に電圧を書き込むときのシーケンスの一例を示す。下部電圧生成回路８０は、画素電極１１の電位を決定するための任意の電圧を画素アレイ７０に印加する。電圧書き込みアドレス回路９２は、行選択回路９０および列選択回路９１に、電圧を書き込む画素のアドレスの情報を伝達する。ある時間において、行選択回路９０が１行目を選択し、列選択回路９１が任意の列を選択することで、１行目の任意の画素に対して電圧が書き込まれる。この電圧の書き込みが終わると、行選択回路９０は２行目を選択し、列選択回路９１は、所望の列に切り替える。下部電圧生成回路８０は、電圧書き込みアドレス回路９２により指定された画素に電圧１を書き込む。この動作を１行目から最終行目まで行った後、下部電圧生成回路８０は次に設定する感度に対応する電圧２に切り替え、電圧１の書き込みと同様にして指定された画素への電圧書き込みを順次行う。

なお、電圧書き込みアドレス回路９２は、イメージセンサのチップ内に搭載されてもよく、チップ外に搭載されてもよい。

なお、電圧書き込みシーケンスは、図１７のように行ごとに行わなくてもよい。例えば、画素アレイ７０の全画素に対して同時に電圧の書き込みを行い、書き込み時間の短縮を行っても良い。その際、全画素を一旦同じ電圧に設定した後、任意の画素だけを選択して別の電圧を上書きすることを繰り返してもよい。これにより、書き込み速度の高速化や電力削減の効果が望める。

（第４のバリエーション）
図１８は、露光時間による感度設定方法の一例を示す。前述した光電変換層に印加する電圧による感度設定方法に加えて、露光時間の調整による感度設定方法を組み合わせてもよく、露光時間の調整による感度設定方法を単独で用いてもよい。有機イメージセンサでは、有機膜で発生した電荷を電圧に変換し、読み出し回路がこの電圧を読み出す。つまり、蓄積電荷を破壊しないで読み出すこと、いわゆる非破壊読み出しが可能である。図１８に示すように、演算係数「１」を掛ける第１画素と、演算係数「５」を掛ける第２画素とがある場合を想定する。この場合、露光時間Ｔにおいて、第１画素を読み出し、第２画素を非破壊読み出しにより読み出す。第２画素はそのまま露光を続け、露光時間５Ｔが経過した時に第２画素を読み出す。これにより、第１画素と第２画素との感度比率を５倍とすることができる。

図１９には、露光時間による感度設定方法の別の例を示す。この例では、露光時間Ｔにおいて、第１画素だけでなく第２画素のデータも、通常の破壊読出しで読み出して保持しておく。その後、第２画素において追加で露光時間４Ｔの露光を行い読み出す。第２画素において、露光時間１Ｔの露光信号と露光時間４Ｔの露光信号とを加算し、合計露光時間５Ｔの露光信号を取得しても良い。これにより、第１画素と同じタイミングでの読み出し時には、全ての画素について通常の破壊読み出しを行うことになる。したがって、アクセスする画素を選択するためのアドレス選択の操作を必要とせずに、一括して読み出すことができる。また、露光時間４Ｔの露光完了後のみ、読み出し画素のアドレス選択の操作を行えばよいため、駆動システムの簡易化が可能となる。

（第５のバリエーション）
図２０は、読み出し回路６２の出力側での画素加算方法の一例を示す。画素＜ｉ、ｊ＞および画素＜ｉ＋１、ｊ＞のそれぞれは、電圧書き込み手段６１によって画素電極１１が任意の電圧に設定され、所定の感度で電荷を蓄積する。これら２つの画素の感度は異なっていてもよく、同じであってもよい。これら２つの画素のそれぞれから、電荷蓄積期間の前または後に、リセットレベルまたは信号レベルを読み出す際の動作を説明する。加算する任意の同一列に接続された２つの画素１０ａおよび１０ｂに対して、選択回路６３を同時にＯＮ（導通状態に）して出力することにより、垂直信号線４７で電圧を加算する。このケースでは、垂直信号線４７が、複数の画素から出力される信号を加算する加算回路として機能する。１回の読み出しで２画素分の加算読み出しが可能となる。この読み出し方法では、読み出し回路６２の非線形性などが問題となり得る。よって、リセットレベル取得時および画素信号取得時に選択回路６３を同時にＯＮして読み出し、リセットレベル取得時および画素信号取得時のそれぞれで得られた信号同士を減算してもよい。これにより、一定のオフセット成分を除去し、前述の非線形性の影響を低減できる。なお、選択回路６３は、読み出し回路６２の内部に持たせてもよく、読み出しを実施するときのみ読み出し回路６２を有効にしてもよい。この場合には、図２０における選択回路６３を省略することができる。

図２１は、電荷蓄積ノード４１での画素加算方法の一例を示す。前述の読み出し回路６２の出力側での加算ではなく、加算する画素のフローティングディフュージョンＦＤ同士を接続する。すなわち、接続配線６５および加算用スイッチ６６により、画素１０ａおよび１０ｂのそれぞれのフローティングディフュージョンＦＤを接続し、どちらか一方の画素の選択回路６３だけをＯＮして読み出す。このケースでは、接続配線６５および加算用スイッチ６６が、複数の画素から出力される信号を加算する加算回路として機能する。このような画素加算方法は、図２０に示される前述の読み出し方法に比べて、加算用スイッチ６６と接続配線６５とを追加する必要がある。しかし、読み出し回路６２の非線形性の影響が少ない。更に、一方の読み出し回路６２のみを使用するので例えば消費電力を低減できるという効果が望める。なお、加算用スイッチ６６は必ずしも必要ではなく、加算する画素のフローティングディフュージョンＦＤ同士が接続配線６５で短絡されていてもよい。このような場合には、これらの画素は常に信号の加算が行われる。

図２２は、２列間での画素加算方法の一例を示す。水平方向に隣接する画素の画素値の加算は、列間に接続配線７１および列加算スイッチ７２を挿入してもよい。列加算スイッチ７２をＯＮした状態で、画素＜ｉ、ｊ＞および画素＜ｉ、ｊ＋１＞のそれぞれの選択回路６３を同時にＯＮすることにより、垂直信号線４７ａおよび４７ｂ、接続配線７１ならびに列加算スイッチ７２を介して画素加算をすることができる。このケースでは、接続配線７１および列加算スイッチ７２が、複数の画素から出力される信号を加算する加算回路として機能する。なお、列加算スイッチ７２は必ずしも必要ではなく、垂直信号線４７ａと垂直信号線４７ｂとが接続配線７１で短絡されていてもよい。この場合には、画素＜ｉ、ｊ＞および画素＜ｉ、ｊ＋１＞のそれぞれの選択回路６３を同時にＯＮした場合に、それぞれの画素値が常に加算される。

図２３は、間に１列を挟む２列間での画素加算方法の一例を示す。画素加算する対象画素が水平方向に離れている際は、図示するように加算すれば良い。つまり、画素＜ｉ、ｊ＞と画素＜ｉ、ｊ＋２＞との間での画素加算は、列加算スイッチ７２ａをＯＮにした状態で、画素＜ｉ、ｊ＞および画素＜ｉ、ｊ＋２＞のそれぞれの選択回路６３を同時にＯＮすればよい。これにより、垂直信号線４７ａおよび４７ｃ、接続配線７１ａ、ならびに、列加算スイッチ７２ａを介して画素加算を行うことができる。同様に、画素＜ｉ、ｊ＋１＞と画素＜ｉ、ｊ＋３＞との間での画素加算は、列加算スイッチ７２ｂをＯＮにした状態で、画素＜ｉ、ｊ＋１＞および画素＜ｉ、ｊ＋３＞のそれぞれの選択回路６３を同時にＯＮすればよい。これにより、垂直信号線４７ｂおよび４７ｄ、接続配線７１ｂ、ならびに、列加算スイッチ７２ｂを介して画素加算を行うことができる。

図２４は、３列間での画素加算方法の一例を示す。互いに隣接する画素間の加算は２画素以上について行っても良い。例えば、図２４の列スイッチパターンのように３列の画素間の加算を行ってもよい。つまり、画素＜ｉ、ｊ＞と画素＜ｉ、ｊ＋１＞と画素＜ｉ、ｊ＋２＞との間での画素加算は、列加算スイッチ７２ｃおよび７２ｄをＯＮにした状態で、画素＜ｉ、ｊ＞、画素＜ｉ、ｊ＋１＞および画素＜ｉ、ｊ＋２＞のそれぞれの選択回路６３を同時にＯＮすればよい。これにより、垂直信号線４７ａ、４７ｂおよび４７ｃ、接続配線７１ｃおよび７１ｄ、ならびに、列加算スイッチ７２ｃおよび７２ｄを介して画素加算を行うことができる。図５に示す垂直信号線＜ｊ＞、＜ｊ＋１＞、＜ｊ＋２＞を対象とした画素加算は、図２４の列スイッチパターンを用いて加算しても良い。

なお、加算動作は前述のアナログドメインではなく、カラム信号処理回路３７におけるカラムＡＤＣ時のカウンタデジタルメモリ部（つまり、デジタルドメイン）で行っても良い。

（第６のバリエーション）
図２５を参照して、本実施の形態によるカメラシステム２０４を説明する。図２５は、本実施の形態によるカメラシステム２０４のシステム構成を示している。カメラシステム２０４は、レンズ光学系２０１と、撮像装置２００と、システムコントローラ２０３と、カメラ信号処理部２０２とを備えている。レンズ光学系２０１は、例えば、オートフォーカス用レンズ、ズーム用レンズおよび絞りを含んでいる。レンズ光学系２０１は、撮像装置２００の撮像面に光を集光する。撮像装置２００として、上述した実施形態およびそれらの変形例による撮像装置１００を広く用いることができる。本実施の形態では、撮像装置２００は、上記実施の形態等で説明した撮像装置１００に加えて、撮像装置１００から出力された信号を減算する減算回路１０１も備える１チップのイメージセンサである。減算回路１０１は、撮像装置１００から出力される信号を一時的に保持するメモリと、メモリに保持された信号を減算する減算器とを有する。減算回路１０１は、例えば、図１に示されるような第１画素群の信号の和から第２画素群の信号の和を減算し、得られた結果を画素ブロック６０の信号として出力する。これにより、正と負の両方の演算係数をもつフィルタ処理が、撮像装置１００と減算回路１０１との連携処理によって実現される。

システムコントローラ２０３は、カメラシステム２０４全体を制御する。システムコントローラ２０３は、例えばマイクロコンピュータによって実現され得る。カメラ信号処理部２０２は、撮像装置２００から出力される画像信号を処理して画像データを出力する信号処理回路として機能する。カメラ信号処理部２０２は、例えばガンマ補正、色補間処理、空間補間処理、およびオートホワイトバランスなどの処理を行う。カメラ信号処理部２０２は、例えばＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）などによって実現され得る。

本実施形態によるカメラシステムによれば、前述の実施形態による撮像装置１００を利用することによって、読み出し時のリセットノイズ（ｋＴＣノイズ）を適切に抑制することができる。その結果、電荷を正確に読み出すことができ、良好な画像を取得できる。

以上、本開示の撮像装置およびカメラシステムについて、実施の形態および変形例に基づいて説明したが、本開示は、これらの実施の形態および変形例に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を実施の形態および変形例に施したものや、実施の形態および変形例における一部の構成要素を組み合わせて構築される別の形態も、本開示の範囲内に含まれる。

例えば、上記実施の形態では、１つのマイクロレンズやカラーフィルタという１つの光学的開口の下に単一の画素電極を設け、この単位を１画素として取り扱った。しかしながら、画素電極を１つの画素単位として扱ってもよい。具体的には、１つのマイクロレンズやカラーフィルタの下に複数の画素電極を持つような構成、つまり１つの光学的開口の下に複数の画素電極を持つ構成にし、同一の光学的開口の下の複数の画素間で畳み込みフィルタを適用しても良い。

本開示による撮像装置は、画像処理時のデジタル演算負荷を軽減できる撮像装置として、例えば、デジタルスチルカメラ、医療用カメラ、監視用カメラ、車載用カメラ、デジタル一眼レフカメラ、デジタルミラーレス一眼カメラ、モバイルカメラ、マシンビジョン用カメラ、ロボットビジョン用カメラ等、様々なカメラシステム及びセンサシステムへの利用が可能である。

５ マイクロレンズ
６ カラーフィルタ
１０、１０ａ～１０ｉ 単位画素セル（画素）
１１ 画素電極
１２ 対向電極
１３ 光電変換部
１４ 検出回路
１５、１５ａ、１５ｂ 光電変換層
２０ 半導体基板
２０ｔ 素子分離領域
２４ 信号検出トランジスタ
２４ｄ、２４ｓ、２６ｓ、２８ｄ、２８ｓ 不純物領域
２６ アドレストランジスタ
２８ リセットトランジスタ
３２ 電圧供給回路（対向電極電圧供給回路）
３３ 画素電極制御回路
３４ リセット電圧供給回路（リセット電圧源）
３６ 垂直走査回路（行走査回路）
３７ カラム信号処理回路
３８ 水平信号読み出し回路（列走査回路）
４０ 電源線
４１ 電荷蓄積ノード（フローティングディフュージョンノード、電荷蓄積部）
４４ リセット電圧線
４６ アドレス制御線
４７、４７ａ～４７ｄ 垂直信号線
４８ リセット制御線
４９ 水平共通信号線
５０ 層間絶縁層
５２、５４、５５ コンタクトプラグ
５３ 配線
５６ 配線層
６０、６０ａ～６０ｆ 画素ブロック
６１ 電圧書き込み手段
６２ 読み出し回路
６３、６３ａ～６３ｄ 選択回路
６５、７１、７１ａ～７１ｄ 接続配線
６６ 加算用スイッチ
７０、ＰＡ 画素アレイ
７２、７２ａ～７２ｄ 列加算スイッチ
８０ 下部電圧生成回路
８１ 行列選択回路
８１ａ ＡＮＤ回路
８１ｂ ＮＭＯＳトランジスタ
８２ 画素内スイッチ
８２ａ トランジスタ
８３ 下部電圧線
８４ 垂直制御線
８５、ＳＥＬ 水平制御線
９０ 行選択回路
９１ 列選択回路
９２ 電圧書き込みアドレス回路
ＣＳ 容量
１００、２００ 撮像装置
１０１ 減算回路
２０１ レンズ光学系
２０２ カメラ信号処理部
２０３ システムコントローラ
２０４ カメラシステム

Claims (13)

1. それぞれが、光を電荷に変換する光電変換部を備える複数の画素であって、第１画素および第２画素を含む複数の画素からなる画素アレイと、
   加算回路と、
   電圧供給回路と、
   を備え、
   前記電圧供給回路は、前記第１画素の前記光電変換部に第１電圧を供給することによって、前記第１画素の前記光電変換部を畳み込み時のフィルタ係数に対応する第１感度に設定し、
   前記電圧供給回路は、前記第２画素の前記光電変換部に第２電圧を供給することによって、前記第２画素の前記光電変換部を畳み込み時のフィルタ係数に対応する第２感度に設定し、
   前記加算回路は、前記第１画素の前記光電変換部が前記第１感度であるときに前記第１画素が生成する信号と、前記第２画素の前記光電変換部が前記第２感度であるときに前記第２画素が生成する信号とを加算して畳み込みを行う、
   撮像装置。
2. 前記第１感度は、前記第２感度と異なる、請求項１に記載の撮像装置。
3. 前記第１画素の電荷蓄積期間の長さは、前記第２画素の電荷蓄積期間の長さと異なる、請求項1または２に記載の撮像装置。
4. 前記加算回路は、前記第１画素および前記第２画素の両方に接続され、前記第１画素から出力される信号と前記第２画素から出力される信号とを加算して伝送する垂直信号線を含む、請求項１から３のいずれか１項に記載の撮像装置。
5. 前記複数の画素のそれぞれは、前記光電変換部で生じた電荷を蓄積する電荷蓄積部を備え、
   前記加算回路は、前記第１画素の前記電荷蓄積部を前記第２画素の前記電荷蓄積部に接続する配線を含む、請求項１から３のいずれか１項に記載の撮像装置。
6. 前記加算回路は、前記第１画素に接続され、前記第１画素から出力される信号を伝送する第１垂直信号線と、前記第２画素に接続され、前記第２画素から出力される信号を伝送する第２垂直信号線と、前記第１垂直信号線を前記第２垂直信号線に接続する配線と、を含む、請求項１から３のいずれか１項に記載の撮像装置。
7. 前記光電変換部は、第１電極、前記第１電極に対向する第２電極、および前記第１電極と前記第２電極との間に位置する光電変換層を含み、
   前記複数の画素のそれぞれは、前記第１電極に接続され前記光電変換部で生じた電荷を検出する検出回路をさらに備え、
   前記電圧供給回路は、容量を介して、前記第１画素の前記第１電極に前記第１電圧を供給することによって、前記第１画素の前記光電変換部を畳み込み時のフィルタ係数に対応する第１感度に設定し、
   前記電圧供給回路は、容量を介して、前記第２画素の前記第１電極に前記第２電圧を供給することによって、前記第２画素の前記光電変換部を畳み込み時のフィルタ係数に対応する第２感度に設定する、
   請求項１から６のいずれか１項に記載の撮像装置。
8. 前記光電変換部は、第１電極、前記第１電極に対向する第２電極、および前記第１電極と前記第２電極との間に位置する光電変換層を含み、
   前記複数の画素のそれぞれは、前記第１電極に接続され前記光電変換部で生じた電荷を検出する検出回路をさらに備え、
   前記電圧供給回路は、リセット期間に、前記第１画素の前記第１電極に前記第１電圧を供給することによって、前記第１画素の前記光電変換部を畳み込み時のフィルタ係数に対応する第１感度に設定し、
   前記電圧供給回路は、リセット期間に、前記第２画素の前記第１電極に前記第２電圧を供給することによって、前記第２画素の前記光電変換部を畳み込み時のフィルタ係数に対応する第２感度に設定する、
   請求項１から６のいずれか１項に記載の撮像装置。
9. それぞれが、光を電荷に変換する光電変換部を備える複数の画素であって、第１画素および第２画素を含む複数の画素からなる画素アレイと、
   加算回路と、
   を備え、
   前記第１画素は、畳み込み時のフィルタ係数に対応する第１感度に設定され、
   前記第２画素は、畳み込み時のフィルタ係数に対応する第２感度に設定され、
   前記加算回路は、前記第１画素が前記第１感度において生成する信号と、前記第２画素が前記第２感度において生成する信号とを加算して畳み込みを行い、
   前記画素アレイは、
   前記第１画素を含む複数の画素からなる第１画素群と、
   前記第２画素を含み、前記第１画素群とは異なる複数の画素から成る第２画素群と、
   を備える第１画素ブロックを有し、
   前記加算回路は、第１画素群に属する複数の画素のそれぞれから出力される信号を加算し、第２画素群に属する複数の画素のそれぞれから出力される信号を加算する、撮像装置。
10. 前記加算回路によって得られた前記第１画素群に属する複数の画素のそれぞれから出力される信号の和から、前記加算回路によって得られた前記第２画素群に属する複数の画素のそれぞれから出力される信号の和を減算する、減算回路をさらに備える、請求項９に記載の撮像装置。
11. 前記第１画素群の各画素は第１のパターンで配列され、前記第２画素群の各画素は第２のパターンで配列され、
    前記画素アレイは、前記第１のパターンで配列する複数の画素からなる第３画素群と、前記第２のパターンで配列する複数の画素からなる第４画素群とを含む、前記第１画素ブロックとは異なる第２画素ブロックを有し、
    前記加算回路は、前記第３画素群に属する複数の画素のそれぞれから出力される信号を加算し、前記第４画素群に属する複数の画素のそれぞれから出力される信号を加算する、請求項９に記載の撮像装置。
12. 制御回路をさらに備え、
    前記第１画素および前記第２画素は、感度可変に構成されており、
    前記制御回路は、前記第１画素の感度を畳み込み時のフィルタ係数に対応する前記第１感度に設定し、前記第２画素の感度を畳み込み時のフィルタ係数に対応する前記第２感度に設定する、請求項１から１１のいずれか１項に記載の撮像装置。
13. 請求項１から１２のいずれか１項に記載の撮像装置と、
    前記撮像装置から出力される画像信号を処理して画像データを出力するカメラ信号処理部と、を備えるカメラシステム。

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