JP2006174325A - 固体撮像装置および固体撮像装置の駆動方法 - Google Patents

固体撮像装置および固体撮像装置の駆動方法 Download PDF

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Abstract

【課題】画素電荷の加算を行って低解像度画像を出力する際の画質劣化を抑制すること。
【解決手段】本発明は、複数の光電変換素子を有する画素セル１が複数配列された画素アレイ部２と、画素アレイ部２の複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する際、複数の光電変換素子の配列による比率で加算を行うカラム回路４とを備える固体撮像装置である。また、本発明は、複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する際、複数の光電変換素子の配列による比率で光電変換素子での露光時間を制御する固体撮像装置である。
【選択図】図１

Description

本発明は、複数の光電変換素子によって画像信号を取得する固体撮像装置および固体撮像装置の駆動方法に関し、特に画素のデータを加算して出力する固体撮像装置および固体撮像装置の駆動方法に関する。
イメージセンサの駆動モードには通常の全画素読み出しと、高フレームレートのための低解像度読み出しがある。高フレームレートで行われる間引き読み出しはデータレートを下げるのに効果はあるが、サンプリング周波数が低くなるために折り返しノイズがきついという欠点がある。それに対して間引くのではなく、信号の読み出し時に隣接画素間で信号を加算・平均処理することにより折り返しを低減する方法がある（例えば、特許文献１参照）。
特開２００４−３５６７９１号公報
しかしながらこの方法は信号の読み出し時に単純な加算平均を行うことから、演算の自由度が低いという問題がある。例えば、縦横配列される複数画素のうち偶数画素の加算を行う場合において、ベイヤー配列の色毎に隣接画素との加算を行うと、加算後に出力される画素の中心（加算後の仮想的な画素中心）は等間隔にならない。このため、本来要求される低解像度ベイヤー配列イメージと一致せず、これが画像処理を行う際の画質劣化の原因となる。
本発明はこのような課題を解決するために成されたものである。すなわち、本発明は、複数の光電変換素子を有する画素セルが複数配列された画素アレイ部と、画素アレイ部の複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する際、複数の光電変換素子の配列による比率で加算を行う加算部とを備える固体撮像装置である。
このような本発明では、複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する際、複数の光電変換素子の配列による比率で加算しているため、加算後の見かけ上の画素中心を加算の比率によって制御できるようになる。
また、本発明は、複数の光電変換素子を有する画素セル部が複数配列された画素アレイ部と、画素アレイ部の複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する際、複数の光電変換素子の配列による比率で光電変換素子での露光時間を制御する制御部とを備える固体撮像装置である。
このような本発明では、複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する際、複数の光電変換素子の配列による比率で光電変換素子での露光時間を制御しているため、加算後の見かけ上の画素中心を露光時間の比率によって制御できるようになる。
また、本発明は、複数の光電変換素子を有する画素セルが複数配列された画素アレイ部と、画素アレイ部の複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する加算部とを備える固体撮像装置の駆動方法において、加算部が複数の信号の加算を行うにあたり複数の光電変換素子の配列による比率で加算を行う方法である。
このような本発明では、複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する際、複数の光電変換素子の配列による比率で加算しているため、加算後の見かけ上の画素中心を加算の比率によって制御できるようになる。
また、本発明は、複数の光電変換素子を有する画素セルが複数配列された画素アレイ部と、画素アレイ部における複数の光電変換素子での露光時間を制御する制御部とを備える固体撮像装置の駆動方法において、制御部が画素アレイ部の複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する際、複数の光電変換素子の配列による比率で露光時間を制御する方法である。
このような本発明では、複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する際、複数の光電変換素子の配列による比率で光電変換素子での露光時間を制御しているため、加算後の見かけ上の画素中心を露光時間の比率によって制御できるようになる。
したがって、本発明によれば、信号読み出し時の演算により、低解像度信号の出力における見かけ上の画素中心の間隔を等しくすることができ、画素アレイ部が色配列を有する場合にはその色配列を変えることなく高速に出力することが可能となる。また、複数画素で電荷−電圧変換部を共有する構成の固体撮像装置においても、その変換部共有単位と加算単位の差異に関わらず色配列を変えずに低解像度信号を出力することが可能となる。
以下、本発明の実施の形態を図に基づき説明する。図１は、本実施形態に係る固体撮像装置の全体模式図である。
図１は、本発明が適用される固体撮像装置、例えばＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサの構成の一例を示すブロック図である。図１に示すように、複数の光電変換素子で構成される画素セル１、当該画素セル１が行列状に２次元配置されてなる画素アレイ部２、垂直走査回路３、信号処理回路であるカラム回路４、水平転送回路５、水平信号線５１、出力回路６等を有する構成となっている。画素アレイ部２には、垂直画素列ごとに垂直信号線ＶＳＬが配線されている。
図２は、ある画素列のある１つの画素セルについての具体的な構成を示す回路図である。図２から明らかなように、画素セル１は、複数（ここでは４つ）の光電変換素子、例えばフォトダイオード１１に加えて、転送トランジスタＴＲＧ、リセットトランジスタＲＳＴ、増幅トランジスタＴＲＰおよび選択トランジスタＳＥＬの４つのトランジスタを有する画素回路となっている。ここでは、これらトランジスタとして、例えばＮｃｈＭＯＳトランジスタを用いている。
転送トランジスタＴＲＧは、フォトダイオード１１で光電変換され、ここに蓄積された信号電荷（ここでは、電子）をＦＤ（フローティングディフュージョン）部１２に転送する。リセットトランジスタＲＳＴは、ＦＤ部１２と電源ＶＤＤとの間に接続され、フォトダイオード１１からの信号電荷の転送に先立ってＦＤ部１２の電位をリセットする。
増幅トランジスタＴＲＰは、リセットトランジスタＲＳＴによるリセット後のＦＤ部１５の電位をリセットレベルとして、さらに転送トランジスタＴＲＧによる転送後のＦＤ部１２の電位を信号レベルとしてそれぞれ垂直信号線ＶＳＬに出力する。
選択トランジスタＳＥＬは、増幅トランジスタＴＲＰと電源ＶＤＤとの間に接続され、画素セル１を選択するものである。
図１において、垂直走査回路３はシフトレジスタなどによって構成され、画素セル１の転送トランジスタＴＲＧを駆動する転送信号や、リセットトランジスタＲＳＴを駆動するリセット信号などの制御信号を行単位で順次出力することによって画素アレイ部２の各画素セル１を行単位で選択駆動する。
また、カラム回路４は、画素アレイ部２の水平方向の画素ごとに、すなわち垂直信号線ＶＳＬごとに配される信号処理回路であり、例えばＳ／Ｈ（サンプルホールド）回路およびＣＤＳ（Correlated Double Sampling：相関二重サンプリング）回路を有している。
＜実施形態１＞
図３は、本実施形態の概念図である。この図では、ある列においてＧ（緑）とＢ（青）に対応した画素が交互に配置された場合に同色２画素を混合した際の仮想的な画素中心を示している。図３（ａ）は従来の加算の場合であり、同色２画素の各画素信号を単に加算・平均処理していることから、加算後の仮想的な画素Ｇ’、Ｂ’中心のピッチが不均一になっている。
一方、図３（ｂ）は本実施形態の加算の場合であり、アナログ状態の信号処理において、加算時の入力信号比率を変えることにより、加算後の仮想的な画素Ｇ’、Ｂ’中心のピッチを均一にすることができる。すなわち、色配列を変えずに低解像度化することが可能である。
例えば、同色２画素加算では、図中に示すように例えばＧ（緑）の画素信号とＢ（青）の画素信号との加算比率を３：１にする。これにより、加算後の仮想的な画素Ｇ’、Ｂ’の中心ピッチを全て２ピクセル（pix）に均一化することができる。
次に、実際の手法の一例を示す。図４はカラム回路のＣＤＳ回路に本実施形態を適用する例を説明する模式図である。本実施形態では、このサンプリング部の蓄積容量を分割可能な構成に設計しておき、画素加算比率に応じて、信号平均化を行う信号電荷量の調整を行うことを特徴とする。
つまり、蓄積容量を２系統設け（Ｑ１側、Ｑ２側）、そのうち１系統（例えば、Ｑ１側）の容量は１つ、他の１系統（例えば、Ｑ２側）をＱ１の１／３容量とＱ１の２／３容量とに分割できるようにしておく。そして、加算を行う場合には、例えばＱ１側の１系統の容量とＱ２側の１／３容量とを接続して平均化することで、上記のような３：１の比率での加算平均を行うようにする。
この方法は行方向、列方向の両方の信号処理に関して有効である。図５は行方向の加算処理を行う場合を説明する模式図、図６は列方向の加算処理を行う場合を説明する模式図である。
図５に示すように、行方向の加算処理を行う場合は、画素セルから出力される信号ＶＳＬを加算する２つの画素に応じて２系統に振り分けるようにする。一方の系統には容量Ｃ１、他方の系統には容量Ｃ２が接続され、容量Ｃ１は容量Ｃ２の３倍となっている。また、各系統にはスイッチａ、ｂが設けられ、各系統の間にはスイッチｃが設けられている。この構成により、ｉ行の読み出しではスイッチａをＯＮ（閉）、スイッチｂをＯＦＦ（開）、スイッチｃをＯＦＦにしておくことで容量Ｃ１に信号を蓄積し、同色のｉ行の読み出しではスイッチａをＯＦＦ、スイッチｂをＯＮ、スイッチｃをＯＦＦにしておくことで容量Ｃ２に信号を蓄積する。その後、スイッチａ、ｂをＯＦＦにした状態でスイッチｃをＯＮにすることで容量Ｃ１、Ｃ２に蓄積された信号が加算され、各々容量比率に応じた加算平均信号を得ることができる。
また、図６に示すように、列方向の加算処理を行う場合は、画素セルから出力されるｍ列の信号ＶＳＬmとｍ列の信号ＶＳＬnとに各々容量Ｃ１、Ｃ２を接続する。この容量Ｃ１は容量Ｃ２の３倍となっている。また、信号ＶＳＬm側にはスイッチａが、信号ＶＳＬn側にはスイッチｂが設けられ、各信号線の間にはスイッチｃが設けられている。この構成により、ｍ列およびｎ列の読み出しで同時にスイッチａ、ｂをＯＮ（閉）にし、スイッチｃをＯＦＦにしておくことで容量Ｃ１および容量Ｃ２に各々ｍ列およびｎ列の信号が蓄積される。その後、スイッチａ、ｂをＯＦＦにした状態でスイッチｃをＯＮにすることで容量Ｃ１、Ｃ２に蓄積された信号が加算され、各々容量比率に応じた加算平均信号を得ることができる。
＜実施形態２＞
実施形態１ではＣＤＳ回路のサンプリング部での加算であったが、画素セルにおいてＦＤ部を共有する構成のイメージセンサでは、このＦＤ部において電荷加算を行う方が感度、動作速度の点で有利である。この場合、図７に示すように、加算対象となる画素の光電変換時間を画素間で変えることにより、実施形態１で示した信号処理と同様な加算平均を実現できる。
すなわち、垂直走査回路３の制御により、加算対象となる一の画素の転送トランジスタＴＲＧ＿ａにおけるＯＮの間隔（露光時間）を通常露光時間とし、加算対象となる他の画素の転送トランジスタＴＲＧ＿ｂにおけるＯＮの間隔を１／３にする。これにより、一の画素における電荷量と他の画素における電荷量とに露光時間に応じた比率が生じ、これらの電荷をＦＤ部で加算して出力することによって、露光時間の比率に応じた加算平均信号を得ることができる。なお、電荷−電圧変換部で電荷加算を行う場合には、ＣＤＳ回路は従来と同様に容量を分割する必要はない。
本実施形態では、ＦＤ部の共有構成は垂直方向画素間共有であるが、水平方向画素間の共有構成であっても同様の処理が可能である。また、光電変換時間に差をつけて加算比率を変える方法はＦＤ部を共有しない場合でも適用可能である。
＜実施形態３＞
本発明は、ＣＤＳ回路以外の信号読み出し構成であっても処理可能である。例えば、各列にアナログ−デジタル変換器（ＡＤＣ）を有するカラム回路が設けられている場合においても、同様の処理が可能である。ＡＤＣにおける比較回路に関して、図８に示すようにサイズ（増幅率）の異なる差動回路（Standard Sizeと1/3 Size）を並列に接続することで実現できる。また、サイズの異なる差動回路を複数用意し、必要に応じて接続を切り替えれば、出力解像度のモードの切り替えが可能となる。
＜実施形態４＞
実施形態２で説明したＦＤ部を共有する構成の場合、当該ＦＤ部を共有する画素間では電荷加算が可能であるが、共有しない画素とは電荷加算できない。例えば垂直方向４画素でＦＤ部を共有する場合、同色２画素が電荷加算可能である。しかしながら３×３、４×４などの画素加算がしたい場合には加算単位がＦＤ部共有単位と異なるため、前述の実施形態とは異なる駆動が必要である。
３×３画素加算の場合は図９に示すようにＦＤ部での電荷加算した信号とその隣の非加算画素信号の平均をとることで要求される信号を得られる。ただし、図中Ａ、Ｂの違いで示されるように電荷加算画素と非加算画素の行順が異なる２種類の演算ブロックができる。これについては転送ゲートの駆動順を駆動ロジックで設定する必要がある。
また、４×４画素加算の場合は図１０に示すように、ＦＤ部で電荷加算した信号に対して比率を変えた加算をすれば良い。この場合、同色４画素を同じ比率で加算すると、例えば加算後のＧ（緑）の画素と隣接する加算後のＢ（青）の画素との中心ピッチが３ピクセル（pix）：５ピクセル（pix）となるため、同色４画素加算を行う際にはこの比率を考慮して、４画素のうち一方側２画素の電荷（Ｑ１、Ｑ２）を加算したＱ１２と、他方側２画素の電荷（Ｑ３、Ｑ４）を加算したＱ３４とを５：３の比率で加算する。これにより、加算後のＢ（青）とＧ（緑）との仮想的な画素中心のピッチを４ピクセル（pix）にすることが可能となる。なお、具体的な加算手法は、実施形態１または実施形態２と同じ手法で演算することが可能である。
本実施形態に係る固体撮像装置の全体模式図である。 １つの画素セルについての具体的な構成を示す回路図である。 本実施形態の概念図である。 カラム回路のＣＤＳ回路に本実施形態を適用する例を説明する模式図である。 行方向の加算処理を行う場合を説明する模式図である。 列方向の加算処理を行う場合を説明する模式図である。 加算対象となる画素の光電変換時間の差を示すタイミングチャートである。 サイズの異なる差動回路の例を示す回路図である。 ３×３画素加算の場合を説明する概念図である。 ４×４画素加算の場合を説明する概念図である。
符号の説明
１…画素セル、２…画素アレイ部、３…垂直走査回路、４…カラム回路、５…水平転送回路、６…出力回路、１１…フォトダイオード、１２…ＦＤ部

Claims (11)

  1. 複数の光電変換素子を有する画素セルが複数配列された画素アレイ部と、
    前記画素アレイ部の複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する際、前記複数の光電変換素子の配列による比率で加算を行う加算部と
    を備えることを特徴とする固体撮像装置。
  2. 前記加算部による加算の比率は、加算後の画素中心の間隔が等しくなる値である
    ことを特徴とする請求項１記載の固体撮像装置。
  3. 前記加算部は、前記光電変換素子で得た電荷を電圧に変換する電荷電圧変換部に属する
    ことを特徴とする請求項１記載の固体撮像装置。
  4. 前記加算部は、前記光電変換素子から出力される信号からノイズ成分を除去する相関二重サンプリング回路に属する
    ことを特徴とする請求項１記載の固体撮像装置。
  5. 前記加算部は、前記光電変換素子から出力される信号をデジタル変換するアナログ−デジタル変換回路に属する
    ことを特徴とする請求項１記載の固体撮像装置。
  6. 複数の光電変換素子を有する画素セルが複数配列された画素アレイ部と、
    前記画素アレイ部の複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する際、前記複数の光電変換素子の配列による比率で前記光電変換素子での露光時間を制御する制御部と
    を備えることを特徴とする固体撮像装置。
  7. 前記制御部による露光時間の比率は、加算後の画素中心の間隔が等しくなる値である
    ことを特徴とする請求項６記載の固体撮像装置。
  8. 複数の光電変換素子を有する画素セルが複数配列された画素アレイ部と、
    前記画素アレイ部の複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する加算部とを備える固体撮像装置の駆動方法において、
    前記加算部は、前記複数の信号の加算を行うにあたり前記複数の光電変換素子の配列による比率で加算する
    を備えることを特徴とする固体撮像装置の駆動方法。
  9. 前記加算部による加算の比率は、加算後の画素中心の間隔が等しくなる値である
    ことを特徴とする請求項８記載の固体撮像装置の駆動方法。
  10. 複数の光電変換素子を有する画素セルが複数配列された画素アレイ部と、
    前記画素アレイ部における複数の光電変換素子での露光時間を制御する制御部とを備える固体撮像装置の駆動方法において、
    前記制御部は、前記画素アレイ部の複数の光電変換素子から出力される複数の信号を特定の組み合わせで加算する際、前記複数の光電変換素子の配列による比率で前記露光時間を制御する
    ことを特徴とする固体撮像装置の駆動方法。
  11. 前記制御部による露光時間の比率は、加算後の画素中心の間隔が等しくなる値である
    ことを特徴とする請求項１０記載の固体撮像装置の駆動方法。
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