CN108401090A - 摄像装置及照相机系统 - Google Patents

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Abstract

减轻使用面向图像识别或深度学习的滤波器等的图像处理时的数字运算负荷。一种摄像装置，具备：像素阵列，由包括第1像素及第2像素的多个像素构成，分别具备包括第1电极、与第1电极对置的第2电极及位于第1电极与第2电极之间的光电变换层、将光变换为电荷的光电变换部，和连接在第1电极上检测电荷的检测电路；第1电压供给电路，对第1像素供给电压，以将第1像素的电荷蓄积期间的开始时的第1电极的电位设定为第1电位；第2电压供给电路，对第2像素供给电压，以将第2像素的电荷蓄积期间的开始时的第1电极的电位设定为与第1电位不同的第2电位；加法电路，将在第1像素中生成的信号与在第2像素中生成的信号相加。

Description

摄像装置及照相机系统
技术领域
本公开涉及摄像装置及具备摄像装置的照相机系统。
背景技术
以往，已知有利用光电变换的图像传感器。例如具有光电二极管的CMOS(Complementary Metal Oxide Semiconductor)型图像传感器被广泛地使用。CMOS型图像传感器具有低耗电的特长、能够按照每个像素进行访问的特长。在本说明书中，将“像素”也称作“单位像素单元(cell)”。在CMOS型图像传感器中，通常采用卷帘快门作为信号的读出方式。所谓卷帘快门，是按照像素阵列的每个行依次进行曝光及信号电荷的读出的方式。另外，所谓像素阵列，是二维地配置的多个像素的集合。在卷帘快门动作中，曝光的开始及结束按照像素阵列的每个行而不同。因此，有时当对高速移动的物体进行摄像时物体的像会发生畸变，或者当使用闪光灯时在图像内会发生明亮度的差。因此，要求有在像素阵列中的全像素中使曝光的开始及结束相同的所谓的全局快门功能。
例如，下述的专利文献1公开了一种能够进行全局快门动作的CMOS型图像传感器。在专利文献1所记载的技术中，在多个像素的各自中，设有转送晶体管和电荷蓄积单元(例如，电容器或二极管)。在各像素内，电荷蓄积单元经由转送晶体管被连接在光电二极管上。
近年，在图像识别领域中，深度学习受到关注。在深度学习中使用卷积神经网络(convolutional neural network)。此外，如非专利文献1所示，尝试了通过对由摄像取得的图像数据进行各种各样的处理来提高识别率。
这里，作为使从各像素的读出高速化的技术，如专利文献2所示，作为一例而考虑了将来自多个像素的信号相加的方法。但是，在专利文献2中，不能进行与滤波器特性对应的相乘相加(即，积和)。
现有技术文献
专利文献
专利文献1：美国专利申请公开第2007/0013798号说明书
专利文献2：日本特开2016－9872号公报
非专利文献
非专利文献1：ディープラーニングと画像認識、オペレーションズ·リサーチ，pp198－204，因特网(http：//www.orsj.o.jp/archive2/or60－4/or60_4_198.pdf)
发明内容
发明要解决的课题
要求减轻面向图像识别及深度学习的、使用滤波器等的图像处理时的数字运算负荷。
用来解决课题的手段
根据本公开的非限定性的一例示性的实施方式，提供以下技术方案。
一种摄像装置，具备：像素阵列，由包括第1像素及第2像素的多个像素构成，所述多个像素分别具备光电变换部和检测电路，上述光电变换部包括第1电极、与上述第1电极对置的第2电极、及位于上述第1电极和上述第2电极之间的光电变换层，并且将光变换为电荷，上述检测电路连接在上述第1电极上并且检测上述电荷；第1电压供给电路，对上述第1像素供给电压，以将上述第1像素的电荷蓄积期间的开始时的上述第1电极的电位设定为第1电位；第2电压供给电路，对上述第2像素供给电压，以将上述第2像素的电荷蓄积期间的开始时的上述第1电极的电位设定为与上述第1电位不同的第2电位；以及加法电路，将在上述第1像素中生成的信号与在上述第2像素中生成的信号相加。
包含性或具体的形态也可以通过元件、设备、装置、照相机系统、集成电路、方法、计算机程序或记录有程序的计算机可读取的记录介质实现。此外，包含性或具体的形态也可以通过元件、设备、装置、照相机系统、集成电路、方法、计算机程序及记录介质的任意的组合来实现。
公开的实施方式的追加性的效果及优点根据说明书及附图会变得清楚。效果及/或优点由在说明书及附图中公开的各种各样的实施方式或特征分别提供，不是为了得到它们的1个以上而需要全部。
发明效果
根据公开的一技术方案，能减轻面向图像识别及深度学习的、使用滤波器等的图像处理时的数字运算负荷。
附图说明
图1是表示有关本公开的实施方式的摄像装置的例示性的电路结构的示意性的图。
图2是表示在卷积层中应用的滤波器的一例的图。
图3是表示滤波器应用时的运算例的图。
图4表示适合于应用滤波器时的水平控制线的一例。
图5表示应用了滤波器和水平控制线时的读出动作的一例。
图6表示应用了滤波器和水平控制线时的读出动作的一例。
图7A表示考虑到滤色器时的应用滤波处理的像素排列样式的一例。
图7B表示应用滤波器的像素块的一例。
图7C表示应用滤波器的像素块的另一例。
图8A是表示有关本公开的实施方式的摄像装置的例示性的电路结构的示意性的图。
图8B示意地表示通过控制像素电极的电压实现灵敏度可变的单位像素单元的例示性的设备构造。
图9表示光电变换层的灵敏度的电压依存性的一例。
图10示意地表示使用具有层叠构造的光电变换层通过控制像素电极的电压来实现灵敏度可变的单位像素单元的例示性的设备构造。
图11是通过控制像素电极的电压来实现灵敏度可变的单位像素单元的示意性的电路图。
图12在电荷蓄积节点上连接着电容的单位像素单元的示意性的电路图。
图13表示按照每个像素设定灵敏度时的电压图表。
图14表示在有源矩阵结构中用来按照每个像素进行灵敏度设定用的电压写入的基本的电路图的一例。
图15表示在有源矩阵结构中用来按照每个像素进行灵敏度设定用的电压写入的具体的电路图的一例。
图16表示在有源矩阵结构中用来按照每个像素进行灵敏度设定用的电压写入的具体的电路图的另一例。
图17表示在有源矩阵结构中对像素电极写入电压时的次序的一例。
图18表示基于曝光时间的灵敏度设定方法的一例。
图19表示基于曝光时间的灵敏度设定方法的其他一例。
图20表示读出电路的输出侧的像素相加方法的一例。
图21表示电荷蓄积节点处的像素相加方法的一例。
图22表示2列间的像素相加方法的一例。
图23表示中间夹着1列的2列间的像素相加方法的一例。
图24表示3列间的像素相加方法的一例。
图25表示照相机传感器系统。
具体实施方式
本公开包括在下记的项目中记载的摄像装置及摄像模块。
一种摄像装置，其特征在于，具备：像素阵列，由包括第1像素及第2像素的多个像素构成，所述多个像素分别具备光电变换部和检测电路，上述光电变换部包括第1电极、与上述第1电极对置的第2电极、及位于上述第1电极和上述第2电极之间的光电变换层，并且将光变换为电荷，上述检测电路连接在上述第1电极上并且检测上述电荷；第1电压供给电路，对上述第1像素供给电压，以将上述第1像素的电荷蓄积期间的开始时的上述第1电极的电位设定为第1电位；第2电压供给电路，对上述第2像素供给电压，以将上述第2像素的电荷蓄积期间的开始时的上述第1电极的电位设定为与上述第1电位不同的第2电位；以及加法电路，将在上述第1像素中生成的信号与在上述第2像素中生成的信号相加。
由此，以由具有不同灵敏度的多个像素构成的像素阵列为对象，进行至少从2个像素输出的信号的相加。在对具有不同的灵敏度的像素进行了像素相加的情况下，成为在摄像装置内进行相当于积和的运算，图像处理时的数字运算负荷被减轻。
在上述结构中，也可以是，上述加法电路包括：垂直信号线，与上述第1像素及上述第2像素双方连接，将从上述第1像素输出的信号与从上述第2像素输出的信号相加并传送。
由此，通过将配置在相同列的多个像素同时向相同的垂直信号线输出信号，进行像素相加。因而，通过设在摄像装置内的简单的加法电路，减轻了图像处理时的数字运算负荷。
此外，在上述结构中，也可以是，上述多个像素分别具备蓄积由上述光电变换部产生的电荷的电荷蓄积部；上述加法电路包括将上述第1像素的上述电荷蓄积部连接到上述第2像素的上述电荷蓄积部的配线。
由此，通过将作为加法的对象的多个像素的电荷蓄积部彼此连接而进行像素相加。因而，通过设在摄像装置内的简单的加法电路，减轻了图像处理时的数字运算负荷。
此外，在上述结构中，也可以是，上述加法电路包括：与上述第1像素连接并传送从上述第1像素输出的信号的第1垂直信号线；与上述第2像素连接并传送从上述第2像素输出的信号的第2垂直信号线；和将上述第1垂直信号线连接到上述第2垂直信号线的配线。
由此，即使是配置在不同的列的多个像素，也通过连接着这些像素的垂直信号线及将这些垂直信号线间连接的配线进行像素相加。因而，通过设在摄像装置内的简单的加法电路，减轻了图像处理时的数字运算负荷。
此外，在上述结构中，也可以是，在上述第1像素和上述第2像素中，各自的电荷蓄积期间的开始时的上述第1电极与上述第2电极的电位差不同。
作为多个像素，通过用具有由灵敏度依存于施加在第1电极与第2电极之间的电压而变化的有机材料等构成的光电变换层的像素构成，能够按照每个像素独立地设定灵敏度，能够进行具有任意的运算系数的积和运算。
此外，在上述结构中，也可以是，上述像素阵列具有第1像素块，上述第1像素块具备：第1像素群，由包括上述第1像素的多个像素构成；第2像素群，包括上述第2像素，由与上述第1像素群不同的多个像素构成；上述加法电路将从属于第1像素群的多个像素分别输出的信号相加，并将从属于第2像素群的多个像素分别输出的信号相加。
在摄像装置内，通过对构成由具有不同灵敏度的像素的集合构成的像素块的像素群进行像素相加，滤波器处理等的图像处理时的数字运算负荷被减轻。
此外，上述摄像装置也可以还具备：减法电路，从由上述加法电路得到的从属于上述第1像素群的多个像素分别输出的信号的和中，减去由上述加法电路得到的从属于上述第2像素群的多个像素分别输出的信号的和。
由于在摄像装置内进行从第1像素群的信号的和减去第2像素群的信号的和的运算，所以非锐化屏蔽用的滤波器处理等的图像处理时的数字运算负荷被减轻。
此外，在上述结构中，也可以是，上述第1像素群的各像素以第1样式排列，上述第2像素群的各像素以第2样式排列；上述像素阵列具有与上述第1像素块不同的第2像素块，上述第2像素块包括：由以上述第1样式排列的多个像素构成的第3像素群；和由以上述第2样式排列的多个像素构成的第4像素群；上述加法电路将从属于第3像素群的多个像素分别输出的信号相加，并且将从属于第4像素群的多个像素分别输出的信号相加。
由此，在摄像装置内实施对于像素阵列中的多个像素的滤波器处理，非锐化屏蔽用的滤波器处理等的数字运算负荷被减轻。
此外，在上述结构中，也可以是，上述检测电路包括源极及漏极的一方与上述第1电极连接的晶体管；上述第1电压供给电路，在上述第1像素的复位期间，向上述第1像素的上述晶体管的上述源极及上述漏极的另一方供给上述第1电压；上述第2电压供给电路，在上述第2像素的复位期间，向上述第2像素的上述晶体管的上述源极及上述漏极的另一方供给与上述第1电压不同的第2电压。
此外，在上述结构中，也可以是，上述检测电路包括一端与上述第1电极连接的电容元件；上述第1电压供给电路，在上述第1像素的电荷蓄积期间，向上述电容元件的另一端供给第1电压；上述第2电压供给电路，在上述第2像素的电荷蓄积期间，向上述电容元件的另一端供给与上述第1电压不同的第2电压。
此外，在上述结构中，也可以是，上述第1像素的上述第2电极及上述第2像素的上述第2电极是连续的单一的电极。
此外，有关一实施方式的照相机系统具备：上述摄像装置；照相机信号处理部，将从上述摄像装置输出的图像信号处理，输出图像数据。
由此，由于在照相机系统中具备具有上述特征的摄像装置，所以实现了能够进行高速的图像处理的照相机系统。
以下，参照附图详细地说明本公开的实施方式。另外，以下说明的实施方式都表示包含性或具体的例子。在以下的实施方式中表示的数值、形状、材料、构成要素、构成要素的配置及连接形态、步骤、步骤的顺序等是一例，不是限定本公开的意思。在本说明书中说明的各种各样的形态，只要不发生矛盾，就能够相互组合。此外，关于以下的实施方式的构成要素中的、在表示最上位概念的独立权利要求中没有记载的构成要素，设为任意的构成要素而进行说明。在以下的说明中，有将实质上具有相同功能的构成要素用共通的标号表示而省略说明的情况。
(实施方式)
在上述深度学习的卷积神经网络中，由卷积层和池化(pooling)层的各处理层级进行图像处理。在卷积层中，应用了各种各样的滤波器处理。这些处理被作为对于从图像传感器输出的信号的图像处理实施。即，这些处理在图像传感器之外进行。但是，在图像处理的阶段中，由于进行多个运算，所以运算负荷及读出像素数较多，由此有数据速率律速、即速度下降的课题。所以，在本公开中，通过将卷积处理的一部分在图像传感器芯片内实现，减轻图像处理时的数字运算负荷。
在图1中表示有关本公开例示的第1实施方式的摄像装置(也称作图像传感器)具备的像素块60。更详细地讲，像素块60表示应用卷积滤波器的3×3像素(像素10a～10i)。“×”表示乘法。像素块60的结构并不限于图示的3×3像素，也可以根据应用的滤波器而任意地变更。在本公开中，通过按照每个像素设定希望的灵敏度来设定增益。此外，对于像素块内的任意的像素群、或对于像素块内的全部的像素，进行相加读出。借助本动作，通过用不同灵敏度的像素蓄积电荷，在光电变换时完成相乘处理。接着，通过在读出时进行相加读出或同时读出，完成相加处理。结果，实现积和运算。另外，所谓“相加”，是从多个像素输出的信号的相加，也称作“像素相加”。
在图示的例子中，9个像素10a～10i被分类为3个像素群。3个像素群分别是作为相加处理的对象的像素的集合。第1像素群由在向右下降的对角线上排列的3个像素10a、10e及10i构成。第2像素群由以交错状配置的4个像素10b、10d、10f及10h构成。第3像素群由在向左下降的对角线上排列的2个像素10c及10g构成。此外，9个像素10a～10i被分类为灵敏度不同的4种像素。即，2个像素10b及10h具有第1灵敏度，3个像素10c、10e及10g具有第2灵敏度，2个像素10a及10i具有第3灵敏度，2个像素10d及10f具有第4灵敏度。通过第1像素群的相加读出，能得到第3灵敏度的像素10a及10i与第2灵敏度的像素10e的像素相加的结果。通过第2像素群的相加读出，能得到第1灵敏度的像素10b及10h和第4灵敏度的像素10d及10f的像素相加的结果。通过第3像素群的相加读出，能得到第2灵敏度的像素10c及10g的像素相加的结果。这样，作为来自9个像素10a～10i的输出，得到关于第1至第3像素群分别进行了像素相加的输出。因而，与将9个像素1个个像素读出的情况相比，能够使读出数据数或读出次数成为1/3。
(第1变形)
在上述卷积层中，应用了各种各样的滤波器处理，在图2中表示该滤波器的1例。它们表示以3×3像素单位应用的滤波器，具有非锐化屏蔽(unsharp masking)的特征。该滤波器是图示的像素的排列，对于后述的二维地配置了许多像素的像素阵列一边将位置错开一边反复应用。将应用的3×3的像素群的输出合计为1个值而输出。即，滤波器由以规定的样式排列的像素构成，该规定的样式遍及像素阵列中被反复。本滤波器内的各像素可以按照不同的灵敏度即不同的运算系数，分类为－1、5、0的3个像素群。所谓运算系数不同，也包括运算符号不同的情况。这里，对于像素10b、10d、10f及10h作为运算系数而分配－1，对于像素10e作为运算系数而分配5，对于像素10a、10c、10g及10i作为运算系数而分配0。
在图3中表示滤波器应用时的运算例。在左方图示的像素块60上记载的A～I表示作为各个像素的输出值的像素值。在中央图示的像素块60上记载的数值表示运算系数。右方图示的运算式表示由本滤波器进行的像素相加的处理。例如，在图2的滤波器中，4角的像素10a、10c、10g及10i的像素值被0倍。中央的像素10e的像素值被5倍。从中央的像素10e观察位于上下左右的4个像素10b、10d、10f及10h的像素值被－1倍。将对各个像素值乘以对应的运算系数后的值相加，将合计(即，积和的结果)输出。
另外，在图2及图3所示的例子中，作为像素的灵敏度而包含相当于负的运算系数的灵敏度，但作为实现用于负的运算系数的积和的方法并不限定于此。例如，也可以对全部的像素设定正的灵敏度，从关于第1像素群的像素相加的结果减去关于第2像素群的像素相加的结果。这样，作为结果也能够实现具有负的运算系数的积和。如果是图2的滤波器处理的例子，则对具有“－1”的运算系数的像素10b、10d、10f及10h设定相当于“1”的运算系数的灵敏度，使用减法电路从中央的像素10e的像素值E减去对于像素10b、10d、10f及10h的像素相加的结果(B+D+F+H)。由此，进行与图3所示的式子相同的积和。这样的减法电路如后述那样，由设在摄像装置内的减法电路实现(参照图25)。
在图4中表示适合于应用图2的滤波器时的水平控制线的一例。在非锐化屏蔽滤波器中，如图4所示，以交错状配置的加阴影的像素10b、10d、10f及10h具有相同的运算系数。本滤波器内的像素群是3个，但选择像素的水平控制线为SEL：A和SEL：B的2条就可以。通过将SEL：A在3行同时设为ON，能够选择加阴影的像素10b、10d、10f及10h，通过将SEL：B在任意的行中设为ON，能够选择没有加阴影的像素10a、10c、10e、10g及10i中的位于对应的行中的像素。所谓将SEL：A设为ON，意味着设定为选择像素的逻辑电平。
图5表示应用了图2的滤波器和图4的水平控制线(SEL：A)时的读出动作的一例。对于3×3像素的像素块60，将从水平控制线SEL：A<i>到SEL：A<i+2>以3行同时设为ON，将信号读出到从垂直信号线<j>到垂直信号线<j+2>的3列的垂直信号线的各自中。从垂直信号线<j>到垂直信号线<j+2>分别是将从配置在同一列中的像素输出的信号传送的配线。像素10b、10d、10f及10h以与灵敏度比n、m、o、p对应的各灵敏度受光。由于像素10b和像素10h被同一个垂直信号线<j+1>读出，所以相加(即，积和)的信号n×B+p×H被读出到垂直信号线<j+1>中。然后，通过用列电路将3列的信号相加，将像素块60内的加阴影的像素10b、10d、10f及10h的像素值被相加后的数据(n×B+m×D+o×F+p×H)读出。
图6表示应用了图2的滤波器和图4的水平控制线(SEL：B)时的读出动作。将水平控制线SEL：B<i+1>设为ON以选择像素10e，将来自像素10e的信号读出到垂直信号线<j+1>中。
通过图5及图6的动作，完成相当于非锐化屏蔽的读出。另外，像素块60内的4角的像素10a、10c、10g及10i由于运算系数是0，所以在例示的读出动作中不进行读出，但也可以将受光时的灵敏度设为零而进行相加读出。
图7A表示考虑到滤色器时的、应用滤波处理的像素排列样式的一例。在搭载有滤色器的图像传感器中，也可以将图2所示那样的3×3的像素群的滤波器应用到像素阵列70中的同色的像素群中。在像素阵列70中，以取得红色信息的R像素、从R像素向右隔开2个像素配置而取得绿色信息的Gr像素、从R像素向下隔开2个像素配置而取得绿色信息的Gb像素、从R像素向右在2像素下隔开2像素配置而取得蓝色信息的B像素的4个像素成为拜耳排列的方式，来配置单位像素单元。在像素阵列70中，如图7A的箭头所示那样按照4种颜色的每个，将同色的周边像素卷积到中心像素，以将颜色重心保持为一定。为了使从配置在不同的列中的多个像素的读出有效率，关于各像素设置了1条以上的垂直信号线47、以及将对象的垂直信号线47彼此连接的列加法开关72。由此，能够按照每个颜色进行同时读出，能够实现读出的高速化。
(第2变形)
图7B表示应用滤波器的像素块的排列例。如图7B所示，应用滤波器的像素块由3×3或4×4等的像素群构成，也可以使各像素块相互邻接。在图7B中，表示了像素块由3×3的像素群构成的例子。在图7B中，应用滤波器的6个像素块60a～60f相互邻接而配置。通过使各像素块相互邻接、对像素阵列70整体施以滤波器，能够不丢失像素信息而进行卷积，能够削减像素输出数据数。
图7C表示应用滤色器的像素块的其他的排列例。如图7C所示，应用滤波器的像素块也可以使由3×3或4×4等的像素群构成的像素块相互各错开1个像素以上而配置。在图7C中，表示了像素块由3×3的像素群构成的例子。在图7C中，应用滤波器的3个像素块60a～60c以相互各错开1个像素而交迭的方式配置。在图7C的例子中，虽然输出数据数相比上述的使各像素块相互邻接的情况(图7B)增加，但具有能够对全部像素信息进行卷积的优点。
此外，上述各种各样的种类不同的卷积用滤波器也可以以时分方式应用。也可以如在某个第N帧的摄像时应用滤波器A、对接着的第N+1帧应用某个滤波器B那样，以时分方式由多个滤波器进行卷积。
(第3变形)
图8A是表示有关本公开的实施方式的摄像装置100的例示性的电路结构的示意性的图。图8A所示的摄像装置100是由1芯片的集成电路实现的有机图像传感器，具有包括二维地排列的多个单位像素单元10的像素阵列PA。图8A示意地表示单位像素单元10被配置为2行2列的矩阵状的例子。不言而喻，摄像装置100中的单位像素单元10的数量及配置并不限定于图8A所示的例子。另外，在图8A中，为了图示的方便，省略了用来将单位像素单元10的灵敏度单独地设定的电路(后述的图8B所示的像素电极控制电路33)的图示。
各单位像素单元10具有光电变换部13及检测电路14。如在后面参照附图(图8B)说明那样，光电变换部13具有被夹在相互对置的2个电极之间的光电变换层，接受入射的光而生成信号电荷。光电变换部13不需要其整体是按照每个单位像素单元10独立的元件，也可以是光电变换部13的例如一部分跨越多个单位像素单元10。检测电路14是检测由光电变换部13生成的信号电荷的电路。在该例中，检测电路14包括信号检测晶体管24及地址晶体管26。信号检测晶体管24及地址晶体管26典型的是场效应晶体管(FET)，这里，作为信号检测晶体管24及地址晶体管26而例示N沟道MOS。
如在图8A中示意地表示那样，信号检测晶体管24的控制端子(这里是栅极)具有与光电变换部13的电连接。由光电变换部13生成的信号电荷(空穴或电子)被蓄积到信号检测晶体管24的栅极与光电变换部13之间的电荷蓄积节点41中。电荷蓄积节点41也被称作“浮动扩散节点”或“电荷蓄积部”。光电变换部13的构造的详细情况后述。各单位像素单元10的光电变换部13连接在对置电极电压线16上。对置电极电压线16连接在对置电极电压供给电路32上。以下，将对置电极电压供给电路32简称作“电压供给电路32”。电压供给电路32是能够供给任意的可变电压而构成的电路。电压供给电路32在摄像装置100的动作时，经由对置电极电压线16向光电变换部13供给规定的电压。电压供给电路32并不限定于特定的电源电路，也可以是生成规定的电压的电路，也可以是将从其他的电源供给的电压变换为规定的电压的电路。
如后面详细说明那样，通过将从电压供给电路32向光电变换部13供给的电压在相互不同的多个电压之间切换，控制从光电变换部13向电荷蓄积节点41的信号电荷的蓄积的开始时点及结束时点。此外，通过控制电荷蓄积节点41的电压或像素电极11的电压，也能够实现同样的功能。换言之，在本公开的实施方式中，通过将从电压供给电路32向光电变换部13供给的电压切换，或通过将电荷蓄积节点41或像素电极11的初始电压切换，执行电子快门动作。摄像装置100的具体的动作的例子后述。在图8A所示的结构中，电荷蓄积节点41和像素电极11被连接，成为相同的电位。
各单位像素单元10被连接在供给电源电压VDD的电源线40上。如图示那样，在电源线40上，连接着信号检测晶体管24的输入端子(典型的是漏极)。通过电源线40作为源极跟随电源发挥功能，信号检测晶体管24将由光电变换部13生成的信号放大并输出。
在信号检测晶体管24的输出端子(这里是源极)上连接着地址晶体管26的输入端子(这里是漏极)。地址晶体管26的输出端子(这里是源极)被连接在按照像素阵列PA的每个列配置的多个垂直信号线47中的1个上。地址晶体管26的控制端子(这里是栅极)被连接在地址控制线46上。通过控制地址控制线46的电位，能够将信号检测晶体管24的输出有选择地读出到对应的垂直信号线47中。
在图示的例子中，地址控制线46连接在垂直扫描电路36上。垂直扫描电路36也被称作“行扫描电路”。垂直扫描电路36通过对地址控制线46施加规定的电压，以行单位选择配置在各行中的多个单位像素单元10。由此，执行所选择的单位像素单元10的信号的读出和像素电极的复位。关于像素电极的复位在后面叙述。
垂直信号线47是将来自像素阵列PA的像素信号向周边电路传递的主信号线。在垂直信号线47上连接着列信号处理电路37。列信号处理电路37也被称作“行信号蓄积电路”。列信号处理电路37进行以相关双采样为代表的噪音抑制信号处理及模拟－数字变换(即，AD变换)等。如图示那样，列信号处理电路37对应于像素阵列PA中的单位像素单元10的各列而设置。在列信号处理电路37上连接着水平信号读出电路38。水平信号读出电路38也被称作“列扫描电路”。水平信号读出电路38从多个列信号处理电路37将信号向水平共用信号线49依次读出。
单位像素单元10具有复位晶体管28。复位晶体管28例如与信号检测晶体管24及地址晶体管26同样，可以是场效应晶体管。以下，只要没有特别否定，就说明作为复位晶体管28而应用了N沟道MOS的例子。如图示那样，该复位晶体管28被连接在供给复位电压Vr的复位电压线44与电荷蓄积节点41之间。复位晶体管28的控制端子(这里是栅极)被连接在复位控制线48上。通过控制复位控制线48的电位，能够将电荷蓄积节点41的电位复位为复位电压Vr。在该例中，复位控制线48被连接在垂直扫描电路36上。通过垂直扫描电路36对复位控制线48施加规定的电压，能够将配置在各行中的多个单位像素单元10以行单位进行复位。
在该例中，向复位晶体管28供给复位电压Vr的复位电压线44被连接在复位电压供给电路34上。以下，将复位电压供给电路34简称作“复位电压源34”。复位电压源34只要是具有在摄像装置100的动作时能够对复位电压线44供给规定的复位电压Vr的结构就可以，与上述电压供给电路32同样，并不限定于特定的电源电路。电压供给电路32及复位电压源34分别既可以是单一的电压供给电路的一部分，也可以是独立的单独电压供给电路。另外，电压供给电路32及复位电压源34的一方或两者也可以是垂直扫描电路36的一部分。或者，来自电压供给电路32的对置电极电压及/或来自复位电压源34的复位电压Vr也可以经由垂直扫描电路36被供给到各单位像素单元10中。
作为复位电压Vr，也可以使用检测电路14的电源电压VDD。在此情况下，能够将向各单位像素单元10供给电源电压的电压供给电路(在图8A中未图示)和复位电压源34共用。此外，由于能够使电源线40和复位电压线44共用，所以能够使像素阵列PA中的配线简单化。但是，在复位电压Vr和检测电路14的电源电压VDD中使用相互不同的电压，使得能够进行摄像装置100的更灵活的控制。
图8B示意地表示单位像素单元10的例示性的设备构造。在图8B所例示的结构中，在半导体基板20上形成有上述信号检测晶体管24、地址晶体管26及复位晶体管28。半导体基板20并不限定于其整体是半导体的基板。半导体基板20也可以是在形成感光区域的一侧的表面上设有半导体层的绝缘性基板等。这里，说明作为半导体基板20而使用P型硅(Si)基板的例子。
半导体基板20具有杂质区域(这里是N型区域)26s、24s、24d、28d及28s、和用于单位像素单元10间的电分离的元件分离区域20t。这里，元件分离区域20t也被设置在杂质区域24d与杂质区域28d之间。元件分离区域20t例如通过在规定的注入条件下进行受主的离子注入来形成。
杂质区域26s、24s、24d、28d及28s典型的是形成在半导体基板20内的扩散层。如在图8B中示意地表示那样，信号检测晶体管24包括杂质区域24s及24d和栅电极24g。栅电极24g典型的是多晶硅电极。杂质区域24s及24d分别作为信号检测晶体管24的例如源极区域及漏极区域发挥功能。在杂质区域24s与24d之间，形成信号检测晶体管24的沟道区域。
同样，地址晶体管26包括杂质区域26s及24s、和连接在地址控制线46上的栅电极26g。栅电极26g典型的是多晶硅。在该例中，信号检测晶体管24及地址晶体管26通过共用杂质区域24s而相互被电连接。杂质区域26s作为地址晶体管26的例如源极区域发挥功能。杂质区域26s具有与在图8B中未图示的垂直信号线47的连接。
复位晶体管28包括杂质区域28d及28s和连接在复位控制线48上的栅电极28g。栅电极28g典型的是多晶硅。杂质区域28s作为复位晶体管28的例如源极区域发挥功能。杂质区域28s连接于在图8B中未图示的复位电压线44上。
在半导体基板20上，以将信号检测晶体管24、地址晶体管26及复位晶体管28覆盖的方式配置有层间绝缘层50。层间绝缘层50典型的是二氧化硅。如图示那样，在层间绝缘层50中可以配置配线层56。配线层56典型的是由铜等的金属形成，例如可以在其一部分中包含上述垂直信号线47等的配线。层间绝缘层50中的绝缘层的层数及配置在层间绝缘层50中的配线层56的层数可以任意地设定，并不限定于图8B所示的例子。
在层间绝缘层50上配置上述光电变换部13。换言之，在本公开的实施方式中，在半导体基板20上形成有构成像素阵列PA的多个单位像素单元10。二维地排列在半导体基板20上的多个单位像素单元10形成感光区域(也称作像素区域)。邻接的2个单位像素单元10的各自的中心线的间隔(即，像素间距)例如可以是2μm左右。
光电变换部13包括像素电极11、对置电极12、和配置在它们之间的光电变换层15。像素电极11是第1电极的一例，对置电极12是第2电极的一例。在该例中，对置电极12及光电变换层15跨越多个单位像素单元10而形成。像素电极11被按照每个单位像素单元10设置，与邻接的其他的单位像素单元10的像素电极11在空间上分离。由此，像素电极11从其他单位像素单元10的像素电极11电分离。
对置电极12典型的是由透明的导电性材料形成的透明电极。对置电极12被配置在光电变换层15的光被入射的一侧。因而，透过了对置电极12的光入射到光电变换层15中。另外，被摄像装置100检测的光并不限定于可视光的波长范围(例如，380nm以上780nm以下)内的光。本说明书中的“透明”，是指使要检测的波长范围的光的至少一部分透过，遍及可视光的波长范围整体使光透过并非必须的。在本说明书中，为了方便而将包括红外线及紫外线的电磁波全部表现为“光”。在对置电极12中，例如可以使用ITO、IZO、AZO、FTO、SnO2、TiO2、ZnO2等的透明导电性氧化物(Transparent Conducting Oxide(TCO))。
光电变换层15接受入射的光，产生空穴－电子对。光电变换层15典型的是由有机材料(也称作“有机膜”)形成。有机材料可以使用例如包括将p型有机半导体与n型有机半导体接合的结构的。作为p型有机半导体，可以使用三芳基胺化合物，联苯胺化合物，吡唑啉化合物等的有电子施与性的有机化合物。作为n型有机半导体，可以使用含有氮原子、氧原子、硫原子的5至7元的杂环化合物、稠合芳香族碳环化合物、聚亚芳基化合物等的有电子受容性的化合物。
对置电极12具有与连接在电压供给电路32上的对置电极电压线16的连接。此外，这里对置电极12跨越多个单位像素单元10而形成。因而，能够经由对置电极电压线16从电压供给电路32将希望的大小的对置电极电压一起向多个单位像素单元10施加。另外，只要能够从电压供给电路32施加希望的大小的对置电极电压，对置电极12也可以按照每个单位像素单元10分离设置。同样，也可以将光电变换层15按照每个单位像素单元10分离设置。
在像素电极11上连接着像素电极控制电路33。像素电极控制电路33是可供给任意的可变电压而构成的电路。像素电极控制电路33在摄像装置100的动作时对光电变换部13的像素电极11供给规定的电压。像素电极控制电路33并不限定于特定的电源电路，也可以生成规定的电压，也可以是将从其他电源供给的电压变换为规定的电压的电路。
如后面详细说明，通过电压供给电路32和像素电极控制电路33的某个或两者在曝光期间和非曝光期间之间将相互不同的电压向光电变换部13供给，来控制各像素的灵敏度。在本说明书中，“曝光期间”是指用来将通过光电变换生成的正及负的电荷的一方(即信号电荷)向电荷蓄积部蓄积的期间，也可以称作“电荷蓄积期间”。此外，在本说明书中，将摄像装置的动作中的、曝光期间以外的期间，称作“非曝光期间”。另外，“非曝光期间”并不限定于光向光电变换部13的入射被遮断的期间，也可以包括光被照射在光电变换部13上的期间。
通过控制与像素电极11的电位对应的对置电极12的电位，能够将通过光电变换而在光电变换层15内产生的空穴－电子对中的空穴及电子的某一方用像素电极11收集。但是，在对置电极12被设在像素阵列整面上的情况下，按照每个行或按照每个像素的控制较困难。也可以考虑将对置电极12通过布图而分割为像素单位的方法，但用来对分割后的对置电极分别施加单独的电压的配线成为课题。
例如在作为信号电荷而利用空穴的情况下，通过使对置电极12的电位比像素电极11高，能够用像素电极11有选择地收集空穴。以下，例示作为信号电荷而利用空穴的情况。当然，作为信号电荷也可以利用电子。
与对置电极12对置的像素电极11，通过在对置电极12与像素电极11之间被施加适当的偏电压，将在光电变换层15中通过光电变换产生的正及负的电荷中的一方收集。像素电极11例如由铝、铜等的金属、金属氮化物或通过掺杂杂质被赋予了导电性的多晶硅形成。
像素电极11也可以是遮光性的电极。例如，通过作为像素电极11而形成厚度为100nm的TaN电极，能够实现充分的遮光性。通过将像素电极11做成遮光性的电极，能够抑制穿过了光电变换层15的光向形成在半导体基板20上的晶体管的沟道区域或杂质区域入射。形成在半导体基板20上的晶体管，具体而言是信号检测晶体管24、地址晶体管26及复位晶体管28的至少某1个。也可以利用上述配线层56在层间绝缘层50内形成遮光膜。通过抑制光向形成在半导体基板20上的晶体管的沟道区域的入射，能够抑制晶体管的特性的变动(例如阈值电压的变动)等。此外，通过抑制光向形成在半导体基板20上的杂质区域的入射，能够抑制通过杂质区域中的不想要的光电变换而混入噪声。这样，光向半导体基板20的入射的抑制贡献于摄像装置100的可靠性的提高。
如在图8B中示意地表示那样，像素电极11经由接触插塞52、配线53及接触插塞54连接在信号检测晶体管24的栅电极24g上。换言之，信号检测晶体管24的栅极具有与像素电极11的电连接。该接触插塞52、配线53例如可以由铜等的金属形成。接触插塞52，配线53及接触插塞54构成信号检测晶体管24与光电变换部13之间的电荷蓄积节点41(参照图8A)的至少一部分。配线53可以是配线层56的一部分。此外，像素电极11也经由接触插塞52、配线53及接触插塞55连接在杂质区域28d上。在图8B所例示的结构中，信号检测晶体管24的栅电极24g、接触插塞52、配线53、接触插塞54及55、以及复位晶体管28的作为源极区域及漏极区域的一方的杂质区域28d作为将由像素电极11收集到的信号电荷蓄积的电荷蓄积部发挥功能。
通过由像素电极11将信号电荷收集，与蓄积在电荷蓄积部中的信号电荷的量对应的电压被施加在信号检测晶体管24的栅极上。信号检测晶体管24将该电压放大。被信号检测晶体管24放大后的电压作为信号电压经由地址晶体管26被有选择地读出。
在光电变换部13的上方形成有滤色器6和微透镜5。滤色器6例如被形成为借助布图形成的片上滤色器，包括被分散了染料或颜料的感光性树脂等。微透镜5例如被形成为片上微透镜，包括紫外线感光体等。
如图8B所示，通过独立设置在单位像素单元10的各自上的像素电极控制电路33控制像素电极11的电位。由此，能够按照每个像素使灵敏度变化。例如，通过对全部像素同时选择灵敏度最低的电位，能够实现全局快门功能。全局快门可以通过控制对光电变换层15施加的电压来实现。另外，全局快门也可以通过用电压供给电路32控制对置电极12的电位来实现。在此情况下，需要将对置电极12按照每个像素分割。图9表示光电变换层15的灵敏度的电压依存性的一例。在对构成光电变换层15的有机膜施加了电压Va的情况下，光电变换层15的灵敏度成为灵敏度A，在被施加了比电压Va低的电压Vb的情况下，光电变换层15的灵敏度成为灵敏度B。
另外，上述按照每个像素的灵敏度设定不仅是对单层的光电变换层15，也可以对图10所示那样的分光灵敏度特性不同的2层以上的光电变换层15实施。所谓分光灵敏度特性，是指对于入射的光的各波长的灵敏度特性。在图10中，光电变换层15将分光灵敏度特性不同的2个光电变换层15a及15b层叠而构成。通过将分光灵敏度特性不同的光电变换层15a及15b层叠，用施加电压设定灵敏度，也能够进行波长信息的卷积。另外，也可以单单设置灵敏度不同的2层以上的光电变换层15。
(第1电路图)
在图11中表示通过像素电极11的电位设定灵敏度的单位像素单元10的示意性的电路图。在像素电极11上，连接着包括电压施加电路的电压写入机构61、以及将信号读出的读出电路62。被从读出电路62输出的信号经由选择电路63被向垂直信号线47输出。电压写入机构61相当于图8B的像素电极控制电路33。读出电路62相当于图8A的信号检测晶体管24。选择电路63相当于图8A的地址晶体管26。由电压写入机构61将电荷蓄积节点41的电位初始化为任意的电压。即，能够将电荷蓄积期间的开始时的电荷蓄积节点41的电位、即像素电极11的电位设定为任意的电位。由此，能够任意地设定单位像素单元10的灵敏度，能够以任意的灵敏度开始曝光。通过由电压写入机构61任意地设定电荷蓄积节点41的电位，能够控制向光电变换层15施加的电压。由此，能够控制像素单位的灵敏度。电压写入机构61也可以不复位为电源电压等任意的电压，而经由复位机构将来自外部的电压写入到电荷蓄积节点41中。另外，在电荷蓄积期间中完全没有被照射光的情况下，电荷蓄积期间的开始时点的对置电极12及像素电极11的间的电位差、即被施加在光电变换层15上的电压被维持直到电荷蓄积期间的结束时点。此外，电荷蓄积期间的开始时点的像素电极11的电位也被维持直到电荷蓄积期间的结束时点。
(第2电路图)
图12表示在电荷蓄积节点41上连接着电容CS的、单位像素单元10的示意性的电路图。电荷蓄积节点41经由电容CS连接在沿行方向设置的信号线TP上。通过对信号线TP施加脉冲状的电压，能够借助电容CS的耦合而任意地设定电荷蓄积节点41的电位，能够控制向光电变换层15施加的电压。例如，通过将信号线TP的电压从LOW电平设为HIGH电平，电荷蓄积节点41的电压依存于电荷蓄积节点41的电容值和电容CS的电容值被升压。这样，通过任意地设定在电荷蓄积期间中向信号线TP施加的电压，能够将电荷蓄积期间的开始时的电荷蓄积节点41的电位即像素电极的11的电位设定为任意的电位。由此，能够任意地设定单位像素单元10的灵敏度。通过使电容CS的电容值变大，能够使控制的信号线TP的电压振幅变小。此外，为了使像素微细化，也可以使信号线TP的电压振幅变大，使电容CS的尺寸变小。本结构通过按照每个行设置单独的信号线TP，能够进行卷帘快门动作。通过控制向光电变换层15施加的电位差以使光电变换的灵敏度成为零，能够实现卷帘快门。通过控制向光电变换层15施加的电位差以使光电变换的灵敏度成为希望的值，能够实现卷动灵敏度可变。具体而言，例如通过将灵敏度为零的状态和通常的灵敏度的状态以行单位切换，能够与以往的卷帘快门同样以行单位依次曝光。另外，如果在曝光时经由电容CS提高电荷蓄积节点41的电位，则在蓄积的电荷的读出时，也可能有电荷蓄积节点41的电位相对于读出电路62的动作电压范围变高而不能读出的情况。在这样的情况下，也可以提高读出电路62的电源电压，但耗电增大。所以，也可以在曝光期间中将信号线TP的电压升压，在然后的读出期间中将信号线TP的电压降压。由此，读出期间的电荷蓄积节点41的电位下降，能够不提高读出电路62的电源电压而将蓄积的电荷读出。
(第3电路图)
图13表示按照每个像素改变灵敏度时的电压图表。通过设在像素内或像素外的电压写入机构61，向各像素10a～10c的像素电极11写入灵敏度设定用的复位电压。在图13中，通过在像素10a中写入电压V1而将像素10a设定为第1灵敏度，通过在与像素10a邻接的像素10b中写入电压V2而将像素10b设定为第2灵敏度，通过在与像素10b邻接的像素10c中写入电压V3而将像素10c设定为第3灵敏度。这样，通过按照每个像素设定灵敏度，能够按照每个像素设定卷积时的滤波器系数(即运算系数)。
(第4电路图)
图14表示在有源矩阵结构中用来按照每个像素写入灵敏度设定用的电压的基本的电路图的一例。向像素电极11的电压施加方法如本图所示，也可以通过借助水平控制线85及垂直控制线84的有源矩阵方式来进行。通过对想要设定灵敏度的像素从水平方向和垂直方向赋予控制信号，对按照每个像素设置的行列选择电路81赋予控制信号。行列选择电路81当被从水平及垂直的两方向输入了控制信号时，即当成为有源状态时，将像素内开关82设为ON。由此，行列选择电路81将来自设在像素阵列PA外的下部电压生成电路80的电位经由下部电压线83及像素内开关82向像素电极11施加。通过该有源矩阵方式，能够选择像素阵列PA内的任意的像素10，使像素电极11的电压变化。当向像素电极11写入电压时，也可以将对置电极12的电压设为Low电平而设为快门状态。由此，有在电压写入后也不开始曝光的优点。
(第5电路图)
图15表示在有源矩阵结构中、用来按照每个像素写入灵敏度设定用的电压的具体的电路图的一例。如图示那样，作为图14所示的行列选择电路81的具体例，也可以使用AND电路81a。作为图14所示的像素内开关82的具体例，也可以由晶体管82a实现。另外，在使用AND电路81a的情况下，通常由于AND电路由NAND电路和逆变器电路构成，所以需要许多的元件数。这里，所谓元件数，例如是晶体管的个数。因此，也可以作为AND电路81a的替代而采用NAND电路，不是在High电压下成为有源的驱动系统，而是在Low电压下成为有源的驱动系统。
(第6电路图)
图16表示在有源矩阵结构中、用来按照每个像素写入灵敏度设定用的电压的具体的电路图的另一例。表示从图15所示的电路图进一步减少了元件数的例子。作为图14所示的行列选择电路81的具体例，使用1个NMOS晶体管81b。通过本结构，仅通过在像素内追加2个晶体管81b及82b，就能够实现有源矩阵方式。
(第7电路图)
图17表示在有源矩阵结构中、向像素电极11写入电压时的次序的一例。下部电压生成电路80向像素阵列70施加用来决定像素电极11的电位的任意的电压。电压写入地址电路92向行选择电路90及列选择电路91传递写入电压的像素的地址的信息。在某个时间，通过行选择电路90选择第1行，列选择电路91选择任意的列，对第1行的任意的像素写入电压。如果该电压的写入结束，则行选择电路90选择第2行，列选择电路91切换为希望的列。下部电压生成电路80向由电压写入地址电路92指定的像素写入电压1。在将该动作从第1行进行到最终行后，下部电压生成电路80切换为与接着设定的灵敏度对应的电压2，与电压1的写入同样，依次进行向指定的像素的电压写入。
另外，电压写入地址电路92既可以被搭载在图像传感器的芯片内，也可以被搭载在芯片外。
另外，电压写入次序也可以不像图17那样按照每个行进行。例如，也可以对像素阵列70的全部像素同时进行电压的写入，进行写入时间的缩短。此时，也可以在先将全部像素设定为相同的电压后，反复进行仅选择任意的像素覆盖别的电压的动作。由此，有望带来写入速度的高速化及电力削减的效果。
(第4变形)
图18表示借助曝光时间的灵敏度设定方法的一例。除了上述的借助向光电变换层施加的电压的灵敏度设定方法以外，也可以组合借助曝光时间的调整的灵敏度设定方法，也可以单独使用借助曝光时间的调整的灵敏度设定方法。在有机图像传感器中，将由有机膜产生的电荷变换为电压，读出电路将该电压读出。即，能够进行将蓄积电荷不破坏而读出的所谓非破坏读出。如图18所示，设想有乘以运算系数“1”的第1像素和乘以运算系数“5”的第2像素的情况。在此情况下，在曝光时间T中将第1像素读出，将第2像素通过非破坏读出而读出。第2像素原样继续曝光，当经过了曝光时间5T时将第2像素读出。由此，能够使第1像素与第2像素的灵敏度比率成为5倍。
在图19中表示借助曝光时间的灵敏度设定方法的另一例。在该例中，在曝光时间T中，不仅是第1像素，通过通常的破坏读出将第2像素的数据也读出并保持。然后，在第2像素中追加进行曝光时间4T的曝光而读出。在第2像素中，也可以将曝光时间1T的曝光信号与曝光时间4T的曝光信号相加，合计取得曝光时间5T的曝光信号。由此，在与第1像素相同的定时下的读出时，成为对全部的像素进行通常的破坏读出。因而，不需要用来选择访问的像素的地址选择的操作，能够一起读出。此外，只要仅在曝光时间4T的曝光完成后进行读出像素的地址选择的操作就可以，所以能够实现驱动系统的简单化。
(第5变形)
图20表示读出电路62的输出侧的像素相加方法的一例。像素<i，j>及像素<i+1，j>分别被电压写入机构61将像素电极11设定为任意的电压，以规定的灵敏度蓄积电荷。这2个像素的灵敏度既可以不同，也可以相同。说明从这2个像素分别在电荷蓄积期间的前或后将复位电平或信号电平读出时的动作。通过对相加的连接在任意的同一列上的2个像素10a及10b将选择电路63同时设为ON(导通状态)而输出，在垂直信号线47中将电压相加。在该情形下，垂直信号线47作为将从多个像素输出的信号相加的加法电路发挥功能。能够用1次读出进行2个像素的相加读出。在该读出方法中，读出电路62的非线性等可能成为问题。由此，也可以在复位电平取得时及像素信号取得时将选择电路63同时设为ON而读出，将在复位电平取得时及像素信号取得时分别得到的信号彼此相减。由此，能够将一定的偏移成分除去，减小上述的非线性的影响。另外，也可以在读出电路62的内部中具有选择电路63，也可以仅在实施读出时将读出电路62设为有效。在此情况下，可以将图20中的选择电路63省略。
图21表示电荷蓄积节点41中的像素相加方法的一例。不是上述读出电路62的输出侧的相加，而将相加的像素的浮动扩散FD彼此连接。即，通过连接配线65及加法用开关66，将像素10a及10b的各自的浮动扩散FD连接，仅将某一方的像素的选择电路63设为ON而读出。在该情形下，连接配线65及加法用开关66作为将从多个像素输出的信号相加的加法电路发挥功能。这样的像素相加方法与图20所示的上述读出方法相比，需要追加加法用开关66和连接配线65。但是，读出电路62的非线性的影响较小。进而，由于仅使用一方的读出电路62，所以有望带来例如能够降低耗电的效果。另外，加法用开关66并不一定需要，也可以将相加的像素的浮动扩散FD彼此用连接配线65短路。在这样的情况下，这些像素总是进行信号的相加。
图22表示2列间的像素相加方法的一例。在水平方向上邻接的像素的像素值的相加，也可以在列间插入连接配线71及列加法开关72。在将列加法开关72设为ON的状态下，通过将像素<i，j>及像素<i，j+1>的各自的选择电路63同时设为ON，能够经由垂直信号线47a及47b、连接配线71以及列加法开关72进行像素相加。在该情形下，连接配线71及列加法开关72作为将从多个像素输出的信号相加的加法电路发挥功能。另外，列加法开关72并不一定需要，也可以将垂直信号线47a和垂直信号线47b用连接配线71短路。在此情况下，在将像素<i，j>及像素<i，j+1>的各自的选择电路63同时设为ON的情况下，将各自的像素值总是相加。
图23表示中间夹着1列的2列间的像素相加方法的一例。当像素相加的对象像素在水平方向上离开时，只要如图示那样相加就可以。即，像素<i，j>与像素<i，j+2>之间的像素相加只要在将列加法开关72a设为ON的状态下将像素<i，j>及像素<i，j+2>的各自的选择电路63同时设为ON就可以。由此，能够经由垂直信号线47a及47c、连接配线71a以及列加法开关72a进行像素相加。同样，像素<i，j+1>与像素<i，j+3>之间的像素相加只要在将列加法开关72b设为ON的状态下，将像素<i，j+1>及像素<i，j+3>的各自的选择电路63同时设为ON就可以。由此，能够经由垂直信号线47b及47d、连接配线71b以及列加法开关72b进行像素相加。
图24表示3列间的像素相加方法的一例。相互邻接的像素间的相加也可以对2个像素以上进行。例如，也可以如图24的列开关样式那样进行3列的像素间的相加。即，像素<i，j>、像素<i，j+1>和像素<i，j+2>之间的像素相加，只要在将列加法开关72c及72d设为ON的状态下，将像素<i，j>、像素<i，j+1>及像素<i，j+2>的各自的选择电路63同时设为ON就可以。由此，能够经由垂直信号线47a、47b及47c、连接配线71c及71d、以及列加法开关72c及72d进行像素相加。图5所示的以垂直信号线<j>、<j+1>、<j+2>为对象的像素相加也可以使用图24的列开关样式进行相加。
另外，相加动作也可以不是上述的模拟域，而是在列信号处理电路37中的列ADC时的计数器数字存储器部(即数字域)中进行。
(第6变形)
参照图25，说明本实施方式的照相机系统204。图25表示本实施方式的照相机系统204的系统结构。照相机系统204具备透镜光学系统201、摄像装置200、系统控制器203和照相机信号处理部202。透镜光学系统201例如包括自动对焦用透镜、变焦用透镜及光圈。透镜光学系统201将光聚光到摄像装置200的摄像面上。作为摄像装置200，可以广泛地使用上述的实施方式及它们的变形例的摄像装置100。在本实施方式中，摄像装置200是除了在上述实施方式等中说明的摄像装置100以外、还具备将从摄像装置100输出的信号减去的减法电路101的1芯片的图像传感器。减法电路101具有将从摄像装置100输出的信号暂时地保持的存储器、和将保持在存储器中的信号减去的减法器。减法电路101例如从图1所示那样的第1像素群的信号的和减去第2像素群的信号的和，将得到的结果作为像素块60的信号输出。由此，通过摄像装置100和减法电路101的协同处理，实现具有正和负的两者的运算系数的滤波器处理。
系统控制器203控制照相机系统204全体。系统控制器203例如可以由微型计算机实现。照相机信号处理部202作为将从摄像装置200输出的图像信号处理而输出图像数据的信号处理电路发挥功能。照相机信号处理部202例如进行伽马修正、颜色插补处理、空间插补处理及自动白平衡等的处理。照相机信号处理部202例如可以由DSP(Digital SignalProcessor：数字信号处理器)等实现。
根据本实施方式的照相机系统，通过利用上述实施方式的摄像装置100，能够适当地抑制读出时的复位噪声(kTC噪声)。结果，能够将电荷正确地读出，能够取得良好的图像。
以上，基于实施方式及变形例对本公开的摄像装置及照相机系统进行了说明，但本公开并不限定于这些实施方式及变形例。只要不脱离本公开的主旨，对实施方式及变形例实施了本领域技术人员想到的各种变形的形态、将实施方式及变形例中的一部分的构成要素组合而构建的别的形态也包含在本公开的范围内。
例如，在上述实施方式中，在1个微透镜及滤色器的1个光学开口下方设置单一的像素电极，将该单位作为1个像素处置。但是，也可以将像素电极作为1个像素单位处置。具体而言，也可以做成在1个微透镜或滤色器的下方具有多个像素电极那样的结构，即在1个光学开口的下方具有多个像素电极的结构，在相同的光学开口的下方的多个像素间应用卷积滤波器。
产业上的可利用性
本公开的摄像装置作为能够减轻图像处理时的数字运算负荷的摄像装置，例如能够应用于数字静像照相机、医疗用照相机、监视用照相机、车载用照相机、数字单反照相机、数字无反照相机、移动照相机、公寓用照相机、机器人视觉用照相机等各种各样的照相机系统及传感器系统。
标号说明
5 微透镜
6 滤色器
10、10a～10i 单位像素单元(像素)
11 像素电极
12 对置电极
13 光电变换部
14 检测电路
15、15a、15b 光电变换层
20 半导体基板
20t 元件分离区域
24 信号检测晶体管
24d、24s、26s、28d、28s 杂质区域
26 地址晶体管
28 复位晶体管
32 电压供给电路(对置电极电压供给电路)
33 像素电极控制电路
34 复位电压供给电路(复位电压源)
36 垂直扫描电路(行扫描电路)
37 列信号处理电路
38 水平信号读出电路(列扫描电路)
40 电源线
41 电荷蓄积节点(浮动扩散节点、电荷蓄积部)
44 复位电压线
46 地址控制线
47、47a～47d 垂直信号线
48 复位控制线
49 水平共用信号线
50 层间绝缘层
52，54，55 接触插塞
53 配线
56 配线层
60，60a～60f 像素块
61 电压写入机构
62 读出电路
63、63a～63d 选择电路
65、71、71a～71d 连接配线
66 加法用开关
70、PA 像素阵列
72、72a～72d 列加法开关
80 下部电压生成电路
81 行列选择电路
81aAND 电路
81bNMOS 晶体管
82 像素内开关
82a 晶体管
83 下部电压线
84 垂直控制线
85、SEL 水平控制线
90 行选择电路
91 列选择电路
92 电压写入地址电路
CS 电容
100、200 摄像装置
101 减法电路
201 透镜光学系统
202 照相机信号处理部
203 系统控制器
204 照相机系统

Claims (12)

1.一种摄像装置，其特征在于，具备：
像素阵列，由包括第1像素及第2像素的多个像素构成，所述多个像素分别具备光电变换部和检测电路，上述光电变换部包括第1电极、与上述第1电极对置的第2电极、及位于上述第1电极和上述第2电极之间的光电变换层，并且将光变换为电荷，上述检测电路连接在上述第1电极上并且检测上述电荷；
第1电压供给电路，对上述第1像素供给电压，以将上述第1像素的电荷蓄积期间的开始时的上述第1电极的电位设定为第1电位；
第2电压供给电路，对上述第2像素供给电压，以将上述第2像素的电荷蓄积期间的开始时的上述第1电极的电位设定为与上述第1电位不同的第2电位；以及
加法电路，将在上述第1像素中生成的信号与在上述第2像素中生成的信号相加。
2.如权利要求1所述的摄像装置，其特征在于，
上述加法电路包括：
垂直信号线，与上述第1像素及上述第2像素双方连接，将从上述第1像素输出的信号与从上述第2像素输出的信号相加并传送。
3.如权利要求1所述的摄像装置，其特征在于，
上述多个像素分别具备蓄积由上述光电变换部产生的电荷的电荷蓄积部；
上述加法电路包括将上述第1像素的上述电荷蓄积部连接到上述第2像素的上述电荷蓄积部的配线。
4.如权利要求1所述的摄像装置，其特征在于，
上述加法电路包括：与上述第1像素连接并传送从上述第1像素输出的信号的第1垂直信号线；与上述第2像素连接并传送从上述第2像素输出的信号的第2垂直信号线；和将上述第1垂直信号线连接到上述第2垂直信号线的配线。
5.如权利要求1～4中任一项所述的摄像装置，其特征在于，
在上述第1像素和上述第2像素中，各自的电荷蓄积期间的开始时的上述第1电极与上述第2电极的电位差不同。
6.如权利要求1所述的摄像装置，其特征在于，
上述像素阵列具有第1像素块，上述第1像素块具备：
第1像素群，由包括上述第1像素的多个像素构成；
第2像素群，包括上述第2像素，由与上述第1像素群不同的多个像素构成；
上述加法电路将从属于第1像素群的多个像素分别输出的信号相加，并将从属于第2像素群的多个像素分别输出的信号相加。
7.如权利要求6所述的摄像装置，其特征在于，
还具备：
减法电路，从由上述加法电路得到的从属于上述第1像素群的多个像素分别输出的信号的和中，减去由上述加法电路得到的从属于上述第2像素群的多个像素分别输出的信号的和。
8.如权利要求6所述的摄像装置，其特征在于，
上述第1像素群的各像素以第1样式排列，上述第2像素群的各像素以第2样式排列；
上述像素阵列具有与上述第1像素块不同的第2像素块，上述第2像素块包括：由以上述第1样式排列的多个像素构成的第3像素群；和由以上述第2样式排列的多个像素构成的第4像素群；
上述加法电路将从属于第3像素群的多个像素分别输出的信号相加，并且将从属于第4像素群的多个像素分别输出的信号相加。
9.如权利要求1所述的摄像装置，其特征在于，
上述检测电路包括源极及漏极的一方与上述第1电极连接的晶体管；
上述第1电压供给电路，在上述第1像素的复位期间，向上述第1像素的上述晶体管的上述源极及上述漏极的另一方供给上述第1电压；
上述第2电压供给电路，在上述第2像素的复位期间，向上述第2像素的上述晶体管的上述源极及上述漏极的另一方供给与上述第1电压不同的第2电压。
10.如权利要求1所述的摄像装置，其特征在于，
上述检测电路包括一端与上述第1电极连接的电容元件；
上述第1电压供给电路，在上述第1像素的电荷蓄积期间，向上述电容元件的另一端供给第1电压；
上述第2电压供给电路，在上述第2像素的电荷蓄积期间，向上述电容元件的另一端供给与上述第1电压不同的第2电压。
11.如权利要求1所述的摄像装置，其特征在于，
上述第1像素的上述第2电极及上述第2像素的上述第2电极是连续的单一的电极。
12.一种照相机系统，其特征在于，具备：
权利要求1所述的摄像装置；以及
照相机信号处理部，将从上述摄像装置输出的图像信号处理，并输出图像数据。
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