JP2011065733A

JP2011065733A - 半導体メモリデバイスおよびチップ積層型の半導体デバイス

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Abstract

【課題】ＤＤＲと同様に高いデータレートが維持でき、外部端子数等の面で制約を受けずにパラレルデータの入出力を可能とすることで、周波数を下げながらもＤＤＲと同等のデータレートを確保する。
【解決手段】複数のパッド２１と、メモリコア部４およびＩＯ部５とを有する。ＩＯ部５は、メモリコア部４の２つのデータ線ＤＬおよび２つの積層接続パッド２１ごとに、相互に接続するデータ線とパッドの組み合わせを、入力されるアドレス信号に基づいて相互に変更可能な選択回路５１を有する。ＩＯ部５は、２つの積層接続パッド２１に対し入出力される２つのデータＤ０,Ｄ１が、２つのデータ線ＤＬのどの側のメモリアドレスに対するアクセスに対応したものかを前記組み合わせの情報に基づいて区別することが可能である。これにより２倍のデータレート（ＤＤＲ同等）が保証される。
【選択図】図２

Description

本発明は、ＤＤＲ（Double Data Rate）＿ＳＤＲＡＭ（Synchronous DRAM）等のＤＤＲの半導体デバイスに関する。特定的に、本発明は、メモリコア部のデータレートを半分にすることができ、あるいは、データレートが同じならばＤＤＲ＿ＳＤＲＡＭ等と同様に外部ＩＯのデータの入出力レートを内部の２倍とすることができる半導体メモリデバイスと、チップ積層型の半導体デバイスに関する。

周波数が同じならば、チップの外部ＩＯから入出力されるデータのレートを内部のメモリコア部で読み書きされるデータレートの２倍とする技術が知られている。この技術が適用された代表的な半導体メモリとしては、ＤＤＲ＿ＳＤＲＡＭが知られており、その回路構成や動作（バースト転送モードによるデータの読み書きおよびＩＯ回路の動作）については、後述する特許文献１〜４に詳しく記載されている。

内部データレートより外部データレートを高める技術は、本質的には、ＤＲＡＭ以外にも種々の半導体メモリに適用することができるものである。このため、この技術を、データレートの観点からＳＤＲＡＭ等のＤＲＡＭに限定されない名称を用いて、単に、ＤＤＲと呼ぶ。また、ＤＤＲが適用された半導体メモリを、ＤＤＲメモリと呼ぶ。これに対し、ＤＤＲが適用される以前の旧来の半導体メモリをＳＤＲ（Single Data Rate）メモリ、そのＤＤＲ非適用の技術を単に、ＳＤＲと呼ぶ。

特開平９-６３２６３号公報特開平１１-３９８７１号公報特開２００１-２０２７８０号公報特願２００７-６２２９６号公報

ＤＤＲは旧来のＳＤＲに比べてデータレートを２倍に高められる技術であり、外部ＩＯから入出力されるデータのレートまたは周波数がＳＤＲメモリの２倍となるため、その分、データ波形の品質を保証することが困難である。

そのため、例えば上記特許文献４には、メモリコントローラの制御によって外部ＩＯ回路の動作周波数を落としてもＤＤＲ動作が可能な構成が開示され、これによりノイズや消費電力の低減が図られている。

また、ＤＤＲメモリでは、入出力の同期をとるために、互いに逆相の２相クロック信号やデータストローブ信号を必要とし、制御用の信号がＳＤＲメモリより増える。特に、上記文献のようにノイズを低減してデータ波形の品質を保証するために外部ＩＯ回路やコントローラの動作周波数を下げるときに制御を多数の相に分けると、必要な制御信号数がさらに増える結果となり、外部ＩＯ回路の構成が複雑化してしまう。

一方で、外部ＩＯ回路での波形品質保証が十分で周波数をさらに高める余裕があれば、メモリコア部からバースト転送されるビット幅をさらに２倍として、外部ＩＯから入出力されるデータのレートを旧来のＳＤＲメモリの４倍にすることも可能である。例えばＳＤＲＡＭの分野では、外部ＩＯ回路の動作周波数を２倍に高め、かつバースト転送ビット幅をＤＤＲの２倍とすることで旧来のＳＤＲ＿ＳＤＲＡＭの４倍のデータレートを実現したＤＤＲ２＿ＳＤＲＡＭが実用化されている。

しかしながら、外部ＩＯ回路から入出力されるデータのビット幅は、内部のメモリコア部や外部ＩＯ回路の性能以外にも、外部端子（外部接続パッド）の配置数が限られるなどの面からも制約を受けている。このため現行のＤＤＲの技術では、外部ＩＯから出力されるデータは、複数のメモリカラムでパラレルに読み出されたデータがシリアルデータに変換されて外部に出力されるものであり、また、外部からの入力データもシリアルデータとする必要がある。

本発明は、ＤＤＲと同様に高いデータレートが維持でき、外部端子数等の面で制約を受けずにパラレルデータの入出力が可能な半導体メモリを提供するものである。

本発明に関わる半導体メモリデバイスは、半導体基板と、前記半導体基板に形成されたデータ入出力のための複数のパッドと、前記半導体基板に集積化されたメモリコア部およびＩＯ部と、を有する。前記ＩＯ部は、前記メモリコア部の２つのデータ線および２つの前記パッドごとに、相互に接続するデータ線とパッドの組み合わせを、入力されるアドレス信号に基づいて相互に変更可能な基本構成を有する。これにより、前記ＩＯ部は、前記２つのパッドに対し入出力される２つのデータが、前記２つのデータ線のどの側のメモリアドレスに対するアクセスに対応したものかを前記組み合わせの情報に基づいて区別することが可能である。その結果、前記ＩＯ部は、最大アクセスレートの２倍のレートで前記複数のパッドに対しデータを入力し又は出力することが可能である。

本発明では好適に、前記ＩＯ部は選択回路を、前記２つのデータ線および前記２つのパッドごとに有する。この選択回路は、前記メモリコア部から読み出した２つの出力データを、与えられた一のアドレスに応じて前記２つのパッドに振り分け、他のアドレスに応じてデータの出力先のパッドを入れ替えることが可能である。また、前記選択回路は、前記２つのパッドからの２つの入力データを、与えられた一のアドレスに応じて前記２つのデータ線に振り分け、他のアドレスに応じてデータの出力先のデータ線を入れ替えることが可能である。

本発明では好適に、前記半導体基板の素子形成面側にテストのためのパッドを複数有する。この場合、さらに好適に、前記半導体基板の集積回路にテスト結果を出力するデータ圧縮回路をさらに有し、前記テストのためのパッドは、データ入出力のためのパッドに比べてサイズが等しいか、より大きく、かつ数が少ない。

上記構成によれば、データの書き込みに際して、半導体基板の一方の主面に形成されたデータ入出力のための複数のパッドに書き込みデータ（入力データ）が与えられる。また、外部（デコーダを有する場合は内部）からアドレス信号が与えられる。
以下、ＩＯ部の基本構成の動作を、例えば選択回路を有する場合で説明する。

データの読み出しに際しては、前記メモリコア部から読み出した２つの出力データを、与えられた一のアドレスに応じて前記２つのパッドに選択回路が振り分ける。そして、他のアドレスが入力されると、選択回路は、この他のアドレスに応じてデータの出力先のパッドを入れ替える動作を行う。以上が読み出し時のＩＯ制御動作の基本である。

このときアドレスの違いによってどのデータ線から読み出したデータをどのパッドに振り分けたかは、ＩＯ部自身が知っている。そのため、２つのパッドの出力された２つのデータを、異なるメモリアドレスの異なる読み出しデータとして区別できる。

ＩＯ部の基本構成部を、２つのデータ線と２つのパッドごとに繰り返して配置できる。他の実施例では４つのデータ線、すなわち２つの入力データ線と２つの出力データ線ごとにＩＯ部の基本構成部が配置される場合もある。また、４つのパッド、すなわち２つの入力パッドと２つの出力パッドごとにＩＯ部の基本構成が配置される場合もある。但し、動作に用いるのは、２つの入力データ線と、２つの出力データ線のどちらか一方であり、同様に、２つの入力パッドと、２つの出力パッドのどちらか一方である。

この読み出し動作では、一のアドレスが与えられて次のアドレスが与えられるまでの期間（アクセス期間）に、２つのデータ出力が可能である。このため、最大アクセスレートの２倍のレートでデータがデバイス外部に出力される。ここで“最大アクセスレート”とは、アドレスで制御可能な最小のデータ幅をデータの粒度と定義したときに、データ粒度単位で最も短いサイクルで連続アクセスしたときに得られる最大のアクセスレートを言う。

以上はデータ読み出し時であるが、データ書き込み時は、データが外部からパッドに与えられ、選択回路等の基本構成部の制御を受けて所定のデータ線に出力されるデータが送られる向きが読み出しの場合と異なる。選択等の基本動作はデータの読み出し時と書き込み時では同様である。

このときもアドレスの違いによってどのパッドから入力したデータをどのデータ線に振り分けたかは、ＩＯ部自身が知っている。そのため、２つのパッドに与えられたデータが、メモリコア部の異なるカラム（セル列）に書き込みのために送られたことと、カラムとの対応関係をＩＯ部自身で区別できる。
また、最大アクセスレートの２倍のレートでデータがデバイス外部から取り込まれ、メモリコア部に書き込まれる。

なお、テストのためのパッドはテストプローブを接触させる必要から、通常、半導体基板の素子形成面側に配置される。但し、これとは逆に、テストのためのパッドを裏面側も形成することも可能である（後述の変形例参照）。テストのためのプローブが素子形成面に形成される場合、通常、接触圧によって下層にダメージがはいるおそれがあるため、半導体基板の素子が形成されていない周縁部にテストのためのパッドが配置される。したがって、そのパッド数はチップサイズによって最大数が制限される。つまり、このような例ではテストのためのパッドは、通常、データ入出力のためのパッドよりサイズが大きく、数が少ない。但し、テストのためのパッドはデータ入出力のパッドと同等のサイズの場合もあり、その数は、一般に相対的に少ない。

データ入出力のためのパッドは、チップの一方の主面において任意の領域に、例えば最上層の金属配線を利用して配置できる。このため、データ入出力のためのパッドは、配置の自由度が高く、比較的多く配置できる。そのことを利用して、データ入出力のために、例えば２倍、４倍のパッド数を必要とする本発明の適用が容易化される。
なお、テストのためのパッド数が少ないことは、データ圧縮回路の動作でカバーでき、メモリコア部に含まれる全てのメモリセルのテストが可能である。

本発明に関わるチップ積層型の半導体デバイスは、制御部を含む第１半導体基板に、メモリ部を含む第２半導体基板を、電気的接続をとって積層した積層基板構造を有する。この第２半導体基板が、上記本発明に関わる半導体デバイスの半導体基板に該当する。つまり、上記半導体デバイスと同様に、この第２半導体基板の一方の主面（第１の半導体基板と対向する第２半導体基板の面）に、データ入出力のための複数のパッドが形成されている。そして、第２半導体基板の表面（素子形成面）に、上記メモリコア部および上記ＩＯ部が集積化されている。ＩＯ部の動作は、上記半導体デバイスの場合と同様である。

本発明によれば、ＤＤＲと同様に高いデータレートが維持でき、外部端子数等の面で制約を受けずにパラレルデータの入出力が可能な半導体メモリと、チップ積層型の半導体デバイスとを提供できる。

第１〜第５の実施形態に関わるチップ積層型の半導体デバイスのチップの積層と各チップのパッド配置の説明図である。第１の実施形態に関わるＩＯ部構成を、ＤＤＲ方式（比較例１）と、パッド数を増やしただけの比較例２と並べて示す図である。図２に示す３つの構成の動作上の相違を示す概略的なタイミングチャートである。第２〜第４の実施形態に関わるＩＯ部構成を、第１の実施形態と比較して示す図である。第５の実施形態に関わる詳細な回路ブロック図である。データ圧縮回路の例を示す回路ブロック図である。

本発明の実施形態を、チップ積層型の半導体デバイスを例として、以下の順に図面を参照して説明する。
１．第１の実施形態：内部が２ポート、外部が２ポートのタイプ。
２．第２の実施の形態：内部が４ポート、外部が２ポートのタイプ。
３．第３の実施の形態：内部が２ポート、外部が４ポートのタイプ。
４．第４の実施の形態：内部が４ポート、外部が４ポートのタイプ。
５．第５の実施の形態：内部が２ポート、外部が４ポートのタイプでより詳細な例。
６．変形例。

＜１．第１の実施の形態＞
［チップ積層構造］
図１に、チップ積層型の半導体デバイスのチップの積層と各チップのパッド配置の説明図を示す。

図１に図解するチップ積層型の半導体デバイス１は、半導体メモリデバイスのチップ（以下、単に半導体メモリデバイス２と呼ぶ）と、半導体メモリデバイス２を積層する母体となる他のチップ３とを具備する。
半導体デバイス１は、例えばシステムＬＳＩを構成する際に、システムコントローラ等の制御部やロジック部が集積化された第１半導体基板を有するチップ３に、メモリが集積化された第２半導体基板２Ａを有する半導体メモリデバイス２が積層されることで形成される。

このため、半導体メモリデバイス２の一方の主面に、データ入出力のための複数のパッド（以下、積層接続パッド２１という）が多数配置されている。また、半導体メモリデバイス２の表面（素子形成面）の周縁部には、テストのためのテストパッド２２が所定数、配置されている。
なお、半導体メモリデバイス２のチップ３と接続される側の面を、以下、素子形成面と反対側の面という意味で「裏面」と言う。また、後述する変形例のように、積層接続パッド２１が素子形成面と同じ面に形成される場合もあり得る。

図１の図示例では、積層接続パッド２１は、テストパッド２２より小さく、高密度配置可能なパッドであり、チップ３の表面（素子形成面）に形成されたパッド３１と電気的、機械的に接続される。

このようなベアチップ実装のためのパッド（積層接続パッド２１とパッド３１）は、例えば、その一方が半田等からなるバンプ、他方が配線層と同様に形成されるランドで構成できる。図１の例では、半導体メモリデバイス２の裏面に形成される積層接続パッド２１がバンプ、チップ３の表面に形成されるパッド３１がランドの場合を例示する。

なお、半田バンプは図１の側面図に示すように通常半円形状であるが、ボールバンプでもよい。また、バンプ以外では、導電性接着層（圧着により導電粒子が導通状態を確保するもの）等の種々の接続端子体をバンプに代えて用い、この接続端子体を、ランドとしての破線部等に圧着し電気的接続をとる構成も採用可能である。

図１の図示例では比較的大きなサイズとなっているテストパッド２２は、積層接続パッド２１の複数個に１個の割合で設けられる。また、テストパッド２２は、図１に示す例では、テスト時にプローブやテストピンが接触するため、ある程度大きなピッチで配置され、そのパッドサイズもある程度大きくする必要がある。そのため、テストパッド２２を積層接続パッド２１と同じ数だけ設けることができないことから、半導体メモリデバイス２の表面の周縁部にテストパッド２２が配置される。

なお、テストパッド２２をチップの周縁部に設けるのは、この周縁部には素子が形成されないからである。つまり、テストパッド２２の下層にトランジスタ等の素子が形成されていると、プローブやテストピンをテストパッド２２に押し当てたときに、素子にダメージが入るおそれがある。このようなダメージ導入を避ける意味で、一般に、テストパッド２２は半導体メモリデバイス２の周縁部に配置位置が限定される。

本発明の適用に際し、積層接続パッド２１は、ＤＤＲ方式と同等の外部データレートを確保するために、ＤＤＲ方式で通常必要な外部端子に対して２倍〜４倍の数が必要である。このような多数の積層接続パッド２１をチップ周縁部に配置すると、半導体メモリデバイス２のチップサイズを大きくしてしまい、好ましくない。そのため、図１のように、半導体メモリデバイス２のデータ入出力のための複数の積層接続パッド２１が、チップ周縁部より内側の素子が形成される領域の裏面部に配置されている。

積層接続パッド２１は、テストパッド２２と異なり、チップの主面の任意の領域に形成されることと、プローブやテストピンが接触することがなく、素子にダメージを導入することがない。そのため、積層接続パッド２１はチップ周縁部以外の領域に形成可能であり、その結果、これをパッド数も周縁部に配置する場合より多く配置できる。

ここで、積層接続パッド２１は、図１のようにチップ裏面に必ずしも配置する必要がない。例えば、メモリを有する半導体メモリデバイス２のチップ上に、他のチップ３を搭載（ベアチップ実装）する場合は、ランドまたはバンプからなる積層接続パッド２１が、テストパッド２２と同じ素子形成面側に配置される。このときチップ３のパッド３１は、その裏面に配置される。但し、この場合でも、テストパッド２２がチップ周縁部に配置され、積層接続パッド２１が、それより内側の領域に配置される点では、図１と共通する。

このような構造の半導体デバイス１のメモリ部は、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ、その他メモリの何れであってもよい。不揮発性メモリは、電荷蓄積能力を有するメモリトランジスタを記憶素子とするもの、抵抗変化素子を記憶素子とするもの、磁気素子を記憶素子とするものなど、どのようなものでもよい。
何れの場合でも、後述するように、本発明の適用によってＤＤＲ方式と同等の外部データレートを、より低い動作周波数で得ることができる。

［ＤＤＲ方式］
最初に、本発明の比較対象であるＤＤＲ方式を、ＳＤＲＡＭの場合を例として簡単に説明する。

ＳＤＲＡＭは、メモリバス（外部ＩＯの入出力バス）の動作周波数に同期（Synchronous）してメモリコア部と外部ＩＯがデータ転送を行うＤＲＡＭである。ＳＤＲＡＭ以前のメモリは、その動作がメモリバスの動作周波数とは独立していて、非同期であった。メモリコア部とメモリバスの動作にズレがあるので、両者のタイミングを合わせるための遅延（レイテンシィ）が発生していた。

この点を改良したのがＳＤＲＡＭである。ＳＤＲＡＭのメモリコア部はメモリバスの動作周波数と同期をとってデータの読み書きを行う。具体的には、動作のタイミングを合わせるための「クロック信号」が“０”から“１”に変わるとき（上りのエッジ）に合わせてデータの読み書きをする。ＳＤＲＡＭは、メモリコントローラの構成をシンプルにでき、プロセッサとメモリコア部の間の遅延を減らすことができる利点がある。

また、ＩＯ部等に比べて、高速化が比較的難しいメモリコア部の読み書きの速度を、単位時間あたり２倍、４倍と並列で増やして全体のデータレートを高める「２^ｎプリフェッチ」という技術が採用できる。

また、データを外部バスとやり取りするときに転送タイミングを工夫することで、単位時間あたりに２倍のデータ転送を行う「ダブル・トランジッション・クロッキング」という技術が採用できる。
この技術を適用したＤＤＲ方式では１つのアドレスを指定すると、ある設定された規則に基づき、クロックの立ち上がりエッジに現れるデータ用のアドレスと、立下りエッジに現れるデータ用のアドレスが決定される。これにより１クロックパルスで２つのデータビットを転送できる。

しかし、前者の「２^ｎプリフェッチ」では、同時に読み出された２乃至４個のデータが外部データバスにシリアル転送される。このときＩＯ部の動作周波数（外部データレート）が、メモリコア部の内部データレートの２倍、４倍とする必要があることから、データ波形の品質を保証することが困難な場合がある。

一方、後者の「ダブル・トランジッション・クロッキング」では、互いに逆相の２相クロック信号やデータストローブ信号を必要とし、制御用の信号が増える。そのため、外部ＩＯ回路の構成が複雑化する。

本実施の形態では、このようなＩＯ部の動作周波数を高くすることによる弊害や制御用の信号の増大を抑制し、外部端子数等の面での制約を受けずにパラレルデータの入出力を可能とするものである。以下に、そのための動作や構成を詳述するが、この記述は「２^ｎプリフェッチ」の技術を前提とする一方で、「ダブル・トランジッション・クロッキング」の技術については、本発明の技術との重複適用をするか否かは任意である。

［本発明適用の概略］
図２と図３に、本発明の適用の概略（動作）を、概略的なＩＯ部の構成（図２）と動作の模式的なタイミングチャート（図３）を用いて示す。
図２（Ａ）〜図２（Ｃ）に示すように、半導体メモリデバイスは、メモリコア部４と、当該メモリコア部４と外部端子（図１では積層接続パッド２１に相当）との間にデータの入出力を制御するＩＯ部５とを有する。ＩＯ部５の外部端子には、不図示の外部データバスが接続される。例えば、図１の例では、チップ３内のバスが、半導体メモリデバイス２にとっては“外部データバス”に相当する。

図３（Ａ）には、メモリコア部４と、外部データバスに対するデータ入出力を制御するＩＯ部５とで同期がとられたクロックＣＬＫの波形を示している。クロックＣＬＫは、図１の例では、例えばチップ３から積層接続パッド２１のクロック専用パッドを介して半導体メモリデバイス２に供給するようにしてよい。あるいは、テストパッド２２と同様なワイヤボンドが可能なクロック専用パッドを半導体メモリデバイス２に設けて、これに外部からクロックＣＬＫを与えるようにしてもよい。

図３（Ｂ）には、クロックＣＬＫに同期したアドレスＡＤＤの入力例を示している。アドレスＡＤＤは、図１の例では、通常、例えばチップ３から積層接続パッド２１のアドレス専用パッドを介して半導体メモリデバイス２に供給される。

ＤＤＲ方式でバースト長が２のアクセス時の例（第１比較例）を、図２（Ａ）のＩＯ構成と図３（Ｃ１）のデータ入出力のタイミングにより示している。
このＤＤＲ方式と同等なデータレートでデータをパラレル出力させるために、単に、外部端子（積層接続パッド２１）を２倍とした場合の例（第２比較例）を、図２（Ｂ）のＩＯ構成と図３（Ｃ２）のデータ入出力のタイミングにより示している。
これらの比較例に対して、図２（Ｃ）と図３（Ｃ３）には、本発明が適用された第１の実施形態に関わるＩＯ構成の概略図とデータ入出力のタイミングを示すものである。

以下、図２（Ｃ）に示す本実施形態に関わるＩＯ部の構成および動作の特徴を、図２（Ａ）や図２（Ｂ）に示す２つの比較例の構成および動作と対比することで明らかとする。ここで図２（Ａ）〜図２（Ｃ）の各ＩＯ構成は、ＩＯ部の基本構成の１つを示すものであり、実際のデバイスでは、この図示された基本構成がデータ線の２本ごとに繰り返し配置される。

図２（Ａ）に示すＤＤＲ方式の比較例１では、バースト長が２であるため、２本の異なるデータ線に対するデータの入出力を行うものである。２本のデータ線にはそれぞれメモリセルが所定数接続され、ロウアドレス（不図示）の入力に応じて、その所定数のメモリセルがアクセス対象となる。一方、カラム選択、すなわち上記２本のデータ線のいずれに対してデータの入出力を行うかは、アドレス端子５０２に入力される（カラム）アドレスＡ０，Ａ１に応じて決まる。

図２（Ａ）の比較例１では、ＩＯ部がパレレル−シリアル変換部５０１を有し、これにアドレスＡ０，Ａ１が与えられる。パレレル−シリアル変換部５０１は、与えられた（カラム）アドレスが“Ａ０”の場合は、データＤ０を入出力するためのデータ線を、入出力共用の外部端子５０３に接続する。逆に、与えられた（カラム）アドレスが“Ａ１”の場合は、データＤ１を入出力するための他のデータ線を、入出力共用の外部端子５０３に接続する。

この動作は、アドレスＡ１が与えられたときには、接続対象のデータ線を切り換えて同様に実行される。
このため、外部ＩＯバスデータは、先に与えられたアドレスＡ０に対応してデータＤ０が先に排出され、続いてデータＤ１が排出されたシリアルデータとなる。
その後、アドレスＡ１が与えられると、このアドレスに対応してデータＤ１が先に外部ＩＯバスに排出され、続いてデータＤ０が排出されたシリアルデータとなる。

この動作は図３（Ｃ１）のタイミングチャートにも示すが、タイミングチャートではデータ入出力の順を横軸の時間ｔで表すため、時間が小さいデータ（左寄りのデータ）ほど先にバスへ排出される。このため、図３（Ｃ１）のデータと図２の外部ＩＯバスデータとでは、データＤ０とＤ１の並びが逆になることに注意を要する。

図２（Ｂ）の比較例２では、そのＩＯ部の基本構成５０４が、パレレル−シリアル変換の機能を有していない。また、比較例２では、図１と同様な配置の積層接続パッド２１によって、比較例１より約２倍の外部端子を設けている。図２（Ｂ）において、データＤ０に対応する入出力０の積層接続パッド２１を符号“２１Ａ”により示す。同様に、データＤ１に対応する入出力１の積層接続パッド２１を符号“２１Ｂ”により示す。

以上の構成の比較例２では、１つのアドレス（図２（Ｂ）ではアドレスＡ０を例示）が与えられると、２本のデータ線に対し、それぞれが対応するデータＤ０とＤ１を入出力可能となる。
この動作は、他のアドレスＡ１が与えられたときも同様である。

しかしながら、比較例２では図３（Ｃ２）に示すように、積層接続パッド２１Ａの入出力０と積層接続パッド２１Ｂの入出力１では、同じ並びの並列データとなるため、アドレスに応じたデータの区別ができない。つまり、単に外部端子を、図１の積層接続パッド２１のように多数設けただけでは、データレートは見かけ上は２倍になるものの、実際に使用できるデータのレート（実効データレート）は２倍にできない。

この比較例２に対して、図２（Ｃ）に示す本実施の形態の基本構成では、ＩＯ部５内に、相互に接続するデータ線とパッドの組み合わせを、入力されるアドレス信号に基づいて相互に変更可能な選択回路５１＿１が設けられている。また、ＩＯ部５内にはＩＯコントローラ５０が設けられている。ＩＯコントローラ５０自体は、図２（Ａ）のＤＤＲ方式（比較例１）にも有する既存の構成であるが、ここではＩＯコントローラ５０によって選択回路５１＿１の制御を実行するようになっている。

選択回路５１＿１は、メモリコア部４の２本のデータ線から読み出した２つの出力データを、アドレスＡ０に応じて積層接続パッド２１Ａと２１Ｂに振り分け、他のアドレスＡ１に応じてデータの出力先のパッドを入れ替えることが可能である。また、選択回路５１＿１は、上記２つのパッド（２１Ａと２１Ｂ）からの２つの入力データを、アドレスＡ０に応じて上記２つのデータ線に振り分け、他のアドレスＡ１に応じてデータの出力先のデータ線を入れ替えることが可能である。

なお、このような機能は、上記２入力と２出力を相互に切り換え可能なセレクタ（選択回路５１＿１）以外でも実現可能である。例えば、メモリコア部４のメモリがＳＲＡＭのように相補データを出力可能で、図２（Ｃ）に示す２本のデータ線が相補データ線の場合を想定する。アドレスＡ０入力時には、一方のデータ線のデータから、インバータによって２つのデータＤ０とＤ１を発生し、他のアドレスＡ１入力時には、他のインバータによって、２つのパッドで逆論理の２つのデータＤ１とＤ０を発生するような構成でもよい。

いずれの場合でも、ＩＯコントローラ５０自身は、２つのパッド（２１Ａと２１Ｂ）に対し入出力されるデータＤ０とＤ１が、どのデータ線に対応するかの情報を、アドレスに応じて発生した制御信号によって知っている。ＩＯコントローラ５０は、外部ＩＯバスデータを利用する外部の手段、例えば図１のチップ３内の制御部と情報のやり取りを行うことでデータの区別が可能となる。

このように本発明のＩＯ部５は、基本的な機能として以下の２つを最低でも有する。
（１）メモリコア部４の２つのデータ線および２つのパッド（２１Ａと２１Ｂ）ごとに、相互に接続するデータ線とパッドの組み合わせを、入力されるアドレス信号（Ａ０とＡ１）に基づいて相互に変更する機能。
（２）２つのデータ線のどの側のメモリアドレスに対するアクセスに対応したものかを上記（１）の組み合わせの情報に基づいて区別する機能。

上記（１）の機能は、「アドレスＡ０に対応する第１データＤ０の入出力先と、他のアドレスＡ１に対応する第２データＤ１の入出力先とを、２つのパッド（２１ａと２１ｂ）の一方と他方で双方向に切り換える」機能とも言える。この機能は、２つのセルデータを同時に入出力するバースト動作を行う場合の機能である。

この２つの機能によって、第１の実施形態の半導体メモリデバイスは、最大アクセスレートの２倍のレートで複数の積層接続パッド２１に対しデータを入力し又は出力することができる。
ここで“最大アクセスレート”とは、アドレスで制御可能な最小のデータ幅をデータの粒度と定義したときに、データ粒度単位で最も短いサイクルで連続アクセスしたときに得られる最大のアクセスレートを言う。

なお、図３は、例えばアドレスＡ０で説明すると、パルスの立ち上がりＵａでアドレスＡ０が取り込まれ、次のパルスの立ち上がりＵｂでデータＤ０の入出力がされ、そのパルスの立ち下がりＤｂでデータＤ１の入出力がなされる。そのため、アドレスの最小の間隔（最大アクセスレート対応）は、クロックＣＬＫの２周期分となっている。

但し、これに限定されず、パルスの立ち上がりのみでデータの入出力を行う場合でも、つまり前述した「ダブル・トランジッション・クロッキング」が非適用の場合でも、本発明の適用は可能である。
いずれにしても、本発明の適用によって、ＩＯ部５の周波数を上げることなく、入出力に現れるデータのレートをＤＤＲ方式と同等の２倍にすることが可能である。

＜２．第２の実施の形態＞
図４（Ｂ）〜図４（Ｄ）は、第１の実施形態（図４（Ａ））と比較することで、第２〜第４の実施形態の構成を概略的に示す図である。なお、これらの図では、図２（Ｃ）の示すＩＯコントローラ５０は図示を省略している。
このうち図４（Ｂ）に、第２の実施形態に関わるＩＯ部５の概略構成を示す。

図４（Ｂ）に示すＩＯ部５において、その選択回路５１＿２は、外部ポート（積層接続パッド２１Ａと２１Ｂ）が２つ設けられ、それぞれがデータの入力と出力に共用される。この点は、第１の実施形態における選択回路５１＿１（図４（Ａ））と同様である。

図４（Ｂ）の選択回路５１＿２が図４（Ａ）の選択回路５１＿１と異なる点は、メモリコア部４が入力データ線ＤＬ１と出力データ線ＤＬ２とを有し、これに対応して選択回路５１＿２の内部ポートが４つ設けられていることである。より詳細には、選択回路５１＿２は、入力データ線ＤＬ１の各々が接続される２つの内部入力ポートと、出力データ線ＤＬ２の各々が接続される２つの内部出力ポートとの、合計４つの内部ポートを有している。

これに対し、図４（Ａ）に示す第１の実施形態の選択回路５１＿１は、データの入力と出力に共用される入出力データ線ＤＬ０に個別に接続された内部ポート（内部入出力ポート）を２つ有している。

本実施形態では、第１の実施形態と同様に、最大アクセスレートの２倍のレートで複数の積層接続パッド２１に対しデータを入力し又は出力することができる。あるいは、ＩＯ部５の周波数を上げることなく、入出力に現れるデータのレートをＤＤＲ方式と同等の２倍にすることが可能である。

特に第２の実施形態では、例えば２ポートＳＲＡＭのようにメモリセル自体に入力ポートと出力ポートが分かれている場合等に好適である。但し、入力データ線ＤＬ１の対と、出力データ線ＤＬ２の対は、同時に使用されないので入力と出力にデータ線の用途が分けられていないＤＲＡＭ等であっても、図４（Ｂ）の構成の適用が可能である。

＜３．第３の実施の形態＞
図４（Ｃ）に、第３の実施形態に関わるＩＯ部５の概略構成を示す。

図４（Ｃ）に示すＩＯ部５において、その選択回路５１＿３は、内部ポートが２つである点で第１の実施形態（図４（Ａ））と共通する。この２つの内部ポートは、２つの入出力データ線ＤＬ０のそれぞれに個別に接続されている。

図４（Ｃ）の選択回路５１＿３が図４（Ａ）の選択回路５１＿１と異なる点は、外部ポートがデータの入力と出力で用途別に分けられている点である。より詳細には、半導体メモリデバイスが、入力用の２つのパッド（データ入力パッド２１ｃと２１ｄ）を持ち、出力用の２つのパッド（データ出力パッド２１ｅと２１ｆ）を持つ。これに対応して、選択回路５１＿３は、データ入力パッド２１ｃと２１ｄにそれぞれ接続される外部入力ポートを２つ有する。また、選択回路５１＿３は、データ出力パッド２１ｅと２１ｆにそれぞれ接続される外部出力ポートを２つ有する。

選択回路５１＿３は、「一のアドレスＡ０に対応する第１データの入出力先と、他のアドレスＡ１に対応する第２データの入出力先を、データ入力とデータ出力の用途ごとにペアで設けた２つのパッドの一方と他方で双方向に切り換える」ものである。ここで第１データは入力時“Ｄ０”、出力時“Ｑ０”となる。また、第２データは入力時“Ｄ１”、出力時“Ｑ１”となる。
以上の選択回路５１＿３の機能は、これは、２つのセルデータを同時に入出力するバースト動作に際しての機能である。より詳細には、データ入力パッド２１ｃが選択されるときはデータ出力パッド２１ｅが選択され、データ入力パッド２１ｄが選択されるときはデータ出力パッド２１ｆが選択される。

＜４．第４の実施の形態＞
図４（Ｄ）に、第４の実施形態に関わるＩＯ部５の概略構成を示す。

図４（Ｄ）に示すＩＯ部５において、その選択回路５１＿４は、データの入力と出力の用途別のポート構成を内部側と外部側の両方で備える。これは、第２の実施形態と第３の実施形態のポート構成の特徴を統合したものとなる。

＜５．第５の実施の形態＞
本実施の形態は、上記第３の実施形態（図４（Ｃ））をより具体的な例として詳細に説明する実施形態である。
図５は、第５の実施形態に関わる半導体メモリデバイス２の詳細なＩＯ部構成を示す回路ブロック図である。

図５に図解する半導体メモリデバイス２は、そのＩＯ部５が、ＩＯコントローラ５０と、それにより制御される破線で示す部分（以下、ＩＯ切替部５Ａと呼ぶ）である。

ＩＯ切替部５Ａは、選択回路５１＿３を構成する４つのセレクタＳＥＬ０〜ＳＥＬ３を有する。セレクタＳＥＬ０,ＳＥＬ１と、内部入力パッド２１ｃ,２１ｄとの間には２つのレシーバ回路（ＲＣＶ０,ＲＣＶ１）が配置されている。一方、セレクタＳＥＬ２,ＳＥＬ３と、内部出力パッド２１ｅ,２１ｆの間には、２つのフリップフロップ回路（ＦＦ２,ＦＦ３）と出力ドライバ回路（ＤＲＶ０,ＤＲＶ１）が配置されている。

さらに、ＩＯ切替部５Ａ内において、セレクタＳＥＬ０,ＳＥＬ１とメモリコア部４内の入出力データ線ＤＬ０との間に、２つのフリップフロップ回路（ＦＦ０,ＦＦ１）と、２つのバッファ回路（ＢＵＦ０,ＢＵＦ１）が配置されている。
また、ＩＯ切替部５Ａは、セレクタＳＥＬ０,ＳＥＬ１を制御する第１セレクト信号Ｓ１を発生するジェネレータＧＥＮｄと、セレクタＳＥＬ２,ＳＥＬ３を制御する第２セレクト信号Ｓ２を発生するジェネレータＧＥＮｑとを有する。

セレクタＳＥＬ０は、第１入力がレシーバ回路（ＲＣＶ０）の出力に接続され、第２入力がレシーバ回路（ＲＣＶ１）の出力に接続されている。レシーバ回路（ＲＣＶ０）の入力は内部入力パッド２１ｄに接続され、レシーバ回路（ＲＣＶ１）の入力は内部入力パッド２１ｄに接続されている。
セレクタＳＥＬ０の制御入力には、インバータＩＮＶを介して第１セレクト信号Ｓ１が入力可能となっている。セレクタＳＥＬ１の制御入力には第１セレクト信号Ｓ１が入力可能となっている。
セレクタＳＥＬ２,ＳＥＬ３の制御入力には個別に第２セレクト信号Ｓ２が入力可能となっている。

４つのフリップフロップ回路ＦＦ０〜３のクロック入力には、積層接続パッド２１ｇからクロックＣＬＫがＩＯコントローラ５０を介して与えられる。

ＩＯコントローラ５０は、積層接続パッド２１（図１）の一種である、通常動作時に用いられる内部パッド２１ｇ,２１ｈ,２１ｉから、クロックＣＬＫ、コマンドＣＭＤ、アドレスＡＤＤを入力することが可能である。また、ＩＯコントローラ５０は、テスト時に用いられるテストパッド２２の一種である、外部パッド２２ａ,２２ｂ,２２ｃ,２２ｄから、テストクロックＴＣＬＫ、テストコマンドＴＣＭＤ、テストアドレスＴＡＤＤを入力することが可能である。

ＩＯコントローラ５０は、ＩＯ切替部５Ａに供給する信号として、入力したアドレスＡＤＤを、入力アドレスＩＡＤＤと出力アドレスＯＡＤＤとに分離（またはデコード）する機能を有する。入力アドレスＩＡＤＤは、ジェネレータＧＥＮｄに供給され、出力アドレスＯＡＤＤは、ジェネレータＧＥＮｑに供給される。

ＩＯコントローラ５０は、入力制御Ａ信号（ＩＣＡ）をレシーバ回路（ＲＣＶ０, ＲＣＶ１）に、出力制御Ａ信号（ＯＣＡ）を出力ドライバ回路（ＤＲＶ０,ＤＲＶ１）に、それぞれ供給する。

ＩＯコントローラ５０は、入力制御Ｂ信号（ＩＣＢ）をジェネレータＧＥＮｄに供給し、入力制御Ｃ信号（ＩＣＣ）をバッファ回路（ＢＵＦ０,ＢＵＦ１）に供給する。更に、ＩＯコントローラ５０は、出力制御Ｂ信号をジェネレータＧＥＮｑに供給する。
これらの制御信号は、コマンドＣＭＤに応じて発生し出力される信号である。

以上の構成の動作を説明する。
ウェハテスト時には、ＩＯコントローラ５０は、テストパッド２２（２２ａ〜２２ｄ）からテストクロックＴＣＬＫ、テストコマンドＴＣＭＤ、テストアドレスＴＡＤＤを入力する。また、入出力が共通化されたテストパッド２２ａからテストデータＴＤＱ０を外部のテスタとの間で受け渡しをしてテストする。このとき入力されるテストデータには期待値データを含み、出力されるテストデータは、図５のように半導体メモリデバイス２内部に設けられたデータ圧縮回路（ＣＯＭＰ）６で圧縮されたテスト読み出しデータを含む。

図６に、データ圧縮回路６の回路構成例を示す。
図６に図示したデータ圧縮回路６は、初段の排他的論理和ゲート（ＥＸＯＲ）がＩＯ切替部５Ａからの出力数（全出力数の一部でもよい）だけ設けられている。２段目、３段目、・・・、最終段にかけては、ノア回路ＮＯＲで出力数が縮小されて、最終的に１本のテストデータＴＤＱに集約される。
初段の排他的論理和ゲート（ＥＸＯＲ）には期待値が与えられるため、読み出しデータにおいて、期待値と論理が１ビットでも異なれば、テストデータＴＤＱがテスト不合格を示す例えば“０”、全ビットが一致すればテスト合格を示す例えば“１”の論理が出力される。

このようなデータ圧縮回路６およびテストパッド２２は、本発明の適用に際して必須ではない。但し、積層接続パッド２１を多数配置したため、そのテストパッド２２を、同じ数だけ配置できない場合を鑑みると、このようなデータ圧縮でテスト結果を出力する構成が望ましい。
なお、入出力テストデータＴＤＱ０は積層接続パッド２１の全数分備える必要はなく、テストデータＴＤＱ０として用いられないデータがあってもよい。

ここで図５の機能説明に戻る。
テストは通常、ウェハ状態で行われるが、チップ積層後にはＩＯコントローラ５０は、テスト機能以外の機能を果たす。かかる機能としては、積層接続パッド２１ｇ〜２１ｉからクロックＣＬＫ、コマンドＣＭＤ、アドレスＡＤＤを入力する。チップ実装後はテスト経路はハイインピーダンス（ＨｉＺ）状態となるため、積層接続パッド２１ｃ〜２１ｆを用いて、半導体メモリデバイス２がチップ３（図１）とデータの受け渡しを行う。

レシーバ回路（ＲＣＶ０,ＲＣＶ１）は、入力制御Ａ信号（ＩＣＡ）により第１入力データＤ０と第２入力データＤ１の入力受付状態とＨｉＺ状態を切り替える機能をもつ。また、レシーバ回路（ＲＣＶ０,ＲＣＶ１）は、テスト時にはテスト用入出力テストデータＴＤＱ０から入力されるデータを第１データＤ０の代わりに使用する機能も持つ。

出力ドライバ回路（ＤＲＶ０,ＤＲＶ１）は、出力制御Ａ信号（ＯＣＡ）により第１出力データＱ０と第２出力データＱ１の出力状態とＨｉＺ状態を切り替える機能をもつ。また、出力ドライバ回路（ＤＲＶ０,ＤＲＶ１）は、テスト時には入出力テストデータＴＤＱ０を出力する機能ももつ。

セレクタＳＥＬ０,ＳＥＬ１は、ジェネレータＧＥＮｄで発生した発生した第１セレクト信号Ｓ１により、第１入力データＤ０と第２入力データＤ１を２つの内部入力ポートのどちらに接続するか選択する機能をもつ。

セレクタＳＥＬ２,ＳＥＬ３は、ジェネレータＧＥＮｑで発生した第２セレクト信号Ｓ２により、２つの内部入力ポートを、２つの入出力データ線ＤＬ０のどちらに接続するか選択する機能と、２つの内部入力ポートでデータ入力を停止する機能をもつ。

バッファ回路（ＢＵＦ０,ＢＵＦ１）は、第１入力データＤ０と第２入力データＤ１のチップ内部へ入力する前のバッファ回路である。バッファ回路（ＢＵＦ０,ＢＵＦ１）は、ＩＯコントローラ５０から供給される入力制御Ｃ信号（ＩＣＣ）により、セレクタＳＥＬ０,ＳＥＬ１で選択されたデータを２つの内部入力ポートへ出力する機能と、そこでデータ出力を停止する機能をもつ。

なお、図５では、第１および第２入力データＤ０,Ｄ１、第１および第２出力データＱ０,Ｑ１がそれぞれ３２ｂｉｔあるとする。この場合、ＩＯ切替部５Ａは、図５に示す基本構成を１６回繰り返しており、これによって３２ｂｉｔ分の入出力構成のＤＤＲ相当の構成を有している。

＜６．変形例＞
図１においては、第１半導体基板（チップ３）が面積として、半導体メモリデバイス２より大きい場合を例示するが、面積の大小関係は、これと逆でもよい。また、第１半導体基板（チップ３）の不図示のパッドから、例えばワイヤボンドにより外部端子を取り出す必要は必ずしもない。例えば、第１半導体基板（チップ３）側ではなく、半導体メモリデバイス２の周縁部に、テストパッド２２とともに外部接続のためのパッドを多数設けておき、両者の接続は、チップ３の裏面ＢＧＡまたはＳｉ貫通ビア等によって達成してもよい。

また、半導体メモリデバイス２の上にチップ３をベアチップ実装するようにしてもよい。
この場合、半導体メモリデバイス２が有する積層接続パッド２１は、チップ３の裏面（半導体メモリデバイス２側の面）に設けられたＢＧＡからなるパッド３１と接続されるランド部であってもよい。

なお、半導体メモリデバイス２をチップ３の上に実装するか、その逆（図１の形態）かを問わず、テストパッド２２は、積層接続パッド２１と反対側のチップ面に形成してもよい。図１では、テストパッド２２が素子形成面に形成され、積層接続パッド２１がそれと反対側のチップ裏面に形成されている場合を例示する。但し、素子形成面は積層接続パッド２１側のチップ面でもよい。つまり、テストパッド２２は、素子形成面とは反対側の裏面に形成されることもあり得る。その場合、例えばＳｉ貫通ビア（いわゆるＴＳＶ）を介して、裏面側のテストパッド２２が素子形成面側の回路と電気的に接続される。

半導体メモリデバイス２が有する積層接続パッド２１の配置は図１に限定されない。
図１に示すように左右の対称性を重視した配置でもよいし、さらに、左右と上下の対象性を重視した配置でもよい。具体的には、チップの４辺からほぼ等距離となるチップ中央付近の領域にのみ積層接続パッド２１を配置してもよい。あるいは、チップ中央付近を通り縦と横にチップを４分割するような境界を含む領域に積層接続パッド２１を配置してもよい。その他、４分割以外の任意数の領域分割に対応するように積層接続パッド２１を配置してもよい。

同様に、テストパッド２２の配列も図１に限定されない。例えば、テストパッド２２を２列以上に配置してもよい。また、これに加えてチップ外周に限らず、チップ面の内部の領域にテストパッド２２を配置してもよい。

ところで、テストパッド２２は、そのパッドサイズやピッチが積層接続パッド２１より大きい場合は、そのことにより配置数や配置場所が、特に素子形成面と同じ面に形成した場合に制約を受けることが多い。但し、上記したようにテストパッド２２を素子形成面とは逆の裏面に形成することも可能なため、上記制約がない場合もある。
一方で、テストパッド２２のサイズが積層接続パッド２１と同等まで小さい場合でも、テスタの限られた入出力端子数で多くのチップを同時テストしてテストコストを削減する意味で、テストパッド２２の数を制限する場合が多い。
このように様々な要因からテストパッド２２のサイズや数、さらには配置場所が決められるため、そのような要請に適合して任意にテストパッド２２を形成できる。

図１では、積層接続パッド２１に比べてテストパッド２２を大きく描いているが、その大きさは、両者が等しいか、逆にテストパッド２２が積層接続パッド２１より小さくてもよい。
また、図１ではテストプローブは、先が尖った金属針として示しているが、先端に尖った複数の凹凸があり、外筒内を復元力に付勢されて往復可能な形態でもよい。テストプローブの微細化の進展に伴って、テストパッド２２の大きさが積層接続パッド２１と等しいか、大小関係が逆転する場合でも本発明が適用できる。

前述した第４の実施形態では、その選択回路５１＿４は選択の機能を入力側と出力側の双方で有しているが、この選択の機能をデータ入力側のみとすることも可能である。

以上の第１〜第５の実施形態および変形例によれば、以下の利益が得られる。
第１に、積層接続パッド２１とテストパッド２２を有し、積層接続パッド２１を多く配置できる。そのため、データを入力時と出力時に２つの積層接続パッド２１に振り分け、かつ、他のアドレス入力でデータの入力先、出力先またはその双方を切り換える選択回路を有する。その結果、積層時には高いデータ入出力時の周波数（例えばデータレート）を実現でき、テスト時には少ないパッド数で複数チップの同時テストを実現できる。また、積層接続パッド２１を、チップ周縁部より内側に面配置したためパッド配置がチップ面積増大の要因となりにくい。

以上より、ＤＤＲと同等のアドレスの数を持ちながら、半分のデータ周波数でＤＤＲと同等のデータレートを実現することができる。

その他の利点として以下を挙げることができる。
この機能はＤＤＲと同等のものを実現することができるので、チップの制御回路のアルゴリズムはＤＤＲのものを流用できる。
メモリを積層することで、入出力の経路が短くなり、消費電流を大幅に削減することが可能である。

データ入出力時の周波数が下がったので、ＤＤＲ＿ＳＤＲＡＭでは必要だったデータストローブ信号（ＤＱＳ）を使わなくてもデータの送受信が行える。
また、クロックの立下りエッジを使用しなくても上記ＤＤＲと同等のデータレートが確保できる。この場合、ＤＤＲ＿ＳＤＲＡＭでは必要だったＣＬＫの逆相信号（／ＣＬＫ）を使わなくてもタイミングの保証ができる。なお、クロックの立下りエッジを使用することは可能であり、その場合、データレートを更に２倍、つまりＤＤＲの２倍のデータレートを実現できる。

１…半導体デバイス、２…半導体メモリデバイス、３…チップ、４…メモリコア部、５…ＩＯ部、５Ａ…ＩＯ切替部、６…データ圧縮回路、２１…積層接続パッド、２２…テストパッド、５０…ＩＯコントローラ、５１＿１〜４…選択回路、Ｄ０…第１入力（入出力）データ、Ｄ１…第２入力（入出力）データ、Ｑ０…第１出力データ、Ｑ１…第２出力データ、Ａ０,Ａ１,ＡＤＤ…アドレス、ＤＬ０…入出力データ線、ＤＬ１…入力データ線、ＤＬ２…出力データ線

Claims

半導体基板と、
前記半導体基板に形成されたデータ入出力のための複数のパッドと、
前記半導体基板に集積化されたメモリコア部およびＩＯ部と、
を有し、
前記ＩＯ部は、前記メモリコア部の２つのデータ線および２つの前記パッドごとに、相互に接続するデータ線とパッドの組み合わせを、入力されるアドレス信号に基づいて相互に変更し、前記２つのパッドに対し入出力される２つのデータが、前記２つのデータ線のどの側のメモリアドレスに対するアクセスに対応したものかを前記組み合わせの情報に基づいて区別することが可能であり、最大アクセスレートの２倍のレートで前記複数のパッドに対しデータを入力し又は出力する
半導体メモリデバイス。
前記ＩＯ部は、前記メモリコア部から読み出した２つの出力データを、与えられた一のアドレスに応じて前記２つのパッドに振り分け、他のアドレスに応じてデータの出力先のパッドを入れ替えることが可能であり、また、前記２つのパッドからの２つの入力データを、与えられた一のアドレスに応じて前記２つのデータ線に振り分け、他のアドレスに応じてデータの出力先のデータ線を入れ替えることが可能な選択回路を、前記２つのデータ線および前記２つのパッドごとに有する
請求項１に記載の半導体メモリデバイス。
前記複数のパッドは入出力共用のパッドであり、
前記選択回路は、前記メモリコア部の一のセルを指定する一のアドレスの入力に応じて前記メモリコア部に２つのセルデータを同時に入出力するバースト動作に際して、当該一のアドレスに対応する第１データの入出力先と、他のアドレスに対応する第２データの入出力先とを、前記２つのパッドの一方と他方で双方向に切り換える
請求項２に記載の半導体メモリデバイス。
前記選択回路は、それぞれがデータ入出力に共用される２つの入出力データ線に個別に接続された内部ポートを２つ有している
請求項３に記載の半導体メモリデバイス。
前記選択回路は、入力データ線に接続された内部入力ポートと、出力データ線に接続された内部出力ポートとを各２組の、合計で４つの内部ポートを有する
請求項３に記載の半導体メモリデバイス。
前記複数のパッドはデータ入力とデータ出力の用途別に分けて設けたパッドであり、
前記選択回路は、前記メモリコア部の一のセルを指定する一のアドレスの入力に応じて前記メモリコア部に２つのセルデータを同時に入出力するバースト動作に際して、当該一のアドレスに対応する第１データの入出力先と、他のアドレスに対応する第２データの入出力先とを、データ入力とデータ出力の用途ごとにペアで設けた２つのパッドの一方と他方で双方向に切り換える
請求項２に記載の半導体メモリデバイス。
前記選択回路は、それぞれがデータ入出力に共用される２つの入出力データ線に個別に接続された内部ポートを２つ有している
請求項６に記載の半導体メモリデバイス。
前記選択回路は、入力データ線に接続された内部入力ポートと、出力データ線に接続された内部出力ポートとを各２組の、合計で４つの内部ポートを有する
請求項６に記載の半導体メモリデバイス。
前記半導体基板の素子形成面側にテストのためのパッドを複数有する
請求項１に記載の半導体メモリデバイス。
前記半導体基板の集積回路にテスト結果を出力するデータ圧縮回路をさらに有し、
前記テストのためのパッドは、データ入出力のためのパッドに比べてサイズが等しいか、より大きく、かつ数が少ない
請求項９に記載の半導体メモリデバイス。
制御部を含む第１半導体基板に、メモリ部を含む第２半導体基板を、電気的接続をとって積層した積層基板構造を有し、
前記第２半導体基板は、
データ入出力のための複数のパッドと、
集積化されたメモリコア部およびＩＯ部と、
を有し、
前記ＩＯ部は、前記メモリコア部の２つのデータ線および２つの前記パッドごとに、相互に接続するデータ線とパッドの組み合わせを、入力されるアドレス信号に基づいて相互に変更し、前記２つのパッドに対し入出力される２つのデータが、前記２つのデータ線のどの側のメモリアドレスに対するアクセスに対応したものかを前記組み合わせの情報に基づいて区別することが可能であり、最大アクセスレートの２倍のレートで前記複数のパッドに対しデータを入力し又は出力する
チップ積層型の半導体デバイス。
前記ＩＯ部は、前記メモリコア部から読み出した２つの出力データを、与えられた一のアドレスに応じて前記２つのパッドに振り分け、他のアドレスに応じてデータの出力先のパッドを入れ替えることが可能であり、また、前記２つのパッドからの２つの入力データを、与えられた一のアドレスに応じて前記２つのデータ線に振り分け、他のアドレスに応じてデータの出力先のデータ線を入れ替えることが可能な選択回路を、前記２つのデータ線および前記２つのパッドごとに有する
請求項１１に記載のチップ積層型の半導体デバイス。