JP2013206255A - 半導体装置及びその動作タイミング調整方法 - Google Patents

Abstract

【課題】入力回路がデータを取り込むタイミングを精度よく調整できる半導体装置を提供する。
【解決手段】インターフェイスチップＩＦは、制御信号ＤＷＣＬＫＴＳＶに基づくタイミングで、コアチップＣＣ０に複数のライトデータをシリアルに出力するＴＳＶバッファ５２を有し、コアチップＣＣ０は、インターフェイスチップＩＦからシリアルに供給されるライトデータをパラレルに保持する保持回路７０ａ，７０ｂと、内部ライトコマンドＷＲに応じて、制御信号ＤＷＣＬＫＴＳＶＯＵＴを生成するライト制御タイミング調整回路７６と、ライト制御タイミング調整回路７６に内部ライトコマンドＷＲを供給するタイミングを遅延させる遅延調整回路７５と、制御信号ＤＷＣＬＫＴＳＶＯＵＴに基づくタイミングで、保持回路７０ａ，７０ｂから順次複数のライトデータを取り出す入力バッファ７１とを有する。
【選択図】図８

Description

本発明は半導体装置及びその動作タイミング調整方法に関し、特に、インターフェース機能を有するフロントエンド部と、メモリコアを含むバックエンド部とがそれぞれ別個の半導体チップに集積されてなる半導体装置及びその動作タイミング調整方法に関する。

ＤＲＡＭ(Dynamic Random Access Memory)などの半導体記憶装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。

しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。

このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体装置を構成する方法が提案されている。この方法によれば、バックエンド部が集積されたコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積されたインターフェイスチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェイスチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。

このような半導体装置に関し、特許文献１には、インターフェイスチップがリードデータを取り込む際の時間的なマージン（ラッチマージン）を十分に確保するための技術が開示されている。この技術では、コアチップ内に、リードデータの出力に関連する回路のレプリカ回路と、リードデータの出力タイミングを制御する出力タイミング調整回路とが設けられ、インターフェイスチップ内に、可変遅延回路を含むプロセスモニタ回路が設けられる。そして、プロセスモニタ回路は、レプリカ回路の遅延量と一致するよう可変遅延回路の遅延量を調節し、その結果を出力タイミング調整回路に反映させる。こうして各コアチップがリードデータを出力するタイミングを調節することで、インターフェイスチップがリードデータを取り込む際のラッチマージンを十分に確保することが可能になる。

また、ＤＤＲ３(Double-Data-Rate3)タイプのＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)では、メモリコントローラとＳＤＲＡＭとの間で、ライトレベリング及びリードレベリングが行われる。

ライトレベリングは、ライトデータがＳＤＲＡＭに到達するタイミングをメモリコントローラ側で調整する処理である。この処理では、まずメモリコントローラが、クロック信号とデータストローブ信号をＳＤＲＡＭに入力する。ＳＤＲＡＭは、データストローブ信号に同期してクロック信号をサンプリングし、その結果をメモリコントローラに返す。メモリコントローラは、こうして返されたサンプリング結果に基づき、クロック信号とデータストローブ信号の位相を補正する。

一方、リードレベリングは、ＳＤＲＡＭからリードデータが出力されてくるタイミングをメモリコントローラ側で検出する処理である。この処理では、まずメモリコントローラが、ＳＤＲＡＭに対してリードコマンドを発行する。ＳＤＲＡＭは、このリード指示に応じて、メモリセルアレイではなくマルチパーパスレジスタに記憶されるデータを出力する。メモリコントローラは、こうして出力されてきたデータの出力タイミングを確認することにより、ＳＤＲＡＭからリードデータが出力されてくるタイミングを検出する。

特開２０１１−０８１７３１号公報

しかしながら、上記特許文献１に記載の技術や、ライトレベリング及びリードレベリングは、いずれも実データを用いてタイミング調整を行っているわけではない。したがって、タイミング調整に用いている回路と、実データの入出力に用いる回路（実データパス）との間で遅延量に違いがあると、タイミング調整の精度が悪化することになる。

また、上記のようなインターフェイスチップを用いるタイプの半導体装置において例えばライト動作を行う場合、ライトデータは、外部のコントローラからデータ入出力端子を通じて、インターフェイスチップに入力される。インターフェイスチップは、ライトコマンドに基づいて制御信号（以下、「第２の制御信号」という）を生成し、この第２の制御信号に応じたタイミングで、コアチップに対してライトデータを出力する。一方コアチップも、ライトコマンドに基づいて制御信号（以下、「第１の制御信号」という）を生成しており、この第１の制御信号に応じたタイミングで、インターフェイスチップからライトデータを受け取る。

ライトデータは、以上のような仕組みで各コアチップまで届けられる。したがって、第１の制御信号と第２の制御信号とは同期している必要があり、この同期がある程度以上ずれると、ライト動作が正常に行えなくなる。同期ずれの許容範囲を、「タイミングマージン」という。

以上のような事情は、リード動作についても同様である。従来の半導体装置においてチップ間のデータ入出力を行う場合、一方の半導体チップから他方の半導体チップに対して出力されるデータの時間幅は通常、２クロックである。したがって、上記タイミングマージンは２クロック分となるが、この２クロック分というタイミングマージンは十分なものとはいえないため、より長いタイミングマージンを有する半導体装置が求められている。

本発明による半導体装置は、第１及び第２の半導体チップと、コマンドが供給されるコマンド端子とを備え、前記第２の半導体チップは、前記コマンド端子に前記コマンドが供給されたタイミングに応じて第２の制御信号を生成する第２のタイミング調整回路を有し、前記第１及び第２の半導体チップのいずれか一方は、前記第２の制御信号に基づくタイミングで、前記第１の半導体チップに複数のデータをシリアルに出力する出力バッファと、前記第２の半導体チップからシリアルに供給される前記複数のデータをパラレルに保持する複数の保持回路とを有し、前記第１の半導体チップは、前記コマンドを受けて第１の内部コマンドを生成する第１のコマンド発生回路と、前記第１の内部コマンドに応じて、第１の制御信号を生成する第１のタイミング調整回路と、前記第１のタイミング調整回路に前記第１の内部コマンドを供給するタイミングを遅延させる遅延調整回路と、前記第１の制御信号に基づくタイミングで、前記複数の保持回路から順次前記複数のデータを取り出す入力バッファとを有することを特徴とする。

本発明の他の一側面による半導体装置は、第１及び第２の半導体チップと、コマンドが供給されるコマンド端子と、前記第２の半導体チップ内に保持されるデータを出力する出力回路と、前記出力回路から出力された前記データを取り込む入力回路と、前記コマンドを受けて第１の内部コマンドを生成する第１のコマンド発生回路と、前記第１の内部コマンドに応じて、前記データを前記第１の半導体チップに取り込むタイミングを示す第１の制御信号を生成する第１のタイミング調整回路と、前記第１のタイミング調整回路に前記第１の内部コマンドを供給するタイミングを遅延させる遅延調整回路とを備え、前記入力回路は、前記第１の制御信号に基づくタイミングで、前記データを取り込むことを特徴とする。

本発明による半導体装置の動作タイミング調整方法は、互いにデータの入出力を行う第１及び第２の半導体チップを有し、外部から供給されるコマンドに応じて前記第２の半導体チップから前記第１の半導体チップにデータを出力する機能を有する半導体装置の動作タイミング調整方法であって、前記半導体装置に前記コマンドを供給するステップと、前記第１の半導体チップが、前記データを正しく取り込むことができたか否かを判定するステップと、前記データを前記第１の半導体チップが取り込むタイミングを示す第１の制御信号の生成タイミングを制御するステップとを備え、前記生成タイミングを変化させ、それぞれの前記生成タイミングにおける前記判定の結果に基づき、前記半導体装置に前記生成タイミングを書き込むことを特徴とする。

本発明のさらに他の一側面による半導体装置は、メモリセルアレイを有するコアチップと、前記コアチップを制御するインターフェイスチップと、複数のライトデータが供給されるデータ入出力端子と、ライトコマンドが供給されるコマンド端子とを備え、前記インターフェイスチップは、前記コマンド端子に前記ライトコマンドが供給されたタイミングに応じて第２の制御信号を生成する第２のタイミング調整回路と、前記第２の制御信号に基づくタイミングで、前記コアチップに前記複数のライトデータをシリアルに出力する出力バッファとを有し、前記コアチップは、前記インターフェイスチップからシリアルに供給される前記複数のライトデータをパラレルに保持する複数の保持回路と、前記コマンド端子に前記ライトコマンドが供給されたタイミングに応じて第１の制御信号を生成する第１のタイミング調整回路と、前記第１の制御信号に基づくタイミングで、前記複数の保持回路から順次前記複数のライトデータを取り出し、かつ前記メモリセルアレイに対してシリアルに出力する入力バッファとを有することを特徴とする。

本発明のさらに他の一側面による半導体装置は、メモリセルアレイを有するコアチップと、前記コアチップを制御するインターフェイスチップと、複数のライトデータが供給されるデータ入出力端子と、ライトコマンドが供給されるコマンド端子とを備え、前記インターフェイスチップは、所定の時間間隔で断続的に活性化する第２の制御信号を生成する第２のタイミング調整回路と、前記第２の制御信号が活性化するタイミングで順次、前記複数のライトデータを前記コアチップに出力する出力バッファとを有し、前記コアチップは、前記インターフェイスチップからシリアルに供給される前記複数のライトデータをパラレルに保持する複数の保持回路と、前記所定の時間間隔で断続的に活性化する第１の制御信号を生成する第１のタイミング調整回路と、前記第１の制御信号が活性化するタイミングで順次、前記複数の保持回路から前記複数のライトデータを取り出し、かつ前記メモリセルアレイに対してシリアルに出力する入力バッファとを有することを特徴とする。

本発明によれば、実データパスを用いて検出した遅延量を遅延調整回路に設定することができるので、入力バッファ（入力回路）がデータを取り込むタイミングを精度よく調整できる。また、第１の半導体チップに複数の保持回路を設けたので、第１の半導体チップの入り口で、データを長い時間（第２の半導体チップから第１の半導体チップに対して出力されるデータの時間幅より長い時間）にわたって保持することが可能になる。したがって、第１の制御信号と第２の制御信号の同期ずれの許容範囲であるタイミングマージンを、保持回路を有しない従来の半導体装置に比べて、延ばすことが可能になる。

また、第１の半導体チップがデータを正しく取り込むことができたか否かを判定し、その結果に基づいて第１の制御信号の生成タイミングを設定しているので、第１の半導体チップがデータを取り込むタイミングを精度よく調整できる。

本発明の好ましい実施の形態による半導体装置１０の構造を説明するための模式的な断面図である。 図１に示した貫通電極ＴＳＶの一種である貫通電極ＴＳＶ１の構造を示す断面図である。 図１に示した貫通電極ＴＳＶの一種である貫通電極ＴＳＶ２の構造を示す断面図である。 図１に示した貫通電極ＴＳＶの一種である貫通電極ＴＳＶ２の構造の変形例を示す断面図である。 図１に示した表面バンプＦＢａの構造を示す断面図である。 本発明の好ましい実施の形態による半導体装置１０と外部のメモリコントローラ１との接続関係を示す図である。 本発明の好ましい第１の実施の形態による半導体装置１０の構成のうち、リード動作に関する構成を示すブロック図である。 本発明の好ましい第１の実施の形態による半導体装置１０の構成のうち、ライト動作に関する構成を示すブロック図である。 本発明の好ましい第１の実施の形態に関し、リード動作に関わる各信号の動作タイミングを示す図である。 本発明の好ましい第１の実施の形態に関し、ライト動作に関わる各信号の動作タイミングを示す図である。 本発明の好ましい第２の実施の形態による半導体装置１０の構成のうち、リード動作に関する構成を示すブロック図である。 本発明の好ましい第２の実施の形態による半導体装置１０の構成のうち、ライト動作に関する構成を示すブロック図である。 （ａ）は、判定マージン調整回路３２及び期待値判定回路３３の詳しい回路構成を示す図である。（ｂ）は、判定マージン調整回路６２及び期待値判定回路６３の詳しい回路構成を示す図である。 本発明の好ましい第２の実施の形態に関し、リード動作に関わる各信号の動作タイミングを示す図である。 本発明の好ましい第２の実施の形態に関し、リード動作に関わる各信号の動作タイミングを示す図である。 本発明の好ましい第２の実施の形態に関し、リード動作に関わる各信号の動作タイミングを示す図である。 本発明の好ましい第２の実施の形態に関し、ライト動作に関わる各信号の動作タイミングを示す図である。 本発明の好ましい第２の実施の形態に関し、ライト動作に関わる各信号の動作タイミングを示す図である。 本発明の好ましい第２の実施の形態に関し、ライト動作に関わる各信号の動作タイミングを示す図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施の形態による半導体装置１０の構造を説明するための模式的な断面図である。

図１に示すように、本実施の形態による半導体装置１０は、互いに同一の機能を有し、同一の製造マスクを用いて製作された４枚のコアチップＣＣ０〜ＣＣ３と、コアチップＣＣ０〜ＣＣ３とは異なる製造マスクを用いて製作された１枚のインターフェイスチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ３及びインターフェイスチップＩＦはシリコン基板を用いた半導体チップであり、インターポーザＩＰ上にフェースダウン方式で積層されている。フェースダウン方式とは、トランジスタなどの電子回路が形成された主面が下向き、つまり主面がインターポーザＩＰ側を向くように半導体チップを搭載する方式を指す。

ただし、本発明による半導体装置がこれに限定されるものではなく、各半導体チップをフェースアップ方式で積層しても構わない。フェースアップ方式とは、トランジスタなどの電子回路が形成された主面が上向き、つまり主面がインターポーザＩＰとは反対側を向くように半導体チップを搭載する方式を指す。さらには、フェースダウン方式で積層された半導体チップとフェースアップ方式で積層された半導体チップとが混在していても構わない。

これら半導体チップのうち、最上層に位置するコアチップＣＣ０を除く、コアチップＣＣ１〜ＣＣ３及びインターフェイスチップＩＦには、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ(Through Silicon Via)が設けられている。積層方向から見た平面視で貫通電極ＴＳＶと重なる位置には、チップの主面側に表面バンプＦＢが設けられ、チップの裏面側には裏面バンプＢＢが設けられている。下層に位置する半導体チップの裏面バンプＢＢは、上層に位置する半導体チップの表面バンプＦＢに接合されており、これによって上下に隣接する半導体チップが電気的に接続されている。

本実施の形態において最上層のコアチップＣＣ０に貫通電極ＴＳＶが設けられていないのは、フェースダウン方式で積層されているため、コアチップＣＣ０の裏面側にバンプ電極を形成する必要がないからである。このように最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けない場合、他のコアチップＣＣ１〜ＣＣ３よりも最上層のコアチップＣＣ０の厚みを厚くすることが可能となるため、コアチップＣＣ０の機械的強度を高めることが可能となる。ただし、本発明において最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けても構わない。この場合、全てのコアチップＣＣ０〜ＣＣ３を同一の工程で作製することが可能となる。

コアチップＣＣ０〜ＣＣ３は、単体で動作する通常のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ(Delay Locked Loop)回路などが挙げられる。

一方、インターフェイスチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェイスチップＩＦは、４枚のコアチップＣＣ０〜ＣＣ３に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェイスチップＩＦを介して行われ、データの入出力もインターフェイスチップＩＦを介して行われる。

インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された基板電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。インターポーザＩＰの上面ＩＰａのうち、基板電極９１が形成されていない部分はレジスト９０ａによって覆われている。また、インターポーザＩＰの裏面ＩＰｂのうち、外部端子ＳＢが形成されていない部分はレジスト９０ｂによって覆われている。図１には、５個の外部端子ＳＢのみを図示しているが、実際にはより多くの外部端子が設けられる。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラから見れば、半導体装置１０は１個のＳＤＲＡＭとして機能する。

積層されたコアチップＣＣ０〜ＣＣ３及びインターフェイスチップＩＦの隙間には、アンダーフィル９４が充填され、これによって機械的強度が確保されている。インターポーザＩＰとインターフェイスチップＩＦとの隙間には、ＮＣＰ(Non-Conductive Paste)９５が充填される。パッケージ全体はモールドレジン９６によって被覆されている。これにより、各チップが物理的に保護される。

コアチップＣＣ１〜ＣＣ３及びインターフェイスチップＩＦに設けられた貫通電極ＴＳＶは、チップサイズの増加を抑える為、加工可能な最小ピッチ又はそれよりもやや広いピッチＰ０で配列されている。ピッチＰ０の値は例えば４０〜５０μｍ程度である。一方、インターポーザＩＰ上に設けられた基板電極９１は、インターポーザＩＰの配線ルールで許容される最小ピッチ又はそれよりもやや広いピッチＰ１（＞Ｐ０）で配列されている。ピッチＰ１の値は例えば７５〜１５０μｍ程度である。特に限定されるものではないが、Ｐ１＝Ｐ０×２とすることが好ましい。図１においては、コアチップＣＣ１〜ＣＣ３及びインターフェイスチップＩＦのそれぞれにＴ１列〜Ｔ８列に配置された８つの貫通電極ＴＳＶを図示し、インターフェイスチップＩＦにＴ１列及びＴ８列〜Ｔ１２列に配置された６つの表面バンプＦＢを図示しているが、実際にはより多くの貫通電極ＴＳＶ及び表面バンプＦＢが設けられる。図１に示すように、インターフェイスチップＩＦに設けられた表面バンプＦＢには、インターポーザＩＰ上の基板電極９１に接合されるものと、インターポーザＩＰ上の基板電極９１に接合されないものとが含まれる。

コアチップＣＣ１〜ＣＣ３に設けられた貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた表面バンプＦＢ及び裏面バンプＢＢと接続されている。本実施の形態においては、この種の貫通電極ＴＳＶを貫通電極ＴＳＶ１と表記する。図１に示すＴ１列〜Ｔ８列に属する貫通電極ＴＳＶは、いずれも貫通電極ＴＳＶ１である。

一方、インターフェイスチップＩＦに設けられた貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた裏面バンプＢＢと接続される一方、平面視で同じ位置に設けられた表面バンプＦＢには接続されていない。本実施の形態においては、この種の貫通電極ＴＳＶを貫通電極ＴＳＶ２と表記する。図１では、インターフェイスチップＩＦに設けられた複数の貫通電極ＴＳＶのうちＴ２列〜Ｔ７列のものが貫通電極ＴＳＶ２である。

図２及び図３はそれぞれ、貫通電極ＴＳＶ１，ＴＳＶ２の構造を示す断面図である。

図２に示すように、貫通電極ＴＳＶ１は、シリコン基板８０、シリコン基板８０の表面に設けられた層間絶縁膜８１、及びシリコン基板８０の裏面に設けられたパッシベーション膜８３を貫通して設けられている。特に限定されるものではないが、貫通電極ＴＳＶ１はＣｕ（銅）からなる。シリコン基板８０の表面（図２では上側の表面）は、トランジスタなどのデバイスが形成されるデバイス形成面である。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図２に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。なお、絶縁リング８２は、二重ではなく一重であっても構わない。

シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部は、裏面バンプＢＢで覆われている。裏面バンプＢＢは、図１に示すように、コアチップＣＣ１〜ＣＣ３においては上層のコアチップＣＣ０〜ＣＣ２に設けられた表面バンプＦＢと接し、インターフェイスチップＩＦにおいてはコアチップＣＣ３に設けられた表面バンプＦＢと接する。特に限定されるものではないが、裏面バンプＢＢは、貫通電極ＴＳＶ１の表面を覆うＳｎＡｇ半田からなる。

シリコン基板８０の表面には、上述した層間絶縁膜８１を含む５層分の絶縁層が形成される。最上層は、パッシベーション膜８４である。パッシベーション膜８４を除く各層の表面には、シリコン基板８０の表面に近い側から順に配線層Ｌ１〜Ｌ４が形成される。配線層Ｌ１〜Ｌ４はそれぞれパッドＭ１〜Ｍ４を含んで構成される。このうちパッドＭ１は、貫通電極ＴＳＶ１のシリコン基板８０の表面側における端部と接触している。また、層間絶縁膜８１及びパッシベーション膜８４を除く各層には、シリコン基板８０の表面に近い側から順に各複数のスルーホール電極ＴＨ１〜ＴＨ３が設けられ、これによってパッドＭ１〜Ｍ４は互いに接続されている。

表面バンプＦＢは、パッシベーション膜８４を貫通するピラー部８６を通じて、パッドＭ４に接続される。したがって、表面バンプＦＢは、ピラー部８６、パッドＭ１〜Ｍ４、及びスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部に接続される。表面バンプＦＢは、図１に示すように、コアチップＣＣ１〜ＣＣ３においては下層のコアチップＣＣ２，ＣＣ３及びインターフェイスチップＩＦに設けられた裏面バンプＢＢと接し、インターフェイスチップＩＦにおいてはインターポーザＩＰ上の基板電極９１と接する。特に限定されるものではないが、表面バンプＦＢはＣｕ（銅）からなるピラー部８６を有している。ピラー部８６の表面は、Ｎｉ（ニッケル）とＡｕ（金）の積層構造を有している。表面バンプＦＢ及び裏面バンプＢＢの径は約２０μｍ程度である。

パッシベーション膜８４の表面は、表面バンプＦＢが形成された領域を除いてポリイミド膜８５で覆われている。尚、図示しない内部回路との接続は、配線層Ｌ１〜Ｌ３に設けられたパッドＭ１〜Ｍ３から引き出される内部配線（図示せず）を介して行われる。

このように、貫通電極ＴＳＶ１は、同一チップに関して平面視で同じ位置に設けられた表面バンプＦＢ及び裏面バンプＢＢと接続されている。

これに対し、貫通電極ＴＳＶ２では、図３に示すように、同じ平面位置にあるパッドＭ２とパッドＭ３を接続するスルーホール電極ＴＨ２が設けられない。このため、同じ平面位置にある表面バンプＦＢと裏面バンプＢＢとは短絡されない。その他の点では、貫通電極ＴＳＶ２と貫通電極ＴＳＶ１とは同じ構造を有している。

図４は、貫通電極ＴＳＶ２の構造の変形例を示す断面図である。図１のＴ２列〜Ｔ７列に示された貫通電極ＴＳＶ２の表面バンプＦＢは、インターポーザＩＰ上の基板電極９１に接合されていない。このような場合、図４に示す変形例のように、表面バンプＦＢを設けないこととしてもよい。

インターフェイスチップＩＦに設けられる貫通電極ＴＳＶ２は、図１のＴ２列〜Ｔ７列に示すように、各コアチップＣＣ１〜ＣＣ３に設けられる貫通電極ＴＳＶ１とともに、インターフェイスチップＩＦと各コアチップＣＣ１〜ＣＣ３とに共通に接続される信号パスを構成する。この信号パスを通じてインターフェイスチップＩＦが出力する信号は、各コアチップＣＣ０〜ＣＣ３に共通に入力される。また、この信号パスを通じて各コアチップＣＣ１〜ＣＣ３が出力する信号は、ワイヤードオアされてインターフェイスチップＩＦに入力される。こうして入出力される信号には、コマンド信号、アドレス信号、データ信号などが含まれる。なお、各チップにおいては、パッドＭ１〜Ｍ４を通じて、図示しない内部回路への信号の入出力が行われる。

一方、インターフェイスチップＩＦに設けられる貫通電極ＴＳＶ１も、図１のＴ１列及びＴ８列に示すように、各コアチップＣＣ１〜ＣＣ３に設けられる貫通電極ＴＳＶ１とともに、インターフェイスチップＩＦと各コアチップＣＣ１〜ＣＣ３とに共通に接続される信号パスを構成する。この信号パスは外部端子ＳＢに直接接続され、主に電源電位を供給する用途で用いられる。

なお、図１には示していないが、図３に示した構造の貫通電極ＴＳＶ２は、コアチップＣＣ１〜ＣＣ３においても一部使用される。コアチップＣＣ１〜ＣＣ３に設けられた貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ３に設けられた図示しない内部回路に所定の情報を順次転送したり、固有の情報を入力したりするために用いられる。このような情報としては、チップアドレス情報や、不良チップ情報などが挙げられる。

インターフェイスチップＩＦには、同じ平面位置に貫通電極ＴＳＶが設けられていない表面バンプＦＢａも設けられる。図１では、インターフェイスチップＩＦに設けられた複数の貫通電極ＴＳＶのうちＴ９列〜Ｔ１２列に、この種の表面バンプＦＢａが設けられている。

図５は、表面バンプＦＢａの構造を示す断面図である。

図５に示すように、インターフェイスチップＩＦに設けられる表面バンプＦＢａはパッドＭ４，Ｍ３に接続されているが、その下方にはパッドＭ２，Ｍ１、貫通電極ＴＳＶ及び裏面バンプＢＢが設けられていない。パッドＭ４，Ｍ３は、図示しないインターフェイスチップＩＦ内のロジック回路などに接続される。

以上、半導体装置１０の構造について説明した。次に、半導体装置１０の具体的な回路構成について説明する。

初めに、図６は、半導体装置１０と外部のメモリコントローラ１との接続関係を示す図である。同図に示すように、メモリコントローラ１は、インターフェイスチップＩＦを介して、各コアチップＣＣ０〜ＣＣ３に接続される。メモリコントローラ１と半導体装置１０との間では、上述したライトレベリング及びリードレベリングが行われる。一方、インターフェイスチップＩＦと各コアチップＣＣ０〜ＣＣ３との間では、本発明にかかるデータ入出力のタイミング調整が行われる。

次に、図７及び図８は、本発明の好ましい第１の実施の形態による半導体装置１０の構成を示すブロック図である。図７は、メモリセルからリードデータを読み出す動作（リード動作）に関する構成を、図８は、メモリセルに対してライトデータを書き込む動作（ライト動作）に関する構成を、それぞれ示している。

図７及び図８に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１、コマンド端子１２、データ入出力端子１３が含まれている。その他、アドレス端子、データストローブ端子、キャリブレーション端子、電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェイスチップＩＦ内の内部回路に接続されており、コアチップＣＣ０〜ＣＣ３内の内部回路には直接接続されない。

クロック端子１１は外部クロック信号ＣＬＫが供給される端子であり、供給された外部クロック信号ＣＬＫはクロック生成回路１５に供給される。クロック生成回路１５は内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェイスチップＩＦ内及びコアチップＣＣ０〜ＣＣ３内の各種回路ブロックに供給される。

コマンド端子１２は、ロウアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号、チップセレクト信号、クロックイネーブル信号などからなるコマンド信号ＣＭＤが供給される端子である。これらのコマンド信号ＣＭＤは、インターフェイスチップＩＦのコマンド発生回路２３及び各コアチップＣＣ０〜ＣＣ３のコマンド発生回路４４に供給される。コマンド発生回路４４へは、コマンド発生回路２３から貫通電極ＴＳＶ１を経由して供給される。

コマンド発生回路２３，４４は、コマンド端子１２から入力されたコマンド信号ＣＭＤをデコードすることによって、各種内部コマンドを生成する回路である。コマンド信号ＣＭＤには、リードコマンド、ライトコマンド、ＭＲＳ(Mode register Set)コマンドなどが含まれる。コマンド信号ＣＭＤがリードコマンドを示している場合、コマンド発生回路２３，４４はそれぞれ内部リードコマンドＲＤを生成する。コマンド発生回路２３が生成した内部リードコマンドＲＤは、遅延調整回路２４を経て、インターフェイスチップＩＦに設けられるリード制御タイミング調整回路２５に供給される。また、コマンド発生回路４４が生成した内部リードコマンドＲＤは、同一コアチップ内のリード制御タイミング調整回路４５に供給される。一方、コマンド信号ＣＭＤがライトコマンドを示している場合、コマンド発生回路２３，４４はそれぞれ内部ライトコマンドＷＲを生成する。コマンド発生回路２３が生成した内部ライトコマンドＷＲは、インターフェイスチップＩＦに設けられるライト制御タイミング調整回路５４に供給される。また、コマンド発生回路４４が生成した内部ライトコマンドＷＲは、遅延調整回路７５を経て、同一コアチップ内のライト制御タイミング調整回路７６に供給される。

図７に示すリード制御タイミング調整回路２５，４５はそれぞれ、内部リードコマンドＲＤに応じて（コマンド端子１２にリードコマンドが供給されたタイミングに応じて）、各種の制御信号を生成する回路である。リード制御タイミング調整回路２５が生成する制御信号には、図7に示すように、制御信号ＤＲＡＯＴＳＶＯＵＴ、制御信号ＤＲＷＢＳＬＴＣＨ、制御信号ＤＲＡＯＤＴが含まれる。また、リード制御タイミング調整回路４５が生成する制御信号には、制御信号ＤＲＡＥ、制御信号ＤＲＡＯ、及び制御信号ＤＲＡＯＴＳＶが含まれる。

リード制御タイミング調整回路４５が生成する制御信号ＤＲＡＥ，ＤＲＡＯ，ＤＲＡＯＴＳＶはそれぞれ、制御信号セレクタ回路４６により、同一コアチップ内のメインアンプ４０、ＲＷＢＵＳバッファ４１、及びＴＳＶＦＩＦＯ４２に供給される。また、リード制御タイミング調整回路２５が生成する各制御信号のうち制御信号ＤＲＷＢＳＬＴＣＨ，ＤＲＡＯＤＴはそれぞれ、制御信号セレクタ回路２６により、インターフェイスチップＩＦ内のＴＳＶバッファ２０及びＲＷＢＵＳバッファ２１に供給される。一方、制御信号ＤＲＡＯＴＳＶＯＵＴは、制御信号セレクタ回路２６及び貫通電極ＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ３内のＴＳＶセレクタ回路４７に送られ、ＴＳＶセレクタ回路４７によってＴＳＶバッファ４３に供給される。

図８に示すライト制御タイミング調整回路５４，７６はそれぞれ、内部ライトコマンドＷＲに応じて（コマンド端子１２にライトコマンドが供給されたタイミングに応じて）、各種の制御信号を生成する回路である。ライト制御タイミング調整回路５４が生成する制御信号には、制御信号ＤＷＣＬＫＤＴ、制御信号ＤＷＣＬＫＴＳＶ、及び制御信号ＤＷＣＬＫＴＳＶＩＮが含まれる。また、ライト制御タイミング調整回路７６が生成する制御信号には、制御信号ＤＷＣＬＫＴＳＶＯＵＴ、制御信号ＤＷＣＬＫ＿ＣＯＲＥ、及び制御信号ＤＷＡＥが含まれる。

ライト制御タイミング調整回路５４が生成する各制御信号のうち制御信号ＤＷＣＬＫＤＴ，ＤＷＣＬＫＴＳＶはそれぞれ、制御信号セレクタ回路５５により、インターフェイスチップＩＦ内のＲＷＢＵＳバッファ５１及びＴＳＶバッファ５２に供給される。一方、制御信号ＤＷＣＬＫＴＳＶＩＮは、制御信号セレクタ回路５５及び貫通電極ＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ３内のＴＳＶセレクタ回路７８に送られ、ＴＳＶセレクタ回路７８によってＴＳＶＦＩＦＯ７０に供給される。また、ライト制御タイミング調整回路７６が生成する制御信号ＤＷＣＬＫＴＳＶＯＵＴ，ＤＷＣＬＫ＿ＣＯＲＥ，ＤＷＡＥはそれぞれ、制御信号セレクタ回路７７により、同一コアチップ内のＴＳＶバッファ７１、ＲＷＢＵＳバッファ７２、及びライトアンプ７３に供給される。

データ入出力端子１３は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子である。リードデータＤＱに関しては、図７に示すように、データ入出力端子１３は出力バッファ２２に接続される。各コアチップＣＣ０〜ＣＣ３のメモリセルアレイ６５から読み出されたリードデータＤＱは、貫通電極ＴＳＶ１を含む信号パスを経てインターフェイスチップＩＦに供給され、さらに出力バッファ２２を経て、データ入出力端子１３から外部に出力される。出力バッファ２２の動作タイミングは、ＤＱ出力制御回路２７からのタイミング信号によって制御される。一方、ライトデータＤＱに関しては、図８に示すように、データ入出力端子１３は入力バッファ５０に接続される。外部から入力されたライトデータＤＱは、この入力バッファ５０を介してＲＷＢＵＳバッファ５１に供給され、貫通電極ＴＳＶ１を含む信号パスを経て、各コアチップＣＣ０〜ＣＣ３に供給される。入力バッファ５０の動作タイミングは、ＤＱ入力制御回路５６からのタイミング信号によって制御される。なお、図７及び図８にはデータ入出力端子１３を１つだけ描いているが、実際の半導体装置１０は複数のデータ入出力端子１３を有しており、出力バッファ２２、入力バッファ５０、及び後述する各回路は、これら複数のデータ入出力端子１３ごとに設けられる。

ライトデータＤＱは、これら複数のデータ入出力端子１３それぞれに、８ビットずつバースト入力される。通常、このバースト入力が１サイクル内で２回連続して行われるため、各データ入出力端子１３には、１サイクルで１６ビットのライトデータＤＱがシリアルに供給されることになる。入力バッファ５０は、こうして供給された１６ビットのデータを４列のパラレルデータに変換して、ＲＷＢＵＳバッファ５１に供給する。

一方、リードデータＤＱは、４列のパラレルデータとして、ＲＷＢＵＳバッファ２１から出力バッファ２２に供給される。各列には４ビットずつのデータが含まれる。出力バッファ２２は、４列のパラレルデータを１６ビットのシリアルデータに変換し、データ入出力端子１３から８ビットずつバースト出力する。

以下、半導体装置１０におけるリード動作とライト動作のそれぞれに関して、各信号の動作タイミング図も参照しながら、詳しく説明する。

初めに、図９は、リード動作に関わる各信号の動作タイミングを示す図である。以下、図７及び図９を参照しながら、リード動作に関わる半導体装置１０の構成について詳しく説明する。

リード動作に関して、インターフェイスチップＩＦ（第１の半導体チップ）には、図７に示すようにＴＳＶバッファ２０、ＲＷＢＵＳバッファ２１、及び出力バッファ２２が設けられる。また、各コアチップＣＣ０〜ＣＣ３（第２の半導体チップ）には、メインアンプ４０、ＲＷＢＵＳバッファ４１、ＴＳＶＦＩＦＯ４２（第２の半導体チップ内に保持されるデータを出力する出力回路）、ＴＳＶバッファ４３（出力回路から出力されたデータを取り込む入力回路）が設けられる。各コアチップＣＣ０〜ＣＣ３には、他にセンスアンプ回路６４及びメモリセルアレイ６５も設けられる。

メモリセルアレイ６５は、複数のワード線ＷＬと複数のビット線ＢＬが交差し、その交点にメモリセルＭＣが配置された構成を有している（図７及び後掲の各図においては、１本のワード線ＷＬ、１本のビット線ＢＬ、及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択は、図示しないロウ系制御回路により、外部からアドレス端子に供給されるロウアドレスに基づいて行われる。また、ビット線ＢＬはセンスアンプ回路６４内の対応するセンスアンプに接続されている。センスアンプの選択は、図示しないカラム系制御回路により、外部からアドレス端子に供給されるカラムアドレスに基づいて行われる。

メモリセルアレイ６５から読み出されたリードデータＤＱは、メインアンプ４０及びＲＷＢＵＳバッファ４１を経て、ＴＳＶＦＩＦＯ４２に供給される。メインアンプ４０及びＲＷＢＵＳバッファ４１の動作タイミングは、それぞれ制御信号ＤＲＡＥ，ＤＲＡＯによって制御される。

図９に示すリードデータＤ１〜Ｄ４は、メモリセルアレイ６５から４列のパラレルデータとして読み出される１６ビットのリードデータＤＱのうちの１列分を示している。同図に示すデータＲＷＢＵＳ＿ＣＯＲＥは、ＲＷＢＵＳバッファ４１の出力データである。同図に示すように、リードデータＤ１〜Ｄ４はそれぞれ２クロック分の時間幅で、シリアルにＲＷＢＵＳバッファ４１から出力される。

ＴＳＶＦＩＦＯ４２は、制御信号ＤＲＡＯＴＳＶ（第３の制御信号）が活性化しているときに、ＲＷＢＵＳバッファ４１から出力されたデータＲＷＢＵＳ＿ＣＯＲＥを取り込むよう構成される。なお、上述したように、制御信号ＤＲＡＯＴＳＶは、リード制御タイミング調整回路４５（第２のタイミング調整回路）が、コマンド発生回路４４（第２のコマンド発生回路）から供給される内部リードコマンドＲＤ（第２のコマンド）に基づいて生成する制御信号である。図７に示すように、ＴＳＶＦＩＦＯ４２は２個の保持回路４２ａ，４２ｂを含んでおり、これらにより、取り込んだデータＲＷＢＵＳ＿ＣＯＲＥをパラレルに保持する。

保持回路４２ａは、断続的に到来する制御信号ＤＲＡＯＴＳＶの活性区間のうち、奇数番目のものが到来したタイミングで、データＲＷＢＵＳ＿ＣＯＲＥを取り込むよう構成される。これにより、保持回路４２ａは、ＲＷＢＵＳバッファ４１からシリアルに出力される複数のリードデータＤＱのうち、奇数番目に供給されるリードデータＤＱ（リードデータＤ１，Ｄ３）を順次保持することになる。一方、保持回路４２ｂは、断続的に到来する制御信号ＤＲＡＯＴＳＶの活性区間のうち、偶数番目のものが到来したタイミングで、データＲＷＢＵＳ＿ＣＯＲＥを取り込むよう構成される。これにより、保持回路４２ｂは、ＲＷＢＵＳバッファ４１からシリアルに出力される複数のリードデータＤＱのうち偶数番目に供給されるリードデータＤＱ（リードデータＤ２，Ｄ４）を順次保持することになる。図９に示すデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞，ＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜１＞はそれぞれ、保持回路４２ａ，４２ｂが保持しているデータを示している。図９に示すように、保持回路４２ａ，４２ｂはそれぞれ、各データを４クロック分の時間にわたって保持する。

ＴＳＶバッファ４３は、２個の保持回路４２ａ，４２ｂから順次複数のリードデータＤＱを取り出し、貫通電極ＴＳＶ１のコアチップ側端部に出力する回路である。ＴＳＶバッファ４３がデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞，ＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜１＞を取り込むタイミングは、制御信号ＤＲＡＯＴＳＶＯＵＴ（第１の制御信号）によって制御される。

ここで、制御信号ＤＲＡＯＴＳＶＯＵＴはインターフェイスチップＩＦから供給される信号であり、リードデータＤＱをインターフェイスチップＩＦに取り込むタイミングを示している。一方、制御信号ＤＲＡＯＴＳＶはコアチップ内で生成されるので、制御信号ＤＲＡＯＴＳＶと制御信号ＤＲＡＯＴＳＶＯＵＴとの間では、同一チップ内で生成される制御信号間に比べ、同期ずれが発生する可能性が高い。そこで半導体装置１０では、この同期ずれに対応するために、ＴＳＶＦＩＦＯ４２及び遅延調整回路２４を設けている。ＴＳＶＦＩＦＯ４２は、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して遅れた場合に対応するための回路である。２個の保持回路４２ａ，４２ｂを有していることから、ＴＳＶＦＩＦＯ４２は、リードデータＤＱを従来のタイミングマージン（２クロック）の２倍の時間（４クロック）にわたって保持することができる。これにより、制御信号ＤＲＡＯＴＳＶＯＵＴが多少遅れても、ＴＳＶバッファ４３はリードデータＤＱを正しく取得できるようになる。一方、遅延調整回路２４は、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して進んだ場合に対応するための回路である。こちらについては、後ほど別途詳しく説明する。

ＴＳＶバッファ４３によって貫通電極ＴＳＶ１のコアチップ側端部に出力されたリードデータＤＱは、ＴＳＶバッファ２０によって取り込まれる。そして、ＲＷＢＵＳバッファ２１及び出力バッファ２２を経て、データ入出力端子１３から外部のメモリコントローラ１（図６）に向けて出力される。ＴＳＶバッファ２０及びＲＷＢＵＳバッファ２１の動作タイミングは、それぞれ制御信号ＤＲＷＢＳＬＴＣＨ，ＤＲＡＯＵＴによって制御される。制御信号ＤＲＷＢＳＬＴＣＨ，ＤＲＡＯＵＴはともにインターフェイスチップＩＦ内のリード制御タイミング調整回路２５が生成した制御信号であるので、制御信号ＤＲＡＯＴＳＶＯＵＴと正しく同期している。したがって、ＴＳＶバッファ２０及びＲＷＢＵＳバッファ２１は、常に正しくリードデータＤＱを取得することができる。

以下、遅延調整回路２４の機能について、詳しく説明する。

遅延調整回路２４は、リード制御タイミング調整回路２５が各制御信号を生成するタイミングを制御する回路である。これを、コマンド発生回路２３（第１のコマンド発生回路）により生成される内部リードコマンドＲＤ（第１の内部コマンド）を、リード制御タイミング調整回路２５（第１のタイミング調整回路）に供給するタイミングを遅延させることにより、実現する。半導体装置１０は、遅延調整回路２４に関連して遅延調整カウンタ回路３０及びカウンタ値ラッチ回路３１を備えており、遅延調整回路２４における内部リードコマンドＲＤの遅延量は、これらの回路によって設定される。具体的に説明すると、遅延調整カウンタ回路３０は、コマンド発生回路２３から供給されるカウンタ制御信号ＣＣＳに従い、カウンタ値を増加させる機能を有している。なお、コマンド発生回路２３は、コマンド端子１２にＭＲＳコマンドが供給されたことに応じて、カウンタ制御信号ＣＣＳを生成するよう構成される。カウンタ値ラッチ回路３１は、遅延調整カウンタ回路３０のカウンタ値をラッチする回路である。カウンタ値ラッチ回路３１は複数のヒューズ素子を含むヒューズ回路（記憶回路）も有しており、レーザ等によってこれら複数のヒューズ素子の切断状態を制御することで、固定的にカウンタ値を記憶できるように構成される。カウンタ値ラッチ回路３１に記憶されるカウンタ値は遅延調整コード信号ＤＡＣＳＤＡＣＳとして遅延調整回路２４に供給され、これにより内部リードコマンドＲＤの遅延量が規定される。

図９に示す「調整コード：０」「調整コード：１」「調整コード：Ｎ」はそれぞれ、遅延調整コード信号ＤＡＣＳが０，１，Ｎである場合を示している。遅延調整コード信号ＤＡＣＳの数値は、遅延調整回路２４における内部リードコマンドＲＤの遅延量を表している。図９には、遅延調整コード信号ＤＡＣＳが０である場合に、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して進んでしまっている例を示している。この例では、ＴＳＶバッファ４３はリードデータＤＱの取り込みに失敗し、ＴＳＶバッファ４３の出力信号である信号ＲＷＢＵＳ＿ＴＳＶには、前サイクルにおけるＴＳＶＦＩＦＯ４２の出力信号が設定される。

本実施の形態では、外部テスタを用い、出荷前の試験段階で、最適な遅延調整コード信号ＤＡＣＳを半導体装置１０に設定する処理を行う。具体的には、まず初期状態として、メモリセルアレイ６５に所定のデータを書き込んでおく。この書き込みは、各コアチップがウエハ状態にあるときに（積層前の段階で）、図示しないテスト用回路を用いて行えばよい。また、遅延調整カウンタ回路３０には、カウンタ値の初期値として０を設定しておく。設定処理においては、まず初めにコマンド端子１２及び図示しないアドレス端子にそれぞれアクトコマンド及びロウアドレスを入力し、次いで、コマンド端子１２及びアドレス端子にそれぞれリードコマンド及びカラムアドレスを入力する。その結果、データ入出力端子１３からリードデータＤＱが出力されてくるので、外部テスタにより、正しいデータが出力されてきたか否かを確認する。出力されてきたリードデータＤＱが正しくないものであった場合、コマンド端子１２にＭＲＳコマンドを入力することによってコマンド発生回路２３にカウンタ制御信号ＣＣＳを生成させ、これにより、遅延調整カウンタ回路３０のカウンタ値を１増加させる。その後、正しいリードデータＤＱが出力されるようになるまで、以上の処理を繰り返す。正しいリードデータＤＱが出力されたら、その時点でのカウンタ値を、レーザ等によってカウンタ値ラッチ回路３１内のヒューズ回路に書き込む。これにより、最適な遅延調整コード信号ＤＡＣＳの設定が完了する。

図９の例では、遅延調整コード信号ＤＡＣＳを０から１ずつ増加させていき、遅延調整コード信号ＤＡＣＳがＮとなったところで、ＴＳＶバッファ４３がリードデータＤＱを正しく取り込めるようになっている。したがって、遅延調整コード信号ＤＡＣＳＮが、カウンタ値ラッチ回路３１内のヒューズ回路に書き込まれることになる。

以上説明したように、半導体装置１０では、インターフェイスチップＩＦがリードデータＤＱを正しく取り込むことができたか否かを判定し、その結果に基づいて、カウンタ値ラッチ回路３１に遅延調整コード信号ＤＡＣＳを設定している。したがって、半導体装置１０によれば、インターフェイスチップＩＦがリードデータＤＱを取り込むタイミングを精度よく調整できる。

次に、図１０は、ライト動作に関わる各信号の動作タイミングを示す図である。以下、図８及び図１０を参照しながら、ライト動作に関わる半導体装置１０の構成について詳しく説明する。

ライト動作に関して、インターフェイスチップＩＦ（第２の半導体チップ）には、図８に示すように入力バッファ５０、ＲＷＢＵＳバッファ５１、及びＴＳＶバッファ５２（出力バッファ）が設けられる。また、各コアチップＣＣ０〜ＣＣ３（第１の半導体チップ）には、ＴＳＶＦＩＦＯ７０（第２の半導体チップ内に保持されるデータを出力する出力回路）、ＴＳＶバッファ７１（出力回路から出力されたデータを取り込む入力回路。入力バッファ）、ＲＷＢＵＳバッファ７２、及びライトアンプ７３が設けられる。

データ入出力端子１３から入力されたライトデータＤＱは、入力バッファ５０、ＲＷＢＵＳバッファ５１、及びＴＳＶバッファ５２を経て、貫通電極ＴＳＶ１のインターフェイスチップ側端部に供給される。この間、入力バッファ５０、ＲＷＢＵＳバッファ５１、及びＴＳＶバッファ５２はそれぞれ、ライトデータＤＱを一時的に保持する。ＲＷＢＵＳバッファ５１及びＴＳＶバッファ５２の動作タイミングは、それぞれ制御信号ＤＷＣＬＫＤＴ，ＤＷＣＬＫＴＳＶによって制御される。

図１０に示すライトデータＤ１〜Ｄ４は、入力バッファ５０から４列のパラレルデータとして出力される１６ビットのライトデータＤＱのうちの１列分を示している。同図に示すデータＲＷＢＵＳＢＦ＿ＩＦ，ＲＷＢＵＳ＿ＴＳＶはそれぞれ、ＲＷＢＵＳバッファ５１及びＴＳＶバッファ５２の出力データである。同図に示すように、ライトデータＤ１〜Ｄ４はそれぞれ２クロック分の時間幅で、シリアルにＲＷＢＵＳバッファ５１から出力される。

ＴＳＶバッファ５２は、制御信号ＤＷＣＬＫＴＳＶ（第２の制御信号）が活性化しているときにデータＲＶＢＵＳＢＦ＿ＩＦを取り込み、次に制御信号ＤＷＣＬＫＴＳＶが活性化されるまで、取り込んだデータＲＶＢＵＳＢＦ＿ＩＦを貫通電極ＴＳＶ１に出力するよう構成される（データＲＷＢＵＳ＿ＴＳＶ）。図１０に示すように、制御信号ＤＷＣＬＫＴＳＶは２クロックごとに活性化するよう制御されるので、ＴＳＶバッファ５２は、ライトデータＤ１〜Ｄ４を順次取り込み、２クロック分の時間幅で順次、貫通電極ＴＳＶ１に出力することになる。

ＴＳＶＦＩＦＯ７０は、貫通電極ＴＳＶ１に接続されており、制御信号ＤＷＣＬＫＴＳＶＩＮ（第３の制御信号）が活性化しているときに、貫通電極ＴＳＶ１のコアチップ側端部に現れたデータＲＷＢＵＳ＿ＴＳＶを取り込むよう構成される。なお、上述したように、制御信号ＤＷＣＬＫＴＳＶＩＮは、ライト制御タイミング調整回路５４（第２のタイミング調整回路）が、コマンド発生回路２３（第２のコマンド発生回路）から供給される内部ライトコマンドＷＲ（第２のコマンド）に基づいて生成する制御信号である。図８に示すように、ＴＳＶＦＩＦＯ７０は２個の保持回路７０ａ，７０ｂを含んでおり、これらにより、取り込んだデータＲＷＢＵＳ＿ＴＳＶをパラレルに保持する。

保持回路７０ａ，７０ｂそれぞれの機能は、上述した保持回路４２ａ，４２ｂと同様である。すなわち、保持回路７０ａは、断続的に到来する制御信号ＤＷＣＬＫＴＳＶＩＮの活性区間のうち、奇数番目のものが到来しているときに、データＲＷＢＵＳ＿ＴＳＶを取り込むよう構成される。これにより、保持回路７０ａは、インターフェイスチップＩＦからシリアルに供給される複数のライトデータＤＱのうち、奇数番目に供給されるライトデータＤＱ（ライトデータＤ１，Ｄ３）を順次保持することになる。一方、保持回路７０ｂは、断続的に到来する制御信号ＤＷＣＬＫＴＳＶＩＮの活性区間のうち、偶数番目のものが到来しているときに、データＲＷＢＵＳ＿ＴＳＶを取り込むよう構成される。これにより、保持回路７０ｂは、インターフェイスチップＩＦからシリアルに供給される複数のライトデータＤＱのうち偶数番目に供給されるライトデータＤＱ（ライトデータＤ２，Ｄ４）を順次保持することになる。図１０に示すデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞，ＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜１＞はそれぞれ、保持回路７０ａ，７０ｂが保持しているデータを示している。図１０に示すように、保持回路７０ａ，７０ｂはそれぞれ、各データを４クロック分の時間にわたって保持する。

なお、制御信号ＤＷＣＬＫＴＳＶＩＮは、インターフェイスチップＩＦ内のライト制御タイミング調整回路５４が生成した制御信号であるので、制御信号ＤＷＣＬＫＴＳＶ及び制御信号ＤＷＣＬＫＴＳＶＩＮと正しく同期している。したがって、ＴＳＶＦＩＦＯ７０は、常に正しくライトデータＤＱを取得することができる。

ＴＳＶバッファ７１は、２個の保持回路７０ａ，７０ｂから順次複数のライトデータＤＱを取り出し、ＲＷＢＵＳバッファ７２、ライトアンプ７３、及びセンスアンプ回路６４を介して、メモリセルアレイ６５に出力する回路である。ＴＳＶバッファ７１がデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞，ＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜１＞を取り込むタイミングは、制御信号ＤＷＣＬＫＴＳＶＯＵＴ（第１の制御信号）によって制御される。

ここで、制御信号ＤＷＣＬＫＴＳＶＯＵＴはコアチップ内で生成される信号であり、ライトデータＤＱをコアチップに取り込むタイミングを示している。一方、制御信号ＤＷＣＬＫＴＳＶＩＮはインターフェイスチップＩＦ内で生成されるので、制御信号ＤＷＣＬＫＴＳＶＩＮと制御信号ＤＷＣＬＫＴＳＶＯＵＴとの間では、同一チップ内で生成される制御信号間に比べ、同期ずれが発生する可能性が高い。これは、上述した制御信号ＤＲＡＯＴＳＶと制御信号ＤＲＡＯＴＳＶＯＵＴとの関係と同じであり、これに対応するための回路が、ライト動作ではＴＳＶＦＩＦＯ７０及び遅延調整回路７５となる。ＴＳＶＦＩＦＯ７０は、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して遅れた場合に対応するための回路である。ＴＳＶＦＩＦＯ７０を設けることで、リード動作の場合と同様に、制御信号ＤＷＣＬＫＴＳＶＯＵＴが多少遅れても、ＴＳＶバッファ７１はライトデータＤＱを正しく取得できるようになる。一方、遅延調整回路７５は、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して進んだ場合に対応するための回路である。後ほど別途詳しく説明する。

ＴＳＶＦＩＦＯ７０を用いることの効果について、より詳しく説明する。なお、以下の説明は、リード動作に関するＴＳＶＦＩＦＯ４２についても同様のことが言える。

ＴＳＶＦＩＦＯ７０を有しない場合、制御信号ＤＷＣＬＫＴＳＶＯＵＴと制御信号ＤＷＣＬＫＴＳＶＩＮの間での同期ずれが２クロック分を超えると、ＴＳＶバッファ７１は最早ライトデータＤＱを正しく取り込むことができなくなる。これは、インターフェイスチップＩＦからコアチップに対して出力されるライトデータＤＱの時間幅が、図１０のデータＲＷＢＵＳ＿ＴＳＶに示すように、２クロック幅であるからである。同期ずれの許容範囲をタイミングマージンと言うことにすると、ＴＳＶＦＩＦＯ７０を有しない場合のタイミングマージンは２クロック分である。これに対し、半導体装置１０では、２個の保持回路７０ａ，７０ｂを有するＴＳＶＦＩＦＯ７０を設けたことによって、タイミングマージンを４クロック分まで拡大している。

図１０に示すデータＲＷＢＵＳ＿ＣＯＲＥは、ＴＳＶバッファ７１の出力データである。また、制御信号ＤＷＣＬＫＴＳＶＯＵＴは、図１０に示すように、２クロック間隔で活性化と非活性化を繰り返すよう、ライト制御タイミング調整回路７６によって制御される。ＴＳＶバッファ７１は、こうして制御される制御信号ＤＷＣＬＫＴＳＶＯＵＴの活性区間のうち、奇数番目の区間に対応してデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞（保持回路７０ａに保持されるデータ）を取り込む一方、偶数番目の区間に対応してデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞（保持回路７０ｂに保持されるデータ）を取り込むよう構成される。その結果、ＴＳＶバッファ７１は、図１０に示すように、ライトデータＤ１〜Ｄ４を順次取り込み、２クロック幅で後段のＲＷＢＵＳバッファ７２に出力することとなる。

上述したように、保持回路７０ａ，７０ｂはそれぞれ、各データを４クロック分の時間にわたって保持している。したがって、図１０にも示すように、仮に制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶに対して２クロック以上ずれたとしても、そのずれが４クロック以下であれば、ＴＳＶバッファ７１がライトデータＤＱを取り込もうとする時点で保持回路７０ａ，７０ｂには正しいライトデータＤＱが保持されていることになる。したがって、ＴＳＶバッファ７１は、正しくライトデータＤＱを取り込むことができる。

このように、コアチップ側に２個の保持回路７０ａ，７０ｂを設けたことにより、コアチップ側の入り口でライトデータＤＱを、インターフェイスチップＩＦからコアチップに対して出力されるライトデータの時間幅（２クロック）より長い時間（４クロック）にわたって保持することが可能になる。したがって、制御信号ＤＷＣＬＫＴＳＶと制御信号ＤＷＣＬＫＴＳＶＯＵＴの同期ずれの許容範囲であるタイミングマージンを、４クロック分まで延ばすことが可能になる。

さて、ＴＳＶバッファ７１から出力されたライドデータＤＱは、ＲＷＢＵＳバッファ７２、ライトアンプ７３、及びセンスアンプ回路６４を経て、メモリセルアレイ６５内のメモリセルに書き込まれる。ＲＷＢＵＳバッファ７２及びライトアンプ７３の動作タイミングは、それぞれ制御信号ＤＷＣＬＫ＿ＣＯＲＥ，ＤＷＡＥによって制御される。制御信号ＤＷＣＬＫ＿ＣＯＲＥ，ＤＷＡＥはともにコアチップ内のライト制御タイミング調整回路７６が生成した制御信号であるので、制御信号ＤＷＣＬＫＴＳＶＯＵＴと正しく同期している。したがって、ＲＷＢＵＳバッファ７２及びライトアンプ７３は、常に正しくライトデータＤＱを取得することができる。

以下、遅延調整回路７５の機能について、詳しく説明する。

遅延調整回路７５は、ライト制御タイミング調整回路７６が各制御信号を生成するタイミングを制御する回路である。これを、コマンド発生回路４４（第１のコマンド発生回路）により生成される内部ライトコマンドＷＲ（第１の内部コマンド）を、ライト制御タイミング調整回路７６（第１のタイミング調整回路）に供給するタイミングを遅延させることにより、実現する。半導体装置１０は、遅延調整回路７５に関連して遅延調整カウンタ回路６０及びカウンタ値ラッチ回路６１を備えており、遅延調整回路７５における内部ライトコマンドＷＲの遅延量は、これらの回路によって設定される。なお、遅延調整カウンタ回路６０及びカウンタ値ラッチ回路６１は、遅延調整回路７５とは異なり、インターフェイスチップＩＦ内に設けられる。

遅延調整カウンタ回路６０及びカウンタ値ラッチ回路６１の詳しい機能及び遅延調整コード信号ＤＡＣＳの設定処理は、上述した遅延調整カウンタ回路３０及びカウンタ値ラッチ回路３１に関するものと同様である。具体的には、遅延調整カウンタ回路３０は、コマンド発生回路２３から供給されるカウンタ制御信号ＣＣＳに従い、カウンタ値を増減する機能を有している。カウンタ値ラッチ回路６１は、遅延調整カウンタ回路６０のカウンタ値をラッチする回路である。カウンタ値ラッチ回路６１は複数のヒューズ素子を含むヒューズ回路（記憶回路）も有しており、レーザ等によってこれら複数のヒューズ素子の切断状態を制御することで、固定的にカウンタ値を記憶できるように構成される。カウンタ値ラッチ回路６１に記憶されるカウンタ値は遅延調整コード信号ＤＡＣＳとして遅延調整回路７５に供給され、これにより内部リードコマンドＲＤの遅延量が規定される。なお、カウンタ値ラッチ回路６１と遅延調整回路７５とが異なるチップ内に設けられていることから、遅延調整コード信号ＤＡＣＳは、貫通電極ＴＳＶ１を含む信号パスを通じて、カウンタ値ラッチ回路６１から遅延調整回路７５に送られる。

図１０に示す「調整コード：０」「調整コード：１」「調整コード：Ｎ」はそれぞれ、遅延調整コード信号ＤＡＣＳが０，１，Ｎである場合を示している。遅延調整コード信号ＤＡＣＳの数値は、遅延調整回路７５における内部ライトコマンドＷＲの遅延量を表している。図１０には、遅延調整コード信号ＤＡＣＳが０である場合に、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して進んでしまっている例を示している。この例では、ＴＳＶバッファ７１はライトデータＤＱの取り込みに失敗し、ＴＳＶバッファ７１の出力信号である信号ＲＷＢＵＳ＿ＣＯＲＥには、前サイクルにおけるＴＳＶＦＩＦＯ７０の出力信号が設定される。

本実施の形態では、リード動作に関してもライト動作の場合と同様、外部テスタを用い、出荷前の試験段階で、最適な遅延調整コード信号ＤＡＣＳを半導体装置１０に設定する処理を行う。この設定処理は、ライトデータＤＱを正しく書き込めたか否かをリード動作によって確認しながら行うため、リード動作に関する設定処理が完了してから行うことが好適である。

設定処理においては、まず初めにコマンド端子１２及び図示しないアドレス端子にそれぞれアクトコマンド及びロウアドレスを入力し、次いでコマンド端子１２、アドレス端子、データ入出力端子１３に、それぞれライトコマンド、カラムアドレス、及びライトデータＤＱを入力する。その後、コマンド端子１２及びアドレス端子にそれぞれリードコマンド及びカラムアドレスを入力し、結果としてデータ入出力端子１３から出力されたリードデータＤＱが先に入力したライトデータＤＱに等しいか否か、外部テスタによって確認する。等しくなかった場合、コマンド端子１２にＭＲＳコマンドを入力することによってコマンド発生回路２３にカウンタ制御信号ＣＣＳを生成させ、これにより、遅延調整カウンタ回路６０のカウンタ値を１増加させる。その後、出力されたリードデータＤＱが入力したライトデータＤＱに等しくなるまで、以上の処理を繰り返す。等しいという結果が得られたら、その時点でのカウンタ値を、レーザ等によってカウンタ値ラッチ回路６１内のヒューズ回路に書き込む。これにより、最適な遅延調整コード信号ＤＡＣＳの設定が完了する。

図１０の例では、遅延調整コード信号ＤＡＣＳを０から１ずつ増加させていき、遅延調整コード信号ＤＡＣＳがＮとなったところで、ＴＳＶバッファ７１がライトデータＤＱを正しく取り込めるようになっている。したがって、遅延調整コード信号ＤＡＣＳＮが、カウンタ値ラッチ回路６１内のヒューズ回路に書き込まれることになる。

以上説明したように、半導体装置１０では、コアチップＣＣ０〜ＣＣ３がライトデータＤＱを正しく取り込むことができたか否かを判定し、その結果に基づいて、カウンタ値ラッチ回路６１に遅延調整コード信号ＤＡＣＳを設定している。したがって、半導体装置１０によれば、コアチップＣＣ０〜ＣＣ３がライトデータＤＱを取り込むタイミングを精度よく調整できる。

図１１及び図１２は、本発明の好ましい第２の実施の形態による半導体装置１０の構成を示すブロック図である。図１１はリード動作に関する構成を、図１２はライト動作に関する構成を、それぞれ示している。

本実施の形態による半導体装置１０は、判定マージン調整回路３２、期待値判定回路３３（以上、図１１）、判定マージン調整回路６２、期待値判定回路６３（以上、図１２）を備える点で、第１の実施の形態による半導体装置１０と異なっており、その他の点では第１の実施の形態による半導体装置１０と同一である。判定マージン調整回路３２及び期待値判定回路３３はインターフェイスチップＩＦ内に設けられ、判定マージン調整回路６２及び期待値判定回路６３は各コアチップＣＣ０〜ＣＣ３に設けられる。これらの回路は、上述した遅延調整コード信号ＤＡＣＳの設定処理を半自動化するためのもので、第１の実施の形態では外部のテスタで行っていたデータの正誤判定処理を、本実施の形態では期待値判定回路３３，６３で行う。以下、第１の実施の形態による半導体装置１０との相違点を中心に詳しく説明する。

まずリード動作（図１１）に関して、判定マージン調整回路３２は、ＴＳＶバッファ２０から出力されるデータＲＷＢＵＳＢＦ＿ＩＦを、所定の遅延量だけ遅延させて期待値判定回路３３に供給する回路である。この遅延量は、外部のテスタによって予め判定マージン調整回路３２に設定される。期待値判定回路３３は、リードデータＤＱの期待値（正しく取り込まれた場合にＴＳＶバッファ２０から出力されるリードデータＤＱの値）を記憶しており、この期待値と判定マージン調整回路３２から供給されるデータＲＷＢＵＳＢＦ＿ＩＦとを比較し、比較結果に応じて判定信号ＪＳを生成する。期待値判定回路３３の動作タイミングは、ＴＳＶバッファ２０にも供給される制御信号ＤＲＷＢＳＬＴＣＨによって制御される。また、判定信号ＪＳは、遅延調整カウンタ回路３０とカウンタ値ラッチ回路３１に供給される。

図１３（ａ）は、判定マージン調整回路３２及び期待値判定回路３３の詳しい回路構成を示す図である。同図に示すように、判定マージン調整回路３２は、それぞれ遅延量が異なる複数の経路３２ａ−１〜３２ａ−３と、セレクタ３２ｂとを有して構成される。各経路３２ａ−１〜３２ａ−３の入力端には、データＲＷＢＵＳＢＦ＿ＩＦが供給される。一方、各経路３２ａ−１〜３２ａ−３の出力端はセレクタ３２ｂの入力端に接続され、セレクタ３２ｂの出力端は判定マージン調整回路３２の出力端となる。セレクタ３２ｂには、外部のテスタから判定マージン調整コードが供給される。判定マージン調整コードは、複数の経路３２ａ−１〜３２ａ−３の中から１つのみを選択するためのコードであり、セレクタ３２ｂは、判定マージン調整コードによって選択された経路のみを判定マージン調整回路３２の出力端に接続する。判定マージン調整回路３２の出力信号は、信号ＲＷＢＵＳＤとして期待値判定回路３３に供給される。

期待値判定回路３３は、縦続接続されたＤ型フリップフロップ３３ａ−１〜３３ａ−４と、判定回路３３ｂとを有して構成される。Ｄ型フリップフロップ３３ａ−１〜３３ａ−４は、それぞれ入力端子Ｄ、出力端子Ｑ、及びクロック端子を有しており、クロック端子に供給される信号が活性化するタイミングで、入力端子Ｄに供給されている信号の出力端子Ｑからの出力を開始するよう構成される。Ｄ型フリップフロップ３３ａ−１〜３３ａ−４それぞれのクロック端子には、制御信号ＤＲＷＢＳＬＴＣＨの反転信号ＤＲＷＢＳＬＴＣＨＢが共通に供給される。また、１段目のＤ型フリップフロップ３３ａ−１の入力端Ｄには信号ＲＷＢＵＳＤが供給される。Ｄ型フリップフロップ３３ａ−１〜３３ａ−４それぞれの出力信号は、データＲＷＢＵＳＪ＜３＞〜＜０＞として判定回路３３ｂに供給される。これにより、信号ＲＷＢＵＳＤとしてシリアルに供給される４ビットのリードデータＤＱは、４ビットのパラレルなデータＲＷＢＵＳＪ＜３＞〜＜０＞に変換されて、判定回路３３ｂに供給されることになる。

判定回路３３ｂは、データＲＷＢＵＳＪ＜３＞〜＜０＞と、予め期待値判定回路３３内に記憶される４ビットの期待値＜３：０＞とを比較する機能を有している。判定回路３３ｂは、この比較の結果を示す判定信号ＪＳを、図１１に示すように、遅延調整カウンタ回路３０及びカウンタ値ラッチ回路３１に出力する。

図１１に戻り、遅延調整カウンタ回路３０は、不一致を示す判定信号ＪＳに応じて、カウンタ値を１増加させる機能を有している。一方、カウンタ値ラッチ回路３１は、一致を示す判定信号ＪＳに応じて、その時点でラッチしているカウンタ値を、ヒューズ回路に設定する機能を有している。ヒューズ回路に設定されたカウンタ値は、後にレーザ等によってヒューズ回路に書き込まれる。

以下、これらの回路により実行される遅延調整コード信号ＤＡＣＳの設定処理の流れを、リード動作に関わる各信号の動作タイミングの例を参照しながら、説明する。

図１４、図１５、及び図１６はそれぞれ、リード動作に関わる各信号の動作タイミングを示す図である。信号ＲＷＢＵＳ＿ＴＳＶまでは図９に示した例と同様であるので、以下では、図９と異なる部分に着目して説明する。

設定処理は、ＴＳＶバッファ４３がリードデータＤＱを確実に取り込めるようになるまで、遅延調整コード信号ＤＡＣＳをインクリメントしながら繰り返し行われる。初めに、図１６は、設定処理が完了した状態、すなわちＴＳＶバッファ４３がリードデータＤＱを確実に取り込める状態を示している。この例に示されるように、ＴＳＶバッファ４３がリードデータＤＱを確実に取り込める場合、制御信号ＤＲＷＢＳＬＴＣＨの４つの活性化区間によって特定される１サイクルの最後の活性化区間に対応して、判定回路３３ｂに入力されるデータＲＷＢＵＳＪ＜３＞〜＜０＞にそれぞれデータＤ４〜Ｄ１が設定される。期待値判定回路３３は、このときのデータＲＷＢＵＳＪ＜３＞〜＜０＞と、期待値＜３：０＞とを比較する。図１６の場合にはこれらが一致するので、期待値判定回路３３は、判定信号ＪＳの論理値を「一致」を示すハイとする。これにより、カウンタ値ラッチ回路３１のヒューズ回路に、その時点での遅延調整コード信号ＤＡＣＳが書き込まれることになる。

図１４は、繰り返し行われる設定処理の１回目の例を示している。この例では、同図のデータＲＷＢＵＳ＿ＴＳＶを見ると理解されるように、ＴＳＶバッファ４３（図１１）のところでリードデータＤＱの取り込みに失敗している。これは、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して進んでしまっている（逆マージンになっている）ためである。その結果、判定信号ＪＳの論理値は「ロー」となり、遅延調整カウンタ回路３０のカウンタ値が１増加する。

図１５は、数度の設定処理を経て、ＴＳＶバッファ４３にはリードデータＤＱを正しく取り込めるようになった例を示している。しかし、この場合、制御信号ＤＲＡＯＴＳＶＯＵＴの活性期間と、ＴＳＶＦＩＦＯ４２の出力信号の活性区間との重なり（リードデータＤＱの取り込みマージン）が小さく、半導体装置１０が使用される環境（気温や外部から供給される電源電圧など）の変化により、容易に逆マージンとなってしまう可能性を残している。したがって、この状態では「ＴＳＶバッファ４３がリードデータＤＱを確実に取り込める」とはいえないので、半導体装置１０では、この状態で遅延調整コード信号ＤＡＣＳが確定しないようにしている。この処理は、具体的には判定マージン調整回路３２によって行われる。以下、詳しく説明する。

判定マージン調整回路３２は、上述したように、期待値判定回路３３にデータＲＷＢＵＳＢＦ＿ＩＦを供給するタイミングを遅延させる回路である。この遅延により期待値判定回路３３には、図１５の信号ＲＷＢＵＳＤに示されるように、反転信号ＤＲＷＢＳＬＴＣＨＢに対して若干遅れてリードデータＤＱが入力される。その結果、図１５の例では、反転信号ＤＲＷＢＳＬＴＣＨＢの１つ目の活性化タイミングでデータＲＷＢＵＳＪ＜３＞にデータＤ１が取り込まれておらず、最終的に、判定信号ＪＳの論理値は「ロー」となっている。したがって、遅延調整コード信号ＤＡＣＳは確定せず、遅延調整カウンタ回路３０のカウンタ値が１増加する。その後は、図１６に示した状態となるまで、設定処理が続けられる。

以上、リード動作に関する構成について説明した。次に、ライト動作に関する構成について説明する。ライト動作に関する判定マージン調整回路６２及び期待値判定回路６３（図１２）の機能は、リード動作に関する判定マージン調整回路３２及び期待値判定回路３３（図１１）の機能とほぼ同様であるので、以下では、同一の点について適宜割愛しながら説明する。

図１２に示す判定マージン調整回路６２は、ＴＳＶバッファ７１から出力されるデータＲＷＢＵＳＢＦ＿ＣＯＲＥを、所定の遅延量だけ遅延させて期待値判定回路６３に供給する回路である。この遅延量は、外部のテスタによって予め判定マージン調整回路６２に設定される。期待値判定回路６３は、ライトデータＤＱの期待値（正しく取り込まれた場合にＴＳＶバッファ７１から出力されるライトデータＤＱの値）を記憶しており、この期待値と判定マージン調整回路６２から供給されるデータＲＷＢＵＳＢＦ＿ＣＯＲＥとを比較し、比較結果に応じて判定信号ＪＳを生成する。期待値判定回路６３の動作タイミングは、ＴＳＶバッファ７１にも供給される制御信号ＤＷＣＬＫＴＳＶＯＵＴによって制御される。また、判定信号ＪＳは、貫通電極ＴＳＶ１を含む信号パスを介して、インターフェイスチップＩＦ内の遅延調整カウンタ回路６０とカウンタ値ラッチ回路６１に供給される。

図１３（ｂ）は、判定マージン調整回路６２及び期待値判定回路６３の詳しい回路構成を示す図である。同図に示すように、判定マージン調整回路６２は、それぞれ遅延量が異なる複数の経路６２ａ−１〜６２ａ−３と、セレクタ６２ｂとを有して構成される。経路６２ａ−１〜６２ａ−３の入力端には、信号ＲＷＢＵＳ＿ＣＯＲＥが共通に供給される。また、期待値判定回路６３は、縦続接続されたＤ型フリップフロップ６３ａ−１〜６３ａ−４と、判定回路６３ｂとを有して構成される。Ｄ型フリップフロップ６３ａ−１〜６３ａ−４それぞれのクロック端子には、制御信号ＤＷＣＬＫＴＳＶＯＵＴの反転信号ＤＷＣＬＫＴＳＶＯＵＴＢが共通に供給される。

図１３（ａ）と図１３（ｂ）とを比較すると理解されるように、判定マージン調整回路６２及び期待値判定回路６３の内部構成は、判定マージン調整回路３２及び期待値判定回路３３のそれと同じである。したがって、判定マージン調整回路６２及び期待値判定回路６３の処理は判定マージン調整回路３２及び期待値判定回路３３の処理と同様であるので、詳しい説明は割愛する。

図１２に戻り、遅延調整カウンタ回路６０は、不一致を示す判定信号ＪＳに応じて、カウンタ値を１増加させる機能を有している。一方、カウンタ値ラッチ回路６１は、一致を示す判定信号ＪＳに応じて、その時点でラッチしているカウンタ値を、ヒューズ回路に設定する機能を有している。ヒューズ回路に設定されたカウンタ値は、後にレーザ等によってヒューズ回路に書き込まれる。

以下、これらの回路により実行される遅延調整コード信号ＤＡＣＳの設定処理の流れを、ライト動作に関わる各信号の動作タイミングの例を参照しながら、説明する。

図１７、図１８、及び図１９はそれぞれ、ライト動作に関わる各信号の動作タイミングを示す図である。信号ＲＷＢＵＳ＿ＣＯＲＥまでは図１０に示した例と同様であるので、以下では、図１０と異なる部分に着目して説明する。

ライト動作に関しても、設定処理は、ＴＳＶバッファ７１がライトデータＤＱを確実に取り込めるようになるまで、遅延調整コード信号ＤＡＣＳをインクリメントしながら繰り返し行われる。初めに、図１９は、設定処理が完了した状態、すなわちＴＳＶバッファ７１がライトデータＤＱを確実に取り込める状態を示している。この例に示されるように、ＴＳＶバッファ７１がライトデータＤＱを確実に取り込める場合、制御信号ＤＷＣＬＫＴＳＶＯＵＴの４つの活性化区間によって特定される１サイクルの最後の活性化区間に対応して、判定回路６３ｂに入力されるデータＲＷＢＵＳＪ＜３＞〜＜０＞にそれぞれデータＤ４〜Ｄ１が設定される。期待値判定回路６３は、このときのデータＲＷＢＵＳＪ＜３＞〜＜０＞と、期待値＜３：０＞とを比較する。図１９の場合にはこれらが一致するので、期待値判定回路６３は、判定信号ＪＳの論理値を「一致」を示すハイとする。これにより、カウンタ値ラッチ回路６１のヒューズ回路に、その時点での遅延調整コード信号ＤＡＣＳが書き込まれることになる。

図１７は、繰り返し行われる設定処理の１回目の例を示している。この例では、同図のデータＲＷＢＵＳ＿ＣＯＲＥを見ると理解されるように、ＴＳＶバッファ７１（図１２）のところでライトデータＤＱの取り込みに失敗している。これは、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して進んでしまっている（逆マージンになっている）ためである。その結果、判定信号ＪＳの論理値は「ロー」となり、遅延調整カウンタ回路６０のカウンタ値が１増加する。

図１８は、数度の設定処理を経て、ＴＳＶバッファ７１にはライトデータＤＱを正しく取り込めるようになった例を示している。しかし、この場合、制御信号ＤＷＣＬＫＴＳＶＯＵＴの活性期間と、ＴＳＶＦＩＦＯ７０の出力信号の活性区間との重なり（ライトデータＤＱの取り込みマージン）が小さく、半導体装置１０が使用される環境（気温や外部から供給される電源電圧など）の変化により、容易に逆マージンとなってしまう可能性を残している。したがって、この状態では「ＴＳＶバッファ７１がライトデータＤＱを確実に取り込める」とはいえないので、半導体装置１０では、この状態で遅延調整コード信号ＤＡＣＳが確定しないようにしている。この処理は、判定マージン調整回路６２によって行われるが、その詳細はリード動作に関する判定マージン調整回路３２のものと同様であるので、詳しい説明は省略する。

判定マージン調整回路６２による処理の結果として、図１８の例では、反転信号ＤＷＣＬＫＴＳＶＯＵＴＢの１つ目の活性化タイミングでデータＲＷＢＵＳＪ＜３＞にデータＤ１が取り込まれておらず、判定信号ＪＳの論理値は「ロー」となっている。その結果、遅延調整コード信号ＤＡＣＳは確定せず、遅延調整カウンタ回路６０のカウンタ値が１増加する。その後は、図１９に示した状態となるまで、設定処理が続けられる。

以上説明したように、本実施の形態による半導体装置１０によれば、リード動作及びライト動作の両方に関し、データの正誤判定処理を自動化することが可能になる。また、判定マージン調整回路３２，６２を設けたことにより、データの取り込みマージンを広く確保することが可能になる。

また、本実施の形態による半導体装置１０によれば、組み立て後の選別工程に要する時間を短縮できるという効果も得られる。詳しく説明すると、組み立て後の選別工程においては複数の半導体装置１０が同時に試験されるが、遅延調整コード信号ＤＡＣＳの値は半導体装置１０ごとに異なる可能性がある。また、ヒューズ素子の切断は、初めにアドレス端子から切断対象のヒューズ素子を特定するアドレスを印加し、その後、レーザによりヒューズ素子の切断を行うという手順で行われる。したがって、第１の実施の形態による半導体装置１０によれば、各半導体装置１０に個別にアドレス信号を入力してから、レーザによるヒューズ素子の切断を行う必要があった。これに対し、本実施の形態による半導体装置１０によれば、カウンタ値ラッチ回路６１がカウンタ値をヒューズ回路に設定するので、各半導体装置１０に個別にアドレス信号を入力する工程を省略できる。したがって、組み立て後の選別工程に要する時間を短縮できる。

以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施の形態では４ビットずつデータがバースト入出力される例を挙げて説明したが、本発明は、少なくとも１ビットのデータが入出力される場合に広く適用できる。

また、上記実施の形態ではＴＳＶＦＩＦＯ４２，７０それぞれの内部に２個の保持回路を設けるとしたが、ＴＳＶＦＩＦＯ４２，７０内に設ける保持回路の個数は２個に限られず、複数個であればよい。一例を挙げると、ｎ個の保持回路をＴＳＶＦＩＦＯ７０内に設ける場合、ｋ番目（ｋは１乃至ｎのいずれか）の保持回路は、制御信号ＤＷＣＬＫＴＳＶＩＮの活性区間のうち、ｋ＋ｎ×ｍ（ｍは０以上の整数）番目のものが到来したタイミングで、データＲＷＢＵＳ＿ＴＳＶを取り込むよう構成される。これにより、各保持回路は、２ｎクロック分の時間にわたって、取り込んだライトデータＤＱを保持することができるようになる。したがって、タイミングマージンを２ｎクロック分まで延ばすことが可能になる。

また、上記実施の形態では、リード動作に関して、ＴＳＶＦＩＦＯ４２と遅延調整回路２４の両方を用いることにより、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して遅れた場合にも、進んだ場合にも対応できるようにしたが、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して遅れた場合が問題とならない場合には、ＴＳＶＦＩＦＯ４２を設けず、データＲＷＢＵＳ＿ＣＯＲＥを直接ＴＳＶバッファ４３で受け取ってもよい。また、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して進んだ場合が問題とならない場合には、遅延調整回路２４及びその関連回路を設けず、コマンド発生回路２３が生成した内部リードコマンドＲＤを、直接リード制御タイミング調整回路２５に供給することとしてもよい。

同様に、上記実施の形態では、ライト動作に関して、ＴＳＶＦＩＦＯ７０と遅延調整回路７５の両方を用いることにより、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して遅れた場合にも、進んだ場合にも対応できるようにしたが、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して遅れた場合が問題とならない場合には、ＴＳＶＦＩＦＯ７０を設けず、データＲＷＢＵＳ＿ＴＳＶを直接ＴＳＶバッファ７１で受け取ってもよい。また、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して進んだ場合が問題とならない場合には、遅延調整回路７５及びその関連回路を設けず、コマンド発生回路４４が生成した内部ライトコマンドＷＲを、直接ライト制御タイミング調整回路７６に供給することとしてもよい。

１ メモリコントローラ
１０ 半導体装置
１１ クロック端子
１２ コマンド端子
１３ データ入出力端子
１５ クロック生成回路
２０，４３，５２，７１ ＴＳＶバッファ
２１，４１，５１，７２ ＲＷＢＵＳバッファ
２２ 出力バッファ
２３，４４ コマンド発生回路
２４，７５ 遅延調整回路
２５，４５ リード制御タイミング調整回路
２６，４６，５５，７７ 制御信号セレクタ回路
２７ ＤＱ出力制御回路
３０，６０ 遅延調整カウンタ回路
３１，６１ カウンタ値ラッチ回路
３２，６２ 判定マージン調整回路
３２ａ−１〜３２ａ−３，６２ａ−１〜６２ａ−３ 経路
３２ｂ，６２ｂ セレクタ
３３，６３ 期待値判定回路
３３ａ−１〜３３ａ−４，６３ａ−１〜６３ａ−４ Ｄ型フリップフロップ
３３ｂ，６３ｂ 判定回路
４０ メインアンプ
４２，７０ ＴＳＶＦＩＦＯ
４２ａ，４２ｂ，７０ａ，７０ｂ 保持回路
４７，７８ ＴＳＶセレクタ回路
５０ 入力バッファ
５４，７６ ライト制御タイミング調整回路
５６ ＤＱ入力制御回路
６４ センスアンプ回路
６５ メモリセルアレイ
７３ ライトアンプ
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８４ パッシベーション膜
８５ ポリイミド膜
８６ ピラー部
９０ａ，９０ｂ レジスト
９１ 基板電極
９２ スルーホール電極
９３ 再配線層
９４ アンダーフィル
９６ モールドレジン
ＢＢ 裏面バンプ
ＢＬ ビット線
ＣＣ０〜ＣＣ３ コアチップ
ＦＢ，ＦＢａ 表面バンプ
ＩＦ インターフェイスチップ
ＩＰ インターポーザ
Ｌ１〜Ｌ４ 配線層
Ｍ１〜Ｍ４ パッド
ＭＣ メモリセル
ＳＢ 外部端子
ＴＨ１〜ＴＨ３ スルーホール電極
ＴＳＶ，ＴＳＶ１，ＴＳＶ２ 貫通電極
ＷＬ ワード線

Claims (29)

1. 第１及び第２の半導体チップと、
   コマンドが供給されるコマンド端子とを備え、
   前記第２の半導体チップは、
   前記コマンド端子に前記コマンドが供給されたタイミングに応じて第２の制御信号を生成する第２のタイミング調整回路を有し、
   前記第１及び第２の半導体チップのいずれか一方は、
   前記第２の制御信号に基づくタイミングで、前記第１の半導体チップに複数のデータをシリアルに出力する出力バッファと、
   前記第２の半導体チップからシリアルに供給される前記複数のデータをパラレルに保持する複数の保持回路とを有し、
   前記第１の半導体チップは、
   前記コマンドを受けて第１の内部コマンドを生成する第１のコマンド発生回路と、
   前記第１の内部コマンドに応じて、第１の制御信号を生成する第１のタイミング調整回路と、
   前記第１のタイミング調整回路に前記第１の内部コマンドを供給するタイミングを遅延させる遅延調整回路と、
   前記第１の制御信号に基づくタイミングで、前記複数の保持回路から順次前記複数のデータを取り出す入力バッファとを有する
   ことを特徴とする半導体装置。
2. 前記第１の半導体チップは、メモリセルアレイを有するコアチップであり、
   前記第２の半導体チップは、前記コアチップを制御するインターフェイスチップであり、
   前記データは、前記メモリセルアレイに書き込まれるライトデータである
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第２の半導体チップは、メモリセルアレイを有するコアチップであり、
   前記第１の半導体チップは、前記コアチップを制御するインターフェイスチップであり、
   前記データは、前記メモリセルアレイから出力されるリードデータである
   ことを特徴とする請求項１に記載の半導体装置。
4. 第１及び第２の半導体チップと、
   コマンドが供給されるコマンド端子とを備え、
   前記第１及び第２の半導体チップのいずれか一方は、
   前記第２の半導体チップ内に保持されるデータを出力する出力回路と、
   前記出力回路から出力された前記データを取り込む入力回路とを有し、
   前記第１の半導体チップは、
   前記コマンドを受けて第１の内部コマンドを生成する第１のコマンド発生回路と、
   前記第１の内部コマンドに応じて、前記データを前記第１の半導体チップに取り込むタイミングを示す第１の制御信号を生成する第１のタイミング調整回路と、
   前記第１のタイミング調整回路に前記第１の内部コマンドを供給するタイミングを遅延させる遅延調整回路とを有し、
   前記入力回路は、前記第１の制御信号に基づくタイミングで、前記データを取り込む
   ことを特徴とする半導体装置。
5. 前記第１及び第２の半導体チップのいずれか一方は、前記遅延調整回路の遅延量を記憶する記憶回路をさらに有し、
   前記遅延調整回路は、前記記憶回路に記憶される遅延量に従って、前記第１のタイミング調整回路に前記第１の内部コマンドを供給する
   ことを特徴とする請求項４に記載の半導体装置。
6. 前記記憶回路に記憶される遅延量は、外部から供給されるカウンタ制御信号によって制御可能に構成される
   ことを特徴とする請求項５に記載の半導体装置。
7. 前記入力回路により取り込まれた前記データが正しいか否かを判定する判定回路をさら備え、
   前記記憶回路には、前記判定回路によって前記データが正しいと判定されるときの前記遅延調整回路の遅延量が設定される
   ことを特徴とする請求項５に記載の半導体装置。
8. 前記第１の半導体チップは、前記判定回路に前記データを供給するタイミングを遅延させる判定マージン調整回路をさらに有する
   ことを特徴とする請求項７に記載の半導体装置。
9. 前記記憶回路はヒューズ素子を含み、該ヒューズ素子の切断状態によって前記遅延量を記憶する
   ことを特徴とする請求項５乃至８のいずれか一項に記載の半導体装置。
10. 前記第２の半導体チップは、
    前記コマンドを受けて第２の内部コマンドを生成する第２のコマンド発生回路と、
    前記第２の内部コマンドに応じて、前記データを前記第２の半導体チップから出力するタイミングを示す第３の制御信号を生成する第２のタイミング調整回路とを有し、
    前記出力回路は、前記第３の制御信号に基づくタイミングで、前記データを出力する
    ことを特徴とする請求項４乃至９のいずれか一項に記載の半導体装置。
11. 前記第２の半導体チップは、メモリセルアレイを有するコアチップであり、
    前記第１の半導体チップは、前記コアチップを制御するインターフェイスチップであり、
    前記データは、前記メモリセルアレイから出力されるリードデータである
    ことを特徴とする請求項４乃至１０のいずれか一項に記載の半導体装置。
12. 前記コアチップと前記インターフェイスチップとは、それぞれ貫通電極を含む複数の信号パスによって接続され、
    前記入力回路は、前記コアチップ内に設けられ、前記出力回路から取り込んだ前記データを前記複数の信号パスのうちのひとつに出力する貫通電極バッファである
    ことを特徴とする請求項１１に記載の半導体装置。
13. 前記第１の制御信号は、前記複数の信号パスのうちの他のひとつを通じて、前記入力回路に供給される
    ことを特徴とする請求項１２に記載の半導体装置。
14. 前記第１の半導体チップは、メモリセルアレイを有するコアチップであり、
    前記第２の半導体チップは、前記コアチップを制御するインターフェイスチップであり、
    前記データは、前記メモリセルアレイに書き込まれるライトデータである
    ことを特徴とする請求項４乃至１０のいずれか一項に記載の半導体装置。
15. 前記コアチップと前記インターフェイスチップとは、それぞれ貫通電極を含む複数の信号パスによって接続され、
    前記インターフェイスチップは、複数の前記ライトデータをシリアルに、前記複数の信号パスのうちのひとつに出力する貫通電極バッファを有し、
    前記出力回路は、前記コアチップ内に設けられ、前記貫通電極バッファによりシリアルに出力される前記複数のライトデータをパラレルに保持する複数の保持回路を含む
    ことを特徴とする請求項１４に記載の半導体装置。
16. 互いにデータの入出力を行う第１及び第２の半導体チップを有し、外部から供給されるコマンドに応じて前記第２の半導体チップから前記第１の半導体チップにデータを出力する機能を有する半導体装置の動作タイミング調整方法であって、
    前記半導体装置に前記コマンドを供給するステップと、
    前記第１の半導体チップが、前記データを正しく取り込むことができたか否かを判定するステップと、
    前記データを前記第１の半導体チップが取り込むタイミングを示す第１の制御信号の生成タイミングを制御するステップとを備え、
    前記生成タイミングを変化させ、それぞれの前記生成タイミングにおける前記判定の結果に基づき、前記半導体装置に前記生成タイミングを書き込む
    ことを特徴とする半導体装置の動作タイミング調整方法。
17. 前記半導体装置は、前記第１の制御信号の生成タイミングを記憶するヒューズ素子を有し、
    前記生成タイミングの書き込みは、前記ヒューズ素子の切断状態を制御することにより行う
    ことを特徴とする請求項１６に記載の半導体装置の動作タイミング調整方法。
18. 前記第２の半導体チップは、メモリセルアレイを有するコアチップであり、
    前記第１の半導体チップは、前記コアチップを制御するインターフェイスチップであり、
    前記データは、前記メモリセルアレイから出力されるリードデータである
    ことを特徴とする請求項１６又は１７に記載の半導体装置の動作タイミング調整方法。
19. 前記第１の半導体チップは、メモリセルアレイを有するコアチップであり、
    前記第２の半導体チップは、前記コアチップを制御するインターフェイスチップであり、
    前記データは、前記メモリセルアレイに書き込まれるライトデータである
    ことを特徴とする請求項１６又は１７に記載の半導体装置の動作タイミング調整方法。
20. メモリセルアレイを有するコアチップと、
    前記コアチップを制御するインターフェイスチップと、
    複数のライトデータが供給されるデータ入出力端子と、
    ライトコマンドが供給されるコマンド端子とを備え、
    前記インターフェイスチップは、
    前記コマンド端子に前記ライトコマンドが供給されたタイミングに応じて第２の制御信号を生成する第２のタイミング調整回路と、
    前記第２の制御信号に基づくタイミングで、前記コアチップに前記複数のライトデータをシリアルに出力する出力バッファとを有し、
    前記コアチップは、
    前記インターフェイスチップからシリアルに供給される前記複数のライトデータをパラレルに保持する複数の保持回路と、
    前記コマンド端子に前記ライトコマンドが供給されたタイミングに応じて第１の制御信号を生成する第１のタイミング調整回路と、
    前記第１の制御信号に基づくタイミングで、前記複数の保持回路から順次前記複数のライトデータを取り出し、かつ前記メモリセルアレイに対してシリアルに出力する入力バッファとを有する
    ことを特徴とする半導体装置。
21. 前記複数の保持回路は第１及び第２の保持回路を含み、
    前記第１の保持回路は、前記インターフェイスチップからシリアルに供給される前記複数のライトデータのうち奇数番目に供給される前記ライトデータを保持し、
    前記第２の保持回路は、前記インターフェイスチップからシリアルに供給される前記複数のライトデータのうち偶数番目に供給される前記ライトデータを保持する
    ことを特徴とする請求項２０に記載の半導体装置。
22. 前記入力バッファは、前記インターフェイスチップからシリアルに供給される前記複数のライトデータのうち奇数番目に供給される前記ライトデータを前記第１の保持回路から取り出し、前記インターフェイスチップからシリアルに供給される前記複数のライトデータのうち偶数番目に供給される前記ライトデータを前記第２の保持回路から取り出す
    ことを特徴とする請求項２１に記載の半導体装置。
23. 前記出力バッファ及び前記入力バッファはそれぞれ、所定時間間隔で前記複数のライトデータをシリアルに出力し、
    前記第１及び第２の保持回路はそれぞれ、対応する前記ライトデータを前記所定時間の２倍の時間にわたって保持する
    ことを特徴とする請求項２１又は２２に記載の半導体装置。
24. 前記第２のタイミング調整回路は、前記コマンド端子に前記ライトコマンドが供給されたタイミングに応じて第１の制御信号をさらに生成し、
    前記複数の保持回路は、前記第１の制御信号に基づくタイミングで、前記インターフェイスチップからシリアルに供給される前記複数のライトデータを取り込むよう構成される
    ことを特徴とする請求項２０乃至２３のいずれか一項に記載の半導体装置。
25. 複数の前記コアチップを備え、
    前記出力バッファは、前記複数のコアチップ及び前記インターフェイスチップのうちの少なくとも一部に設けられる貫通電極を含んで構成される信号パスに前記複数のライトデータを出力する
    ことを特徴とする請求項２０乃至２４のいずれか一項に記載の半導体装置。
26. メモリセルアレイを有するコアチップと、
    前記コアチップを制御するインターフェイスチップと、
    複数のライトデータが供給されるデータ入出力端子と、
    ライトコマンドが供給されるコマンド端子とを備え、
    前記インターフェイスチップは、
    所定の時間間隔で断続的に活性化する第２の制御信号を生成する第２のタイミング調整回路と、
    前記第２の制御信号が活性化するタイミングで順次、前記複数のライトデータを前記コアチップに出力する出力バッファとを有し、
    前記コアチップは、
    前記インターフェイスチップからシリアルに供給される前記複数のライトデータをパラレルに保持する複数の保持回路と、
    前記所定の時間間隔で断続的に活性化する第１の制御信号を生成する第１のタイミング調整回路と、
    前記第１の制御信号が活性化するタイミングで順次、前記複数の保持回路から前記複数のライトデータを取り出し、かつ前記メモリセルアレイに対してシリアルに出力する入力バッファとを有する
    ことを特徴とする半導体装置。
27. 前記第２のタイミング調整回路は、前記所定の時間間隔で断続的に活性化する第１の制御信号も生成し、
    前記複数の保持回路は第１及び第２の保持回路を含み、
    前記第１の保持回路は、前記第１の制御信号の活性区間のうち奇数番目の区間に対応して、前記インターフェイスチップから供給される前記ライトデータを取り込み、
    前記第２の保持回路は、前記第１の制御信号の活性区間のうち奇数番目の区間に対応して、前記インターフェイスチップから供給される前記ライトデータを取り込む
    ことを特徴とする請求項２６に記載の半導体装置。
28. 前記入力バッファは、前記インターフェイスチップからシリアルに供給される前記複数のライトデータのうち奇数番目に供給される前記ライトデータを前記第１の保持回路から取り出し、前記インターフェイスチップからシリアルに供給される前記複数のライトデータのうち偶数番目に供給される前記ライトデータを前記第２の保持回路から取り出す
    ことを特徴とする請求項２７に記載の半導体装置。
29. 複数の前記コアチップを備え、
    前記出力バッファは、前記複数のコアチップ及び前記インターフェイスチップのうちの少なくとも一部に設けられる貫通電極を含んで構成される信号パスに前記複数のライトデータを出力する
    ことを特徴とする請求項２６乃至２８のいずれか一項に記載の半導体装置。

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