JP2015176621A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】テスト動作時において複数のチャネルに互いに異なる動作を実行させる。
【解決手段】第１の半導体メモリ装置ＣｈＡと第２の半導体メモリ装置ＣｈＢとに共通に接続された複数のテストパッドに第１のコマンド及び第１のコードを供給して第１の半導体メモリ装置ＣｈＡにセルフリフレッシュ動作を実行させ、第１の半導体メモリ装置ＣｈＡがセルフリフレッシュ動作を実行している間に、テストパッドに第２のコマンドを供給して第２の半導体メモリ装置ＣｈＢにリード動作又はライト動作を実行させる。本発明によれば、複数の半導体メモリ装置、つまり複数のチャネルに互いに異なる動作を実行させることができる。
【選択図】図４

Description

本発明は半導体装置及びその制御方法に関し、特に、複数の半導体メモリ装置を含む半導体装置及びその制御方法に関する。

近年、半導体メモリとコントローラチップとの間のデータ転送レートのさらなる高速化が望まれている。これを達成するために、データ入出力のビット幅、即ち、入出力端子の数を従来の半導体メモリに比べ増加させた種々の半導体メモリが考案されている。このような半導体メモリの例として、ハイバンドウィドゥスメモリ（Ｈｉｇｈ Ｂａｎｄ−ｗｉｄｔｈ Ｍｅｍｏｒｙ，ＨＢＭ）、ハイブリッドメモリキューブ（Ｈｙｂｒｉｄ Ｍｅｍｏｒｙ Ｃｕｂｅ，ＨＭＣ）、及び、ワイドＩ／Ｏ型ＤＲＡＭ（Ｗｉｄｅ−ＩＯ ＤＲＡＭ）（特許文献１参照）などが知られている。

このような半導体メモリでは、データ入出力端子を含む外部端子の数が通常のＤＲＡＭに比べて極めて多いため、各端子はマイクロバンプと呼ばれる微小電極によって構成される。マイクロバンプは非常に狭ピッチで多数配置されることから、テスト動作時においてテスタのプローブをマイクロバンプに直接接触させることは困難である。このため、このような半導体メモリにおいては、テスト用のパッド電極がマイクロバンプとは別に設けられており、テスト動作時においては、テスタのプローブをテスト用のパッド電極に接触させることによって信号の入出力を行う。

特開２０１２−２４３２５１号公報

ところで、上述のような半導体メモリには、複数のチャネル（メモリ部）を有するものがある。このような半導体メモリでは、複数のチャネルに対応して制御用及びデータ入出力のマイクロバンプが設けられている。即ち、複数のチャネルは、マイクロバンプを介して独立に制御される。しかしながら、複数のチャネルを有する半導体メモリにおいて、テスト用のパッド電極は、複数のチャネルに共通で設けられる。このため、このような半導体メモリをテストパッドを介して動作させる場合、複数のチャネルに同じ動作をさせるしかないという問題があった。発明者は、このような半導体メモリの一部のチャネルを、テストパッドを介してロックする機能を開発した。しかしながら、この方法は、所定のチャネルを非動作状態にすることはできるが、複数のチャネルを異なる動作状態で動作させることはできなかった。このため、複数のチャネルが異なる動作をした場合の相互の影響を検出できる機能が望まれている。

本発明の一側面による半導体装置は、第１の半導体メモリ装置を含む半導体装置であって、前記第１の半導体メモリ装置は、第１のコマンドに応じて第１の制御信号を発生する第１のコマンドデコーダと、前記第１の制御信号に応じて第１のコード信号の論理レベルを取り込み、取り込んだ当該第１のコード信号の論理レベルを保持するとともに第２の制御信号として出力する第１のラッチ回路と、前記第１のラッチ回路に接続され、前記第２の制御信号を受け取る共に、第３の制御信号を受け取る第１の制御回路であって、前記第２の制御信号が第１の論理レベルのときには、前記第３の制御信号の論理レベルに関係なく第３の論理レベルの第１のステート信号を出力し、前記第２の制御信号が第２の論理レベルで、前記第３の制御信号が第５の論理レベルのときには、第４の論理レベルの前記第１のステート信号を出力する第１の制御回路と、前記第１の制御回路に接続され、前記第１のステート信号が前記第３の論理レベルをとるときに、第１の周波数で変化する信号である第１のタイミング信号を生成し、前記第１のステート信号が前記第４の論理レベルをとるときに、前記第１のタイミング信号の発生を停止する第１のタイミング制御回路と、第１のメモリセルアレイと、前記第１のタイミング信号に応じて前記第１のメモリセルアレイを制御する第２の制御回路と、を含むことを特徴とする。

本発明の他の側面による半導体装置は、単一の半導体チップに集積された第１及び第２の半導体メモリ装置と、前記第１及び第２の半導体メモリ装置に共通に接続された複数の第１の端子とを含む半導体装置であって、前記第１の半導体メモリ装置は、前記複数の第１の端子を介して入力される信号を受信する第１の入力回路群と、第１のメモリセルアレイと、前記第１のメモリセルアレイに対するセルフリフレッシュ動作の動作周期を制御する第１のタイミング制御回路とを含み、前記第２の半導体メモリ装置は、前記複数の第１の端子を介して入力される信号を受信する第２の入力回路群と、第２のメモリセルアレイと、前記第２のメモリセルアレイに対するセルフリフレッシュ動作の動作周期を制御する第２のタイミング制御回路とを含み、前記第１のタイミング制御回路は、前記第１の入力回路群から出力される信号に基づいて前記セルフリフレッシュ動作の動作周期を変化させ、前記第２のタイミング制御回路は、前記第２の入力回路群から出力される信号に基づいて前記セルフリフレッシュ動作の動作周期を変化させ、前記第１及び第２の入力回路群は、前記複数の第１の端子を介して入力される信号に基づいて選択的に活性化されることを特徴とする。

本発明による半導体装置の制御方法は、第１の半導体メモリ装置と第２の半導体メモリ装置とに共通に接続された複数の第１の端子に第１のコマンド及び第１のコードを供給して前記第１の半導体メモリ装置に第１の動作を実行させ、前記第１の半導体メモリ装置が前記第１の動作を実行している間に、前記複数の第１の端子に第２のコマンドを供給して前記第２の半導体装置に第２の動作を実行させることを特徴とする。

本発明によれば、複数の半導体メモリ装置（複数のチャネル）に互いに異なる動作を実行させることができる。

本発明の好ましい第１の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。 半製品１０Ａの構造を説明するための模式的な断面図である。 メモリチップ２０の主面２０Ｆの平面図である。 メモリチップ２０の回路構成を説明するためのブロック図である。 チャネルＣｈＡに含まれる入力回路群５１の構成を示すブロック図である。 チャネルＣｈＡに含まれる制御回路５２の構成を示すブロック図である。 テストモード制御回路７４の回路図である。 制御信号生成回路７８の動作を説明するための表である。 ロック信号生成回路７９の動作を説明するための表である。 セルフリフレッシュ制御回路７５の回路図である。 タイミング制御回路７６の回路図である。 通常動作時におけるセルフリフレッシュ動作を説明するためのタイミング図である。 メモリチップ２０のテスト方法を説明するためのシーケンス図である。 テスト動作を説明するためのタイミング図である。 本発明の第２の実施形態による半導体装置１００の構造を説明するための模式的な断面図である。 半製品１００Ａの構造を説明するための模式的な断面図である。 貫通電極ＴＳＶ１，ＴＳＶ２の接続状態を説明するための模式図である。 貫通電極ＴＳＶ１の構造を示す断面図である。 本発明の第３の実施形態による半導体装置２００の構造を説明するための模式的な断面図である。 本発明の第４の実施形態による半導体装置３００の構造を説明するための模式的な断面図である。 本発明の第５の実施形態による半導体装置４００の構造を説明するための略平面図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体装置１０の構造を説明するための模式的な断面図である。

図１に示すように、本実施形態による半導体装置１０は、メモリチップ２０とコントロールチップ３０が積層された構成を有している。メモリチップ２０はいわゆるワイドＩＯ型のＤＲＡＭであり、その主面２０Ｆには複数の表面マイクロバンプＭＦＢ（バンプ電極）及び複数のテストパッドＴＰ（パッド電極）が設けられている。主面２０Ｆとは、トランジスタなどの回路素子が形成されている側の面であり、図１に示す例ではメモリチップ２０の主面２０Ｆは下側を向いている。つまり、本実施形態ではメモリチップ２０がコントロールチップ３０上にフェイスダウン方式で積層されている。

コントロールチップ３０は、メモリチップ２０の動作を制御する半導体チップ（ＳＯＣ；Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）であり、回路基板４０上にフェイスダウン方式で搭載されている。つまり、コントロールチップ３０は、主面３０Ｆが回路基板４０側を向き、裏面３０Ｂがメモリチップ２０側を向くように搭載されている。コントロールチップ３０の主面３０Ｆには複数の表面マイクロバンプＣＦＢが形成され、コントロールチップ３０の裏面３０Ｂには複数の裏面マイクロバンプＣＢＢが形成されている。表面マイクロバンプＣＦＢは回路基板４０に設けられた基板電極４１に接合され、裏面マイクロバンプＣＢＢはメモリチップ２０に設けられた表面マイクロバンプＭＦＢに接合されている。そして、コントロールチップ３０に設けられた内部回路は、表面マイクロバンプＣＦＢに接続されるとともに、コントロールチップ３０を貫通して設けられた貫通電極ＴＳＶ（Through Substrate Via）を介して裏面マイクロバンプＣＢＢに接続されている。

回路基板４０は、メモリチップ２０及びコントロールチップ３０が搭載された上面側に基板電極４１が設けられ、下面側に外部端子４２が設けられた構造を有している。基板電極４１と外部端子４２は、回路基板４０を貫通して設けられた図示しないスルーホール導体を介して相互に接続されている。また、基板電極４１の上面には、メモリチップ２０及びコントロールチップ３０を覆うように封止樹脂５０が設けられ、これにより１パッケージの半導体装置１０として提供される。

かかる構成により、外部端子４２を介して入力される信号（アドレス信号、コマンド信号、クロック信号、ライトデータなど）は、まずコントロールチップ３０に入力され、コントロールチップ３０による必要な信号処理を経て、メモリチップ２０に供給される。一方、メモリチップ２０から出力される信号（リードデータなど）は、コントロールチップ３０に入力され、コントロールチップ３０による必要な信号処理を経て、外部端子４２から外部に出力される。

半導体装置１０の製造工程においては、回路基板４０上にコントロールチップ３０及びメモリチップ２０を搭載した後、封止樹脂５０によってこれらのチップ２０，３０を封止しても構わないし、図２に示す半製品１０Ａを用意し、これをコントロールチップ３０及び回路基板４０に接続しても構わない。図２に示す半製品１０Ａは、メモリチップ２０とその主面２０Ｆを除く各面を覆う封止樹脂５０からなる。このような半製品１０Ａを用いれば、仕様や用途によって異なるコントロールチップ３０を適宜接続することができるため、汎用性を高めることが可能となる。

図３は、メモリチップ２０の主面２０Ｆの平面図である。

図３に示すように、メモリチップ２０の主面２０Ｆには、Ｘ方向およびＹ方向にマトリクス状に配置された４つのチャネルＣｈＡ〜ＣｈＤが設けられる。各チャネルＣｈＡ〜ＣｈＤは、それぞれが単独のＤＲＡＭとして動作可能な半導体メモリ装置であり、したがって、メモリチップ２０は４つの独立したＤＲＡＭが１チップ化された構成を有している。

メモリチップ２０の主面２０Ｆには、各チャネルＣｈＡ〜ＣｈＤに対応する複数のマイクロバンプＭＦＢａ〜ＭＦＢｄが設けられている。各チャネルＣｈＡ〜ＣｈＤに割り当てられるデータ用のマイクロバンプＭＦＢａ〜ＭＦＢｄ、すなわちデータ入出力端子の数は、それぞれ例えば１２８個と非常に多く、また、電源用のマイクロバンプＭＦＢａ〜ＭＦＢｄなども多数必要であることから、チャネルＣｈＡ〜ＣｈＤごとに例えば３００個程度のマイクロバンプＭＦＢａ〜ＭＦＢｄが設けられる。このため、チップ全体で１０００個を超えるマイクロバンプＭＦＢが用いられることになる。

これらマイクロバンプＭＦＢの中には、ダイレクトアクセス端子と呼ばれるテスト端子が含まれる。但し、マイクロバンプＭＦＢのサイズは非常に微小であることから、テスタのプローブをテスト端子に接触させることは困難である。このため、各テスト端子には、テスタのプローブを接触させるためのテストパッドＴＰがそれぞれ割り当てられている。テストパッドＴＰは、テスタのプローブを容易に接触させられるよう、マイクロバンプＭＦＢよりも大きな平面サイズを有している。かかる構成により、積層前、例えばウェハ状態のメモリチップ２０に対しては、テストパッドＴＰを用いて動作テストを行うことができ、コントロールチップ３０に積層した後は、コントロールチップ３０を介して外部からテスト用のマイクロバンプＭＦＢにアクセスすることで、メモリチップ２０の動作テストを行うことができる。

図４は、メモリチップ２０の回路構成を説明するためのブロック図である。

図４において二重丸で示しているのはマイクロバンプＭＦＢ（バンプ電極）であり、二重四角で示しているのはテストパッドＴＰ（パッド電極）である。また、信号名の先頭に「Ｔ」が付されている信号及びテスト信号ＴＥＳＴは、テスト端子を介して入力（又は出力）される信号である。図４に示すように、テスト端子には、それぞれ対応するテストパッドＴＰが設けられている。また、信号名の末尾に「ａ」〜「ｄ」が付されている信号は、それぞれチャネルＣｈＡ〜ＣｈＤに対応する信号である。

例えば、図４に示す信号ＳＩＧａは、チャネルＣｈＡに供給される入力信号であり、アドレス信号ＡＤＤａ、コマンド信号ＣＭＤａ、チップセレクト信号ＣＳＢ１ａ、クロック信号ＣＬＫａ、クロックイネーブル信号ＣＫＥ１ａなどからなる。チャネルＣｈＡは、これらの入力信号ＳＩＧａを受け、リード動作やライト動作などを行う。チャネルＣｈＡがリード動作を行った場合、読み出されたリードデータＤＱａが出力される。一方、チャネルＣｈＡがライト動作を行う場合、ライトデータＤＱａがチャネルＣｈＡに供給される。

他のチャネルＣｈＢ〜ＣｈＤも同様であり、それぞれ対応する入力信号ＳＩＧｂ〜ＳＩＧｄを受け、リードデータＤＱｂ〜ＤＱｄの出力又はライトデータＤＱｂ〜ＤＱｄの入力を行う。

一方、テスト端子を介して入力される信号は、各チャネルＣｈＡ〜ＣｈＤに対して共通に入力される。テスト端子を介して入力される信号としては、アドレス信号ＴＡＤＤ、コマンド信号ＴＣＭＤ、チップセレクト信号ＴＣＳＢ１、クロック信号ＴＣＬＫ、クロックイネーブル信号ＴＣＫＥ１、テスト信号ＴＥＳＴなどがある。これらの信号はチャネルＣｈＡ〜ＣｈＤに対して共通に割り当てられているため、基本的に、テスト動作時においてはチャネルＣｈＡ〜ＣｈＤが並列に動作を行う。

図４に示すように、チャネルＣｈＡ〜ＣｈＤはそれぞれ入力回路群５１、制御回路５２、メモリセルアレイ５３、データ入出力回路５４及び切替回路５５を有する。

入力回路群５１は、マイクロバンプＭＦＢ又はテストパッドＴＰを介して入力される各種の制御信号の中から、制御回路５２に供給する制御信号を選択する回路である。制御回路５２は、入力回路群５１を介して入力されるコマンド信号及びアドレス信号に応じてメモリセルアレイ５３にアクセスすることにより、メモリセルアレイ５３に対するリード／ライト動作を行う。メモリセルアレイ５３は、複数のワード線と複数のビット線の交点にセルキャパシタとセルトランジスタからなるメモリセルが配置された構成を有しており、制御回路５２の制御に応じてワード線を活性化するロウデコーダや、制御回路５２の制御に応じてビット線をデータ入出力回路５４に接続するカラムデコーダなどを含んで構成される。データ入出力回路５４は、リード動作時にメモリセルアレイ５３から読み出されるリードデータを外部に出力し、ライト動作時に外部から供給されるライトデータをメモリセルアレイ５３に供給する。切替回路５５は、マイクロバンプＭＦＢからなるデータ入出力端子及びテストパッドＴＰからなるデータ入出力端子のうち、一方をデータ入出力回路５４に接続し、他方をデータ入出力回路５４から切り離す処理を行う回路である。

図４に示すように、チャネルＣｈＡ，ＣｈＢ，ＣｈＣ，ＣｈＤに含まれる制御回路５２は、それぞれチャネルＣｈＢ，ＣｈＣ，ＣｈＤ，ＣｈＡに含まれる入力回路群５１にロック信号ＬＯＣＫｂ，ＬＯＣＫｃ，ＬＯＣＫｄ，ＬＯＣＫａを供給する。つまり、各チャネルの入力回路群５１及び制御回路５２は、サイクリックに接続されている。ロック信号ＬＯＣＫは、当該入力回路群５１を非活性化させる信号であり、これがハイレベルになると、当該入力回路群５１に供給される各種制御信号が制御回路５２に伝達されなくなる。

ロック信号ＬＯＣＫの制御は、テストパッドＴＰを介して入力されるアドレス信号ＴＡＤＤを用いて行われる。詳細については後述するが、アドレス信号ＴＡＤＤに含まれる４つのビットが各チャネルに割り当てられ、これにより各チャネルＣｈＡ〜ＣｈＤを個別にロックし、且つ、個別にロック解除することができる。尚、本発明におけるロック信号ＬＯＣＫの制御方法は、図４に示す方式に限定されるものではない。例えば、チャネルＣｈＡ，ＣｈＢ，ＣｈＣ，ＣｈＤに含まれる制御回路５２を用いる構成に変えて、チャネルＣｈＡ，ＣｈＢ，ＣｈＣ，ＣｈＤとは別に、個別のロック信号ＬＯＣＫ制御用の回路を配置する構成としてもよい。

図５は、チャネルＣｈＡに含まれる入力回路群５１の構成を示すブロック図である。他のチャネルＣｈＢ〜ＣｈＤに含まれる入力回路群５１についても、それぞれ対応する信号を入出力する他は、基本的に同じ回路構成を有している。

図５に示すように、入力回路群５１は、マイクロバンプＭＦＢを介して供給される信号及びテストパッドＴＰを介して供給される信号を受ける入力回路６１〜６９を備える。各入力回路６１〜６９にはいずれもテスト信号ＴＥＳＴが供給されており、その論理レベルに応じて、入力された信号のいずれか一方を出力する。

具体的に説明すると、入力回路６１にはクロックイネーブル信号ＣＫＥ１ａ，ＴＣＫＥ１が入力され、テスト信号ＴＥＳＴがローレベルに非活性化している場合にはクロックイネーブル信号ＣＫＥ１ａが選択され、テスト信号ＴＥＳＴがハイレベルに活性化している場合にはクロックイネーブル信号ＴＣＫＥ１が選択される。選択された信号は、第３の制御信号であるクロックイネーブル信号ＰＣＫＥとして出力される。

入力回路６２にはクロック信号ＣＬＫａ，ＴＣＬＫが入力され、テスト信号ＴＥＳＴがローレベルに非活性化している場合にはクロック信号ＣＬＫａが選択され、テスト信号ＴＥＳＴがハイレベルに活性化している場合にはクロック信号ＣＬＫ１が選択される。選択された信号は、クロック信号ＰＣＬＫとして出力される。

入力回路６３にはチップセレクト信号ＣＳＢ１ａ，ＴＣＳＢが入力され、テスト信号ＴＥＳＴがローレベルに非活性化している場合にはチップセレクト信号ＣＳＢ１ａが選択され、テスト信号ＴＥＳＴがハイレベルに活性化している場合にはチップセレクト信号ＴＣＳＢが選択される。選択された信号は、チップセレクト信号ＰＣＳＢとして出力される。

入力回路６４にはロウアドレスイネーブル信号ＲＡＳＢａ，ＴＲＡＳＢが入力され、テスト信号ＴＥＳＴがローレベルに非活性化している場合にはロウアドレスイネーブル信号ＲＡＳＢａが選択され、テスト信号ＴＥＳＴがハイレベルに活性化している場合にはロウアドレスイネーブル信号ＴＲＡＳＢが選択される。ロウアドレスイネーブル信号ＲＡＳＢａはコマンド信号ＣＭＤａの一部であり、ロウアドレスイネーブル信号ＴＲＡＳＢはコマンド信号ＴＣＭＤの一部である。選択された信号は、ロウアドレスイネーブル信号ＰＲＡＳＢとして出力される。

入力回路６５にはカラムアドレスイネーブル信号ＣＡＳＢａ，ＴＣＡＳＢが入力され、テスト信号ＴＥＳＴがローレベルに非活性化している場合にはカラムアドレスイネーブル信号ＣＡＳＢａが選択され、テスト信号ＴＥＳＴがハイレベルに活性化している場合にはカラムアドレスイネーブル信号ＴＣＡＳＢが選択される。カラムアドレスイネーブル信号ＣＡＳＢａはコマンド信号ＣＭＤａの一部であり、カラムアドレスイネーブル信号ＴＣＡＳＢはコマンド信号ＴＣＭＤの一部である。選択された信号は、カラムアドレスイネーブル信号ＰＣＡＳＢとして出力される。

入力回路６６にはライトイネーブル信号ＷＥＢａ，ＴＷＥＢが入力され、テスト信号ＴＥＳＴがローレベルに非活性化している場合にはライトイネーブル信号ＷＥＢａが選択され、テスト信号ＴＥＳＴがハイレベルに活性化している場合にはライトイネーブル信号ＴＷＥＢが選択される。ライトイネーブル信号ＷＥＢａはコマンド信号ＣＭＤａの一部であり、ライトイネーブル信号ＴＷＥＢはコマンド信号ＴＣＭＤの一部である。選択された信号は、ライトイネーブル信号ＰＷＥＢとして出力される。

また、入力回路６４〜６６から出力されるロウアドレスイネーブル信号ＰＲＡＳＢ、カラムアドレスイネーブル信号ＰＣＡＳＢ及びライトイネーブル信号ＰＷＥＢは、コマンド信号ＰＣＭＤを構成する。

入力回路６７にはアドレス信号ＡＤＤａのビットＡ［７］及びアドレス信号ＴＡＤＤのビットＴＡ［７］が入力され、テスト信号ＴＥＳＴがローレベルに非活性化している場合にはビットＡ［７］が選択され、テスト信号ＴＥＳＴがハイレベルに活性化している場合にはビットＴＡ［７］が選択される。選択された信号は、アドレス信号ＰＡＤＤのビットＰＡ［７］として出力される。

入力回路６８にはアドレス信号ＡＤＤａのビットＡ［６：０］及びアドレス信号ＴＡＤＤのビットＴＡ［６：０］が入力され、テスト信号ＴＥＳＴがローレベルに非活性化している場合にはビットＡ［６：０］が選択され、テスト信号ＴＥＳＴがハイレベルに活性化している場合にはビットＴＡ［６：０］が選択される。選択された信号は、アドレス信号ＰＡＤＤのビットＰＡ［６：０］として出力される。ここで、ＰＡ［６：０］とは、ＰＡ６〜ＰＡ０からなる７ビットを意味する。他の類似する表記も同様の意味である。

入力回路６９にはアドレス信号ＡＤＤａのビットＡ［１１：８］及びアドレス信号ＴＡＤＤのビットＴＡ［１１：８］が入力され、テスト信号ＴＥＳＴがローレベルに非活性化している場合にはビットＡ［１１：８］が選択され、テスト信号ＴＥＳＴがハイレベルに活性化している場合にはビットＴＡ［１１：８］が選択される。選択された信号は、アドレス信号ＰＡＤＤのビットＰＡ［１１：８］として出力される。

さらに、入力回路６２〜６９には、ロック信号ＬＯＣＫａが供給される。ロック信号ＬＯＣＫａがハイレベルに活性化すると、入力回路６２〜６９は非活性状態となり、対応する信号の出力動作を停止する。このため、ロック信号ＬＯＣＫａが活性化すると、クロックイネーブル信号ＰＣＫＥ以外は制御回路５２に伝達されなくなり、当該チャネルＣｈＡがロックされる。

図６は、チャネルＣｈＡに含まれる制御回路５２の構成を示すブロック図である。他のチャネルＣｈＢ〜ＣｈＤに含まれる制御回路５２についても、それぞれ対応する信号を入出力する他は、基本的に同じ回路構成を有している。

図６に示すように、制御回路５２はコマンドデコーダ７１を含んでいる。コマンドデコーダ７１はチップセレクト信号ＰＣＳＢに基づいて活性化され、クロック信号ＰＣＬＫに同期して、コマンド信号ＰＣＭＤを構成するロウアドレスイネーブル信号ＰＲＡＳＢ、カラムアドレスイネーブル信号ＰＣＡＳＢ及びライトイネーブル信号ＰＷＥＢをデコードする。

その結果、コマンド信号ＰＣＭＤがアクティブコマンドを示している場合にはアクティブ信号ＡＣＴを活性化させ、コマンド信号ＰＣＭＤがプリチャージコマンドを示している場合にはプリチャージ信号ＰＲＥを活性化させ、コマンド信号ＰＣＭＤがオートリフレッシュコマンドを示している場合にはオートリフレッシュ信号ＡＲＥＦを活性化させる。アクティブ信号ＡＣＴ、プリチャージ信号ＰＲＥ及びオートリフレッシュ信号ＡＲＥＦは、ロウ制御回路７２に供給される。

また、コマンド信号ＰＣＭＤがリードコマンド又はライトコマンドを示している場合、コマンドデコーダ７１はリードライト信号Ｒ／Ｗを活性化させる。リードライト信号Ｒ／Ｗは、カラム制御回路７３に供給される。

さらに、コマンド信号ＰＣＭＤがモードレジスタセットコマンドを示している場合、コマンドデコーダ７１は、アドレス信号ＰＡＤＤのビットＰ［７］がハイレベルであることを条件として、第１の制御信号であるテストモードレジスタセット信号ＴＭＲＳを活性化させる。テストモードレジスタセット信号ＴＭＲＳは、テストモード制御回路７４に供給される。尚、コマンド信号ＰＣＭＤがモードレジスタセットコマンドを示しており、且つ、アドレス信号ＰＡＤＤのビットＰ［７］がローレベルである場合は、テストモードレジスタセット信号ＴＭＲＳは活性化せず、図示しない通常のモードレジスタに対してモードレジスタセット動作が行われる。

コマンドデコーダ７１には、さらにクロックイネーブル信号ＰＣＫＥが入力される。クロックイネーブル信号ＰＣＫＥは、セルフリフレッシュモードへのエントリ及びイグジットに用いられる。具体的には、コマンド信号ＰＣＭＤが所定のコマンドを示し、且つ、クロックイネーブル信号ＰＣＫＥがハイレベルからローレベルに変化すると、コマンドデコーダ７１はセルフリフレッシュエントリ信号ＳＲＥＮを活性化させる。セルフリフレッシュエントリ信号ＳＲＥＮは、第４の制御信号としてセルフリフレッシュ制御回路７５に供給され、これによりセルフリフレッシュモードにエントリした状態が維持される。セルフリフレッシュモードにエントリした状態においては、セルフリフレッシュステート信号ＳＳＲＳがハイレベルに活性化する。

一方、クロックイネーブル信号ＰＣＫＥがローレベルからハイレベルに変化すると、セルフリフレッシュ制御回路７５は、セルフリフレッシュステート信号ＳＳＲＳをローレベルに非活性化させる。これにより、セルフリフレッシュモードにエントリした状態が解除され、当該チャネルＣｈＡはセルフリフレッシュモードからイグジットする。

セルフリフレッシュステート信号ＳＳＲＳは、タイミング制御回路７６に供給される。タイミング制御回路７６は、セルフリフレッシュステート信号ＳＳＲＳがハイレベルに活性化している間、所定の周期でタイミング信号ＳＲＦＤＭを活性化させる。詳細については後述するが、タイミング信号ＳＲＦＤＭの活性化周期は、テストモード制御回路７４から出力される調整信号ＴＳＲＣＹＣＬ［２：０］によって変化させることが可能である。

タイミング信号ＳＲＦＤＭは、ロウ制御回路７２に供給される。ロウ制御回路７２は、アクティブ信号ＡＣＴ、オートリフレッシュ信号ＡＲＥＦ又はタイミング信号ＳＲＦＤＭが活性化すると、ロウ制御信号ＲＣＴＬを活性化することによって、メモリセルアレイ５３に対してロウアクセスを行う。ロウアクセスとは、メモリセルアレイ５３に含まれる１又は２以上のワード線を選択する動作である。ワード線の選択は、アクティブ信号ＡＣＴに応答したロウアクセスにおいてはアドレス信号ＰＡＤＤのビットＰＡ［１１：０］に基づいて行われ、オートリフレッシュ信号ＡＲＥＦ又はタイミング信号ＳＲＦＤＭに応答したロウアクセスにおいては図示しないリフレッシュカウンタのカウント値に基づいて行われる。また、アクティブ信号ＡＣＴに応答して選択されたワード線は、プリチャージ信号ＰＲＥに応答して非選択状態に復帰する。

一方、リードライト信号Ｒ／Ｗが活性化すると、カラム制御回路７３は、カラム制御信号ＣＣＴＬを活性化することにより、メモリセルアレイ５３に対してカラムアクセスを行う。カラムアクセスとは、メモリセルアレイ５３に含まれる１又は２以上のビット線を選択する動作である。ビット線の選択は、アドレス信号ＰＡＤＤのビットＰＡ［１１：０］に基づいて行われる。

図７は、テストモード制御回路７４の回路図である。

図７に示すように、テストモード制御回路７４は、アドレス信号ＰＡＤＤを受けてテストアドレス信号ＴＰＡＤＤを生成するラッチ回路７７と、テストアドレス信号ＴＰＡＤＤに基づいて調整信号ＴＳＲＣＹＣＬ［２：０］及びセルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲを生成する制御信号生成回路７８と、テストアドレス信号ＴＰＡＤＤに基づいてロック信号ＬＯＣＫｂを生成するロック信号生成回路７９とを含む。

ラッチ回路７７は、クロック信号ＰＣＬＫに同期してアドレス信号ＰＡＤＤのビットＰＡ［６：０］をそれぞれラッチする７台のＤ型フリップフロップ回路ＤＦＦ１と、クロック信号ＰＣＬＫに同期してアドレス信号ＰＡＤＤのビットＰＡ［１１：８］をそれぞれラッチする４台のＤ型フリップフロップ回路ＤＦＦ２からなる。フリップフロップ回路ＤＦＦ１は、ラッチしたアドレス信号ＰＡＤＤのビットＰＡ［６：０］に基づいて、テストアドレス信号ＴＰＡＤＤの相補のビットＴＰＡ［６：０］／ＴＰＡＢ［６：０］を生成する。また、フリップフロップ回路ＤＦＦ２は、ラッチしたアドレス信号ＰＡＤＤのビットＰＡ［１１：８］に基づいて、テストアドレス信号ＴＰＡＤＤの相補のビットＴＰＡ［１１：８］／ＴＰＡＢ［１１：８］を生成する。生成されたテストアドレス信号ＴＰＡＤＤは、制御信号生成回路７８及びロック信号生成回路７９に供給される。

制御信号生成回路７８は、テストアドレス信号ＴＰＡＤＤのビットＴＰＡ［２：０］をそれぞれラッチする３台のＤ型ラッチ回路ＤＬＡＴ１と、テストアドレス信号ＴＰＡＤＤのビットＴＰＡ［３］をラッチするＤ型ラッチ回路ＤＬＡＴ２とを備える。これらラッチ回路ＤＬＡＴ１，ＤＬＡＴ２は、テストモードレジスタセット信号ＴＭＲＳがハイレベルに活性化し、且つ、テストアドレス信号ＴＰＡＤＤのビットＴＰＡ［１１：８］が所定の値を示していることを条件としてラッチ動作を行う。

具体的には、図８に示すように、テストアドレス信号ＴＰＡＤＤのビットＴＰＡ［１１：８］の値が「１１００」である場合にラッチ動作が許可され、ビットＴＰＡ［２：０］が調整信号ＴＳＲＣＹＣＬ［２：０］として出力され、ビットＴＰＡ［３］がセルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲとして出力される。調整信号ＴＳＲＣＹＣＬ［２：０］は、図６に示したタイミング制御回路７６に供給され、タイミング信号ＳＲＦＤＭの活性化周期を制御する信号として用いられる。また、セルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲは、第２の制御信号として図６に示したセルフリフレッシュ制御回路７５に供給され、セルフリフレッシュステート信号ＳＳＲＳを強制的にハイレベルに活性化させる信号として用いられる。

ロック信号生成回路７９は、テストアドレス信号ＴＰＡＤＤのビットＴＰＡ［１］をラッチするＤ型ラッチ回路ＤＬＡＴ３を備える。ラッチ回路ＤＬＡＴ３は、テストモードレジスタセット信号ＴＭＲＳがハイレベルに活性化し、且つ、テストアドレス信号ＴＰＡＤＤのビットＴＰＡ［１１：８］が所定の値を示していることを条件としてラッチ動作を行う。

具体的には、図９に示すように、テストアドレス信号のビットＴＰＡ［１１：８］の値が「００１１」である場合にラッチ動作が許可され、ビットＴＰＡ［１］がロック信号ＬＯＣＫｂとして出力される。尚、ロック信号生成回路７９は、各チャネルＣｈＡ〜ＣｈＤで、ラッチするテストアドレス信号ＴＰＡＤＤのビットが異なるように構成されている。即ち、チャネルＣｈＢのロック信号生成回路７９は、テストアドレス信号ＴＰＡＤＤのビットＴＰＡ［２］をラッチし、ロック信号ＬＯＣＫｃとして出力する。チャネルＣｈＣのロック信号生成回路７９は、テストアドレス信号ＴＰＡＤＤのビットＴＰＡ［３］をラッチし、ロック信号ＬＯＣＫｄとして出力する。チャネルＣｈＢのロック信号生成回路７９は、テストアドレス信号ＴＰＡＤＤのビットＴＰＡ［０］をラッチし、ロック信号ＬＯＣＫａとして出力する。このように構成することで、図９に示すように、テストアドレス信号ＴＰＡＤＤのビットＴＰＡ［３：０］を各チャネルに割り当てることができ、これにより、各チャネルＣｈＡ〜ＣｈＤを個別にロックし、且つ、個別にロック解除することができる。

そして、上述した各ラッチ回路ＤＬＡＴ１〜ＤＬＡＴ３は、リセット信号ＲＳＴが活性化するとリセットされる。

図１０は、セルフリフレッシュ制御回路７５の回路図である。

図１０に示すように、セルフリフレッシュ制御回路７５はＳＲラッチ回路によって構成されており、セルフリフレッシュエントリ信号ＳＲＥＮ又はセルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲによってセットされ、クロックイネーブル信号ＰＣＫＥによってリセットされる。つまり、セルフリフレッシュエントリ信号ＳＲＥＮ又はセルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲがハイレベルになると、セルフリフレッシュステート信号ＳＳＲＳはハイレベルに活性化する。一方、セルフリフレッシュエントリ信号ＳＲＥＮ及びセルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲがローレベルのときに、クロックイネーブル信号ＰＣＫＥがハイレベルになるとセルフリフレッシュステート信号ＳＳＲＳがローレベルに非活性化する。言い換えれば、セルフリフレッシュエントリ信号ＳＲＥＮ又はセルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲの一方がハイレベルに維持されている場合、クロックイネーブル信号ＰＣＫＥがハイレベルになってもセルフリフレッシュステート信号ＳＳＲＳはハイレベルに維持されたままである。

後述のとおり、セルフリフレッシュエントリ信号ＳＲＥＮは、セルフリフレッシュコマンドの発行に応じて発生されるパルス信号である。従って、セルフリフレッシュエントリ信号ＳＲＥＮの活性化から所望の時間（セルフリフレッシュエントリ信号のパルス幅に等しい時間）が経過した後には、クロックイネーブル信号ＰＣＫＥをハイレベルにすることでセルフリフレッシュ動作を終了することができる。一方、セルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲは、テストモード信号及びテストアドレスによりその論理レベルが設定される信号である。従って、一旦ハイレベルに設定されたセルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲは、所望のテストモード信号及びテストアドレスが入力されるまでハイレベルに維持される。そして、セルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲがハイレベルである期間においては、クロックイネーブル信号ＰＣＫＥがハイレベルに変化しても、セルフリフレッシュステート信号ＳＳＲＳはハイレベルに維持される。

図１１は、タイミング制御回路７６の回路図である。

図１１に示すように、タイミング制御回路７６は、インバータ回路８１，８２とＮＡＮＤゲート回路８３が循環接続されたオシレータ回路と、ＮＯＲゲート回路と複数のインバータで構成されたパルス発生回路８０によって構成されており、セルフリフレッシュステート信号ＳＳＲＳによって活性化されると、タイミング信号ＳＲＦＤＭが周期的に活性化する。そして、タイミング信号ＳＲＦＤＭの活性化周期は、インバータ回路８１，８２及びＮＡＮＤゲート回路８３の駆動能力によって変化する。

インバータ回路８１，８２及びＮＡＮＤゲート回路８３の駆動能力は、電流制御回路８４〜８９によって調整される。具体的には、インバータ回路８１，８２及びＮＡＮＤゲート回路８３の高位側電源ノードと、内部電位ＶＰＥＲＩが供給される電源配線との間には、それぞれ電流制御回路８４〜８６が接続されており、その電流供給量は反転された調整信号ＴＳＲＣＹＣＬ［２：０］Ｂによって決まる。同様に、インバータ回路８１，８２及びＮＡＮＤゲート回路８３の低位側電源ノードと、接地電位ＶＳＳが供給される電源配線との間には、それぞれ電流制御回路８７〜８９が接続されており、その電流供給量は調整信号ＴＳＲＣＹＣＬ［２：０］によって決まる。

電流制御回路８４〜８６は、並列接続されたＰチャンネル型ＭＯＳトランジスタｐ０〜ｐ２，ｐｍｉｎによって構成される。トランジスタｐ０〜ｐ２のゲート電極には、それぞれ反転された調整信号ＴＳＲＣＹＣＬ［２：０］Ｂの各ビットが供給される。一方、トランジスタｐｍｉｎのゲート電極は接地電位ＶＳＳに固定されている。これにより、ＶＰＥＲＩ配線からインバータ回路８１，８２及びＮＡＮＤゲート回路８３に流れる動作電流量は、調整信号ＴＳＲＣＹＣＬ［２：０］の値によって制御される。

同様に、電流制御回路８７〜８９は、並列接続されたＮチャンネル型ＭＯＳトランジスタｎ０〜ｎ２，ｎｍｉｎによって構成される。トランジスタｎ０〜ｎ２のゲート電極には、それぞれ調整信号ＴＳＲＣＹＣＬ［２：０］の各ビットが供給される。一方、トランジスタｎｍｉｎのゲート電極は内部電位ＶＰＥＲＩに固定されている。これにより、インバータ回路８１，８２及びＮＡＮＤゲート回路８３からＶＳＳ配線に流れる動作電流量は、調整信号ＴＳＲＣＹＣＬ［２：０］の値によって制御される。

かかる構成により、調整信号ＴＳＲＣＹＣＬ［２：０］の値によって、インバータ回路８１，８２及びＮＡＮＤゲート回路８３の駆動能力によって変化することから、タイミング信号ＳＲＦＤＭの活性化周期を変化させることができる。例えば、調整信号ＴＳＲＣＹＣＬ［２：０］の値を最大値である「１１１」に設定すれば、トランジスタｐ０〜ｐ２，ｎ０〜ｎ２が全てオンすることから、タイミング信号ＳＲＦＤＭの活性化周期は最短（周波数は最高）となる。また、調整信号ＴＳＲＣＹＣＬ［２：０］の値を最低値である「０００」に設定すれば、トランジスタｐ０〜ｐ２，ｎ０〜ｎ２が全てオフすることから、タイミング信号ＳＲＦＤＭの活性化周期は最長（周波数は最低）となる。

ここで、トランジスタｐｍｉｎ，ｎｍｉｎのトランジスタサイズは、トランジスタｐ０〜ｐ２，ｎ０〜ｎ２が全てオフしている場合におけるタイミング信号ＳＲＦＤＭの活性化周期がセルフリフレッシュモードの規格を満たすよう設計される。具体的には、所定のリフレッシュサイクル（例えば６４ｍｓｅｃ）内にメモリセルアレイ５３に含まれる全てのワード線が選択されるようなタイミング信号ＳＲＦＤＭの周期が得られるよう、トランジスタｐｍｉｎ，ｎｍｉｎのトランジスタサイズが設計される。

図１２は、通常動作時におけるセルフリフレッシュ動作を説明するためのタイミング図である。

図１２に示す例では、時刻ｔ１１にセルフリフレッシュコマンドが発行されている。セルフリフレッシュコマンドは、ローレベルであるクロックイネーブル信号ＰＣＫＥと、コマンド信号ＰＣＭＤの所定の組み合わせによって表現される。セルフリフレッシュコマンドが発行されると、コマンドデコーダ７１はセルフリフレッシュエントリ信号ＳＲＥＮを活性化させる。これにより、セルフリフレッシュ制御回路７５がセットされ、セルフリフレッシュステート信号ＳＳＲＳがハイレベルに変化する。その結果、タイミング制御回路７６が活性化され、所定の周期でタイミング信号ＳＲＦＤＭが活性化されることになる。タイミング信号ＳＲＦＤＭはロウ制御回路７２に供給され、これにより周期的なリフレッシュ動作が自動的に実行されることになる。

ここで、通常動作時においては調整信号ＴＳＲＣＹＣＬ［２：０］の値が「０００」に設定されている。このため、タイミング信号ＳＲＦＤＭの活性化周期Ｔｓｒ＿ｎは最長となる。

そして、時刻ｔ１２にクロックイネーブル信号ＰＣＫＥがハイレベルに変化すると、セルフリフレッシュ制御回路７５がリセットされ、セルフリフレッシュステート信号ＳＳＲＳがローレベルに戻る。これにより、セルフリフレッシュモードからイグジットし、他のコマンドを実行可能なスタンバイ状態となる。

一方、テスト動作時においては、調整信号ＴＳＲＣＹＣＬ［２：０］が任意の値に設定され、これによりトランジスタｐ０〜ｐ２のいずれか及びトランジスタｎ０〜ｎ２のいずれかをオンさせることができる。

トランジスタｐ０〜ｐ２のいずれか及びトランジスタｎ０〜ｎ２のいずれかがオンすると、タイミング信号ＳＲＦＤＭの活性化周期は、図１２に示した活性化周期Ｔｓｒ＿ｎよりも短縮される。その短縮量は、オンさせるトランジスタの数によって制御することができる。特に限定されるものではないが、トランジスタｐ０〜ｐ２のトランジスタサイズに２のべき乗の重み付けを持たせ、トランジスタｎ０〜ｎ２のトランジスタサイズに２のべき乗の重み付けを持たせることが好ましい。これによれば、３ビットの調整信号ＴＳＲＣＹＣＬ［２：０］を用いてタイミング信号ＳＲＦＤＭの活性化周期を８段階に選択することが可能となる。

ここで、調整信号ＴＳＲＣＹＣＬ［２：０］を用いて短縮されたタイミング信号ＳＲＦＤＭの活性化周期は、オートリフレッシュコマンドの発行周期と同様の周期まで短縮可能であることが望ましい。これによれば、テスト動作時においてセルフリフレッシュモードにエントリしながら、オートリフレッシュ動作時における動作状態を再現することができる。

以上がメモリチップ２０の構成である。次に、メモリチップ２０のテスト動作について説明する。

図１３は、メモリチップ２０のテスト方法を説明するためのシーケンス図である。

図１３に示すテストは、メモリチップ２０に含まれる４つのチャネルＣｈＡ〜ＣｈＤのうち、一部のチャネルＣｈＡ，ＣｈＣがリフレッシュ動作を繰り返し実行している間に、他のチャネルＣｈＢ，ＣｈＤがリードライト動作を繰り返し実行する動作状態を再現するテストである。このような動作状態は、各チャネルＣｈＡ〜ＣｈＤに任意のコマンドが独立して発行される通常動作時においては頻繁に発生する。しかしながら、テスト動作時においてはチャネルＣｈＡ〜ＣｈＤごとに設けられたマイクロバンプＭＦＢを使用することができず、全てのチャネルＣｈＡ〜ＣｈＤに共通に設けられたテストパッドＴＰを使用する必要があることから、一般的な構成を有するメモリチップではこのような動作状態を再現することはできない。

しかしながら、本実施形態においては、任意のチャネルＣｈＡ〜ＣｈＤをロックさせる機能と、タイミング信号ＳＲＦＤＭの活性化周期を切り替える機能を利用することにより、テストパッドＴＰを使用するテストモードでありながら、上述した動作状態を再現することが可能となる。以下、具体的なテスト方法について説明する。

図１４は、本実施形態によるテスト動作を説明するためのタイミング図であり、図１３に示したシーケンスに対応している。

まず、テストパッドＴＰを介して全てのチャネルＣｈＡ〜ＣｈＤにイニシャルデータを書き込んだ後（ステップＳ１）、チャネルＣｈＢ，ＣｈＤをロックさせる（ステップＳ２）。チャネルＣｈＢ，ＣｈＤのロックは、時刻ｔ２０にテストパッドＴＰを介してモードレジスタセットコマンドを発行するとともに、所定の値を有するアドレス信号ＴＡＤＤを入力することにより行う。所定の値とは、
ＴＡ［１１：８］＝００１１
ＴＡ［３：０］＝１０１０
である。これにより、ロック信号ＬＯＣＫｂ，ＬＯＣＫｄがハイレベルに活性化するため、チャネルＣｈＢ，ＣｈＤはコマンドを受け付けないロック状態となる。

この状態で、時刻ｔ２１にテストパッドＴＰを介してモードレジスタセットコマンドを発行するとともに、所定の値を有するテストアドレス信号ＴＡＤＤを入力することにより、チャネルＣｈＡ，ＣｈＣにおいてセルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲを活性化させる（ステップＳ３）。所定の値とは、
ＴＡ［１１：８］＝１１００
ＴＡ［３：０］＝１１１１
である。このうち、ＴＡ［２：０］の値は任意である。これにより、チャネルＣｈＡ，ＣｈＣにおいてはセルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲが活性化するため、セルフリフレッシュ制御回路７５がセットされ、セルフリフレッシュステート信号ＳＳＲＳがハイレベルに変化する。その結果、タイミング制御回路７６が活性化され、所定の周期でタイミング信号ＳＲＦＤＭが活性化されることになる。ここで、タイミング信号ＳＲＦＤＭの活性化周期Ｔｓｒ＿ｔは、ＴＡ［２：０］の値を反映した調整信号ＴＳＲＣＹＣＬ［２：０］によって指定される。本例では、調整信号ＴＳＲＣＹＣＬ［２：０］の値が最大値である「１１１」であり、活性化周期Ｔｓｒ＿ｔが最短に設定されている。これにより、通常動作時によりも短い周期、例えば、オートリフレッシュコマンドの発行周期と同様の周期で、リフレッシュ動作が自動的に繰り返し実行されることになる。

次に、時刻ｔ２２にテストパッドＴＰを介してモードレジスタセットコマンドを発行するとともに、所定の値を有するテストアドレス信号ＴＡＤＤを入力することにより、チャネルＣｈＢ，ＣｈＤのロックを解除する。かかる動作は、テストアドレス信号ＴＡＤＤとして、
ＴＡ［１１：８］＝００１１
ＴＡ［３：０］＝００００
を入力することにより行う。これにより、ロック信号ＬＯＣＫｂ，ＬＯＣＫｄがローレベルに非活性化する。さらに、時刻ｔ２３にテストパッドＴＰを介してモードレジスタセットコマンドを発行するとともに、所定の値を有するテストアドレス信号ＴＡＤＤを入力することにより、チャネルＣｈＡ，ＣｈＣをロックさせる。かかる動作は、テストアドレス信号ＴＡＤＤとして、
ＴＡ［１１：８］＝００１１
ＴＡ［３：０］＝０１０１
を入力することにより行う。これにより、ロック信号ＬＯＣＫａ，ＬＯＣＫｃがハイレベルに活性化する。これら時刻ｔ２２及びｔ２３の一連の動作がステップＳ４に対応する。これにより、チャネルＣｈＡ，ＣｈＣはコマンドを受け付けないロック状態となり、チャネルＣｈＢ，ＣｈＤはコマンドを受け付け可能なロック解除状態となる。

この状態で、テストパッドＴＰを介して各種のコマンドを発行することにより、チャネルＣｈＢ，ＣｈＤに対してリードライト動作を実行する（ステップＳ５）。具体的には、時刻ｔ２４にアクティブコマンドとともにロウアドレスＲｏｗを入力し、時刻ｔ２５にライトコマンドとともにカラムアドレスＣｏｌを入力し、時刻ｔ２６にリードコマンドとともにカラムアドレスＣｏｌを入力する。これにより、チャネルＣｈＢ，ＣｈＤにおいては、メモリセルアレイ５３に対してライトデータの書き込み動作及びリードデータの読み出し動作が実行される。このようなリードライト動作は、チャネルＣｈＢ，ＣｈＤに対して繰り返し実行される。

この間、チャネルＣｈＡ，ＣｈＣはセルフリフレッシュモードにエントリしているため、チャネルＣｈＢ，ＣｈＤに対するリードライト動作とは非同期に、リフレッシュ動作が繰り返し自動的に実行されている。しかも、リフレッシュ動作の実行周期は、通常動作時における周期Ｔｓｒ＿ｎよりも大幅に短い周期Ｔｓｒ＿ｔに設定されているため、チャネルＣｈＡ，ＣｈＣの動作状態は、オートリフレッシュコマンドが連続して発行される場合と同様の動作状態が再現されている。

つまり、通常動作時において、チャネルＣｈＡ，ＣｈＣに対してオートリフレッシュコマンドが連続して発行されている間に、チャネルＣｈＢ，ＣｈＤが連続してリードライト動作を実行している状態と同様の状態が再現される。このような動作状態では、チャネルＣｈＡ，ＣｈＣからチャネルＣｈＢ，ＣｈＤに対してリフレッシュノイズが与えられ、逆に、チャネルＣｈＢ，ＣｈＤからチャネルＣｈＡ，ＣｈＣに対してリードライトノイズが与えられることになる。

本実施形態においては、このような相互ノイズが生じている状態を再現することができるため、このような動作状態においても正しくリフレッシュ動作が実行できるか、或いは、このような動作状態においても正しくリードライト動作が実行できるか否かをテストすることが可能となる。しかも、この間においては、チャネルＣｈＡ，ＣｈＣのセルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲがハイレベルであることから、クロックイネーブル信号ＴＣＫＥ１を変化させても、かかる変化はチャネルＣｈＡ，ＣｈＣに対しては無効化される。

そして、時刻ｔ２７においてプリチャージコマンドを発行した後、時刻ｔ２８にてチャネルＣｈＡ，ＣｈＣのロックを解除する。かかる動作は、テストアドレス信号ＴＡＤＤとして、
ＴＡ［１１：８］＝００１１
ＴＡ［３：０］＝００００
を入力することにより行う。これにより、ロック信号ＬＯＣＫａ，ＬＯＣＫｃがローレベルに非活性化するため、チャネルＣｈＡ，ＣｈＣはコマンドを受け付け可能なロック解除状態となる。

その後、時刻ｔ２９において、チャネルＣｈＡ，ＣｈＣのセルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲを非活性化させる。かかる動作は、テストアドレス信号ＴＡＤＤとして、
ＴＡ［１１：８］＝１１００
ＴＡ［３：０］＝００００
を入力することにより行う。これにより、チャネルＣｈＡ，ＣｈＣにおいてセルフリフレッシュ強制信号ＴＦＯＲＣＥＳＲがローレベルとなり、時刻ｔ２０以前の状態に戻る。

このように、本実施形態においては、任意のチャネルＣｈＡ〜ＣｈＤをロックさせる機能と、タイミング信号ＳＲＦＤＭの活性化周期を切り替える機能を有していることから、マイクロバンプＭＦＢを使用できないテスト動作時においても、通常動作時の同様の動作状態を再現することが可能となる。

尚、上記実施形態では、通常動作時における調整信号ＴＳＲＣＹＣＬ［２：０］の値を「０００」としているが、通常動作時においても調整信号ＴＳＲＣＹＣＬ［２：０］を任意の値とすることにより、リフレッシュ動作の実行周期を調整することも可能である。

次に、本発明の第２の実施形態について説明する。

図１５は、本発明の第２の実施形態による半導体装置１００の構造を説明するための模式的な断面図である。

図１５に示すように、本実施形態による半導体装置１００は、コントロールチップ３０上に４つのメモリチップ２１〜２４が積層された構成を有している。メモリチップ２１〜２４は、上述したメモリチップ２０と同じ回路構成を有するチップである。メモリチップ２１〜２４の主面２１Ｆ〜２４Ｆには複数の表面マイクロバンプＭＦＢ及び複数のテストパッドＴＰが設けられ、メモリチップ２１〜２３の裏面２１Ｂ〜２３Ｂには複数の裏面マイクロバンプＭＢＢが設けられている。最上層に位置するメモリチップ２４の裏面２４Ｂには裏面マイクロバンプＭＢＢは設けられていない。

メモリチップ２１〜２３には、表面マイクロバンプＭＦＢと裏面マイクロバンプＭＢＢとを接続する貫通電極ＴＳＶが設けられている。そして、下層に位置するコントロールチップ３０又はメモリチップ２１〜２３の裏面マイクロバンプＭＢＢと、上層に位置するメモリチップ２１〜２４の表面マイクロバンプＭＦＢが互いに接合された構成を有している。

メモリチップ２４に裏面マイクロバンプＭＢＢ及び貫通電極ＴＳＶを設けないのは、メモリチップ２４が半導体装置１００の最上段に位置するチップであるため、メモリチップ２４に供給された信号をさらに他のチップに転送する必要がないからである。このようにメモリチップ２４に貫通電極ＴＳＶ及び裏面マイクロバンプＭＢＢを形成しない場合、図１５に例示するようにメモリチップ２４を他のメモリチップ２１〜２３に比べて厚くすることができる。その結果、半導体装置１００の製造の際に、熱応力（メモリチップ２１〜２４を積層するときに発生する熱応力）によるチップの変形を抑制することが可能になる。ただし、メモリチップ２４として、メモリチップ２１〜２３と同様の構造を有するチップを用いてもよいのは勿論である。

半導体装置１００の製造工程においては、回路基板４０上にコントロールチップ３０及びメモリチップ２１〜２４を搭載した後、封止樹脂５０によってこれらのチップ２１〜２４，３０を封止しても構わないし、図１６に示す半製品１００Ａを用意し、これをコントロールチップ３０及び回路基板４０に接続しても構わない。図１６に示す半製品１００Ａは、メモリチップ２１の主面２１Ｆが露出されるよう、メモリチップ２１〜２４を覆う封止樹脂５０を備える。このような半製品１００Ａを用いれば、仕様や用途によって異なるコントロールチップ３０を適宜接続することが可能となる。

メモリチップ２１〜２３に設けられた貫通電極ＴＳＶには、第１のタイプの貫通電極ＴＳＶ１と、第２のタイプの貫通電極ＴＳＶ２が含まれる。

図１７（ａ），（ｂ）は、それぞれ貫通電極ＴＳＶ１，ＴＳＶ２の接続状態を説明するための模式図である。

図１７（ａ）に示す貫通電極ＴＳＶ１は、積層方向から見た平面視で、すなわち図１５に示す矢印Ａから見た場合に、同じ平面位置に設けられた他層の貫通電極ＴＳＶ１と短絡されている。つまり、図１７（ａ）に示すように、平面視で同じ位置に設けられた上下の貫通電極ＴＳＶ１が短絡され、これら貫通電極ＴＳＶ１によって１本の信号パスが構成されている。この信号パスは、各メモリチップ２１〜２４の内部回路２に接続されている。したがって、この信号パスに対し、メモリチップ２１の主面２１Ｆを介してコントロールチップ３０から供給される入力信号（コマンド信号、アドレス信号、クロック信号、ライトデータなど）は、各メモリチップ２１〜２４の内部回路２に共通に入力される。また、各メモリチップ２１〜２４の内部回路２からこの信号パスに供給される出力信号（リードデータなど）は、ワイヤードオアされてメモリチップ２１の主面２１Ｆからコントロールチップ３０に出力される。

図１８は、貫通電極ＴＳＶ１の構造を示す断面図である。

図１８に示すように、貫通電極ＴＳＶ１は半導体基板９０及びその表面の層間絶縁膜９１を貫通して設けられている。貫通電極ＴＳＶ１と半導体基板９０の間には絶縁膜９２が設けられており、これによって、貫通電極ＴＳＶ１と半導体基板９０との絶縁が確保される。

貫通電極ＴＳＶ１の下端は、各配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３及びパッド間を接続する複数のスルーホール電極ＴＨ１〜ＴＨ３を介して、メモリチップ２１〜２３の主面に設けられた表面マイクロバンプＭＦＢに接続される。一方、貫通電極ＴＳＶ１の上端は、メモリチップ２１〜２３の裏面マイクロバンプＭＢＢに接続される。裏面マイクロバンプＭＢＢは、上層のメモリチップ２２〜２４に設けられた表面マイクロバンプＭＦＢに接続される。これにより、平面視で同じ位置に設けられた２つの貫通電極ＴＳＶ１は、互いに短絡された状態となる。図１７（ａ）に示した内部回路２との接続は、配線層Ｌ０〜Ｌ３に設けられたパッドＰ０〜Ｐ３から引き出される内部配線（図示せず）を介して行われる。

図１７（ｂ）に示す貫通電極ＴＳＶ２は、平面視で異なる位置に設けられた他のメモリチップの貫通電極ＴＳＶ２と短絡されている。具体的に説明すると、各メモリチップ２１〜２３には、平面視で同じ位置にそれぞれ４つの貫通電極ＴＳＶ２が設けられ、下層のメモリチップに設けられたＮ（Ｎ＝１〜３）番目の貫通電極ＴＳＶ２は、上層のメモリチップに設けられたＮ＋１番目の貫通電極ＴＳＶ２に接続される。下層のメモリチップに設けられた４番目の貫通電極ＴＳＶ２（図１７（ｂ）では最も右側の貫通電極ＴＳＶ２）は、上層のメモリチップに設けられた１番目の貫通電極ＴＳＶ２（図１７（ｂ）では最も左側の貫通電極ＴＳＶ２）に接続される。このような循環的な接続により、４つの独立した信号パスが形成される。

そして、これら４つの貫通電極ＴＳＶ２のうち、平面視で所定の位置に設けられた貫通電極ＴＳＶ２（図１７（ｂ）では最も左側の貫通電極ＴＳＶ２）は、当該メモリチップ２１〜２３内の内部回路３に接続される。また、最上層のメモリチップ２４に含まれる内部回路３は、メモリチップ２３に含まれる最も右側の貫通電極ＴＳＶ２に接続される。

かかる構成により、図１７（ｂ）に示す信号Ｓ１〜Ｓ４は、それぞれメモリチップ２１〜２４の内部回路３に対して選択的に入力されることになる。このような信号としては、チップセレクト信号ＣＳやクロックイネーブル信号ＣＫＥなどが挙げられる。

このように、本発明による半導体装置は、複数のメモリチップ２１〜２４が積層されてなる積層型の半導体装置１００に適用することも可能である。

尚、複数のメモリチップ２１〜２４を積層することによって図１６に示す半製品１００Ａとした後は、メモリチップ２２〜２４のテストパッドＴＰが封止樹脂５０で覆われるため、テスタのプローブを接触させることができないが、最下層のメモリチップ２１のテストパッドＴＰにテスタのプローブを接触させることにより、貫通電極ＴＳＶを介して各メモリチップ２１〜２４に対して動作テストを実行することが可能である。また、図１５に示す半導体装置１００を構成した後は、コントロールチップ３０からダイレクトアクセス用のマイクロバンプＭＦＢ，ＭＢＢ及び貫通電極ＴＳＶを介して、各メモリチップ２１〜２４の動作テストを行うことができる。

次に、本発明の第３の実施形態について説明する。

図１９は、本発明の第３の実施形態による半導体装置２００の構造を説明するための模式的な断面図である。

図１９に示すように、本発明の第３の実施形態による半導体装置２００は、コントロールチップ３０がフェイスアップ方式で回路基板４０上に搭載されている点において、図１５に示した第２の実施形態による半導体装置１００と相違している。メモリチップ２１〜２４の積層構造については、第２の実施形態による半導体装置１００と同じである。本実施形態においては、コントロールチップ３０と回路基板４０との接続は、ボンディングワイヤＢＷを用いて行われる。このため、コントロールチップ３０に貫通電極ＴＳＶを形成する必要が無くなる。

次に、本発明の第４の実施形態について説明する。

図２０は、本発明の第４の実施形態による半導体装置３００の構造を説明するための模式的な断面図である。

図２０に示すように、本発明の第４の実施形態による半導体装置３００は、メモリチップ２１〜２４とコントロールチップ３０がシリコンインターポーザＳＩ上の別平面に搭載されており、かかるシリコンインターポーザＳＩが回路基板４０に搭載されている点において、図１５に示した第２の実施形態による半導体装置１００と相違している。メモリチップ２１〜２４の積層構造については、第２の実施形態による半導体装置１００と同じである。

シリコンインターポーザＳＩは、表面マイクロバンプＳＦＢ、裏面マイクロバンプＳＢＢ及びこれらを接続する貫通電極ＴＳＶを有している。表面マイクロバンプＳＦＢは、メモリチップ２１の表面マイクロバンプＭＦＢ及びコントロールチップ３０の表面マイクロバンプＣＦＢに接続され、裏面マイクロバンプＳＢＢは回路基板４０上に設けられた基板電極４１に接続される。かかる構成により、本実施形態においてもコントロールチップ３０に貫通電極ＴＳＶを形成する必要が無くなる。

このように、メモリチップ２０（２１〜２４）とコントロールチップ３０の接続方法としては種々の接続方法を用いることができ、本発明においてこれらの接続方法が特定の接続方法に限定されるものではない。

次に、本発明の第５の実施形態について説明する。

図２１は、本発明の第５の実施形態による半導体装置４００の構造を説明するための略平面図である。

図２１に示すように、本実施形態による半導体装置４００は、メモリマクロ４１０と、メモリマクロ４１０とは異なる機能を有する制御回路４２１〜４２４が単一の半導体基板に集積されたエンベディッド型チップである。メモリマクロ４１０は、第１の実施形態におけるメモリチップ２０と同じ回路構成及び同じ機能を有している。制御回路４２１〜４２４はメモリマクロ４１０とは異なる機能を有する回路ブロックであり、特に限定されるものではないが、ＣＰＵ（Central Processing Unit），ＧＰＵ（Graphics Processing Unit），ＤＳＰ（Digital Signal Processor）などのロジック系回路や、センサなどのアナログ系回路、ＤＣ／ＤＣコンバータなどの電源系回路を任意に選択することができる。

このように、本発明はエンベディッド型の半導体装置に適用することも可能である。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。さらに、上述した各実施形態で説明した構成は、それぞれ単独で具現化するだけでなく、異なる実施形態における構成要素を組み合わせることも可能である。

２，３ 内部回路
１０ 半導体装置
１０Ａ 半製品
２０〜２４ メモリチップ
２０Ｆ〜２４Ｆ メモリチップの主面
２０Ｂ〜２４Ｂ メモリチップの裏面
３０ コントロールチップ
３０Ｆ コントロールチップの主面
３０Ｂ コントロールチップの裏面
４０ 回路基板
４１ 基板電極
４２ 外部端子
５０ 封止樹脂
５１ 入力回路群
５２ 制御回路
５３ メモリセルアレイ
５４ データ入出力回路
５５ 切替回路
６１〜６９ 入力回路
７１ コマンドデコーダ
７２ ロウ制御回路
７３ カラム制御回路
７４ テストモード制御回路
７５ セルフリフレッシュ制御回路
７６ タイミング制御回路
７７ ラッチ回路
７８ 制御信号生成回路
７９ ロック信号生成回路
８０ パルス発生回路
８１，８２ インバータ回路
８３ ＮＡＮＤゲート回路
８４〜８９ 電流制御回路
９０ 半導体基板
９１ 層間絶縁膜
９２ 絶縁膜
１００，２００，３００，４００ 半導体装置
１００Ａ 半製品
４１０ メモリマクロ
４２１〜４２４ 制御回路
ＢＷ ボンディングワイヤ
ＣＢＢ 裏面マイクロバンプ
ＣＦＢ 表面マイクロバンプ
ＣｈＡ〜ＣｈＤ チャネル
ＤＦＦ１，ＤＦＦ２ フリップフロップ回路
ＤＬＡＴ１〜ＤＬＡＴ３ ラッチ回路
Ｌ０〜Ｌ３ 配線層
ＭＢＢ 裏面マイクロバンプ
ＭＦＢ 表面マイクロバンプ
ｎ０〜ｎ２，ｎｍｉｎ Ｎチャンネル型ＭＯＳトランジスタ
ｐ０〜ｐ２，ｐｍｉｎ Ｐチャンネル型ＭＯＳトランジスタ
Ｐ０〜Ｐ３ パッド
ＳＢＢ 裏面マイクロバンプ
ＳＦＢ 表面マイクロバンプ
ＳＩ シリコンインターポーザ
ＴＨ１〜ＴＨ３ スルーホール電極
ＴＰ テストパッド
ＴＳＶ，ＴＳＶ１，ＴＳＶ２ 貫通電極

Claims (20)

1. 第１の半導体メモリ装置を含む半導体装置であって、
   前記第１の半導体メモリ装置は、
   第１のコマンドに応じて第１の制御信号を発生する第１のコマンドデコーダと、
   前記第１の制御信号に応じて第１のコード信号の論理レベルを取り込み、取り込んだ当該第１のコード信号の論理レベルを保持するとともに第２の制御信号として出力する第１のラッチ回路と、
   前記第１のラッチ回路に接続され、前記第２の制御信号を受け取る共に、第３の制御信号を受け取る第１の制御回路であって、前記第２の制御信号が第１の論理レベルのときには、前記第３の制御信号の論理レベルに関係なく第３の論理レベルの第１のステート信号を出力し、前記第２の制御信号が第２の論理レベルで、前記第３の制御信号が第５の論理レベルのときには、第４の論理レベルの前記第１のステート信号を出力する第１の制御回路と、
   前記第１の制御回路に接続され、前記第１のステート信号が前記第３の論理レベルをとるときに、第１の周波数で変化する信号である第１のタイミング信号を生成し、前記第１のステート信号が前記第４の論理レベルをとるときに、前記第１のタイミング信号の発生を停止する第１のタイミング制御回路と、
   第１のメモリセルアレイと、
   前記第１のタイミング信号に応じて前記第１のメモリセルアレイを制御する第２の制御回路と、を含むことを特徴とする半導体装置。
2. 前記第１の半導体メモリ装置は、さらに、
   前記第１のコマンドに応じて複数の第２のコード信号の論理レベルをそれぞれ取り込む複数の第２のラッチ回路であって、当該複数の第２のラッチ回路は、取り込んだ当該複数の第２のコード信号の論理レベルを保持するとともに調整信号として、前記第１のタイミング制御回路に供給する、複数の第２のラッチ回路を備え、
   前記第１のタイミング制御回路は、前記調整信号に応じて、前記第１の周波数を変化させることを特徴とする請求項１に記載の半導体装置。
3. 前記第１のコマンドデコーダは、第２のコマンドに応じて、第１の期間第７の論理レベルをとり、第１の期間経過後に当該第７の論理レベルから第８の論理レベルに遷移する第４の制御信号を発生し、
   前記第１の制御回路は、前記第２の制御信号が前記第２の論理レベルをとり、かつ、前記第３の制御信号が第６の論理レベルをとるときに、前記第４の制御信号が前記第７の論理レベルをとると、前記第３の論理レベルの前記第１のステート信号を出力し、前記第３の制御信号の論理レベルが前記第６の論理レベルから前記第５の論理レベルに遷移するまで前記第３の論理レベルの前記第１のステート信号を出力し続けることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第２のコマンドがセルフリフレッシュコマンドであることを特徴とする請求項３に記載の半導体装置。
5. 前記第３の制御信号がクロックイネーブル信号であることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
6. 前記第１のメモリセルアレイは、複数のワード線を含み、前記第２の制御回路は、前記第１のタイミング信号に応じて、前記複数のワード線のうちの１又は複数を選択的に活性化することを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記半導体装置は、さらに、第２の半導体メモリ装置と複数の第１の端子を含み、
   前記第２の半導体メモリ装置は、
   前記第１のコマンドに応じて第５の制御信号を発生する第２のコマンドデコーダと、
   前記第５の制御信号に応じて前記第１のコード信号の論理レベルを取り込み、取り込んだ当該第１のコード信号の論理レベルを保持するとともに第６の制御信号として出力する、第３のラッチ回路と、
   前記第３のラッチ回路に接続され、前記第６の制御信号を受け取る共に、前記第３の制御信号を受け取る第３の制御回路であって、前記第６の制御信号が前記第１の論理レベルのときには、前記第３の制御信号の論理レベルに関係なく前記第３の論理レベルの第２のステート信号を出力し、前記第６の制御信号が前記第２の論理レベルで、前記第３の制御信号が前記第５の論理レベルのときには、前記第４の論理レベルの前記第２のステート信号を出力する、第３の制御回路と、
   前記第３の制御回路に接続され、前記第２のステート信号が前記第３の論理レベルをとるときに、第２の周波数で変化する信号である第２のタイミング信号を生成し、前記第２のステート信号が前記第４の論理レベルをとるときに、前記第２のタイミング信号の発生を停止する第２のタイミング制御回路と、
   第２のメモリセルアレイと、
   前記第２のタイミング信号に応じて前記第２のメモリセルアレイを制御する第４の制御回路と、を備え、
   前記複数の第１の端子は、前記第１及び第２の半導体メモリ装置に共通に接続され、前記第１及び第２の半導体メモリ装置に、前記第１のコマンド、前記第１のコード信号及び前記第３の制御信号を共通に供給することを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
8. 前記第１の半導体メモリ装置は、さらに、前記複数の第１の端子と前記第１のコマンドデコーダとの間に接続された第１の入力回路であって、第７の制御信号が第９の論理レベルをとるときに前記複数の第１の端子から供給される前記第１のコマンド及び前記第１のコード信号を前記第１のコマンドデコーダへ転送し、前記第７の制御信号が第１０の論理レベルをとるときに前記複数の第１の端子から供給される前記第１のコマンド及び前記第１のコード信号の前記第１のコマンドデコーダへの転送を停止する、第１の入力回路を備え、
   前記第２の半導体メモリ装置は、さらに、前記複数の第１の端子と前記第２のコマンドデコーダとの間に接続された第２の入力回路であって、第８の制御信号が前記第９の論理レベルをとるときに前記複数の第１の端子から供給される前記第１のコマンド及び前記第１のコード信号を前記第２のコマンドデコーダへ転送し、前記第８の制御信号が前記第１０の論理レベルをとるときに前記複数の第１の端子から供給される前記第１のコマンド及び前記第１のコード信号の前記第２のコマンドデコーダへの転送を停止する、第２の入力回路を備え、
   前記半導体装置は、さらに、前記第７及び第８の制御信号の論理レベルを互いに独立に制御する第５の制御回路をさらに含むことを特徴とする請求項７に記載の半導体装置。
9. 前記複数の第１の端子がパッド電極であることを特徴とする請求項７又は８に記載の半導体装置。
10. 前記半導体装置は、さらに、前記第１の半導体メモリ装置に接続され、前記第２の半導体メモリ装置に接続されない複数の第２の端子と、前記第２の半導体メモリ装置に接続され、前記第１の半導体メモリ装置に接続されない複数の第３の端子と、を備えることを特徴とする請求項７乃至９のいずれか一項に記載の半導体装置。
11. 前記複数の第２及び複数の第３の端子は、バンプ電極であることを特徴とする請求項１０に記載の半導体装置。
12. 前記複数の第２及び第３の端子に対応して接続された複数の貫通電極を含むことを特徴とする請求項１０又は１１のいずれか一項に記載の半導体装置。
13. 第１の半導体メモリ装置と第２の半導体メモリ装置とに共通に接続された複数の第１の端子に第１のコマンド及び第１のコードを供給して前記第１の半導体メモリ装置に第１の動作を実行させ、
    前記第１の半導体メモリ装置が前記第１の動作を実行している間に、前記複数の第１の端子に第２のコマンドを供給して前記第２の半導体装置に第２の動作を実行させることを特徴とする半導体装置の制御方法。
14. 前記複数の第１の端子に前記第１のコマンドと第２のコードを供給して前記第１の半導体メモリ装置に第１の動作を停止させることを特徴とする請求項１３に記載の半導体装置の制御方法。
15. 前記複数の第１の端子に前記第１のコマンドと第３のコードを供給して前記第１の半導体メモリ装置の第１の入力回路を非活性化し、
    前記複数の第１の端子に前記第１のコマンドと第４のコードを供給して前記第２の半導体メモリ装置の第２の入力回路を非活性化することを特徴とする請求項１３又は１４に記載の半導体装置の制御方法。
16. 前記第１の動作がセルフリフレッシュ動作であることを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置の制御方法。
17. 前記第２の動作がリード動作又はライト動作であることを特徴とする請求項１３乃至１６のいずれか一項に記載の半導体装置の制御方法。
18. 単一の半導体チップに集積された第１及び第２の半導体メモリ装置と、前記第１及び第２の半導体メモリ装置に共通に接続された複数の第１の端子とを含む半導体装置であって、
    前記第１の半導体メモリ装置は、前記複数の第１の端子を介して入力される信号を受信する第１の入力回路群と、第１のメモリセルアレイと、前記第１のメモリセルアレイに対するセルフリフレッシュ動作の動作周期を制御する第１のタイミング制御回路とを含み、
    前記第２の半導体メモリ装置は、前記複数の第１の端子を介して入力される信号を受信する第２の入力回路群と、第２のメモリセルアレイと、前記第２のメモリセルアレイに対するセルフリフレッシュ動作の動作周期を制御する第２のタイミング制御回路とを含み、
    前記第１のタイミング制御回路は、前記第１の入力回路群から出力される信号に基づいて前記セルフリフレッシュ動作の動作周期を変化させ、
    前記第２のタイミング制御回路は、前記第２の入力回路群から出力される信号に基づいて前記セルフリフレッシュ動作の動作周期を変化させ、
    前記第１及び第２の入力回路群は、前記複数の第１の端子を介して入力される信号に基づいて選択的に活性化されることを特徴とする半導体装置。
19. 前記第２の半導体メモリ装置に接続されることなく前記第１の半導体メモリ装置に選択的に接続された複数の第２の端子と、
    前記第１の半導体メモリ装置に接続されることなく前記第２の半導体メモリ装置に選択的に接続された複数の第３の端子と、をさらに備え、
    前記複数の第１の端子は、前記複数の第２及び第３の端子よりも平面サイズが大きいことを特徴とする請求項１８に記載の半導体装置。
20. 前記複数の第１の端子はパッド電極であり、前記複数の第２及び第３の端子はバンプ電極であることを特徴とする請求項１９に記載の半導体装置。

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