JP2014186598A - 半導体装置 - Google Patents

Abstract

【課題】積層チップにおいて、高温動作時と低温動作時のいずれでも、最適な信号タイミングで動作を可能する。
【解決手段】半導体装置１０は、第１電極を含むインターフェイスチップと、第１電極に接続される第２電極を含むコアチップとを備え、インターフェイスチップは、搭載されたチップの温度が第１温度より高い場合に第１レベルの出力信号ＴＴＥＭＰを生成し、温度が第１温度より低い場合に第２レベルの出力信号ＴＴＥＭＰを生成する温度センサ３１Ｃと、出力信号ＴＴＥＭＰの第１レベルに応じて出力信号ＤＡＣＨを出力し、出力信号ＴＴＥＭＰの第２レベルに応じて、出力信号ＤＡＣＨと異なる出力信号ＤＡＣＬを出力するセレクタ３１Ｅとを有する。
【選択図】図１１

Description

本発明は半導体装置に関し、特に、インターフェース機能を有するフロントエンド部と、メモリコアを含むバックエンド部とがそれぞれ別個の半導体チップに集積されてなる半導体装置に関する。

ＤＲＡＭ(Dynamic Random Access Memory)などの半導体記憶装置に要求される記憶容量は年々増大している。この要求を満たすため、近年、複数のメモリチップを積層したマルチチップパッケージと呼ばれるメモリデバイスが提案されている。しかしながら、マルチチップパッケージにて用いられるメモリチップは、それ自身が単体でも動作する通常のメモリチップであることから、各メモリチップには外部（例えば、メモリコントローラ）とのインターフェースを行ういわゆるフロントエンド部が含まれている。このため、夫々のメモリチップ内のメモリコアに割り当て可能な占有面積は、全チップ面積からフロントエンド部の占有面積を減じた面積に制限され、１チップ当たり（一つのメモリチップ当たり）の記憶容量を大幅に増大させることは困難である。

しかも、フロントエンド部を構成する回路はロジック系の回路であるにもかかわらず、メモリコアを含むバックエンド部と同時に作製されるために、フロントエンド部のトランジスタを高速化することが困難であるという問題もあった。

このような問題を解決する方法として、フロントエンド部とバックエンド部をそれぞれ別個のチップに集積し、これらを積層することによって一つの半導体装置を構成する方法が提案されている。この方法によれば、バックエンド部が集積されたコアチップについては、メモリコアに割り当て可能な占有面積が増大することから、１チップ当たり（一つのコアチップ当たり）の記憶容量を増大させることが可能となる。一方、フロントエンド部が集積されたインターフェイスチップについては、メモリコアとは異なるプロセスで作製できるため、高速なトランジスタによって回路を形成することが可能となる。しかも、１つのインターフェイスチップに対して複数のコアチップを割り当てることができるため、全体として非常に大容量且つ高速な半導体装置を提供することが可能となる。

このような半導体装置に関し、特許文献１には、インターフェイスチップがリードデータを取り込む際の時間的なマージン（ラッチマージン）を十分に確保するための技術が開示されている。この技術では、コアチップ内に、リードデータの出力に関連する回路のレプリカ回路と、リードデータの出力タイミングを制御する出力タイミング調整回路とが設けられ、インターフェイスチップ内に、可変遅延回路を含むプロセスモニタ回路が設けられる。そして、プロセスモニタ回路は、レプリカ回路の遅延量と一致するよう可変遅延回路の遅延量を調節し、その結果を出力タイミング調整回路に反映させる。こうして各コアチップがリードデータを出力するタイミングを調節することで、インターフェイスチップがリードデータを取り込む際のラッチマージンを十分に確保することが可能になる。

特開２０１１−０８１７３１号公報

ところで、インターフェイスチップを用いるタイプの半導体装置において例えばライト動作を行う場合、ライトデータは、外部のコントローラからデータ入出力端子を通じて、インターフェイスチップに入力される。インターフェイスチップは、ライトコマンドに基づいて制御信号（以下、「第２の制御信号」という）を生成し、この第２の制御信号に応じたタイミングで、コアチップに対してライトデータを出力する。一方コアチップも、ライトコマンドに基づいて制御信号（以下、「第１の制御信号」という）を生成しており、この第１の制御信号に応じたタイミングで、インターフェイスチップからライトデータを受け取る。

ライトデータは、以上のような仕組みで各コアチップまで届けられる。したがって、第１の制御信号と第２の制御信号とは同期している必要があり、この同期がある程度以上ずれると、ライト動作が正常に行えなくなる。同期ずれの許容範囲を、「タイミングマージン」という。

本願発明の発明者は、第１及び第２の制御信号の同期を確保するための構成（第１の構成）を発明した。この発明は、第１の制御信号が第２の制御信号に対して進んだ場合と遅れた場合の両方について対応できるものであるが、ここでは前者に着目すると、コアチップ内において、第１の制御信号を生成する回路（ライト制御タイミング調整回路）と、内部コマンドを生成する回路（コマンド発生回路）との間に遅延調整回路が設けられる。遅延調整回路は、コマンド発生回路によって生成される内部ライトコマンドがライト制御タイミング調整回路に供給されるタイミングを遅らせる回路であり、遅延調整回路での遅延量が大きいほど、第１の制御信号の生成タイミングが遅れることになる。遅延調整回路に設定すべき遅延量は製造工程での試験におけるライト動作の試行を通じて測定され、その後、遅延調整回路に設定される。

本願発明の発明者は、高温動作時と低温動作時のいずれでも最適な信号タイミングでリード及びライト動作を行える改良を加えた構成（第２の構成）を発明した。

第１の構成では、ライトリカバリータイムｔＷＲ（データ入出力端子に対するライトデータの入力が完了する時点から、プリチャージコマンドが入力可能となるまでの時間）が長くなってしまうという課題が考慮される。すなわち、半導体装置の動作速度は温度によって異なり、第２の制御信号に対する第１の制御信号の進み量も温度によって異なるので、全温度に対応するためには、第２の制御信号に対する第１の制御信号の進み量が最も大きい温度に合わせて遅延量を設定せざるを得ない。本来であれば、コアチップによるライトデータの取り込み（第１の制御信号に応じたタイミングでの取り込み）は、第２の制御信号に応じたタイミングでインターフェイスチップからライトデータが出力された直後に行われることが好ましいが、遅延量が上記のように設定された結果、温度によっては、ライトデータの（インターフェイスチップからの）出力と（コアチップによる）取り込みとの間にタイムラグが生じてしまうことになる。その結果、ライトリカバリータイムが長くなってしまう。

上記は、リード動作についても同様である。リード動作の場合には、アドレスアクセスタイムｔＡＡ（アドレス端子に対してカラムアドレスの入力が開始されてから、データ入出力端子からリードデータの出力が完了するまでの時間）が長くなってしまうという課題が考慮される。

つまり、第１の構成では、リードおよびライト動作において、低温時に取得した最適な遅延量は、高温時では、最適なものではなくなってしまう（また、その逆も同様）点が懸念されるが、第２の構成は、これを回避・解決する。

本発明による半導体装置は、第１電極を含む第１半導体チップと、前記第１電極に接続される第２電極を含む第２半導体チップとを備え、前記第１及び第２半導体チップの一方は、搭載されたチップの温度が第１温度より高い場合に第１レベルの第１検知信号を生成し、前記温度が前記第１温度より低い場合に第２レベルの前記第１検知信号を生成する第１温度センサ回路と、前記第１検知信号の前記第１レベルに応じて第１遅延コード信号を出力し、前記第１検知信号の前記第２レベルに応じて、前記第１遅延コード信号と異なる第２遅延コード信号を出力する第１遅延コード生成回路とを有することを特徴とする。

本発明によれば、第１温度センサ回路によって測定された温度によって異なる遅延コード信号を出力する第１遅延コード生成回路を設けたので、遅延調整回路の遅延量を温度によって変えることが可能になる。したがって、高温動作時と低温動作時のいずれでも最適な信号タイミングでリード及びライト動作が可能になる。ひいては、ライトリカバリータイムｔＷＲ及びアドレスアクセスタイムｔＡＡのうちの少なくとも一方を短縮することが可能になる。

本発明の好ましい実施の形態による半導体装置１０の構造を説明するための模式的な断面図である。 図１に示した貫通電極ＴＳＶの一種である貫通電極ＴＳＶ１の構造を示す断面図である。 図１に示した貫通電極ＴＳＶの一種である貫通電極ＴＳＶ２の構造を示す断面図である。 図１に示した貫通電極ＴＳＶの一種である貫通電極ＴＳＶ２の構造の変形例を示す断面図である。 図１に示した表面バンプＦＢａの構造を示す断面図である。 本発明の好ましい実施の形態による半導体装置１０と外部のメモリコントローラ１との接続関係を示す図である。 本発明の好ましい第１の実施の形態による半導体装置１０の構成のうち、リード動作に関する構成を示すブロック図である。 本発明の好ましい第１の実施の形態による半導体装置１０の構成のうち、ライト動作に関する構成を示すブロック図である。 リード動作の試行に関わる各信号の動作タイミングを示す図である。 図７に示した判定マージン調整回路３２及び期待値判定回路３３の詳しい回路構成を示す図である。 図７に示した遅延コード調整回路３１の内部構成を示すブロック図である。 リード動作の試行に関わる各信号の動作タイミングを示す図である。 リード動作の試行に関わる各信号の動作タイミングを示す図である。 リード動作の試行に関わる各信号の動作タイミングを示す図である。 ライト動作の試行に関わる各信号の動作タイミングを示す図である。 図８に示した判定マージン調整回路６２及び期待値判定回路６３の詳しい回路構成を示す図である。 図８に示した遅延コード調整回路６１の内部構成を示すブロック図である。 ライト動作の試行に関わる各信号の動作タイミングを示す図である。 ライト動作の試行に関わる各信号の動作タイミングを示す図である。 ライト動作の試行に関わる各信号の動作タイミングを示す図である。 本発明の好ましい第２の実施の形態による遅延コード調整回路３１の内部構成を示すブロック図である。 本発明の好ましい第２の実施の形態による遅延コード調整回路６１の内部構成を示すブロック図である。 図２１に示したコード演算回路３１Ｈの内部構成の一例を示す回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施の形態による半導体装置１０の構造を説明するための模式的な断面図である。

図１に示すように、本実施の形態による半導体装置１０は、互いに同一の機能を有し、同一の製造マスクを用いて製作された４枚のコアチップＣＣ０〜ＣＣ３と、コアチップＣＣ０〜ＣＣ３とは異なる製造マスクを用いて製作された１枚のインターフェイスチップＩＦと、１枚のインターポーザＩＰとが積層された構造を有している。コアチップＣＣ０〜ＣＣ３及びインターフェイスチップＩＦはシリコン基板を用いた半導体チップであり、インターポーザＩＰ上にフェースダウン方式で積層されている。フェースダウン方式とは、トランジスタなどの電子回路が形成された主面が下向き、つまり主面がインターポーザＩＰ側を向くように半導体チップを搭載する方式を指す。

ただし、本発明による半導体装置がこれに限定されるものではなく、各半導体チップをフェースアップ方式で積層しても構わない。フェースアップ方式とは、トランジスタなどの電子回路が形成された主面が上向き、つまり主面がインターポーザＩＰとは反対側を向くように半導体チップを搭載する方式を指す。さらには、フェースダウン方式で積層された半導体チップとフェースアップ方式で積層された半導体チップとが混在していても構わない。

これら半導体チップのうち、最上層に位置するコアチップＣＣ０を除く、コアチップＣＣ１〜ＣＣ３及びインターフェイスチップＩＦには、いずれもシリコン基板を貫通する多数の貫通電極ＴＳＶ(Through Silicon Via)が設けられている。積層方向から見た平面視で貫通電極ＴＳＶと重なる位置には、チップの主面側に表面バンプＦＢが設けられ、チップの裏面側には裏面バンプＢＢが設けられている。下層に位置する半導体チップの裏面バンプＢＢは、上層に位置する半導体チップの表面バンプＦＢに接合されており、これによって上下に隣接する半導体チップが電気的に接続されている。

本実施の形態において最上層のコアチップＣＣ０に貫通電極ＴＳＶが設けられていないのは、フェースダウン方式で積層されているため、コアチップＣＣ０の裏面側にバンプ電極を形成する必要がないからである。このように最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けない場合、他のコアチップＣＣ１〜ＣＣ３よりも最上層のコアチップＣＣ０の厚みを厚くすることが可能となるため、コアチップＣＣ０の機械的強度を高めることが可能となる。ただし、本発明において最上層のコアチップＣＣ０に貫通電極ＴＳＶを設けても構わない。この場合、全てのコアチップＣＣ０〜ＣＣ３を同一の工程で作製することが可能となる。

コアチップＣＣ０〜ＣＣ３は、単体で動作する通常のＳＤＲＡＭ(Synchronous Dynamic Random Access Memory)に含まれる回路ブロックのうち、外部とのインターフェースを行ういわゆるフロントエンド部が削除された半導体チップである。言い換えれば、バックエンド部に属する回路ブロックのみが集積されたメモリチップである。フロントエンド部に含まれる回路ブロックとしては、メモリセルアレイとデータ入出力端子との間で入出力データのパラレル／シリアル変換を行うパラレルシリアル変換回路や、データの入出力タイミングを制御するＤＬＬ(Delay Locked Loop)回路などが挙げられる。

一方、インターフェイスチップＩＦは、単体で動作する通常のＳＤＲＡＭに含まれる回路ブロックのうち、フロントエンド部のみが集積された半導体チップである。インターフェイスチップＩＦは、４枚のコアチップＣＣ０〜ＣＣ３に対する共通のフロントエンド部として機能する。したがって、外部からのアクセスは全てインターフェイスチップＩＦを介して行われ、データの入出力もインターフェイスチップＩＦを介して行われる。

インターポーザＩＰは樹脂からなる回路基板であり、その裏面ＩＰｂには複数の外部端子（半田ボール）ＳＢが形成されている。インターポーザＩＰは、半導体装置１０の機械的強度を確保するとともに、電極ピッチを拡大するための再配線基板として機能する。つまり、インターポーザＩＰの上面ＩＰａに形成された基板電極９１をスルーホール電極９２によって裏面ＩＰｂに引き出し、裏面ＩＰｂに設けられた再配線層９３によって、外部端子ＳＢのピッチを拡大している。インターポーザＩＰの上面ＩＰａのうち、基板電極９１が形成されていない部分はレジスト９０ａによって覆われている。また、インターポーザＩＰの裏面ＩＰｂのうち、外部端子ＳＢが形成されていない部分はレジスト９０ｂによって覆われている。図１には、５個の外部端子ＳＢのみを図示しているが、実際にはより多くの外部端子が設けられる。外部端子ＳＢのレイアウトは、規格により定められたＳＤＲＡＭにおけるそれと同じである。したがって、外部のコントローラから見れば、半導体装置１０は１個のＳＤＲＡＭとして機能する。

積層されたコアチップＣＣ０〜ＣＣ３及びインターフェイスチップＩＦの隙間には、アンダーフィル９４が充填され、これによって機械的強度が確保されている。インターポーザＩＰとインターフェイスチップＩＦとの隙間には、ＮＣＰ(Non-Conductive Paste)９５が充填される。パッケージ全体はモールドレジン９６によって被覆されている。これにより、各チップが物理的に保護される。

コアチップＣＣ１〜ＣＣ３及びインターフェイスチップＩＦに設けられた貫通電極ＴＳＶは、チップサイズの増加を抑える為、加工可能な最小ピッチ又はそれよりもやや広いピッチＰ０で配列されている。ピッチＰ０の値は例えば４０〜５０μｍ程度である。一方、インターポーザＩＰ上に設けられた基板電極９１は、インターポーザＩＰの配線ルールで許容される最小ピッチ又はそれよりもやや広いピッチＰ１（＞Ｐ０）で配列されている。ピッチＰ１の値は例えば７５〜１５０μｍ程度である。特に限定されるものではないが、Ｐ１＝Ｐ０×２とすることが好ましい。図１においては、コアチップＣＣ１〜ＣＣ３及びインターフェイスチップＩＦのそれぞれにＴ１列〜Ｔ８列に配置された８つの貫通電極ＴＳＶを図示し、インターフェイスチップＩＦにＴ１列及びＴ８列〜Ｔ１２列に配置された６つの表面バンプＦＢを図示しているが、実際にはより多くの貫通電極ＴＳＶ及び表面バンプＦＢが設けられる。図１に示すように、インターフェイスチップＩＦに設けられた表面バンプＦＢには、インターポーザＩＰ上の基板電極９１に接合されるものと、インターポーザＩＰ上の基板電極９１に接合されないものとが含まれる。

コアチップＣＣ１〜ＣＣ３に設けられた貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた表面バンプＦＢ及び裏面バンプＢＢと接続されている。本実施の形態においては、この種の貫通電極ＴＳＶを貫通電極ＴＳＶ１と表記する。図１に示すＴ１列〜Ｔ８列に属する貫通電極ＴＳＶは、いずれも貫通電極ＴＳＶ１である。

一方、インターフェイスチップＩＦに設けられた貫通電極ＴＳＶの大部分は、平面視で同じ位置に設けられた裏面バンプＢＢと接続される一方、平面視で同じ位置に設けられた表面バンプＦＢには接続されていない。本実施の形態においては、この種の貫通電極ＴＳＶを貫通電極ＴＳＶ２と表記する。図１では、インターフェイスチップＩＦに設けられた複数の貫通電極ＴＳＶのうちＴ２列〜Ｔ７列のものが貫通電極ＴＳＶ２である。

図２及び図３はそれぞれ、貫通電極ＴＳＶ１，ＴＳＶ２の構造を示す断面図である。

図２に示すように、貫通電極ＴＳＶ１は、シリコン基板８０、シリコン基板８０の表面に設けられた層間絶縁膜８１、及びシリコン基板８０の裏面に設けられたパッシベーション膜８３を貫通して設けられている。特に限定されるものではないが、貫通電極ＴＳＶ１はＣｕ（銅）からなる。シリコン基板８０の表面（図２では上側の表面）は、トランジスタなどのデバイスが形成されるデバイス形成面である。貫通電極ＴＳＶ１の周囲には絶縁リング８２が設けられており、これによって、貫通電極ＴＳＶ１とトランジスタ領域との絶縁が確保される。図２に示す例では絶縁リング８２が二重に設けられており、これによって貫通電極ＴＳＶ１とシリコン基板８０との間の静電容量が低減されている。なお、絶縁リング８２は、二重ではなく一重であっても構わない。

シリコン基板８０の裏面側における貫通電極ＴＳＶ１の端部は、裏面バンプＢＢで覆われている。裏面バンプＢＢは、図１に示すように、コアチップＣＣ１〜ＣＣ３においては上層のコアチップＣＣ０〜ＣＣ２に設けられた表面バンプＦＢと接し、インターフェイスチップＩＦにおいてはコアチップＣＣ３に設けられた表面バンプＦＢと接する。特に限定されるものではないが、裏面バンプＢＢは、貫通電極ＴＳＶ１の表面を覆うＳｎＡｇ半田からなる。

シリコン基板８０の表面には、上述した層間絶縁膜８１を含む５層分の絶縁層が形成される。最上層は、パッシベーション膜８４である。パッシベーション膜８４を除く各層の表面には、シリコン基板８０の表面に近い側から順に配線層Ｌ１〜Ｌ４が形成される。配線層Ｌ１〜Ｌ４はそれぞれパッドＭ１〜Ｍ４を含んで構成される。このうちパッドＭ１は、貫通電極ＴＳＶ１のシリコン基板８０の表面側における端部と接触している。また、層間絶縁膜８１及びパッシベーション膜８４を除く各層には、シリコン基板８０の表面に近い側から順に各複数のスルーホール電極ＴＨ１〜ＴＨ３が設けられ、これによってパッドＭ１〜Ｍ４は互いに接続されている。

表面バンプＦＢは、パッシベーション膜８４を貫通するピラー部８６を通じて、パッドＭ４に接続される。したがって、表面バンプＦＢは、ピラー部８６、パッドＭ１〜Ｍ４、及びスルーホール電極ＴＨ１〜ＴＨ３を介して、貫通電極ＴＳＶ１の端部に接続される。表面バンプＦＢは、図１に示すように、コアチップＣＣ１〜ＣＣ３においては下層のコアチップＣＣ２，ＣＣ３及びインターフェイスチップＩＦに設けられた裏面バンプＢＢと接し、インターフェイスチップＩＦにおいてはインターポーザＩＰ上の基板電極９１と接する。特に限定されるものではないが、表面バンプＦＢはＣｕ（銅）からなるピラー部８６を有している。ピラー部８６の表面は、Ｎｉ（ニッケル）とＡｕ（金）の積層構造を有している。表面バンプＦＢ及び裏面バンプＢＢの径は約２０μｍ程度である。

パッシベーション膜８４の表面は、表面バンプＦＢが形成された領域を除いてポリイミド膜８５で覆われている。尚、図示しない内部回路との接続は、配線層Ｌ１〜Ｌ３に設けられたパッドＭ１〜Ｍ３から引き出される内部配線（図示せず）を介して行われる。

このように、貫通電極ＴＳＶ１は、同一チップに関して平面視で同じ位置に設けられた表面バンプＦＢ及び裏面バンプＢＢと接続されている。

これに対し、貫通電極ＴＳＶ２では、図３に示すように、同じ平面位置にあるパッドＭ２とパッドＭ３を接続するスルーホール電極ＴＨ２が設けられない。このため、同じ平面位置にある表面バンプＦＢと裏面バンプＢＢとは短絡されない。その他の点では、貫通電極ＴＳＶ２と貫通電極ＴＳＶ１とは同じ構造を有している。

図４は、貫通電極ＴＳＶ２の構造の変形例を示す断面図である。図１のＴ２列〜Ｔ７列に示された貫通電極ＴＳＶ２の表面バンプＦＢは、インターポーザＩＰ上の基板電極９１に接合されていない。このような場合、図４に示す変形例のように、表面バンプＦＢを設けないこととしてもよい。

インターフェイスチップＩＦに設けられる貫通電極ＴＳＶ２は、図１のＴ２列〜Ｔ７列に示すように、各コアチップＣＣ１〜ＣＣ３に設けられる貫通電極ＴＳＶ１とともに、インターフェイスチップＩＦと各コアチップＣＣ１〜ＣＣ３とに共通に接続される信号パスを構成する。この信号パスを通じてインターフェイスチップＩＦが出力する信号は、各コアチップＣＣ０〜ＣＣ３に共通に入力される。また、この信号パスを通じて各コアチップＣＣ１〜ＣＣ３が出力する信号は、ワイヤードオアされてインターフェイスチップＩＦに入力される。こうして入出力される信号には、コマンド信号、アドレス信号、データ信号などが含まれる。なお、各チップにおいては、パッドＭ１〜Ｍ４を通じて、図示しない内部回路への信号の入出力が行われる。

一方、インターフェイスチップＩＦに設けられる貫通電極ＴＳＶ１も、図１のＴ１列及びＴ８列に示すように、各コアチップＣＣ１〜ＣＣ３に設けられる貫通電極ＴＳＶ１とともに、インターフェイスチップＩＦと各コアチップＣＣ１〜ＣＣ３とに共通に接続される信号パスを構成する。この信号パスは外部端子ＳＢに直接接続され、主に電源電位を供給する用途で用いられる。

なお、図１には示していないが、図３に示した構造の貫通電極ＴＳＶ２は、コアチップＣＣ１〜ＣＣ３においても一部使用される。コアチップＣＣ１〜ＣＣ３に設けられた貫通電極ＴＳＶ２は、各コアチップＣＣ０〜ＣＣ３に設けられた図示しない内部回路に所定の情報を順次転送したり、固有の情報を入力したりするために用いられる。このような情報としては、チップアドレス情報や、不良チップ情報などが挙げられる。

インターフェイスチップＩＦには、同じ平面位置に貫通電極ＴＳＶが設けられていない表面バンプＦＢａも設けられる。図１では、インターフェイスチップＩＦに設けられた複数の貫通電極ＴＳＶのうちＴ９列〜Ｔ１２列に、この種の表面バンプＦＢａが設けられている。

図５は、表面バンプＦＢａの構造を示す断面図である。

図５に示すように、インターフェイスチップＩＦに設けられる表面バンプＦＢａはパッドＭ４，Ｍ３に接続されているが、その下方にはパッドＭ２，Ｍ１、貫通電極ＴＳＶ及び裏面バンプＢＢが設けられていない。パッドＭ４，Ｍ３は、図示しないインターフェイスチップＩＦ内のロジック回路などに接続される。

以上、半導体装置１０の構造について説明した。次に、半導体装置１０の具体的な回路構成について説明する。

初めに、図６は、半導体装置１０と外部のメモリコントローラ１との接続関係を示す図である。同図に示すように、メモリコントローラ１は、インターフェイスチップＩＦを介して、各コアチップＣＣ０〜ＣＣ３に接続される。メモリコントローラ１と半導体装置１０との間では、ライトレベリング（ライトデータがＳＤＲＡＭに到達するタイミングをメモリコントローラ側で調整する処理）及びリードレベリング（ＳＤＲＡＭからリードデータが出力されてくるタイミングをメモリコントローラ側で検出する処理）が行われる。一方、インターフェイスチップＩＦと各コアチップＣＣ０〜ＣＣ３との間では、本発明にかかるデータ入出力のタイミング調整が行われる。

＜第１の実施の形態による半導体装置１０の構成＞

次に、図７及び図８は、本発明の好ましい第１の実施の形態による半導体装置１０の構成を示すブロック図である。

図７は、メモリセルからリードデータを読み出す動作（リード動作）に関する構成を示す。

図８は、メモリセルに対してライトデータを書き込む動作（ライト動作）に関する構成を示す。

図７及び図８に示すように、インターポーザＩＰに設けられた外部端子には、クロック端子１１、コマンド端子１２、データ入出力端子１３が含まれている。その他、アドレス端子、データストローブ端子、キャリブレーション端子、電源端子なども設けられているが、これらについては図示を省略してある。これら外部端子のうち、電源端子を除く全ての外部端子はインターフェイスチップＩＦ内の内部回路に接続されており、コアチップＣＣ０〜ＣＣ３内の内部回路には直接接続されない。

クロック端子１１は、外部クロック信号ＣＬＫが供給される端子であり、供給された外部クロック信号ＣＬＫは、クロック生成回路１５に供給される。クロック生成回路１５は、内部クロック信号ＩＣＬＫを生成する回路であり、生成された内部クロック信号ＩＣＬＫは、インターフェイスチップＩＦ内及びコアチップＣＣ０〜ＣＣ３内の各種回路ブロックに供給される。

コマンド端子１２は、ロウアドレスストローブ信号、カラムアドレスストローブ信号、ライトイネーブル信号、チップセレクト信号、クロックイネーブル信号などからなるコマンド信号ＣＭＤが供給される端子である。これらのコマンド信号ＣＭＤは、インターフェイスチップＩＦのコマンド発生回路２３（第１コマンド発生回路）及び各コアチップＣＣ０〜ＣＣ３のコマンド発生回路４４（第２コマンド発生回路）に供給される。コマンド発生回路４４へは、コマンド発生回路２３から貫通電極ＴＳＶ１を経由して供給される。

貫通電極ＴＳＶは、積層チップ（少なくとも、２つのチップ）のそれぞれが備える端子（少なくとも、２つの端子）を互いに電気的に接続する接続部位であり、また、電極、ビア、貫通ビア、貫通基板電極、貫通基板ビア、スルー基板電極、スルー基板ビア、Through Substrate Vias、penetration electrodes、penetration vias、through-electirode、又はthrough-vias、のいずれかで呼んでも良い。

コマンド発生回路２３は、コマンド端子１２から入力されたコマンド信号ＣＭＤをデコードすることによって、各種内部コマンド（第１内部コマンド）を生成する回路である。コマンド発生回路４４も同様であり、コマンド端子１２からコマンド発生回路２３を経由して入力されたコマンド信号ＣＭＤをデコードすることによって、各種内部コマンド（第２内部コマンド）を生成する機能を有している。

コマンド信号ＣＭＤには、リードコマンド、ライトコマンド、ＭＲＳ(Mode register Set)コマンドなどが含まれる。

次に、リード動作に関する構成を、図７を使って説明する。

コマンド発生回路２３，４４は、コマンド信号ＣＭＤがリードコマンドを示している場合、それぞれ内部リードコマンドＲＤを生成する。コマンド発生回路２３が生成した内部リードコマンドＲＤは、遅延調整回路２４（第１遅延調整回路）を経て、インターフェイスチップＩＦに設けられるリード制御タイミング調整回路２５（第１タイミング調整回路）に供給される。コマンド発生回路４４が生成した内部リードコマンドＲＤは、同一コアチップ内のリード制御タイミング調整回路４５に供給される。

ここで、遅延調整回路２４は、遅延コードに基づいて、コマンド発生回路２３が出力した信号のタイミングを遅延調整する回路である。遅延コード調整回路３１は、この遅延コードを遅延調整回路２４に供給する回路である。図１１で詳述する。

リード制御タイミング調整回路２５は、遅延調整回路２４から供給される内部リードコマンドＲＤに応じて、各種の制御信号（第１制御信号）を生成する回路である。リード制御タイミング調整回路２５が生成する制御信号には、図７に示すように、制御信号ＤＲＡＯＴＳＶＯＵＴ、制御信号ＤＲＷＢＳＬＴＣＨ、制御信号ＤＲＡＯＤＴが含まれる。

制御信号セレクタ回路２６は、リード制御タイミング調整回路２５が生成する各制御信号のうち制御信号ＤＲＷＢＳＬＴＣＨ，ＤＲＡＯＤＴを受ける。これら制御信号は、それぞれ、制御信号セレクタ回路２６により、インターフェイスチップＩＦ内のＴＳＶバッファ２０及びＲＷＢＵＳバッファ２１に供給される。

制御信号ＤＲＡＯＴＳＶＯＵＴは、制御信号セレクタ回路２６及び貫通電極ＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ３内のＴＳＶセレクタ回路４７に送られ、ＴＳＶセレクタ回路４７によってＴＳＶバッファ４３に供給される。

リード制御タイミング調整回路４５は、コマンド発生回路４４から供給される内部リードコマンドＲＤに応じて、各種の制御信号を生成する回路である。リード制御タイミング調整回路４５が生成する制御信号には、制御信号ＤＲＡＥ、制御信号ＤＲＡＯ、及び制御信号ＤＲＡＯＴＳＶが含まれる。

制御信号セレクタ回路４６は、リード制御タイミング調整回路４５が生成する制御信号ＤＲＡＥ，ＤＲＡＯ，ＤＲＡＯＴＳＶを受ける。これらの制御信号は、それぞれ、制御信号セレクタ回路４６により、同一コアチップ内のメインアンプ４０、ＲＷＢＵＳバッファ４１、及びＴＳＶＦＩＦＯ４２に供給される。

ここで、制御信号セレクタ回路４６が出力する信号ＤＲＡＯＴＳＶは、ＴＳＶＦＩＦＯ４２おける信号取り込みおよび信号出力のための信号となる。ＴＳＶセレクタ回路４７が出力する信号ＤＲＡＯＴＳＶＯＵＴは、ＴＳＶバッファ４３における信号取り込みおよび信号出力のための信号となる。上述の信号制御によって、リード動作の信号タイミングが最適に調整される。詳しくは後述する。

次に、ライト動作に関する構成を、図８を使って説明する。

コマンド発生回路２３，４４は、コマンド信号ＣＭＤがライトコマンドを示している場合、それぞれ内部ライトコマンドＷＲを生成する。コマンド発生回路２３が生成した内部ライトコマンドＷＲは、インターフェイスチップＩＦに設けられるライト制御タイミング調整回路５４に供給される。また、コマンド発生回路４４が生成した内部ライトコマンドＷＲは、遅延調整回路７５（第２遅延調整回路）を経て、同一コアチップ内のライト制御タイミング調整回路７６（第２タイミング調整回路）に供給される。

ここで、遅延調整回路７５は、遅延コードに基づいて、コマンド発生回路４４が出力した信号のタイミングを遅延調整する回路である。遅延コード調整回路６１は、この
遅延コードを遅延調整回路７５に供給する回路である。図１７で詳述する。

ライト制御タイミング調整回路５４は、コマンド発生回路２３から供給される内部ライトコマンドＷＲに応じて、各種の制御信号を生成する回路である。ライト制御タイミング調整回路５４が生成する制御信号には、制御信号ＤＷＣＬＫＤＴ、制御信号ＤＷＣＬＫＴＳＶ、及び制御信号ＤＷＣＬＫＴＳＶＩＮが含まれる。

制御信号セレクタ回路５５は、ライト制御タイミング調整回路５４が生成する各制御信号のうち制御信号ＤＷＣＬＫＤＴ，ＤＷＣＬＫＴＳＶを受ける。これらの制御信号は、それぞれ、制御信号セレクタ回路５５により、インターフェイスチップＩＦ内のＲＷＢＵＳバッファ５１及びＴＳＶバッファ５２に供給される。

制御信号ＤＷＣＬＫＴＳＶＩＮは、制御信号セレクタ回路５５及び貫通電極ＴＳＶ１を介して各コアチップＣＣ０〜ＣＣ３内のＴＳＶセレクタ回路７８に送られ、ＴＳＶセレクタ回路７８によってＴＳＶＦＩＦＯ７０に供給される。

ライト制御タイミング調整回路７６は、遅延調整回路７５から供給される内部ライトコマンドＷＲに応じて、各種の制御信号（第２制御信号）を生成する回路である。ライト制御タイミング調整回路７６が生成する制御信号には、制御信号ＤＷＣＬＫＴＳＶＯＵＴ、制御信号ＤＷＣＬＫ＿ＣＯＲＥ、及び制御信号ＤＷＡＥが含まれる。

制御信号セレクタ回路７７は、ライト制御タイミング調整回路７６が生成する制御信号ＤＷＣＬＫＴＳＶＯＵＴ，ＤＷＣＬＫ＿ＣＯＲＥ，ＤＷＡＥを受ける。これらの制御信号は、それぞれ、制御信号セレクタ回路７７により、同一コアチップ内のＴＳＶバッファ７１、ＲＷＢＵＳバッファ７２、及びライトアンプ７３に供給される。

ここで、ＴＳＶセレクタ回路７８が出力する信号ＤＷＣＬＫＴＳＶＩＮは、ＴＳＶＦＩＦＯ７０における信号取り込みおよび信号出力のための信号となる。制御信号セレクタ回路７７が出力する信号ＤＷＣＬＫＴＳＶＯＵＴは、ＴＳＶバッファ７１おける信号取り込みおよび信号出力のための信号となる。上述の信号制御によって、ライト動作の信号タイミングが最適に調整される。詳しくは後述する。

次に、図７及び図８に示すように、データ入出力端子１３は、リードデータＤＱ又はライトデータＤＱの入出力を行うための端子である。なお、図７及び図８にはデータ入出力端子１３を１つだけ描いているが、実際の半導体装置１０は複数のデータ入出力端子１３を有しており、出力バッファ２２、入力バッファ５０、及び後述する各回路は、これら複数のデータ入出力端子１３ごとに設けられる。

図７に示すように、リードデータＤＱに関しては、データ入出力端子１３は、出力バッファ２２に接続される。各コアチップＣＣ０〜ＣＣ３のメモリセルアレイ６５から読み出されたリードデータＤＱは、貫通電極ＴＳＶ１を含む信号パスを経てインターフェイスチップＩＦに供給され、さらに出力バッファ２２を経て、データ入出力端子１３から外部に出力される。出力バッファ２２の動作タイミングは、ＤＱ出力制御回路２７からのタイミング信号によって制御される。

リードデータＤＱは、４列のパラレルデータとして、ＲＷＢＵＳバッファ２１から出力バッファ２２に供給される。各列には４ビットずつのデータが含まれる。出力バッファ２２は、４列のパラレルデータを１６ビットのシリアルデータに変換し、データ入出力端子１３から８ビットずつバースト出力する。

図８に示すように、ライトデータＤＱに関しては、データ入出力端子１３は、入力バッファ５０に接続される。外部から入力されたライトデータＤＱは、この入力バッファ５０を介してＲＷＢＵＳバッファ５１に供給され、貫通電極ＴＳＶ１を含む信号パスを経て、各コアチップＣＣ０〜ＣＣ３に供給される。入力バッファ５０の動作タイミングは、ＤＱ入力制御回路５６からのタイミング信号によって制御される。

ライトデータＤＱは、これら複数のデータ入出力端子１３それぞれに、８ビットずつバースト入力される。通常、このバースト入力が１サイクル内で２回連続して行われるため、各データ入出力端子１３には、１サイクルで１６ビットのライトデータＤＱがシリアルに供給されることになる。入力バッファ５０は、こうして供給された１６ビットのデータを４列のパラレルデータに変換して、ＲＷＢＵＳバッファ５１に供給する。

次に、半導体装置１０におけるリード動作とライト動作のそれぞれに関して、各信号の動作タイミング図も参照しながら、詳しく説明する。

＜リード動作に関わる各信号の動作タイミング＞

図９は、リード動作に関わる各信号の動作タイミングを示す図である。以下、図７及び図９を参照しながら、リード動作に関わる半導体装置１０の構成について詳しく説明する。

リード動作に関して、インターフェイスチップＩＦ（第１半導体チップ）には、図７に示すようにＴＳＶバッファ２０、ＲＷＢＵＳバッファ２１、及び出力バッファ２２が設けられる。また、各コアチップＣＣ０〜ＣＣ３（第２半導体チップ）には、メインアンプ４０、ＲＷＢＵＳバッファ４１、ＴＳＶＦＩＦＯ４２、ＴＳＶバッファ４３が設けられる。各コアチップＣＣ０〜ＣＣ３には、他にセンスアンプ回路６４及びメモリセルアレイ６５も設けられる。

メモリセルアレイ６５は、複数のワード線ＷＬと複数のビット線ＢＬが交差し、その交点にメモリセルＭＣが配置された構成を有している（図７及び図８においては、１本のワード線ＷＬ、１本のビット線ＢＬ、及び１個のメモリセルＭＣのみを示している）。ワード線ＷＬの選択は、図示しないロウ系制御回路により、外部からアドレス端子に供給されるロウアドレスに基づいて行われる。また、ビット線ＢＬは、センスアンプ回路６４内の対応するセンスアンプに接続されている。センスアンプの選択は、図示しないカラム系制御回路により、外部からアドレス端子に供給されるカラムアドレスに基づいて行われる。

メモリセルアレイ６５から読み出されたリードデータＤＱは、メインアンプ４０及びＲＷＢＵＳバッファ４１を経て、ＴＳＶＦＩＦＯ４２に供給される。メインアンプ４０及びＲＷＢＵＳバッファ４１の動作タイミングは、それぞれ制御信号ＤＲＡＥ，ＤＲＡＯによって制御される。

図９に示すリードデータＤ１〜Ｄ４は、メモリセルアレイ６５から４列のパラレルデータとして読み出される１６ビットのリードデータＤＱのうちの１列分を示している。同図に示すデータＲＷＢＵＳ＿ＣＯＲＥは、ＲＷＢＵＳバッファ４１の出力データである。同図に示すように、リードデータＤ１〜Ｄ４はそれぞれ２クロック分の時間幅で、シリアルにＲＷＢＵＳバッファ４１から出力される。

ＴＳＶＦＩＦＯ４２は、制御信号ＤＲＡＯＴＳＶが活性化しているときに、ＲＷＢＵＳバッファ４１から出力されたデータＲＷＢＵＳ＿ＣＯＲＥを取り込むよう構成される。なお、上述したように、制御信号ＤＲＡＯＴＳＶは、リード制御タイミング調整回路４５が、コマンド発生回路４４から供給される内部リードコマンドＲＤに基づいて生成する制御信号である。図７に示すように、ＴＳＶＦＩＦＯ４２は２個の保持回路４２ａ，４２ｂを含んでおり、これらにより、取り込んだデータＲＷＢＵＳ＿ＣＯＲＥをパラレルに保持する。

保持回路４２ａは、断続的に到来する制御信号ＤＲＡＯＴＳＶの活性区間のうち、奇数番目のものが到来したタイミングで、データＲＷＢＵＳ＿ＣＯＲＥを取り込むよう構成される。これにより、保持回路４２ａは、ＲＷＢＵＳバッファ４１からシリアルに出力される複数のリードデータＤＱのうち、奇数番目に供給されるリードデータＤＱ（リードデータＤ１，Ｄ３）を順次保持することになる。

一方、保持回路４２ｂは、断続的に到来する制御信号ＤＲＡＯＴＳＶの活性区間のうち、偶数番目のものが到来したタイミングで、データＲＷＢＵＳ＿ＣＯＲＥを取り込むよう構成される。これにより、保持回路４２ｂは、ＲＷＢＵＳバッファ４１からシリアルに出力される複数のリードデータＤＱのうち偶数番目に供給されるリードデータＤＱ（リードデータＤ２，Ｄ４）を順次保持することになる。図９に示すデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞，ＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜１＞はそれぞれ、保持回路４２ａ，４２ｂが保持しているデータを示している。図９に示すように、保持回路４２ａ，４２ｂはそれぞれ、各データを４クロック分の時間にわたって保持する。

ＴＳＶバッファ４３は、２個の保持回路４２ａ，４２ｂから順次複数のリードデータＤＱを取り出し、貫通電極ＴＳＶ１のコアチップ側端部に出力する回路である。ＴＳＶバッファ４３がデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞，ＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜１＞を取り込むタイミングは、制御信号ＤＲＡＯＴＳＶＯＵＴによって制御される。

ここで、制御信号ＤＲＡＯＴＳＶＯＵＴはインターフェイスチップＩＦから供給される信号であり、リードデータＤＱをインターフェイスチップＩＦに取り込むタイミングを示している。一方、制御信号ＤＲＡＯＴＳＶはコアチップ内で生成されるので、制御信号ＤＲＡＯＴＳＶと制御信号ＤＲＡＯＴＳＶＯＵＴとの間では、同一チップ内で生成される制御信号間に比べ、同期ずれが発生する可能性が高い。そこで半導体装置１０では、この同期ずれに対応するために、ＴＳＶＦＩＦＯ４２及び遅延調整回路２４を設けている。ＴＳＶＦＩＦＯ４２は、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して遅れた場合に対応するための回路である。２個の保持回路４２ａ，４２ｂを有していることから、ＴＳＶＦＩＦＯ４２は、リードデータＤＱを従来のタイミングマージン（２クロック）の２倍の時間（４クロック）にわたって保持することができる。これにより、制御信号ＤＲＡＯＴＳＶＯＵＴが多少遅れても、ＴＳＶバッファ４３はリードデータＤＱを正しく取得できるようになる。一方、遅延調整回路２４は、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して進んだ場合に対応するための回路である。こちらについては、後ほど別途詳しく説明する。

ＴＳＶバッファ４３によって貫通電極ＴＳＶ１のコアチップ側端部に出力されたリードデータＤＱは、ＴＳＶバッファ２０によって取り込まれる。そして、ＲＷＢＵＳバッファ２１及び出力バッファ２２を経て、データ入出力端子１３から外部のメモリコントローラ１（図６）に向けて出力される。ＴＳＶバッファ２０及びＲＷＢＵＳバッファ２１の動作タイミングは、それぞれ制御信号ＤＲＷＢＳＬＴＣＨ，ＤＲＡＯＵＴによって制御される。制御信号ＤＲＷＢＳＬＴＣＨ，ＤＲＡＯＵＴはともにインターフェイスチップＩＦ内のリード制御タイミング調整回路２５が生成した制御信号であるので、制御信号ＤＲＡＯＴＳＶＯＵＴと正しく同期している。したがって、ＴＳＶバッファ２０及びＲＷＢＵＳバッファ２１は、常に正しくリードデータＤＱを取得することができる。

次に、図７に示す遅延調整回路２４の機能について、詳しく説明する。

遅延調整回路２４は、リード制御タイミング調整回路２５が各制御信号を生成するタイミングを制御する回路である。これを、コマンド発生回路２３により生成される内部リードコマンドＲＤをリード制御タイミング調整回路２５に供給するタイミングを遅延させることにより、実現する。半導体装置１０は、遅延調整回路２４に関連して遅延コード調整回路３１を備えており、遅延調整回路２４における内部リードコマンドＲＤの遅延量は、遅延コード調整回路３１から供給される遅延調整コード信号ＤＡＣＳによって設定される。遅延調整コード信号ＤＡＣＳの詳細については後述する。

図９に示す遅延調整コード信号ＤＡＣＳの数値は、遅延調整回路２４における内部リードコマンドＲＤの遅延量を表している。図９には、遅延調整コード信号ＤＡＣＳが０である場合に、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して進んでしまっている例を示している。この例では、ＴＳＶバッファ４３はリードデータＤＱの取り込みに失敗し、ＴＳＶバッファ４３の出力信号である信号ＲＷＢＵＳ＿ＴＳＶには、前サイクルにおけるＴＳＶＦＩＦＯ４２の出力信号が設定される。

図９の例では、遅延調整コード信号ＤＡＣＳがＮである場合に、ＴＳＶバッファ４３がリードデータＤＱを正しく取り込めるようになっている。このように、遅延調整コード信号ＤＡＣＳに適切な値を設定することにより、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して進んでいる場合にも、インターフェイスチップＩＦに正しくリードデータＤＱを取り込めるようになる。

次に、リード動作に関する遅延調整コード信号ＤＡＣＳについて、図７を参照しながら詳しく説明する。

インターフェイスチップＩＦは、リード動作に関する遅延調整コード信号ＤＡＣＳに関連して、上述した遅延コード調整回路３１の他、遅延調整カウンタ回路３０、判定マージン調整回路３２、及び期待値判定回路３３を有している。遅延コード調整回路３１は、チップの温度が高温である場合（所定の第１温度より高い温度）と、低温である場合（第１温度より高い温度）とのそれぞれについて、遅延調整コード信号ＤＡＣＳを記憶可能に構成される。この記憶は、遅延コード調整回路３１に含まれるヒューズ回路に、チップの温度が高温である場合の遅延調整コード信号ＤＡＣＳ（後述する出力信号ＤＡＣＨ）と、チップの温度が低温である場合の遅延調整コード信号ＤＡＣＳ（後述する出力信号ＤＡＣＬ）とを書き込むことによって実現される。遅延コード調整回路３１は、動作時のチップの温度に応じていずれか一方を選択し、選択した一方を遅延調整コード信号ＤＡＣＳとして出力するよう構成される。

遅延コード調整回路３１に含まれるヒューズ回路への遅延調整コード信号ＤＡＣＳの書き込みは、製造工程で行われるリード動作の試行の結果に基づいて行われる。判定マージン調整回路３２及び期待値判定回路３３は、この書き込み処理を半自動化するための回路である。具体的には、リード動作の試行の際にインターフェイスチップＩＦが正しくリードデータＤＱを取り込めたか否かを判定し、その結果を示す判定信号ＪＳを出力するように構成される。リード動作の試行は、チップの温度が高温である場合と低温である場合とのそれぞれについて、遅延調整コード信号ＤＡＣＳを変更しながら、判定信号ＪＳが肯定的な判定結果（インターフェイスチップＩＦが正しくリードデータＤＱを取り込めたこと）を示すようになるまで、繰り返し何度も行われる。

図１０は、図７に示す判定マージン調整回路３２及び期待値判定回路３３の内部回路構成を示す図である。

判定マージン調整回路３２は、ＴＳＶバッファ２０から出力されるデータＲＷＢＵＳＢＦ＿ＩＦを所定の遅延量だけ遅延させて期待値判定回路３３に供給する回路であり、同図に示すように、それぞれ遅延量が異なる複数の経路３２ａ−１〜３２ａ−３と、セレクタ３２ｂとを有して構成される。

各経路３２ａ−１〜３２ａ−３の入力端は、データＲＷＢＵＳＢＦ＿ＩＦが供給される。一方、各経路３２ａ−１〜３２ａ−３の出力端は、セレクタ３２ｂの入力端に接続され、セレクタ３２ｂの出力端は、判定マージン調整回路３２の出力端となる。

セレクタ３２ｂは、外部のテスタから判定マージン調整コードが供給される。判定マージン調整コードは、複数の経路３２ａ−１〜３２ａ−３の中から１つのみを選択するためのコードであり、セレクタ３２ｂは、判定マージン調整コードによって選択された経路のみを判定マージン調整回路３２の出力端に接続する。判定マージン調整回路３２の出力信号は、信号ＲＷＢＵＳＤとして期待値判定回路３３に供給される。

期待値判定回路３３は、リードデータＤＱの期待値（正しく取り込まれた場合にＴＳＶバッファ２０から出力されるリードデータＤＱの値）を記憶しており、この期待値と判定マージン調整回路３２から供給されるデータＲＷＢＵＳＢＦ＿ＩＦとを比較し、比較結果に応じて判定信号ＪＳを生成する回路である。具体的には、図１０に示すように、縦続接続されたＤ型フリップフロップ３３ａ−１〜３３ａ−４と、判定回路３３ｂとを有して構成される。

Ｄ型フリップフロップ３３ａ−１〜３３ａ−４は、それぞれ入力端子Ｄ、出力端子Ｑ、及びクロック端子を有しており、クロック端子に供給される信号が活性化するタイミングで、入力端子Ｄに供給されている信号の出力端子Ｑからの出力を開始するよう構成される。

Ｄ型フリップフロップ３３ａ−１〜３３ａ−４それぞれのクロック端子は、制御信号ＤＲＷＢＳＬＴＣＨの反転信号ＤＲＷＢＳＬＴＣＨＢが共通に供給される。また、１段目のＤ型フリップフロップ３３ａ−１の入力端Ｄは、信号ＲＷＢＵＳＤが供給される。

Ｄ型フリップフロップ３３ａ−１〜３３ａ−４それぞれの出力信号は、データＲＷＢＵＳＪ＜３＞〜＜０＞として判定回路３３ｂに供給される。これにより、信号ＲＷＢＵＳＤとしてシリアルに供給される４ビットのリードデータＤＱは、４ビットのパラレルなデータＲＷＢＵＳＪ＜３＞〜＜０＞に変換されて、判定回路３３ｂに供給されることになる。

判定回路３３ｂは、データＲＷＢＵＳＪ＜３＞〜＜０＞と、予め期待値判定回路３３内に記憶される４ビットの期待値＜３：０＞とを比較する機能を有している。判定回路３３ｂは、この比較の結果を示す判定信号ＪＳを出力する。

図７に示すように、期待値判定回路３３（判定回路３３ｂ）は、この判定信号ＪＳを、遅延調整カウンタ回路３０及び遅延コード調整回路３１に出力する。図７に示す遅延調整カウンタ回路３０は、否定的な判定結果を示す判定信号ＪＳに応じて、自身のカウンタ値を１増加させるように構成される。遅延コード調整回路３１は、リード動作の試行中このカウンタ値をラッチし、遅延調整コード信号ＤＡＣＳとして出力する。これにより、試行の繰り返し回数が増えるに従い、制御信号ＤＲＡＯＴＳＶＯＵＴの立ち上がりタイミングが遅れていくことになる。最終的に、肯定的な判定結果を示す判定信号ＪＳが出力された時点でリード動作の試行が終了し、遅延コード調整回路３１に含まれるヒューズ回路に、その時点におけるカウンタ値が書き込まれることになる。

＜第１の実施形態による遅延コード調整回路３１（リード動作）＞

図１１は、図７に示す遅延コード調整回路３１の内部構成を示すブロック図である。遅延コード調整回路３１は、リード動作時に使われる。

遅延コード調整回路３１は、カウンタ値ラッチ回路３１Ａ（第１保持回路）と、カウンタ値ラッチ回路３１Ｂ（第２保持回路）と、温度センサ３１Ｃ（第１温度センサ回路）と、ラッチ回路３１Ｄと、セレクタ３１Ｅ（第１遅延コード生成回路）とを有して構成される。

温度センサ３１Ｃは、搭載されたチップの温度に応じて出力信号ＴＴＥＭＰ（第１検知信号）の電位レベルを変えるように構成された回路である。具体的には、搭載されたチップの温度が上記第１温度より高い場合に出力信号ＴＴＥＭＰの電位レベルを第１レベルとし、低い場合に第２レベルとするよう構成される。第１レベルと第２レベルは、互いに異なる。

カウンタ値ラッチ回路３１Ａは、高温のリード動作のテストの際に取得した最適な遅延量を示すカウント値を保持する回路である。これは、ラッチ回路以外でも、カウンタ回路、レジスタ回路、メモリ領域、アンチヒューズ回路、ヒューズ回路、又はそれらの組み合わせで構成しても良い。本発明で許容される範囲で、適宜、変更可能である。

カウンタ値ラッチ回路３１Ｂは、低温のリード動作のテストの際に取得した最適な遅延量を示すカウント値を保持する回路である。これは、ラッチ回路以外でも、カウンタ回路、レジスタ回路、メモリ領域、アンチヒューズ回路、ヒューズ回路、又はそれらの組み合わせで構成しても良い。本発明で許容される範囲で、適宜、変更可能である。

セレクタ３１Ｅは、温度センサ３１ｃの検知、つまり高温であるか低温であるか、に基づいて、ラッチ回路３１Ａ（高温用）が保持するカウンタ値と、ラッチ回路３１Ｂ（低温用）が保持するかカウンタ値のいずれか一方を、遅延調整コード信号ＤＡＣＳとして出力する回路である。

この構成により、半導体装置１０は、高温時及び低温時のいずれのリード動作においても、最適な信号タイミング信号で、最適なリード動作を行える。

より詳しくは、以下に示す。

カウンタ値ラッチ回路３１Ａは、温度センサ３１Ｃの出力信号ＴＴＥＭＰの電位レベルが第１レベルである場合、すなわちチップ温度が上記第１温度より高い場合に動作するよう構成される「高温用」の回路である。初期状態では、カウンタ値ラッチ回路３１Ａは遅延調整カウンタ回路３０のカウンタ値をラッチするように構成され、その出力信号ＤＡＣＨ（第１遅延コード信号）は、遅延調整カウンタ回路３０のカウンタ値を示す信号となる。一方、一旦肯定的な判定結果を示す判定信号ＪＳが供給されると、カウンタ値ラッチ回路３１Ａは、その時点でラッチしているカウンタ値を図示しないヒューズ回路に設定するよう構成される。ヒューズ回路に設定されたカウンタ値は後にレーザ等によってヒューズ回路に書き込まれ、その後の出力信号ＤＡＣＨは、ヒューズ回路に記憶される値を示す信号となる。

カウンタ値ラッチ回路３１Ｂは、温度センサ３１Ｃの出力信号ＴＴＥＭＰの電位レベルが第２レベルである場合、すなわちチップ温度が上記第１温度より低い場合に動作するよう構成される「低温用」の回路である。その他の点ではカウンタ値ラッチ回路３１Ａと同様であるので、詳しい説明は割愛する。カウンタ値ラッチ回路３１Ｂの出力信号ＤＡＣＬ（第２遅延コード信号）は、初期状態では遅延調整カウンタ回路３０のカウンタ値を示す信号となり、カウンタ値が図示しないヒューズ回路に書き込まれた後は、ヒューズ回路に記憶される値を示す信号となる。

ラッチ回路３１Ｄは、外部のテスタから供給されるラッチ信号に応じて、温度センサ３１Ｃの出力信号ＴＴＥＭＰをラッチする回路である。ラッチ回路３１Ｄがラッチしている出力信号ＴＴＥＭＰは、セレクタ３１Ｅに供給される。ラッチ回路３１Ｄを設けているのは、チップの温度が第１温度の近傍にある場合などに、リード動作の途中で出力信号ＴＴＥＭＰが切り替わってしまうことを防止するためである。

セレクタ３１Ｅは、ラッチ回路３１Ｄから供給される出力信号ＴＴＥＭＰに応じて、カウンタ値ラッチ回路３１Ａの出力信号ＤＡＣＨと、カウンタ値ラッチ回路３１Ｂの出力信号ＤＡＣＬとのうちのいずれか一方を、遅延調整コード信号ＤＡＣＳとして出力する回路である。具体的には、出力信号ＴＴＥＭＰの電位レベルが第１レベルである場合に出力信号ＤＡＣＨを、出力信号ＴＴＥＭＰの電位レベルが第２レベルである場合に出力信号ＤＡＣＬを、それぞれ遅延調整コード信号ＤＡＣＳとして出力するよう構成される。これにより、遅延調整コード信号ＤＡＣＳは、チップ温度が上記第１温度より高い場合には出力信号ＤＡＣＨとなり、チップ温度が上記第１温度より低い場合には出力信号ＤＡＣＬとなる。したがって、遅延調整回路２４の遅延量を、チップの温度によって変えることが可能になる。

＜リード動作の試行に関わる各信号の動作タイミング＞

次に、これらの回路により実行される遅延調整コード信号ＤＡＣＳの設定処理の流れを、リード動作の試行に関わる各信号の動作タイミングの例を参照しながら、説明する。

図１２、図１３、及び図１４はそれぞれ、リード動作の試行に関わる各信号の動作タイミングを示す図である。信号ＲＷＢＵＳ＿ＴＳＶまでは図９に示したとおりであるので、以下では、図９と異なる部分に着目して説明する。

リード動作の試行は、上述したように、高温（第１温度より高い温度）と低温（第１温度より低い温度）のそれぞれについて、ＴＳＶバッファ４３がリードデータＤＱを確実に取り込めるようになるまで、遅延調整コード信号ＤＡＣＳをインクリメントしながら繰り返し行われる。以下、高温の場合に着目して説明するが、低温の場合も同様である。

初めに、図１４は、設定処理が完了した状態、すなわちＴＳＶバッファ４３がリードデータＤＱを確実に取り込める状態を示している。この例に示されるように、ＴＳＶバッファ４３がリードデータＤＱを確実に取り込める場合、制御信号ＤＲＷＢＳＬＴＣＨの４つの活性化区間によって特定される１サイクルの最後の活性化区間に対応して、判定回路３３ｂに入力されるデータＲＷＢＵＳＪ＜３＞〜＜０＞にそれぞれデータＤ４〜Ｄ１が設定される。期待値判定回路３３は、このときのデータＲＷＢＵＳＪ＜３＞〜＜０＞と、期待値＜３：０＞とを比較する。図１４の場合にはこれらが一致するので、期待値判定回路３３は、判定信号ＪＳの論理値を「一致」を示すハイとする。これにより、カウンタ値ラッチ回路３１Ａのヒューズ回路にはその時点での遅延調整カウンタ回路３０のカウンタ値が書き込まれ、出力信号ＤＡＣＨの値が確定することになる。

図１２は、繰り返し行われる設定処理の１回目の例を示している。この例では、同図のデータＲＷＢＵＳ＿ＴＳＶを見ると理解されるように、ＴＳＶバッファ４３（図７）のところでリードデータＤＱの取り込みに失敗している。これは、制御信号ＤＲＡＯＴＳＶＯＵＴが制御信号ＤＲＡＯＴＳＶに対して進んでしまっている（逆マージンになっている）ためである。その結果、判定信号ＪＳの論理値は「ロー」となり、遅延調整カウンタ回路３０のカウンタ値が１増加する。

図１３は、数度の設定処理を経て、ＴＳＶバッファ４３にはリードデータＤＱを正しく取り込めるようになった例を示している。しかし、この場合、制御信号ＤＲＡＯＴＳＶＯＵＴの活性期間と、ＴＳＶＦＩＦＯ４２の出力信号の活性区間との重なり（リードデータＤＱの取り込みマージン）が小さく、半導体装置１０が使用される環境（気温や外部から供給される電源電圧など）の変化により、容易に逆マージンとなってしまう可能性を残している。したがって、この状態では「ＴＳＶバッファ４３がリードデータＤＱを確実に取り込める」とはいえないので、半導体装置１０では、この状態で出力信号ＤＡＣＨの値が確定しないようにしている。この処理は、具体的には判定マージン調整回路３２によって行われる。以下、詳しく説明する。

判定マージン調整回路３２は、上述したように、期待値判定回路３３にデータＲＷＢＵＳＢＦ＿ＩＦを供給するタイミングを遅延させる回路である。この遅延により期待値判定回路３３には、図１３の信号ＲＷＢＵＳＤに示されるように、反転信号ＤＲＷＢＳＬＴＣＨＢに対して若干遅れてリードデータＤＱが入力される。その結果、図１３の例では、反転信号ＤＲＷＢＳＬＴＣＨＢの１つ目の活性化タイミングでデータＲＷＢＵＳＪ＜３＞にデータＤ１が取り込まれておらず、最終的に、判定信号ＪＳの論理値は「ロー」となっている。したがって、出力信号ＤＡＣＨは確定せず、遅延調整カウンタ回路３０のカウンタ値が１増加する。その後は、図１４に示した状態となるまで、リード動作の試行が続けられる。

以上説明したように、本実施の形態による半導体装置１０によれば、遅延調整回路２４の遅延量をチップの温度によって変更できるようになる。したがって、遅延調整回路２４の遅延量が温度によらず固定されている例に比べ、リードデータＤＱがＴＳＶＦＩＦＯ４２に取り込まれるタイミングと、ＴＳＶバッファ４３がＴＳＶＦＩＦＯ４２からリードデータＤＱを取り込むタイミングとの差（タイムラグ）を抑えることが可能になるので、アドレスアクセスタイムｔＡＡの短縮が実現される。

＜ライト動作に関わる各信号の動作タイミング＞

図１５は、ライト動作に関わる各信号の動作タイミングを示す図である。以下、図８及び図１５を参照しながら、ライト動作に関わる半導体装置１０の構成について詳しく説明する。

ライト動作に関して、インターフェイスチップＩＦには、図８に示すように入力バッファ５０、ＲＷＢＵＳバッファ５１、及びＴＳＶバッファ５２が設けられる。また、各コアチップＣＣ０〜ＣＣ３には、ＴＳＶＦＩＦＯ７０、ＴＳＶバッファ７１、ＲＷＢＵＳバッファ７２、及びライトアンプ７３が設けられる。

データ入出力端子１３から入力されたライトデータＤＱは、入力バッファ５０、ＲＷＢＵＳバッファ５１、及びＴＳＶバッファ５２を経て、貫通電極ＴＳＶ１のインターフェイスチップ側端部に供給される。この間、入力バッファ５０、ＲＷＢＵＳバッファ５１、及びＴＳＶバッファ５２はそれぞれ、ライトデータＤＱを一時的に保持する。ＲＷＢＵＳバッファ５１及びＴＳＶバッファ５２の動作タイミングは、それぞれ制御信号ＤＷＣＬＫＤＴ，ＤＷＣＬＫＴＳＶによって制御される。

図１５に示すライトデータＤ１〜Ｄ４は、入力バッファ５０から４列のパラレルデータとして出力される１６ビットのライトデータＤＱのうちの１列分を示している。同図に示すデータＲＷＢＵＳＢＦ＿ＩＦ，ＲＷＢＵＳ＿ＴＳＶはそれぞれ、ＲＷＢＵＳバッファ５１及びＴＳＶバッファ５２の出力データである。同図に示すように、ライトデータＤ１〜Ｄ４はそれぞれ２クロック分の時間幅で、シリアルにＲＷＢＵＳバッファ５１から出力される。

ＴＳＶバッファ５２は、制御信号ＤＷＣＬＫＴＳＶが活性化しているときにデータＲＶＢＵＳＢＦ＿ＩＦを取り込み、次に制御信号ＤＷＣＬＫＴＳＶが活性化されるまで、取り込んだデータＲＶＢＵＳＢＦ＿ＩＦを貫通電極ＴＳＶ１に出力するよう構成される（データＲＷＢＵＳ＿ＴＳＶ）。図１５に示すように、制御信号ＤＷＣＬＫＴＳＶは２クロックごとに活性化するよう制御されるので、ＴＳＶバッファ５２は、ライトデータＤ１〜Ｄ４を順次取り込み、２クロック分の時間幅で順次、貫通電極ＴＳＶ１に出力することになる。

ＴＳＶＦＩＦＯ７０は貫通電極ＴＳＶ１に接続されており、制御信号ＤＷＣＬＫＴＳＶＩＮ（第３の制御信号）が活性化しているときに、貫通電極ＴＳＶ１のコアチップ側端部に現れたデータＲＷＢＵＳ＿ＴＳＶを取り込むよう構成される。なお、上述したように、制御信号ＤＷＣＬＫＴＳＶＩＮは、ライト制御タイミング調整回路５４が、コマンド発生回路２３から供給される内部ライトコマンドＷＲに基づいて生成する制御信号である。図８に示すように、ＴＳＶＦＩＦＯ７０は２個の保持回路７０ａ，７０ｂを含んでおり、これらにより、取り込んだデータＲＷＢＵＳ＿ＴＳＶをパラレルに保持する。

保持回路７０ａ，７０ｂそれぞれの機能は、上述した保持回路４２ａ，４２ｂ（図７）と同様である。すなわち、保持回路７０ａは、断続的に到来する制御信号ＤＷＣＬＫＴＳＶＩＮの活性区間のうち、奇数番目のものが到来しているときに、データＲＷＢＵＳ＿ＴＳＶを取り込むよう構成される。これにより、保持回路７０ａは、インターフェイスチップＩＦからシリアルに供給される複数のライトデータＤＱのうち、奇数番目に供給されるライトデータＤＱ（ライトデータＤ１，Ｄ３）を順次保持することになる。一方、保持回路７０ｂは、断続的に到来する制御信号ＤＷＣＬＫＴＳＶＩＮの活性区間のうち、偶数番目のものが到来しているときに、データＲＷＢＵＳ＿ＴＳＶを取り込むよう構成される。これにより、保持回路７０ｂは、インターフェイスチップＩＦからシリアルに供給される複数のライトデータＤＱのうち偶数番目に供給されるライトデータＤＱ（ライトデータＤ２，Ｄ４）を順次保持することになる。図１５に示すデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞，ＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜１＞はそれぞれ、保持回路７０ａ，７０ｂが保持しているデータを示している。図１５に示すように、保持回路７０ａ，７０ｂはそれぞれ、各データを４クロック分の時間にわたって保持する。

なお、制御信号ＤＷＣＬＫＴＳＶＩＮは、インターフェイスチップＩＦ内のライト制御タイミング調整回路５４が生成した制御信号であるので、制御信号ＤＷＣＬＫＴＳＶ及び制御信号ＤＷＣＬＫＴＳＶＩＮと正しく同期している。したがって、ＴＳＶＦＩＦＯ７０は、常に正しくライトデータＤＱを取得することができる。

ＴＳＶバッファ７１は、２個の保持回路７０ａ，７０ｂから順次複数のライトデータＤＱを取り出し、ＲＷＢＵＳバッファ７２、ライトアンプ７３、及びセンスアンプ回路６４を介して、メモリセルアレイ６５に出力する回路である。ＴＳＶバッファ７１がデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞，ＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜１＞を取り込むタイミングは、制御信号ＤＷＣＬＫＴＳＶＯＵＴによって制御される。

ここで、制御信号ＤＷＣＬＫＴＳＶＯＵＴはコアチップ内で生成される信号であり、ライトデータＤＱをコアチップに取り込むタイミングを示している。一方、制御信号ＤＷＣＬＫＴＳＶＩＮはインターフェイスチップＩＦ内で生成されるので、制御信号ＤＷＣＬＫＴＳＶＩＮと制御信号ＤＷＣＬＫＴＳＶＯＵＴとの間では、同一チップ内で生成される制御信号間に比べ、同期ずれが発生する可能性が高い。これは、上述した制御信号ＤＲＡＯＴＳＶと制御信号ＤＲＡＯＴＳＶＯＵＴとの関係と同じであり、これに対応するための回路が、ライト動作ではＴＳＶＦＩＦＯ７０及び遅延調整回路７５となる。ＴＳＶＦＩＦＯ７０は、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して遅れた場合に対応するための回路である。ＴＳＶＦＩＦＯ７０を設けることで、リード動作の場合と同様に、制御信号ＤＷＣＬＫＴＳＶＯＵＴが多少遅れても、ＴＳＶバッファ７１はライトデータＤＱを正しく取得できるようになる。一方、遅延調整回路７５は、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して進んだ場合に対応するための回路である。後ほど別途詳しく説明する。

ＴＳＶＦＩＦＯ７０を用いることの効果について、より詳しく説明する。なお、以下の説明は、リード動作に関するＴＳＶＦＩＦＯ４２についても同様のことが言える。

ＴＳＶＦＩＦＯ７０を有しない場合、制御信号ＤＷＣＬＫＴＳＶＯＵＴと制御信号ＤＷＣＬＫＴＳＶＩＮの間での同期ずれが２クロック分を超えると、ＴＳＶバッファ７１は最早ライトデータＤＱを正しく取り込むことができなくなる。これは、インターフェイスチップＩＦからコアチップに対して出力されるライトデータＤＱの時間幅が、図１５のデータＲＷＢＵＳ＿ＴＳＶに示すように、２クロック幅であるからである。同期ずれの許容範囲をタイミングマージンと言うことにすると、ＴＳＶＦＩＦＯ７０を有しない場合のタイミングマージンは２クロック分である。これに対し、半導体装置１０では、２個の保持回路７０ａ，７０ｂを有するＴＳＶＦＩＦＯ７０を設けたことによって、タイミングマージンを４クロック分まで拡大している。

図１５に示すデータＲＷＢＵＳ＿ＣＯＲＥは、ＴＳＶバッファ７１の出力データである。また、制御信号ＤＷＣＬＫＴＳＶＯＵＴは、図１５に示すように、２クロック間隔で活性化と非活性化を繰り返すよう、ライト制御タイミング調整回路７６によって制御される。ＴＳＶバッファ７１は、こうして制御される制御信号ＤＷＣＬＫＴＳＶＯＵＴの活性区間のうち、奇数番目の区間に対応してデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜０＞（保持回路７０ａに保持されるデータ）を取り込む一方、偶数番目の区間に対応してデータＲＷＢＵＳ＿ＴＳＶＦＩＦＯ＜１＞（保持回路７０ｂに保持されるデータ）を取り込むよう構成される。その結果、ＴＳＶバッファ７１は、図１５に示すように、ライトデータＤ１〜Ｄ４を順次取り込み、２クロック幅で後段のＲＷＢＵＳバッファ７２に出力することとなる。

上述したように、保持回路７０ａ，７０ｂはそれぞれ、各データを４クロック分の時間にわたって保持している。したがって、図１５にも示すように、仮に制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶに対して２クロック以上ずれたとしても、そのずれが４クロック以下であれば、ＴＳＶバッファ７１がライトデータＤＱを取り込もうとする時点で保持回路７０ａ，７０ｂには正しいライトデータＤＱが保持されていることになる。したがって、ＴＳＶバッファ７１は、正しくライトデータＤＱを取り込むことができる。

このように、コアチップ側に２個の保持回路７０ａ，７０ｂを設けたことにより、コアチップ側の入り口でライトデータＤＱを、インターフェイスチップＩＦからコアチップに対して出力されるライトデータの時間幅（２クロック）より長い時間（４クロック）にわたって保持することが可能になる。したがって、制御信号ＤＷＣＬＫＴＳＶと制御信号ＤＷＣＬＫＴＳＶＯＵＴの同期ずれの許容範囲であるタイミングマージンを、４クロック分まで延ばすことが可能になる。

さて、ＴＳＶバッファ７１から出力されたライドデータＤＱは、ＲＷＢＵＳバッファ７２、ライトアンプ７３、及びセンスアンプ回路６４を経て、メモリセルアレイ６５内のメモリセルに書き込まれる。ＲＷＢＵＳバッファ７２及びライトアンプ７３の動作タイミングは、それぞれ制御信号ＤＷＣＬＫ＿ＣＯＲＥ，ＤＷＡＥによって制御される。制御信号ＤＷＣＬＫ＿ＣＯＲＥ，ＤＷＡＥはともにコアチップ内のライト制御タイミング調整回路７６が生成した制御信号であるので、制御信号ＤＷＣＬＫＴＳＶＯＵＴと正しく同期している。したがって、ＲＷＢＵＳバッファ７２及びライトアンプ７３は、常に正しくライトデータＤＱを取得することができる。

以下、図８に示す遅延調整回路７５の機能について、詳しく説明する。

遅延調整回路７５は、ライト制御タイミング調整回路７６が各制御信号を生成するタイミングを制御する回路である。これを、コマンド発生回路４４により生成される内部ライトコマンドＷＲを、ライト制御タイミング調整回路７６に供給するタイミングを遅延させることにより、実現する。半導体装置１０は、遅延調整回路７５に関連して遅延コード調整回路６１を備えており、遅延調整回路７５における内部ライトコマンドＷＲの遅延量は、インターフェイスチップＩＦ内の遅延コード調整回路６１から、インターフェイスチップＩＦに設けられた貫通電極ＴＳＶ１（第１電極）を介して供給（伝達）される遅延調整コード信号ＤＡＣＳによって設定される。遅延調整コード信号ＤＡＣＳの詳細については後述する。

図１５に示す遅延調整コード信号ＤＡＣＳの数値は、遅延調整回路７５における内部ライトコマンドＷＲの遅延量を表している。図１５には、遅延調整コード信号ＤＡＣＳが０である場合に、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して進んでしまっている例を示している。この例では、ＴＳＶバッファ７１はライトデータＤＱの取り込みに失敗し、ＴＳＶバッファ７１の出力信号である信号ＲＷＢＵＳ＿ＣＯＲＥには、前サイクルにおけるＴＳＶＦＩＦＯ７０の出力信号が設定される。

図１５の例では、遅延調整コード信号ＤＡＣＳがＮである場合に、ＴＳＶバッファ７１がライトデータＤＱを正しく取り込めるようになっている。このように、遅延調整コード信号ＤＡＣＳに適切な値を設定することにより、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して進んでいる場合にも、各コアチップＣＣ０〜ＣＣ３に正しくライトデータＤＱを取り込めるようになる。

次に、ライト動作に関する遅延調整コード信号ＤＡＣＳについて、図８を参照しながら詳しく説明する。

半導体装置１０は、ライト動作に関する遅延調整コード信号ＤＡＣＳに関連して、上述した遅延コード調整回路６１の他、遅延調整カウンタ回路６０、判定マージン調整回路６２、及び期待値判定回路６３を有している。このうち遅延調整カウンタ回路６０及び遅延コード調整回路６１は、インターフェイスチップＩＦ内に設けられる。一方、判定マージン調整回路６２及び期待値判定回路６３は、各コアチップＣＣ０〜ＣＣ３に設けられる。

これらの各回路の機能及び動作は、基本的にはリード動作にかかる遅延調整カウンタ回路３０、遅延コード調整回路３１、判定マージン調整回路３２、及び期待値判定回路３３の動作と同様である。以下、具体的に説明する。

遅延コード調整回路６１は、チップの温度が高温である場合（所定の第２温度より高い温度）と、低温である場合（第２温度より高い温度）とのそれぞれについて、遅延調整コード信号ＤＡＣＳを記憶可能に構成される。なお、第２温度は、上述した第１温度と同じでもよいし、異なってもよい。この記憶は、遅延コード調整回路６１に含まれるヒューズ回路に、チップの温度が高温である場合の遅延調整コード信号ＤＡＣＳ（後述する出力信号ＤＡＣＨ）と、チップの温度が低温である場合の遅延調整コード信号ＤＡＣＳ（後述する出力信号ＤＡＣＬ）とを書き込むことによって実現される。遅延コード調整回路６１は、動作時のチップの温度に応じていずれか一方を選択し、選択した一方を遅延調整コード信号ＤＡＣＳとして出力するよう構成される。

遅延コード調整回路６１に含まれるヒューズ回路への遅延調整コード信号ＤＡＣＳの書き込みは、製造工程で行われるライト動作の試行の結果に基づいて行われる。判定マージン調整回路６２及び期待値判定回路６３は、この書き込み処理を半自動化するための回路である。具体的には、ライト動作の試行の際、対応するコアチップが正しくライトデータＤＱを取り込めたか否かを判定し、その結果を示す判定信号ＪＳを出力するように構成される。ライト動作の試行は、チップの温度が高温である場合と低温である場合とのそれぞれについて、遅延調整コード信号ＤＡＣＳを変更しながら、判定信号ＪＳが肯定的な判定結果（対応するコアチップが正しくライトデータＤＱを取り込めたこと）を示すようになるまで、繰り返し何度も行われる。

図１６は、図８に示す判定マージン調整回路６２及び期待値判定回路６３の内部回路構成を示す図である。

判定マージン調整回路６２は、それぞれ遅延量が異なる複数の経路６２ａ−１〜６２ａ−３と、セレクタ６２ｂとを有して構成される。経路６２ａ−１〜６２ａ−３の入力端は、信号ＲＷＢＵＳ＿ＣＯＲＥが共通に供給される。また、

期待値判定回路６３は、縦続接続されたＤ型フリップフロップ６３ａ−１〜６３ａ−４と、判定回路６３ｂとを有して構成される。

Ｄ型フリップフロップ６３ａ−１〜６３ａ−４それぞれのクロック端子は、制御信号ＤＷＣＬＫＴＳＶＯＵＴの反転信号ＤＷＣＬＫＴＳＶＯＵＴＢが共通に供給される。

図１０（リード時に用いる構成）と図１６（ライト時に用いる構成）とを比較すると理解されるように、判定マージン調整回路６２及び期待値判定回路６３の内部構成は、判定マージン調整回路３２及び期待値判定回路３３のそれと同じである。したがって、判定マージン調整回路６２及び期待値判定回路６３の処理は判定マージン調整回路３２及び期待値判定回路３３の処理と同様であるので、詳しい説明は割愛する。

図８に示す遅延調整カウンタ回路６０は、否定的な判定結果を示す判定信号ＪＳに応じて、自身のカウンタ値を１増加させるように構成される。遅延コード調整回路６１は、ライト動作の試行中このカウンタ値をラッチし、遅延調整コード信号ＤＡＣＳとして出力する。これにより、試行の繰り返し回数が増えるに従い、制御信号ＤＷＣＬＫＴＳＶＯＵＴの立ち上がりタイミングが遅れていくことになる。最終的に、肯定的な判定結果を示す判定信号ＪＳが出力された時点でライト動作の試行が終了し、遅延コード調整回路６１に含まれるヒューズ回路に、その時点におけるカウンタ値が書き込まれることになる。

＜第１の実施形態による遅延コード調整回路６１（ライト動作）＞

図１７は、図８に示す遅延コード調整回路６１の内部構成を示すブロック図である。遅延コード調整回路６１は、ライト動作時に使われる。

遅延コード調整回路６１は、カウンタ値ラッチ回路６１Ａ，６１Ｂと、温度センサ６１Ｃ（第２温度センサ回路）と、ラッチ回路６１Ｄと、セレクタ６１Ｅ（第２遅延コード生成回路）とを有して構成される。

温度センサ６１Ｃは、搭載されたチップの温度に応じて出力信号ＴＴＥＭＰ（第２検知信号）の電位レベルを変えるように構成された回路である。具体的には、搭載されたチップの温度が上記第２温度より高い場合に出力信号ＴＴＥＭＰの電位レベルを第３レベルとし、低い場合に第４レベルとするよう構成される。なお、第３レベルは上述した第１レベルと同じでよく、第４レベルは上述した第２レベルと同じでよい。

カウンタ値ラッチ回路６１Ａは、高温のライト動作のテストの際に取得した最適な遅延量を示すカウント値を保持する回路である。これは、ラッチ回路以外でも、カウンタ回路、レジスタ回路、メモリ領域、アンチヒューズ回路、ヒューズ回路、又はそれらの組み合わせで構成しても良い。本発明で許容される範囲で、適宜、変更可能である。

カウンタ値ラッチ回路６１Ｂは、低温のライト動作のテストの際に取得した最適な遅延量を示すカウント値を保持する回路である。これは、ラッチ回路以外でも、カウンタ回路、レジスタ回路、メモリ領域、アンチヒューズ回路、ヒューズ回路、又はそれらの組み合わせで構成しても良い。本発明で許容される範囲で、適宜、変更可能である。

セレクタ６１Ｅは、温度センサ６１ｃの検知、つまり高温であるか低温であるか、に基づいて、ラッチ回路６１Ａ（高温用）が保持するカウンタ値と、ラッチ回路６１Ｂ（低温用）が保持するかカウンタ値のいずれか一方を、遅延調整コード信号ＤＡＣＳとして出力する回路である。これにより、半導体装置１０は、高温時及び低温時のいずれのライト動作においても、最適な信号タイミングで、最適なライト動作を行える。

より詳しくは、以下に示す。

カウンタ値ラッチ回路６１Ａは、温度センサ６１Ｃの出力信号ＴＴＥＭＰの電位レベルが第３レベルである場合、すなわちチップ温度が上記第２温度より高い場合に動作するよう構成される「高温用」の回路である。初期状態では、カウンタ値ラッチ回路６１Ａは遅延調整カウンタ回路６０のカウンタ値をラッチするように構成され、その出力信号ＤＡＣＨ（第３遅延コード信号）は、遅延調整カウンタ回路６０のカウンタ値を示す信号となる。一方、一旦肯定的な判定結果を示す判定信号ＪＳが供給されると、カウンタ値ラッチ回路６１Ａは、その時点でラッチしているカウンタ値を図示しないヒューズ回路に設定するよう構成される。ヒューズ回路に設定されたカウンタ値は後にレーザ等によってヒューズ回路に書き込まれ、その後の出力信号ＤＡＣＨは、ヒューズ回路に記憶される値を示す信号となる。

カウンタ値ラッチ回路６１Ｂは、温度センサ６１Ｃの出力信号ＴＴＥＭＰの電位レベルが第４レベルである場合、すなわちチップ温度が上記第１温度より低い場合に動作するよう構成される「低温用」の回路である。その他の点ではカウンタ値ラッチ回路６１Ａと同様であるので、詳しい説明は割愛する。カウンタ値ラッチ回路６１Ｂの出力信号ＤＡＣＬ（第４遅延コード信号）は、初期状態では遅延調整カウンタ回路６０のカウンタ値を示す信号となり、カウンタ値が図示しないヒューズ回路に書き込まれた後は、ヒューズ回路に記憶される値を示す信号となる。

ラッチ回路６１Ｄは、外部のテスタから供給されるラッチ信号に応じて、温度センサ６１Ｃの出力信号ＴＴＥＭＰをラッチする回路である。ラッチ回路６１Ｄがラッチしている出力信号ＴＴＥＭＰは、セレクタ６１Ｅに供給される。ラッチ回路６１Ｄを設けている理由は、ラッチ回路３１Ｄを設けている理由と同様である。すなわち、チップの温度が第２温度の近傍にある場合などにリード動作の途中で出力信号ＴＴＥＭＰが切り替わってしまうことを防止するために、ラッチ回路６１Ｄを設けている。

セレクタ６１Ｅは、ラッチ回路６１Ｄから供給される出力信号ＴＴＥＭＰに応じて、カウンタ値ラッチ回路６１Ａの出力信号ＤＡＣＨと、カウンタ値ラッチ回路６１Ｂの出力信号ＤＡＣＬとのうちのいずれか一方を、遅延調整コード信号ＤＡＣＳとして出力する回路である。具体的には、出力信号ＴＴＥＭＰの電位レベルが第３レベルである場合に出力信号ＤＡＣＨを、出力信号ＴＴＥＭＰの電位レベルが第４レベルである場合に出力信号ＤＡＣＬを、それぞれ遅延調整コード信号ＤＡＣＳとして出力するよう構成される。これにより、遅延調整コード信号ＤＡＣＳは、チップ温度が上記第２温度より高い場合には出力信号ＤＡＣＨとなり、チップ温度が上記第１温度より低い場合には出力信号ＤＡＣＬとなる。したがって、遅延調整回路７５の遅延量を、チップの温度によって変えることが可能になる。

＜ライト動作の試行に関わる各信号の動作タイミング＞

以下、これらの回路により実行される遅延調整コード信号ＤＡＣＳの設定処理の流れを、ライト動作の試行に関わる各信号の動作タイミングの例を参照しながら、説明する。

図１８、図１９、及び図２０はそれぞれ、リード動作の試行に関わる各信号の動作タイミングを示す図である。信号ＲＷＢＵＳ＿ＴＳＶまでは図１５に示したとおりであるので、以下では、図１５と異なる部分に着目して説明する。

ライト動作の試行も、リード動作の試行と同様、高温（第２温度より高い温度）と低温（第２温度より低い温度）のそれぞれについて、ＴＳＶバッファ７１がライトデータＤＱを確実に取り込めるようになるまで、遅延調整コード信号ＤＡＣＳをインクリメントしながら繰り返し行われる。以下、高温の場合に着目して説明するが、低温の場合も同様である。

初めに、図２０は、設定処理が完了した状態、すなわちＴＳＶバッファ７１がライトデータＤＱを確実に取り込める状態を示している。この例に示されるように、ＴＳＶバッファ７１がライトデータＤＱを確実に取り込める場合、制御信号ＤＷＣＬＫＴＳＶＯＵＴの４つの活性化区間によって特定される１サイクルの最後の活性化区間に対応して、判定回路６３ｂに入力されるデータＲＷＢＵＳＪ＜３＞〜＜０＞にそれぞれデータＤ４〜Ｄ１が設定される。期待値判定回路６３は、このときのデータＲＷＢＵＳＪ＜３＞〜＜０＞と、期待値＜３：０＞とを比較する。図２０の場合にはこれらが一致するので、期待値判定回路６３は、判定信号ＪＳの論理値を「一致」を示すハイとする。これにより、カウンタ値ラッチ回路６１Ａのヒューズ回路にはその時点での遅延調整カウンタ回路６０のカウンタ値が書き込まれ、出力信号ＤＡＣＨの値が確定することになる。

図１８は、繰り返し行われる設定処理の１回目の例を示している。この例では、同図のデータＲＷＢＵＳ＿ＣＯＲＥを見ると理解されるように、ＴＳＶバッファ７１（図８）のところでライトデータＤＱの取り込みに失敗している。これは、制御信号ＤＷＣＬＫＴＳＶＯＵＴが制御信号ＤＷＣＬＫＴＳＶＩＮに対して進んでしまっている（逆マージンになっている）ためである。その結果、判定信号ＪＳの論理値は「ロー」となり、遅延調整カウンタ回路６０のカウンタ値が１増加する。

図１９は、数度の設定処理を経て、ＴＳＶバッファ７１にはライトデータＤＱを正しく取り込めるようになった例を示している。しかし、この場合、制御信号ＤＷＣＬＫＴＳＶＯＵＴの活性期間と、ＴＳＶＦＩＦＯ７０の出力信号の活性区間との重なり（ライトデータＤＱの取り込みマージン）が小さく、半導体装置１０が使用される環境（気温や外部から供給される電源電圧など）の変化により、容易に逆マージンとなってしまう可能性を残している。したがって、この状態では「ＴＳＶバッファ７１がライトデータＤＱを確実に取り込める」とはいえないので、半導体装置１０では、この状態で出力信号ＤＡＣＨが確定しないようにしている。この処理は、判定マージン調整回路６２によって行われるが、その詳細はリード動作に関する判定マージン調整回路３２のものと同様であるので、詳しい説明は省略する。

判定マージン調整回路６２による処理の結果として、図１９の例では、反転信号ＤＷＣＬＫＴＳＶＯＵＴＢの１つ目の活性化タイミングでデータＲＷＢＵＳＪ＜３＞にデータＤ１が取り込まれておらず、判定信号ＪＳの論理値は「ロー」となっている。その結果、出力信号ＤＡＣＨは確定せず、遅延調整カウンタ回路６０のカウンタ値が１増加する。その後は、図２０に示した状態となるまで、ライト動作の試行が続けられる。

以上説明したように、本実施の形態による半導体装置１０によれば、遅延調整回路７５の遅延量もチップの温度によって変更できるようになる。したがって、遅延調整回路７５の遅延量が温度によらず固定されている例に比べ、ライトデータＤＱがＴＳＶＦＩＦＯ７０に取り込まれるタイミングと、ＴＳＶバッファ７１がＴＳＶＦＩＦＯ７０からライトデータＤＱを取り込むタイミングとの差（タイムラグ）を抑えることが可能になるので、ライトリカバリータイムｔＷＲの短縮が実現される。

＜第２の実施の形態による半導体装置１０の構成＞

図２１は、本発明の第２の実施の形態による半導体装置１０に含まれる遅延コード調整回路３１の内部構成を示すブロック図である。遅延コード調整回路３１は、リード動作時に使われる。

図２２は、本実施の形態による半導体装置１０に含まれる遅延コード調整回路６１の内部構成を示すブロック図である。遅延コード調整回路６１は、ライト動作時に使われる。

第２の実施の形態による半導体装置１０は、遅延コード調整回路３１，６１の内部構成のみが第１の実施の形態による半導体装置１０と異なり、その他の点では第１の実施の形態による半導体装置１０と同様である。以下、第１の実施の形態による半導体装置１０との相違点に着目して、詳しく説明する。

リード動作に必要な構成に関し、図１１（第１の実施形態）と図２１（第２の実施形態）を比較すると理解されるように、本実施の形態による遅延コード調整回路３１は、カウンタ値ラッチ回路３１Ａ，３１Ｂ及びセレクタ３１Ｅに代えて、カウンタ値ラッチ回路３１Ｆ（第３保持回路）、温度マージン調整回路３１Ｇ、及びコード演算回路３１Ｈを有して構成される。

ライト動作に必要な構成に関し、図１７（第１の実施形態）と図２２（第２の実施形態）を比較すると理解されるように、本実施の形態による遅延コード調整回路６１は、カウンタ値ラッチ回路６１Ａ，６１Ｂ及びセレクタ６１Ｅに代えて、カウンタ値ラッチ回路６１Ｆ、温度マージン調整回路６１Ｇ、及びコード演算回路６１Ｈを有して構成される。

第２の実施の形態による遅延コード調整回路３１，６１の構成は、チップの温度が高温である場合と低温である場合とで遅延調整コード信号ＤＡＣＳを変えられるという本発明の効果を維持しつつ、遅延調整コード信号ＤＡＣＳの設定処理において、温度を変えてリード動作又はライト動作の試行を行う必要がないように工夫されたものである。すなわち、第１の実施の形態による半導体装置１０によれば、低温と高温のそれぞれで最適な遅延調整コード信号ＤＡＣＳを見つける必要があることから、遅延調整コード信号ＤＡＣＳが温度によらず固定されている例に比べ、製造工程での試験コストが高くなる。本実施の形態による半導体装置１０では、遅延コード調整回路３１，６１の構成を上記のように工夫しているので、遅延調整コード信号ＤＡＣＳが温度によらず固定されている例と同等の試験コストで、遅延調整コード信号ＤＡＣＳの設定を行うことが可能になる。以下、詳しく説明する。

まずリード動作に関して、カウンタ値ラッチ回路３１Ｆは、温度センサ３１Ｃの出力信号ＴＴＥＭＰによらずに動作する点を除き、カウンタ値ラッチ回路３１Ａ，３１Ｂと同様の機能を有している。すなわち、初期状態では、カウンタ値ラッチ回路３１Ｆは遅延調整カウンタ回路３０のカウンタ値をラッチするように構成され、その出力信号ＤＡＣＳ０（第３遅延コード信号）は、遅延調整カウンタ回路３０のカウンタ値を示す信号となる。一方、一旦肯定的な判定結果を示す判定信号ＪＳが供給されると、カウンタ値ラッチ回路３１Ｆは、その時点でラッチしているカウンタ値を図示しないヒューズ回路に設定するよう構成される。ヒューズ回路に設定されたカウンタ値は後にレーザ等によってヒューズ回路に書き込まれ、その後の出力信号ＤＡＣＳ０は、ヒューズ回路に記憶される値を示す信号となる。

温度マージン調整回路３１Ｇは、高温用の温度マージンコードＤＡＣＳＨと、低温用の温度マージンコードＤＡＣＳＬとを記憶する回路である。温度マージンコードＤＡＣＳＨ，ＤＡＣＳＬは、外部のテスタなどによって、予め温度マージン調整回路３１Ｇに書き込まれる。

コード演算回路３１Ｈは、カウンタ値ラッチ回路３１Ｆの出力信号ＤＡＣＳ０から、出力信号ＴＴＥＭＰのレベルに応じて第１の実施の形態で説明した出力信号ＤＡＣＨ，ＤＡＣＬのいずれか一方を生成し、遅延調整コード信号ＤＡＣＳとして出力する回路である。具体的には、出力信号ＴＴＥＭＰの電位レベルが第１レベルである場合（チップの温度が上記第１温度より高い場合）には、出力信号ＤＡＣＳ０に出力信号ＤＡＣＳＨを加算し、その結果を遅延調整コード信号ＤＡＣＳとして出力するよう構成される。一方、出力信号ＴＴＥＭＰの電位レベルが第２レベルである場合（チップの温度が上記第１温度より低い場合）には、出力信号ＤＡＣＳ０に出力信号ＤＡＣＳＬを加算し、その結果を遅延調整コード信号ＤＡＣＳとして出力するよう構成される。これにより、遅延調整コード信号ＤＡＣＳは、チップ温度が上記第１温度より高い場合には第１の実施の形態で説明した出力信号ＤＡＣＨと同等の信号となり、チップ温度が上記第１温度より低い場合には第１の実施の形態で説明した出力信号ＤＡＣＬと同等の信号となる。したがって、本実施の形態による半導体装置１０によれば、第１の実施の形態による半導体装置１０と同様、遅延調整回路２４の遅延量をチップの温度によって変えることが可能になる。

また、以上のようにして遅延調整コード信号ＤＡＣＳを算出することから、リード動作の試行によって設定する必要のある信号は、カウンタ値ラッチ回路３１Ｆの出力信号ＤＡＣＳ０のみとなる。したがって、リード動作に関して、遅延調整コード信号ＤＡＣＳが温度によらず固定されている例と同等の試験コストで、遅延調整コード信号ＤＡＣＳの設定を行うことが可能になる。

ライト動作に関しても同様である。すなわち、本実施の形態による半導体装置１０は、カウンタ値ラッチ回路６１Ｆ、温度マージン調整回路６１Ｇ、及びコード演算回路６１Ｈの動作により、第１の実施の形態と同様に、遅延調整回路７５の遅延量をチップの温度によって変えることが可能になる。また、ライト動作に関しても、遅延調整コード信号ＤＡＣＳが温度によらず固定されている例と同等の試験コストで、遅延調整コード信号ＤＡＣＳの設定を行うことが可能になる。各回路の詳しい動作については、リード動作の場合と同様であるので、詳しい説明は割愛する。

図２３は、図２１に示したコード演算回路３１Ｈの内部構成の一例を示す回路図である。同図にはコード演算回路３１Ｈの例を示しているが、コード演算回路６１Ｈについても同様である。なお、図２３では、出力信号ＤＡＣＳ０、温度マージンコードＤＡＣＳＨ，ＤＡＣＳＬ、遅延調整コード信号ＤＡＣＳはいずれも５ビットのデータであるとしており、以下でもこれを前提として説明を進めるが、これらの信号のビット数は５でなくてもよい。

この例によるコード演算回路３１Ｈは、図２３に示すように、セレクタ３１ＨＡ＜０＞〜３１ＨＡ＜４＞と、加算器３１ＨＢと、セレクタ３１ＨＣ＜０＞〜３１ＨＣ＜４＞とを有して構成される。

セレクタ３１ＨＡ＜ｘ＞（ｘは０〜４の整数）は、２つの入力端子、選択端子、及び出力端子を有して構成される回路である。セレクタ３１ＨＡ＜ｘ＞の２つの入力端子には、それぞれ温度マージンコードＤＡＣＳＨ＜ｘ＞，ＤＡＣＳＬ＜ｘ＞が供給される。また、セレクタ３１ＨＡ＜ｘ＞の選択端子には、ラッチ回路３１Ｄの出力信号ＴＴＥＭＰが供給される。そしてセレクタ３１ＨＡ＜ｘ＞は、出力信号ＴＴＥＭＰの電位レベルが第１レベルである場合（チップの温度が上記第１温度より高い場合）には温度マージンコードＤＡＣＳＨ＜ｘ＞を、出力信号ＴＴＥＭＰの電位レベルが第２レベルである場合（チップの温度が上記第１温度より低い場合）には温度マージンコードＤＡＣＳＬ＜ｘ＞を、それぞれ出力信号ＤＡＣＳ１＜ｘ＞として出力するよう構成される。

加算器３１ＨＢは、カウンタ値ラッチ回路３１Ｆの出力信号ＤＡＣＳ０＜４：０＞（ＤＡＣＳ０＜４：０＞はＤＡＣＳ０＜０＞〜ＤＡＣＳ０＜４＞に同じ。以下、他の信号についても同様）と、セレクタ３１ＨＡ＜０＞〜３１ＨＡ＜４＞の出力信号ＤＡＣＳ１＜４：０＞とを加算する回路である。加算の結果は、合計信号Ｃ＜５：０＞として加算器３１ＨＢから出力される。なお、５ビットの情報同士の加算であるので、加算結果は最大６ビットの情報となる。

セレクタ３１ＨＣ＜０＞〜３１ＨＣ＜４＞は、合計信号Ｃ＜５：０＞に基づいて、遅延調整コード信号ＤＡＣＳ＜４：０＞を生成する回路である。具体的に説明すると、セレクタ３１ＨＣ＜ｘ＞は、２つの入力端子、選択端子、及び出力端子を有して構成される。セレクタ３１ＨＣ＜ｘ＞の２つの入力端子には、それぞれ合計信号Ｃ＜ｘ＞、及び、電源電圧ＶＰＥＲＩが供給される。なお、電源電圧ＶＰＥＲＩは、遅延コード調整回路３１を含む半導体装置１０の各回路の動作電圧であり、「１」に対応する合計信号Ｃ＜ｘ＞の電位に等しい。セレクタ３１ＨＣ＜ｘ＞の選択端子には、合計信号Ｃ＜５＞が供給される。そしてセレクタ３１ＨＣ＜ｘ＞は、合計信号Ｃ＜５＞がローレベル（０）である場合に合計信号Ｃ＜ｘ＞を、合計信号Ｃ＜５＞がハイレベル（１）である場合に電源電圧ＶＰＥＲＩを、それぞれ遅延調整コード信号ＤＡＣＳ＜ｘ＞として出力するよう構成される。

セレクタ３１ＨＣ＜０＞〜３１ＨＣ＜４＞をこのように構成したことで、加算器３１ＨＢの加算結果が５ビットで表される情報の最大値３１を超える場合には、遅延調整コード信号ＤＡＣＳ＜４：０＞の各ビットは「１」となる。つまり、遅延調整コード信号ＤＡＣＳ＜４：０＞は「３１」を表す信号となる。一方、それ以外の場合には、遅延調整コード信号ＤＡＣＳ＜４：０＞の各ビットは、合計信号Ｃ＜４：０＞の対応するビットに等しくなる。つまり、加算器３１ＨＢの加算結果が、そのまま遅延調整コード信号ＤＡＣＳ＜４：０＞として出力されることになる。

以上説明したように、本実施の形態による半導体装置１０によれば、リード動作及びライト動作のそれぞれに関して、遅延調整コード信号ＤＡＣＳが温度によらず固定されている例と同等の試験コストで、遅延調整コード信号ＤＡＣＳの設定を行うことが可能になる。

以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記各実施の形態ではリード動作及びライト動作の両方に本発明を適用した例を説明したが、必要に応じて、リード動作及びライト動作の一方にのみ本発明を適用することとしてもよい。

また、上記各実施の形態では、高温の場合と低温の場合とで遅延調整コード信号ＤＡＣＳを変更できるようにしたが、本発明はこのような２段階の変更に限られるものではなく、３段階以上の変更を行うようにしてもよい。

１ メモリコントローラ
１０ 半導体装置
１１ クロック端子
１２ コマンド端子
１３ データ入出力端子
１５ クロック生成回路
２０，４３，５２，７１ ＴＳＶバッファ
２１，４１，５１，７２ ＲＷＢＵＳバッファ
２２ 出力バッファ
２３，４４ コマンド発生回路
２４，７５ 遅延調整回路
２５，４５ リード制御タイミング調整回路
２６，４６，５５，７７ 制御信号セレクタ回路
２７ ＤＱ出力制御回路
３０，６０ 遅延調整カウンタ回路
３１，６１ 遅延コード調整回路
３１Ａ，６１Ａ カウンタ値ラッチ回路（高温用）
３１Ｂ，６１Ｂ カウンタ値ラッチ回路（低温用）
３１Ｃ，６１Ｃ 温度センサ
３１Ｄ，６１Ｄ ラッチ回路
３１Ｅ，３１ＨＡ，３１ＨＣ，６１Ｅ セレクタ
３１Ｆ，６１Ｆ カウンタ値ラッチ回路
３１Ｇ，６１Ｇ 温度マージン調整回路
３１Ｈ，６１Ｈ コード演算回路
３１ＨＢ 加算器
３２，６２ 判定マージン調整回路
３２ａ−１〜３２ａ−３，６２ａ−１〜６２ａ−３ 経路
３２ｂ，６２ｂ セレクタ
３３，６３ 期待値判定回路
３３ａ−１〜３３ａ−４，６３ａ−１〜６３ａ−４ Ｄ型フリップフロップ
３３ｂ，６３ｂ 判定回路
４０ メインアンプ
４２，７０ ＴＳＶＦＩＦＯ
４２ａ，４２ｂ，７０ａ，７０ｂ 保持回路
４７，７８ ＴＳＶセレクタ回路
５０ 入力バッファ
５４，７６ ライト制御タイミング調整回路
５６ ＤＱ入力制御回路
６４ センスアンプ回路
６５ メモリセルアレイ
７３ ライトアンプ
８０ シリコン基板
８１ 層間絶縁膜
８２ 絶縁リング
８３，８４ パッシベーション膜
８５ ポリイミド膜
８６ ピラー部
９０ａ，９０ｂ レジスト
９１ 基板電極
９２ スルーホール電極
９３ 再配線層
９４ アンダーフィル
９６ モールドレジン
ＢＢ 裏面バンプ
ＢＬ ビット線
ＣＣ０〜ＣＣ３ コアチップ
ＦＢ，ＦＢａ 表面バンプ
ＩＦ インターフェイスチップ
ＩＰ インターポーザ
Ｌ１〜Ｌ４ 配線層
Ｍ１〜Ｍ４ パッド
ＭＣ メモリセル
ＳＢ 外部端子
ＴＨ１〜ＴＨ３ スルーホール電極
ＴＳＶ，ＴＳＶ１，ＴＳＶ２ 貫通電極
ＷＬ ワード線

Claims (8)

1. 第１電極を含む第１半導体チップと、
   前記第１電極に接続される第２電極を含む第２半導体チップとを備え、
   前記第１及び第２半導体チップの一方は、
   搭載されたチップの温度が第１温度より高い場合に第１レベルの第１検知信号を生成し、前記温度が前記第１温度より低い場合に第２レベルの前記第１検知信号を生成する第１温度センサ回路と、
   前記第１検知信号の前記第１レベルに応じて第１遅延コード信号を出力し、前記第１検知信号の前記第２レベルに応じて、前記第１遅延コード信号と異なる第２遅延コード信号を出力する第１遅延コード生成回路とを有する
   ことを特徴とする半導体装置。
2. 前記第１及び第２半導体チップの一方は、さらに、
   前記第１遅延コード信号を保持する第１保持回路と、
   前記第２遅延コード信号を保持する第２保持回路とを有し、
   前記第１遅延コード生成回路は、前記第１検知信号のレベルに応じて、前記第１保持回路に保持された前記第１遅延コード信号及び前記第２保持回路に保持された前記第２遅延コード信号のいずれか一方を出力する選択回路である
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第１及び第２半導体チップの一方は、さらに、
   第３遅延コード信号を保持する第３保持回路を有し、
   前記第１遅延コード生成回路は、前記第１検知信号のレベルに応じて、前記第３保持回路が保持した前記第３遅延コード信号から前記第１遅延コード信号及び前記第２遅延コード信号の一方を生成し、出力するコード演算回路である
   ことを特徴とする請求項１に記載の半導体装置。
4. 前記第１及び第２半導体チップの一方は、さらに、
   コマンドを受けて第１内部コマンドを生成する第１コマンド発生回路と、
   前記第１内部コマンドに応じて第１制御信号を生成する第１タイミング調整回路と、
   設定された遅延量に応じて、前記第１タイミング調整回路に前記第１内部コマンドを供給するタイミングを遅延させる第１遅延調整回路とを有する
   ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記第１遅延調整回路は、前記コマンドがリードコマンドである場合に関して、前記第１遅延コード生成回路から出力される前記第１遅延コード信号又は前記第２遅延コード信号に応じて遅延量が設定される回路であることを特徴とする請求項４に記載の半導体装置。
6. 前記第１及び第２半導体チップの他方は、さらに、
   前記コマンドを受けて第２内部コマンドを生成する第２コマンド発生回路と、
   前記第２内部コマンドに応じて、第２制御信号を生成する第２タイミング調整回路と、
   設定された第２遅延量に応じて、前記第２タイミング調整回路に前記第２内部コマンドを供給するタイミングを遅延させる第２遅延調整回路とを有する
   ことを特徴とする請求項４又は５に記載の半導体装置。
7. 前記第１及び第２半導体チップの一方は、さらに、
   搭載されたチップの温度が第２温度より高い場合に第３レベルの第２検知信号を生成し、前記温度が前記第２温度より低い場合に第４レベルの前記第２検知信号を生成する第２温度センサ回路と、
   前記第２検知信号の前記第３レベルに応じて第３遅延コード信号を出力し、前記第２検知信号の前記第４レベルに応じて、前記第３遅延コード信号と異なる第４遅延コード信号を出力する第２遅延コード生成回路とを有し、
   前記第２遅延調整回路は、前記コマンドがライトコマンドである場合に関して、前記第２遅延コード生成回路から出力される前記第３遅延コード信号又は前記第４遅延コード信号に応じて遅延量が設定される回路であることを特徴とする請求項６記載の半導体装置。
8. 前記第１電極は、前記第３遅延コード信号及び前記第４遅延コード信号を伝達することを特徴とする請求項７に記載の半導体装置。

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