CN116194991B - 半导体装置 - Google Patents

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Abstract

本发明的一个方面涉及一种比较便宜且能够高速输出数据的半导体装置，其具有多个存储器和控制器，所述多个存储器分别具有：选通信号传输线路，其依次具有选通信号输入端子、选通信号延迟电路和选通信号输出端子；多个数据输出电路，其与所述选通信号传输线路的所述选通信号延迟电路的下游侧连接；数据输出总线，其与所述多个数据输出电路连接，所述控制器具有：选通信号电路，其向所述选通信号输入端子输入所述选通信号；数据缓冲电路，其临时存储从所述数据输出端子输出的所述数据；延迟调节电路，其以减少从所述选通信号输出端子输出的所述选通信号相对于从所述选通信号电路输出的所述选通信号的延迟在所述存储器之间的差异的方式，调节所述选通信号延迟电路的延迟量。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，作为存储装置，已知有DRAM(Dynamic Random Access Memory：动态随机访问存储器)等易失性存储器(RAM)。对于DRAM要求大容量化，以能够承受运算装置(以下称为逻辑芯片或逻辑晶片)的高性能化和数据量的增大。因此，通过存储器(存储单元阵列、存储器)的微细化和平面地增设单元来实现大容量化。另一方面，由于微细化导致对噪声的脆弱性、芯片面积的增加等，所以这样的大容量化已经达到极限。
因此，近年来开发了层叠多个平面的存储器进行三维化(3D化)来实现大容量化的技术。此外，随着数据量的增大，实现芯片(逻辑芯片和存储器)间的数据通信的高速化(例如参照专利文献1和2)。
现有技术文献
专利文献
专利文献1：日本特表2011-528837号公报；
专利文献2：日本特开2011-081731号公报。
发明内容
发明要解决的问题
专利文献1公开了在层叠存储器件管芯中，以在相同时刻接收来自全部的存储器件管芯(存储器)的读取数据或其它信号的方式，对读取选通(strobe)信号的定时进行调节。在这样的结构中，需要设置与存储器的数量一样多的用于校正定时的电路，可能产生半导体装置的大型化、成本增加的问题。此外，在设置多个数据输出电路的情况下，更加难以应对。此外，在专利文献1中，没有提供在存储器间使数据的接收时刻一致的方法，并且难以运用。
此外，专利文献2公开了在多个核心芯片(存储器)分别设置数据输出电路和输出定时调节电路，上述数据输出电路响应读取指令(选通信号)而将读取数据输出至接口芯片，上述输出定时调节电路使从接受读取指令起到通过数据输出电路输出读取数据为止的时间在多个核心芯片之间一致。如果在各个存储器设置复杂的输出定时调节电路，则有可能导致存储器大型化，成本大幅增加。此外，在专利文献2中，也没有提供用于在存储器间使输出定时一致的校正方法，并且难以运用。
本发明是鉴于上述问题而完成的，其目的在于提供一种比较便宜且能够高速地输出数据的半导体装置。
用于解决问题的方案
本发明的一个方面的半导体装置具有多个存储器和控制器，所述多个存储器分别具有：选通信号传输线路，其依次具有：被输入选通信号的选通信号输入端子、使所述选通信号延迟的选通信号延迟电路、以及输出所述选通信号的选通信号输出端子，所述选通信号传输线路传输所述选通信号；多个数据输出电路，其与所述选通信号传输线路的所述选通信号延迟电路的下游侧连接，分别存储数据，当被输入所述选通信号时输出所述数据；以及数据输出总线，其与所述多个数据输出电路连接，具有向外部输出所述数据的数据输出端子，所述控制器具有：选通信号电路，其向所述选通信号输入端子输入所述选通信号；数据缓冲电路，其接收从所述数据输出端子输出的所述数据，并临时存储所接收的所述数据，根据从所述选通信号输出端子输出的所述选通信号输出所述数据；延迟调节电路，其以减小从所述选通信号输出端子输出的所述选通信号相对于从所述选通信号电路输出的所述选通信号的延迟在所述存储器之间的差异的方式，调节所述选通信号延迟电路的延迟量。
在上述的半导体装置中，所述控制器可以还具有：控制延迟电路，其使从所述选通信号电路输出的所述选通信号延迟，所述延迟调节电路基于从所述控制延迟电路输出的所述选通信号与从所述选通信号输出端子输出的所述选通信号的相位差来调节所述选通信号延迟电路的延迟量。
在上述的半导体装置中，所述延迟调节电路可以基于从两个所述存储器的所述选通信号输出端子输出的所述选通信号相对于从所述选通信号电路输出的单一的所述选通信号之间的相位差，来调节所述选通信号延迟电路的延迟量。
在上述的半导体装置中，所述延迟调节电路可以测定从所述选通信号电路输出所述选通信号到所述选通信号输出端子输出所述选通信号为止的时间。
在上述的半导体装置中，所述存储器可以还具有：反馈电路，其将所述选通信号输入端子与所述选通信号输出端子之间连接，与所述选通信号传输线路一起形成振荡电路，所述延迟调节电路基于从所述选通信号输出端子输出的信号的周期来调节所述选通信号延迟电路的延迟量。
在上述的半导体装置中，所述延迟调节电路可以在该半导体装置的工作条件发生变化的情况下调节所述选通信号延迟电路的延迟量。
发明效果
根据本发明，能够提供一种比较便宜且能够高速地输出数据的半导体装置。
附图说明
图1是表示本发明的第一实施方式的半导体装置的结构的示意图。
图2是表示图1的半导体装置的主要电路结构的简略电路图。
图3是表示本发明的第二实施方式的半导体装置的结构的示意图。
图4是表示图3的半导体装置的主要电路结构的简略电路图。
图5是表示本发明的第三实施方式的半导体装置的主要电路结构的简略电路图。
图6是表示本发明的第四实施方式的半导体装置的主要电路结构的简略电路图。
具体实施方式
以下，一边参照附图，一边对本发明的实施方式进行说明。图1是表示本发明的第一实施方式的半导体装置1的结构的示意图。图2是表示半导体装置1的电路结构的简略电路图。
本发明的第一实施方式的半导体装置1具有封装基板10、各自在一个芯片上构成的多个存储器20、以及在一个芯片上构成的单个的控制器30。在半导体装置1中，在封装基板10上安装有控制器30，在构成该控制器30的芯片上重叠地安装有分别构成存储器20的多个芯片。
封装基板10提供用于供电以及与外部连接的电路。封装基板10可以基于公知技术来设计。
存储器20分别具有：选通信号传输线路21，其传输从控制器30输入的选通信号；多个数据输出电路22，其连接在选通信号传输线路21，分别存储数据，在从选通信号传输线路21输入选通信号时输出数据；共用的数据输出总线23，其连接在多个数据输出电路22，并用于将从各数据输出电路22输出的数据向外部输出。另外，能够在各个数据输出电路22分别连接有对应的未图示的多个存储体。数据输出电路22可以构成为输出从各自连接的存储体读取到的数据。
选通信号传输线路21依次具有被输入选通信号的选通信号输入端子211、使选通信号延迟的选通信号延迟电路212、以及向外部输出选通信号(反馈信号)的选通信号输出端子213。选通信号延迟电路212设为能够从外部调节延迟量的可变延迟电路。作为示例，选通信号延迟电路212可以构成为具有6位的寄存器，能够根据该寄存器中设定的值以64级来调节延迟量。
数据输出电路22的上游侧的端部与选通信号传输线路21的选通信号延迟电路的下游侧连接，数据输出电路22的下游侧的端部与数据输出总线23连接。数据输出电路22分别存储数据，在从选通信号传输线路21输入选通信号时，向数据输出总线23输出所存储的数据。这样的数据输出电路22可以设为公知的结构。另外，数据输出电路22分别具有数据宽度，并具有用于输出多位数据的许多输出布线。
数据输出总线23具有将从数据输出电路22输出的数据向外部输出的数据输出端子231。数据输出总线23具有与数据输出电路22的数据宽度对应的多个布线。选通信号传输线路21、多个数据输出电路22和数据输出总线23配置成从选通信号输入端子211到数据输出端子231的路径长度是固定的，与经由的数据输出电路22无关。典型地，选通信号传输线路21从选通信号输入端子211向规定方向的一侧延伸，在途中折回，折回后的部分向所述规定方向的另一侧延伸，到达选通信号输出端子213。多个数据输出电路22在选通信号传输线路21的选通信号延迟电路212的下游侧与向所述规定方向的另一侧延伸的部分连接，数据输出总线23至少在连接数据输出电路22的部分处与选通信号传输线路21的末端部分平行地向所述规定方向的另一侧延伸。
通过这样的结构，在存储器20中，向选通信号输入端子211输入选通信号之后，稍微滞后地从选通信号输出端子213输出已延迟的选通信号，大致同时地从数据输出端子231输出数据。
控制器30具有：选通信号电路31，其向选通信号输入端子211输入选通信号；数据缓冲电路32，其接收从数据输出端子231输出的数据，并临时存储所接收到的数据，以与选通信号相同的周期输出数据；控制延迟电路33，其使从选通信号电路31输出的选通信号延迟；延迟调节电路34，其以减小从选通信号输出端子213输出的选通信号相对于从选通信号电路31输出的选通信号的延迟在存储器20之间的差异的方式，调节选通信号延迟电路212的延迟量。
选通信号电路31是输出对存储器20与控制器30之间收发数据的定时进行指定的周期性的矩形波状的信号的公知的电路。
数据缓冲电路32可以设为具有FIFO电路321和数据选择器322的结构，所述FIFO电路321临时存储从存储器20接收的数据，并根据从控制延迟电路33输出的选通信号以先进先出的方式输出，所述数据选择器322选择对接收数据的定时进行指定的选通信号。
FIFO电路321具有：多个存储体323，其分别存储一组数据；缓冲输入部324，其从存储器20输入数据；缓冲输出部325，用于将数据输出至控制器30的外部；输入指针326，被输入对存储数据的定时进行指定的信号；输出指针327，被输入对输出数据的定时进行指定的信号。
FIFO电路321是以下的公知电路：当信号被输入至输入指针326时，将输入到缓冲输入部324的数据存储在存储体323，当信号被输入至输出指针327时，输出所存储的数据中最旧的数据，并从存储体323中删除。缓冲输入部324构成为仅被输入从通过未图示的选择电路而选择的存储器20输出的数据。在本实施方式中，从选通信号电路31输出选通信号起到向缓冲输入部324输入数据为止的延迟基本上通过控制延迟电路33来调节，因此FIFO电路321具有能够对从选通信号电路31输出选通信号起到向缓冲输入部324输入数据为止的延迟时间的偏差进行吸收的数量的存储体323。因此，FIFO电路321设计成[存储体323的数量]>[{(数据输入的最大延迟时间)-(数据输入的最小延迟时间)}/(选通信号的周期)]。
数据选择器322将从各存储器20的选通信号输出端子213输出的选通信号的任一个输入至输入指针326。数据选择器322按照来自对要读取数据的存储器20进行选择的未图示的选择电路的指令信号，将存储器20输出的选通信号输入至输入指针326，该存储器20输出向缓冲输入部324输入的数据。
控制延迟电路33在选通信号电路31发出选通信号后，使选通信号延迟如下时间并输入至输出指针327，上述时间是作为将基于该选通信号从存储器20输出的数据存储在FIFO电路321的时间而预先设定的时间。
延迟调节电路34构成为基于输入至FIFO电路321的输入指针326的信号与输入至输出指针327的信号的相位差、即从控制延迟电路33输出的选通信号与从存储器20的选通信号输出端子213输出的选通信号的相位差来调节选通信号延迟电路212的延迟量。具体地，延迟调节电路34可以构成为具有输入选择器341、相位差检测器342、延迟量运算装置343、以及输出选择器344。
这样的延迟调节电路34以将从控制延迟电路33输出的选通信号与从选通信号输出端子213输出的选通信号的相位差维持在预先设定的值以下的方式，修正用于设定选通信号延迟电路212的延迟量的寄存器的值。像这样，通过构成为将从控制延迟电路33输出的选通信号与从各存储器20的选通信号输出端子213输出的选通信号的相位差维持为固定，能够比较容易且可靠地使存储器20的延迟时间大致相等。也可以在通过延迟调节电路34进行调节时，使选通信号电路31输出长周期的选通信号，以使得能够根据相位差来可靠地确认延迟时间的差异。
延迟调节电路34也可以构成为总是调节选通信号电路212的延迟量，但是也能够构成为在半导体装置1的工作条件发生变化的情况下调节选通信号延迟电路212的延迟量。具体地，能够构成为仅在满足规定的条件的情况下调节选通信号延迟电路212的延迟量，该规定的条件为半导体装置1的电源接通时、复位时、从上次调节时起电压变化了一定值以上时、半导体装置1的温度变化了一定值以上时等。由此，不需要使选通信号的周期具有用于调节选通信号延迟电路212的延迟量的裕量，因此能够提高从存储器20读取数据的速度。此外，延迟调节电路34可以构成为依次调节各存储器20的选通信号延迟电路212的延迟量，也可以构成为在存储器20被选择时调节该存储器20的延迟量或者进行是否需要调节的判断。
如上述那样，由于半导体装置1具有延迟调节电路34，因此能够使各存储器20的数据输出的延迟时间大致相等。因此，能够减少数据缓冲电路32的存储体323的数量。当从存储器20输出的数据的宽度(位数)变大时，存储体323的数量可能对控制器30乃至半导体装置1的成本和尺寸产生很大的影响。因此，具有延迟调节电路34的半导体装置1能够比较便宜，并且能够高速地输出数据。
接着，对本发明的不同的实施方式进行说明。另外，在之后的实施方式的说明中，对与之前说明的实施方式相同的结构要素赋予相同的附图标记，并省略重复的说明。图3是表示本发明的第二实施方式的半导体装置1A的结构的示意图。图4是表示半导体装置1A的电路结构的简略电路图。
本发明的第二实施方式的半导体装置1A具有：封装基板10、多个存储器20、以及单个的控制器30A。在半导体装置1A中，在同一个芯片上构成了一个存储器20和控制器30A。由于控制器30A比较节省空间，因此构成存储器20和控制器30A的芯片可以形成为面积与只构成存储器20的芯片大致相同。因此，图3的半导体装置1A与图1的半导体装置1相比，增加了存储器的层叠数量，而不会使占用面积(footprint)变大。
控制器30A具有：选通信号电路31，其将选通信号输入至选通信号输入端子211；数据缓冲电路32A，其接收从数据输出端子231输出的数据，并临时存储所接收到的数据，与从选通信号输出端子213输出的选通信号同步地输出数据；延迟调节电路34A，其以减小从选通信号输出端子213输出的选通信号相对于从选通信号电路31输出的选通信号的延迟在存储器20之间的差异的方式，调节选通信号延迟电路212的延迟量。
本实施方式的数据缓冲电路32A与图2的数据缓冲电路32同样地具有FIFO电路321和选择对接收数据的定时进行指定的选通信号的数据选择器322，但是不同之处在于由数据选择器322选择出的选通信号被输入至输入指针326和输出指针327。根据该结构，虽然在刚启动后输出未存储数据的存储体323的值，但是通过最初将存储体323的值全部复位为零，则不会产生问题。
延迟调节电路34A可以构成为基于从两个存储器20(作为基准的存储器20和作为调节对象的存储器20)的选通信号输出端子输出的选通信号相对于从选通信号电路31输出的单一的选通信号之间的相位差，调节选通信号延迟电路212的延迟量。也就是说，延迟调节电路34A可以构成为设定作为基准的存储器20，通过延迟调节电路34A反复执行使其它存储器20的延迟时间一个一个地与作为基准的存储器20一致的操作。具体地，延迟调节电路34A可以构成为具有：输入选择器341，其选择从作为调节对象的存储器20反馈的选通信号；相位差检测器342，其检测作为基准的存储器20的反馈信号和作为调节对象的存储器20的反馈信号；延迟量运算装置343；以及输出选择器344。像这样，通过以同一个选通信号来确认两个存储器20的选通信号传输线路21的延迟时间的差，从而能够更加准确地减少存储器20间的延迟时间的差。
在本实施方式中，作为基准的存储器20的选通信号延迟电路212的延迟量的设定值被设定成能够调节其它存储器20的选通信号延迟电路212。例如，在将与控制器30A相同的芯片上的存储器20作为基准的情况下，优选将作为基准的存储器20的选通信号延迟电路212的设定值设定成足够大的值，以能够使传输距离长的其它存储器20的选通信号延迟电路212的设定值比作为基准的存储器20的选通信号延迟电路212的设定值小。相反地，在将离控制器30A最远的存储器20作为基准的情况下，优选将该选通信号延迟电路212的设定值设为较小的值。
具有如以上的结构的本发明的第二实施方式的半导体装置1A与第一实施方式的半导体装置1同样地也能够比较便宜并且能够高速地输出数据。
图5是表示本发明的第三实施方式的半导体装置1B的电路结构的简略电路图。本实施方式的半导体装置1B具有封装基板10、多个存储器20、以及单个的控制器30B。
控制器30B具有：选通信号电路31，其向选通信号输入端子211输入选通信号；数据缓冲电路32A，其接收从数据输出端子231输出的数据，并临时存储所接收到的数据，与从选通信号输出端子213输出的选通信号同步地输出数据；延迟调节电路34B，其以减小从选通信号输出端子213输出的选通信号相对于从选通信号电路31输出的选通信号的延迟在存储器20之间的差异的方式，调节选通信号延迟电路212的延迟量。
延迟调节电路34B分别测定从各存储器20反馈的选通信号相对于从选通信号电路31输出的选通信号的延迟时间，以各存储器20的延迟时间大致相等的方式调节各存储器20的选通信号延迟电路212的延迟量的设定值。该调节可以通过反复进行两个存储器20之间的调节来实施，也可以通过测定全部的存储器20的反馈的延迟时间之后，确定各存储器20的选通信号延迟电路212的设定值来实施，还可以单独地调节选通信号延迟电路212的设定值，以使各个存储器20的延迟时间接近预先设定的设定值。
具体地，延迟调节电路34B可以构成为具有：输入选择器341，其选择来自作为测定对象的存储器20的反馈信号；延迟检测定时器345，其测定反馈信号相对于从选通信号电路31输出的选通信号的延迟时间；延迟量运算装置343B；以及输出选择器344。
具有如以上的结构的本发明的第三实施方式的半导体装置1B也能够比较便宜并且能够高速地输出数据。
图6是表示本发明的第四实施方式的半导体装置1C的电路结构的简略电路图。本实施方式的半导体装置1C具有封装基板10、多个存储器20C、以及单个的控制器30C。
存储器20C具有：选通信号传输线路21，其传输从控制器30输入的选通信号；多个数据输出电路22，其连接在选通信号传输线路21，分别存储数据，在从选通信号传输线路21输入了选通信号时输出数据；共用的数据输出总线23，其连接在多个数据输出电路22，并用于将从各数据输出电路22输出的数据向外部输出；以及反馈电路24，其将选通信号输入端子211与选通信号输出端子213之间(选通信号传输线路21的上游部分与下游部分之间)连接，构成包含选通信号传输线路21的振荡电路(环形振荡器)。
在选通信号传输线路21的上游部配置有反馈选择器241，所述反馈选择器241选择向选通信号输入端子211输入的信号和从反馈电路24反馈的信号中的任一者，并向选通信号传输线路21的上游侧输出。反馈电路24具有NAND(与非逻辑)元件242。向NAND元件242输入从选通信号输出端子213输出的信号、和在开始振荡时所输入的振荡触发信号。振荡触发信号也作为使反馈选择器241选择从反馈电路24反馈的信号的信号而被输入至反馈选择器241。
控制器30C具有：选通信号电路31，其向选通信号输入端子211输入选通信号；数据缓冲电路32A，其接收从数据输出端子231输出的数据，并临时存储所接收到的数据，与从选通信号输出端子213输出的选通信号同步地输出数据；延迟调节电路34C，其基于从选通信号输出端子213输出的信号的周期来调节所述选通信号延迟电路的延迟量。
延迟调节电路34C观测由选通信号传输线路21和反馈电路24形成的振荡电路的振荡频率作为从选通信号输出端子213输出的信号的频率，以存储器20之间的振荡频率的差异变小的方式调节选通信号延迟电路212的延迟量。像这样，通过使由各存储器20的选通信号传输线路21和反馈电路24形成的振荡电路的振荡周期大致相等，也能够减小各存储器20的延迟时间的差。
具体地，延迟调节电路34C可以构成为具有：输入选择器341，其选择从作为测定对象的存储器20的选通信号输出端子213输出的信号；频率测定器346，其测定通过作为测定对象的存储器20的振荡而从选通信号输出端子213输出的信号的频率；延迟量运算装置343C，其计算能够减小由频率测定器346测定出的频率在存储器20之间的差异的选通信号延迟电路212的延迟量的设定值；以及输出选择器344，其选择对选通信号延迟电路212的延迟量进行设定的存储器20。
具有如以上的结构的本发明的第四实施方式的半导体装置1C也能够比较便宜，并且能够高速地输出数据。
以上，对本发明的实施方式进行了说明，但是本发明并不限于上述实施方式，能够进行各种变更和变形。作为例子，在本发明的半导体装置中，缓冲电路不限于具有FIFO电路的缓冲电路，只要能够将从存储器20输出的数据稳定地向外部输出，则可以具有任意结构。此外，控制器30、30A、30B、30C能够应用于图1所示的结构和图3所示的结构中的任一者。此外，控制延迟电路33也能够应用于控制器30A、30B、30C。在此情况下，能够使用控制延迟电路33的输出信号作为FIFO电路321的输出指针327的输入信号。
附图标记说明
1、1A、1B、1C：半导体装置；
10：封装基板；
20、20C：存储器；
21：选通信号传输线路；
211：选通信号输入端子；
212：选通信号延迟电路；
213：选通信号输出端子；
22：数据输出电路；
23：数据输出总线；
231：数据输出端子；
24：反馈电路；
241：反馈选择器；
242：NAND元件；
30、30A、30B、30C：控制器；
31：选通信号电路；
32、32A：数据缓冲电路；
321：FIFO电路；
322：数据选择器；
323：存储体；
324：缓冲输入部；
325：缓冲输出部；
326：输入指针；
327：输出指针；
33：控制延迟电路；
34、34A、34B、34C：延迟调节电路；
341：输入选择器；
342：相位差检测器；
343、343B、343C：延迟量运算装置；
344：输出选择器；
345：延迟检测定时器；
346：频率测定器。

Claims (6)

1.一种半导体装置，其具有多个存储器和控制器，
所述多个存储器分别具有：
选通信号传输线路，其依次具有：被输入选通信号的选通信号输入端子、使所述选通信号延迟的选通信号延迟电路、以及输出所述选通信号的选通信号输出端子，所述选通信号传输线路传输所述选通信号；
多个数据输出电路，其与所述选通信号传输线路的所述选通信号延迟电路的下游侧连接，分别存储数据，当被输入所述选通信号时输出所述数据；以及
数据输出总线，其与所述多个数据输出电路连接，具有向外部输出所述数据的数据输出端子，
所述控制器具有：
选通信号电路，其向所述选通信号输入端子输入所述选通信号；
数据缓冲电路，其接收从所述数据输出端子输出的所述数据，并临时存储所接收的所述数据，根据从所述选通信号输出端子输出的所述选通信号输出所述数据；以及
延迟调节电路，其以减小从所述选通信号输出端子输出的所述选通信号相对于从所述选通信号电路输出的所述选通信号的延迟在所述存储器之间的差异的方式，调节所述选通信号延迟电路的延迟量。
2.根据权利要求1所述的半导体装置，其中，
所述控制器还具有：控制延迟电路，其使从所述选通信号电路输出的所述选通信号延迟，
所述延迟调节电路基于从所述控制延迟电路输出的所述选通信号与从所述选通信号输出端子输出的所述选通信号的相位差来调节所述选通信号延迟电路的延迟量。
3.根据权利要求1所述的半导体装置，其中，
所述延迟调节电路基于从两个所述存储器的所述选通信号输出端子输出的所述选通信号相对于从所述选通信号电路输出的单一的所述选通信号之间的相位差，来调节所述选通信号延迟电路的延迟量。
4.根据权利要求1所述的半导体装置，其中，
所述延迟调节电路测定从所述选通信号电路输出所述选通信号到所述选通信号输出端子输出所述选通信号为止的时间。
5.根据权利要求1所述的半导体装置，其中，
所述存储器还具有：反馈电路，其将所述选通信号输入端子与所述选通信号输出端子之间连接，与所述选通信号传输线路一起形成振荡电路，
所述延迟调节电路基于从所述选通信号输出端子输出的信号的周期来调节所述选通信号延迟电路的延迟量。
6.根据权利要求1所述的半导体装置，其中，
所述延迟调节电路在所述半导体装置的工作条件发生变化的情况下调节所述选通信号延迟电路的延迟量。
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