CN118138022A - 一种带相位校准的时钟信号传输电路和芯片 - Google Patents

Abstract

本发明提供了一种带相位校准的时钟信号传输电路和芯片，其中，带相位校准的时钟信号传输电路包括：第一时钟信号传输逻辑模块、第二时钟信号传输逻辑模块及相位反馈模块，第一时钟信号传输逻辑模块基于初始时钟信号输出第一时钟信号给相位反馈模块，第一时钟信号相位落后初始时钟信号相位第一延时，相位反馈模块基于第一延时、第二延时输出第二时钟信号并发送到第二时钟信号传输逻辑模块，输出目标时钟信号，第二时钟信号相位提前初始时钟信号相位第二延时。本发明通过第二时钟信号相位相较于初始时钟信号相位提前的第二延时抵消第二时钟传输逻辑产生的第二延时，使初始时钟信号和目标时钟信号的相位一致，不受温度及电压影响。

Description

一种带相位校准的时钟信号传输电路和芯片

技术领域

本发明涉及基于时钟的数字信息传输技术领域，具体而言，涉及一种带相位校准的时钟信号传输电路和芯片。

背景技术

在芯片的设计和运作中，逻辑单元和缓冲芯片等时钟信号传输逻辑模块的延时可能会随着芯片的制作工艺、环境温度和电压的变化而发生变化。因此，即使相同的芯片设计，甚至同一片芯片中，对于长度较长的时钟传输路径，不同的制作工艺、不同的环境温度或者不同的电压均可能导致在时钟传输路径中出现传播延时发生明显变化的现象。该现象可能导致传输路径的起点和终点的时钟相位差距过大，进而在一些应用场景中导致芯片运作发生错误。

因此，对于时间有严格要求，且时钟传输路径较长的场景，现有技术中，通常会在芯片出厂前，在适宜的电压和温度环境下，采用多个延迟单元链比较时钟传输路径的起点处时钟信号的相位及终点处时钟信号的相位，并基于时钟信号相位比较结果进行时钟信号的校准，从而得到校准结果。将校准结果存储在非易失存储中。在每次芯片上电后根据校准结果校准时钟传输路径中的时钟信号，从而使时钟传输路径的起点处时钟信号的相位及终点处时钟信号的相位相同。

但是，使用现有技术的方法会出现两个方面的问题，一方面，由于时钟传输路径的起点和终点相隔较远，因此该传输路径的温度不可控。另一方面，接口外部状态也会对现有技术的技术效果造成影响。接口外部状态可以如时钟传输路径的起点和终点在芯片的两个引脚的状态，这种情况下可能无法保证电压环境满足要求。因此，现有技术只能实验室环境下严格控制温度和电压环境，从而对时钟传输路径的时钟信号的相位进行校准，且并不能实现对时钟信号的相位的实时校准。综上，现有技术中虽然可以消除制作工艺对时钟信号延时的影响，但是无法消除电压环境和温度对时钟信号带来的影响。

发明内容

本发明的目的在于，针对上述现有技术中的不足，提供一种带相位校准的时钟信号传输电路，以解决现有技术中由于电压环境和温度影响，无法实时校准时钟传输路径上时钟信号相位的问题。

为实现上述目的，本发明采用的技术方案如下：

第一方面，本发明提供了一种带相位校准的时钟信号传输电路，所述带相位校准的时钟信号传输电路包括：第一时钟信号传输逻辑模块、第二时钟信号传输逻辑模块及相位反馈模块；

所述第一时钟信号传输逻辑模块的输入端用于接入初始时钟信号，所述第一时钟信号传输逻辑模块的输出端与所述相位反馈模块的输入端连接，所述第一时钟信号传输逻辑模块用于向所述相位反馈模块输出第一时钟信号，所述第一时钟信号的相位相对于所述初始时钟信号具有第一延时；

所述相位反馈模块的输出端与所述第二时钟信号传输逻辑模块的输入端连接，所述相位反馈模块用于确定所述第一延时以及所述第二时钟信号传输逻辑模块对应的第二延时，根据所述第一延时以及所述第二延时对所述第一时钟信号进行调整，得到第二时钟信号，并将所述第二时钟信号发送给所述第二时钟信号传输逻辑模块，所述第二时钟信号的相位相对于所述初始时钟信号的相位提前所述第二延时；

所述第二时钟信号传输逻辑模块用于基于所述第二时钟信号输出目标时钟信号，所述目标时钟信号与所述初始时钟信号的相位相同。

可选地，所述相位反馈模块包括：第三时钟信号传输逻辑模块以及相位调整模块；

所述第三时钟信号传输逻辑模块用于产生第三延时，且所述第三延时等于所述第一时钟信号传输逻辑模块的延时与所述第二时钟信号传输逻辑模块的延时的加和；

所述相位调整模块的第一输入端与所述第一时钟信号传输逻辑模块的输出端连接；

所述相位调整模块的输出端与所述第三时钟信号传输逻辑模块的输入端连接；

所述第三时钟信号传输逻辑模块的输出端与所述相位调整模块的第二输入端连接。

可选地，所述相位调整模块包括：鉴相单元和相位调整单元；

所述鉴相单元的第一输入端与所述第一时钟信号传输逻辑模块的输出端连接，所述鉴相单元的第二输入端与所述第三时钟信号传输逻辑模块的输出端连接；

所述鉴相单元的输出端与所述相位调整单元的输入端连接；

所述相位调整单元的输出端分别与所述第三时钟信号传输逻辑模块的输入端和所述第二时钟信号传输逻辑模块的输入端连接。

可选地，所述第三时钟信号传输逻辑模块包括：第一时钟信号传输逻辑单元和所述第二时钟信号传输逻辑单元；

所述第一时钟信号传输逻辑单元和所述第一时钟信号传输逻辑模块结构相同，所述第二时钟信号传输逻辑单元和所述第二时钟信号传输逻辑模块结构相同；

所述第一时钟信号传输逻辑单元的输入端与所述相位调整模块的输出端连接，所述第一时钟信号传输逻辑单元的输出端与所述第二时钟信号传输逻辑单元的输入端连接；

所述第二时钟信号传输逻辑单元的输出端与所述相位调整模块的第二输入端连接。

可选地，所述第三时钟信号传输逻辑模块包括：至少一个预设逻辑单元；

所述至少一个预设逻辑单元的时钟时延之和等于所述第一时钟信号传输逻辑模块的延时与所述第二时钟信号传输逻辑模块的延时的加和。

可选地，所述预设逻辑单元包括：第一触发器。

可选地，所述鉴相单元包括：鉴相器。

可选地，所述鉴相器包括：延迟单元和第二触发器。

可选地，所述相位调整单元包括：至少一个可选延迟单元；

各所述可选延迟单元用于根据所述鉴相单元发送的鉴相信号调整第一时钟信号的相位。

第二方面，本发明提供了一种芯片，所述芯片包括输入模块、输出模块以及第一方面所述的带相位校准的时钟信号传输电路；

所述输入模块与所述带相位校准的时钟信号传输电路的输入端连接，用于向所述带相位校准的时钟信号传输电路输入初始时钟信号；

所述带相位校准的时钟信号传输电路的输出端与所述输出模块的输入端连接，所述带相位校准的时钟信号传输电路接收到所述初始时钟信号后，生成目标时钟信号并发送给所述输出模块。

本发明的有益效果是：本实施例中第二时钟信号的相位相对于初始时钟信号的相位提前第二延时，从而使得第二时钟信号经过第二时钟信号传输逻辑模块时，通过第二时钟信号传输逻辑模块中的逻辑结构所造成的第二延时，可以抵消接收到的第二时钟信号相对于初始时钟信号提前的第二延时，进而使输出的目标时钟信号的相位与初始时钟信号的相位相同。由于在带相位校准的时钟信号传输电路中，通过相位反馈模块可以实时地根据第一延时和第二延时对第一时钟信号的相位进行调整，使第二时钟信号的相位始终相对于初始时钟信号的相位提前第二延时，因此无论带相位校准的时钟信号传输电路所处环境的电压和温度如何，均能保证初始时钟信号和目标时钟信号的相位保持一致。从而避免带相位校准的时钟信号传输电路受到工艺、温度和电压的影响。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1是一种时钟信号传输路径的示意图；

图2是本发明提供的一种带相位校准的时钟信号传输电路的结构示意图；

图3是本发明提供的一种相位反馈模块的结构示意图；

图4是本发明提供的一种相位调整模块的结构示意图；

图5是本发明提供的一种第三时钟信号传输逻辑模块的结构示意图；

图6是本发明提供的另一种第三时钟信号传输逻辑模块的结构示意图；

图7是本发明提供的一种预设逻辑单元的结构示意图；

图8是本发明提供的一种鉴相单元的结构示意图；

图9是本发明提供的一种鉴相器的结构示意图；

图10是本发明提供的一种相位调整单元的结构示意图；

图11是本发明提供的一种芯片的结构示意图。

附图标识：10-第一时钟信号传输逻辑模块；20-相位反馈模块；30-第二时钟信号传输逻辑模块；21-第三时钟信号传输逻辑模块；22-相位调整模块；221-鉴相单元；222-相位调整单元；211-第一时钟信号传输逻辑单元；212-第二时钟信号传输逻辑单元；213-1-预设逻辑单元；213-n-预设逻辑单元；2131-1-第一触发器；2131-n-第一触发器；2211-鉴相器；2212-延迟单元；2213-第二触发器；2221-1-可选延迟单元；2221-n-可选延迟单元；1-输入模块；2-带相位校准的时钟信号传输电路；3-输出模块。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，本发明中附图仅起到说明和描述的目的，并不用于限定本发明的保护范围。另外，应当理解，示意性的附图并未按实物比例绘制。

另外，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，本发明实施例中将会用到术语“包括”，用于指出其后所声明的特征的存在，但并不排除增加其它的特征。

在芯片的设计和运作中，逻辑单元和缓冲芯片等时钟信号传输逻辑模块的延时可能会随着芯片的制作工艺、环境温度和电压的变化而发生变化。因此，即使相同的芯片设计，甚至同一片芯片中，对于长度较长的时钟传输路径，不同的制作工艺、不同的环境温度或者不同的电压均可能导致在时钟传输路径中出现传播延时的发生明显变化的现象。该现象可能导致传输路径的起点和终点的时钟相位差距过大，进而在特定的应用场景中导致芯片运作发生错误。其中，图1是一种时钟信号传输路径的示意图。时钟传输路径包括时钟信号传输逻辑电路，时钟信号传输逻辑电路接收起点处发出的延时前时钟信号，并输出延时后时钟信号到终点处。

因此，针对时间有严格要求，且时钟传输路径较长的场景，如用于双倍数据率同步动态随机存储器（Double Data Rate Synchronous Dynamic Random-Access Memory，DDRSDRAM）中的缓冲芯片，该缓冲芯片对从封装输入到封装输出有较为严格的时钟信号的要求，并且缓冲芯片中包含的模块较多，如输入接收模块、内部时钟树模块和输出驱动模块等，各模块随着制作工艺、温度和电压变化带来的延时变化均比较大。因此使用现有技术对上述延时进行校准。具体地，现有技术中，通常会在芯片出厂前，在适宜的电压和温度环境下，采用多个延迟单元链比较时钟传输路径的起点处时钟信号的相位及终点处时钟信号的相位，并基于时钟信号相位比较结果进行时钟信号的校准，从而得到校准结果。其中，校准结果可以是使时钟信号的相位提前某一时长等。将校准结果存储在非易失存储中，在每次芯片上电后根据该校准结果校准时钟传输路径中的时钟信号，从而使时钟传输路径的起点处时钟信号的相位及终点处时钟信号的相位相同。

但是，使用现有技术的方法会出现两个方面的问题，一方面，由于时钟传输路径的起点和终点相隔较远，因此该时钟传输路径的温度不可控。另一方面，接口外部状态也会对现有技术的技术效果造成影响。接口外部状态的情况如时钟传输路径的起点和终点在芯片的两个引脚的情况，这种情况下可能无法保证电压环境满足要求。因此，现有技术只能实验室环境下严格控制温度和电压环境，从而对时钟传输路径的时钟信号的相位进行校准，且并不能实现对时钟信号的相位的实时校准。综上，现有技术中虽然可以消除工艺对时钟信号延时的影响，但是无法消除电压和温度带来的影响。

因此，本发明提出一种带相位校准的时钟信号传输电路，该电路包括第一时钟信号传输逻辑模块、第二时钟信号传输逻辑模块及相位反馈模块，第一时钟信号传输逻辑模块、相位反馈模块及第二时钟信号传输逻辑模块依次串联，第一时钟信号传输逻辑模块接入初始时钟信号，并输出第一时钟信号给相位反馈模块，相位反馈模块用于确定第一时钟信号传输逻辑对应的第一延时和第二时钟信号传输逻辑对应的第二延时，并根据第一延时和第二延时对第一时钟信号进行调整，得到第二时钟信号并发送给第二时钟信号，第二时钟信号传输逻辑模块接收第二时钟信号并输出目标时钟信号。其中，第二时钟信号的相位相对于初始时钟信号的相位提前第二延时，从而使得第二时钟信号经过第二时钟信号传输逻辑模块时，通过第二时钟信号传输逻辑模块中的结构所造成的第二延时抵消接收到的第二时钟信号提前的第二延时，从而使输出的目标时钟信号的相位与初始时钟信号的相位相同。由于上述带相位校准的时钟信号传输电路中，通过相位反馈模块可以实时根据第一延时和第二延时对第一时钟信号进行调整，使第二时钟信号的相位始终相对于初始时钟信号的相位提前第二延时，因此无论带相位校准的时钟信号传输电路所处环境的温度和电压如何，均能保证初始时钟信号和目标时钟信号的相位保持一致。

图2是本发明提供的一种带相位校准的时钟信号传输电路的结构示意图。为详细描述带相位校准的时钟信号传输电路如何在环境温度和电压不定的情况下，仍然可以保证初始时钟信号和目标时钟信号的相位一致，接下来参照图2对带相位校准的时钟信号传输电路的结构和工作原理进行说明。

带相位校准的时钟信号传输电路包括：第一时钟信号传输逻辑模块10、第二时钟信号传输逻辑模块30及相位反馈模块20。

其中，第一时钟信号传输逻辑模块10和第二时钟信号传输逻辑模块30均可以是任何与时钟信号相关的电路结构。示例性的，第一时钟信号传输逻辑模块10和第二时钟信号传输逻辑模块30可以包括多个触发器等。值得说明的是，本发明并不限制第一时钟信号传输逻辑模块10和第二时钟信号传输逻辑模块30的结构。

相位反馈模块20可以根据接入的时钟信号确定各时钟信号的相位，并根据各时钟信号的相位调整并对齐各时钟信号，从而输出相位对齐后的时钟信号。

带相位校准的时钟信号传输电路的具体结构如下：

第一时钟信号传输逻辑模块10的输入端用于接入初始时钟信号，第一时钟信号传输逻辑模块10的输出端与相位反馈模块20的输入端连接，第一时钟信号传输逻辑模块10用于向相位反馈模块20输出第一时钟信号，第一时钟信号的相位相对于初始时钟信号具有第一延时。

其中，初始时钟信号可以是带相位校准的时钟信号传输电路外部发出的各种时钟信号。本发明对时钟信号的频率和占空比不做限制。

可选地，第一时钟信号传输逻辑模块10由于可能包括多个模块，时钟信号经过上述多个模块可能会造成延时，因此将第一时钟信号相较于初始时钟信号落后的时长作为第一延时。

相位反馈模块20的输出端与第二时钟信号传输逻辑模块30的输入端连接，相位反馈模块20用于确定第一延时以及第二时钟信号传输逻辑模块30对应的第二延时，根据第一延时以及第二延时对第一时钟信号进行调整，得到第二时钟信号，并将第二时钟信号发送给第二时钟信号传输逻辑模块30，第二时钟信号的相位相对于初始时钟信号的相位提前第二延时。

可选地，相位反馈模块20可以根据预设的第一时钟信号传输逻辑模块10的逻辑结构和预设的第二时钟信号传输逻辑模块30的逻辑结构，确定第一延时和第二延时，从而根据第一延时及第二延时对第一时钟信号进行对齐调整，得到第二时钟信号。其中，第二时钟信号的相位相对于初始时钟信号的相位提前第二延时。第二延时可以是第二时钟信号传输逻辑模块30输出的目标时钟信号的相位和第二时钟信号的相位之差。

具体地，相位反馈模块20根据第一延时及第二延时，将第一时钟信号的相位提前第一延时和第二延时的加和，并将输出的时钟信号作为第二时钟信号。

作为一种可选的实施方式，若第一时钟信号传输逻辑模块10与第二时钟信号传输逻辑模块30的逻辑结构相同，则第一延时和第二延时相同。

第二时钟信号传输逻辑模块30用于基于第二时钟信号输出目标时钟信号，目标时钟信号与初始时钟信号的相位相同。

可选地，由于第二时钟信号的相位相对于初始时钟信号的相位提前第二延时，而第二时钟信号传输逻辑模块30接收到第二时钟信号后输出目标时钟信号，目标时钟信号的相位相较于第二时钟信号的相位落后第二延时。因此，目标时钟信号的相位与初始时钟信号的相位相同。

本实施例中，带相位校准的时钟信号传输电路包括第一时钟信号传输逻辑模块、第二时钟信号传输逻辑模块及相位反馈模块，第一时钟信号传输逻辑模块、相位反馈模块及第二时钟信号传输逻辑模块依次串联，第一时钟信号传输逻辑模块接入初始时钟信号，并输出第一时钟信号给相位反馈模块，相位反馈模块用于确定第一时钟信号传输逻辑模块对应的第一延时和第二时钟信号传输逻辑模块对应的第二延时，并根据第一延时和第二延时对第一时钟信号进行调整，得到第二时钟信号并发送给第二时钟信号，第二时钟信号传输逻辑模块接收第二时钟信号并输出目标时钟信号。本实施例中第二时钟信号的相位相对于初始时钟信号的相位提前第二延时，从而使得第二时钟信号经过第二时钟信号传输逻辑模块时，通过第二时钟信号传输逻辑模块中的逻辑结构所造成的第二延时，可以抵消接收到的第二时钟信号相对于初始时钟信号提前的第二延时，进而使输出的目标时钟信号的相位与初始时钟信号的相位相同。由于在带相位校准的时钟信号传输电路中，通过相位反馈模块可以实时地根据第一延时和第二延时对第一时钟信号的相位进行调整，使第二时钟信号的相位始终相对于初始时钟信号的相位提前第二延时，因此无论带相位校准的时钟信号传输电路所处环境的电压和温度如何，均能保证初始时钟信号和目标时钟信号的相位保持一致。从而避免带相位校准的时钟信号传输电路受到工艺、温度和电压的影响。

图3是本发明提供的一种相位反馈模块的结构示意图。介绍完带相位校准的时钟信号传输电路的具体结构后，接下来参照图3对带相位校准的时钟信号传输电路中包含的相位反馈模块的结构进行介绍。

可选地，相位反馈模块20包括：第三时钟信号传输逻辑模块21以及相位调整模块22。

其中，第三时钟信号传输逻辑模块21用于产生第三延时，且第三延时等于第一时钟信号传输逻辑模块10的延时与第二时钟信号传输逻辑模块30的延时的加和。

可以通过设定第三时钟信号传输逻辑模块21的逻辑结构，从而控制第三时钟信号传输逻辑模块21的所可以造成的延时。

作为一种可选的实施方式，第三时钟信号传输逻辑模块21的结构可以与第一时钟信号传输逻辑模块10的结构和第二时钟信号传输逻辑模块30的结构的组合相同，从而使第三时钟信号传输逻辑模块21所产生的第三延时等于第一延时和第二延时的加和。

作为另一种可选的实施方式，第三时钟信号传输逻辑模块21的结构可以等效于第一时钟信号传输逻辑模块10的结构和第二时钟信号传输逻辑模块30的结构的组合，其中，等效可以指电路模块在时钟延时方面相同。由于第三时钟信号传输逻辑模块21的结构与第一时钟信号传输逻辑模块10和第二时钟信号传输逻辑模块30的结构的组合等效，因此，第三延时等于第一延时和第二延时的加和。

基于上述的两种实施方式，无论芯片工艺、温度和电压条件如何发生变化，第三时钟信号传输逻辑模块21所产生的延时均不会发生变化。

可选地，相位调整模块22的第一输入端与第一时钟信号传输逻辑模块10的输出端连接。

可选地，相位调整模块22的输出端与第三时钟信号传输逻辑模块21的输入端连接。

可选地，第三时钟信号传输逻辑模块21的输出端与相位调整模块22的第二输入端连接。

其中，第三时钟信号传输逻辑模块21的输出端用于输出反馈时钟信号给相位调整模块22的第二输入端。

具体地，相位调整模块22可以接收两个时钟信号，两个时钟信号分别为第一时钟信号传输逻辑模块10发送的第一时钟信号和第三时钟信号传输逻辑模块21发送的反馈时钟信号。相位调整模块22基于第一时钟信号和反馈时钟信号，对第一时钟信号进行调整，输出第二时钟信号。

本实施例中，相位反馈模块包括：第三时钟信号传输逻辑模块以及相位调整模块，其中，第三时钟信号传输逻辑模块用于产生第三延时，且第三延时等于第一时钟信号传输逻辑模块的延时与第二时钟信号传输逻辑模块的延时的加和，通过第三时钟信号传输逻辑模块产生的第三延时，使相位调整模块输出第二时钟信号，该第二时钟信号的相位超前于初始时钟信号第二延时，从而使第二时钟信号经过第二时钟信号传输逻辑模块后产生的目标时钟信号的相位等于初始时钟信号的相位。

图4是本发明提供的一种相位调整模块的结构示意图。进一步的，参照图4对上述图3中相位调整模块22的具体结构进行解释。

可选地，相位调整模块22包括：鉴相单元221和相位调整单元222。

可选地，鉴相单元221的第一输入端与第一时钟信号传输逻辑模块10的输出端连接，鉴相单元221的第二输入端与第三时钟信号传输逻辑模块21的输出端连接。

可选地，鉴相单元221的输出端与相位调整单元222的输入端连接。

其中，鉴相单元221用于基于第一时钟信号传输逻辑模块10发送的第一时延信号和第三时钟信号传输逻辑模块21发送的目标反馈信号，生成鉴相信号。鉴相信号作为一种时钟信号，用于表示鉴相单元221接收到的时钟信号之间的延时程度。

可选地，相位调整单元222的输出端分别与第三时钟信号传输逻辑模块21的输入端和第二时钟信号传输逻辑模块30的输入端连接。

其中，相位调整单元222用于基于鉴相信号生成第二时钟信号。

值得注意的是，在任一时刻下，第三延时等于第一延时和第二延时的加和。当鉴相单元221的第一输入端接入的时钟信号与输出端输出的时钟信号的相位相等时，鉴相单元221两端的时钟信号的相位相比于初始时钟信号的相位落后了第一延时。此时鉴相单元221接收到的来自第三时钟信号传输逻辑模块21输出的第三时钟信号比相位调整单元222输出的第二时钟信号的相位落后了第三延时。也即，相位调整单元222输出的第二时钟信号的相位相比于鉴相单元221第二输入端的相位提早了第三延时。因此，相位调整单元222输出的第二时钟信号的相位相比于初始时钟信号的相位提前了第二延时。以使得第二时钟信号传输逻辑模块30输出的目标时钟信号的相位等于初始时钟信号的相位。

可选地，带相位校准的时钟信号传输电路的具体工作流程如下：芯片上电前，对相位反馈模块20进行初步校准，使得鉴相单元221两端时钟信号的相位相同。芯片上电后，鉴相单元221持续工作，当检测到时钟信号传输逻辑模块的延时发生变化，则相位调整单元222会根据鉴相单元221的鉴相信号动态调整第二时钟信号，使得目标时钟信号的相位与初始时钟信号的相位相同。

本实施例中，相位调整模块包括鉴相单元和相位调整单元，鉴相单元用于接入第一时钟信号和第三时钟信号传输逻辑模块发送的第三时钟信号，判断二者信号的相位误差后，将鉴相信号发送给相位调整单元进行相位调整，使得相位调整单元基于鉴相信号对第一时钟信号进行相位调整，输出第二时钟信号，并使得第二时钟信号的相位相对于初始时钟信号的相位提前第二延时。进而使得第二时钟信号传输逻辑模块输出的目标时钟信号的相位等于初始时钟信号的相位，避免芯片在上电后受到芯片工艺、温度及电压等的影响，导致出现初始时钟信号的相位和目标时钟信号的相位不同的现象。

在带相位校准的时钟信号传输电路中，第三时钟信号传输逻辑模块21有两种结构，从而达到第三延时等于第一时钟信号传输逻辑模块10的延时与第二时钟信号传输逻辑模块30的延时的加和的目的。作为一种可选的实施方式，图5是本发明提供的一种第三时钟信号传输逻辑模块的结构示意图。在图4的基础上，接下来参照图5对第一种第三时钟信号传输逻辑模块21的结构进行说明：

可选地，第三时钟信号传输逻辑模块21包括：第一时钟信号传输逻辑单元211和第二时钟信号传输逻辑单元212。

其中，第一时钟信号传输逻辑单元211和第一时钟信号传输逻辑模块10结构相同，第二时钟信号传输逻辑单元212和第二时钟信号传输逻辑模块30结构相同。

作为一种可选的示例，第一时钟信号传输逻辑模块10中包括依次串联的元件A、元件B和元件C，第二时钟信号传输逻辑模块30中包括依次串联的元件D、元件E和元件F。则第三时钟信号传输逻辑模块21中包括第一时钟信号传输逻辑单元211和第二时钟信号传输逻辑单元212，第一时钟信号传输逻辑单元211也可以包括依次串联的元件A、元件B和元件C，第二时钟信号传输逻辑单元212中也可以包括依次串联的元件D、元件E和元件F。因此，第三时钟信号传输逻辑模块21中包括依次串联的元件A、元件B、元件C、元件D、元件E和元件F。

具体地，第一时钟信号传输逻辑单元211的输入端与相位调整模块22的输出端连接，第一时钟信号传输逻辑单元211的输出端与第二时钟信号传输逻辑单元212的输入端连接。第二时钟信号传输逻辑单元212的输出端与相位调整模块22的第二输入端连接。

值得一提的是，若第一时钟信号传输逻辑模块10或者第二时钟信号传输逻辑模块30所在位置并不包含任何元器件，即第一时钟信号传输逻辑模块10或者第二时钟信号传输逻辑模块30为空，则第三时钟信号传输逻辑模块21仅包含其他存在元器件的时钟信号传输逻辑模块。

值得注意的是，图5中第一时钟信号传输逻辑单元211和第二时钟信号传输逻辑单元212的连接顺序仅是一种示意，在本实施例中，对第一时钟信号传输逻辑单元211和第二时钟信号传输逻辑单元212的先后顺序并不做限制，用户可以根据实际芯片空间进行设置。

本实施例中，通过与第一时钟信号传输逻辑模块和第二时钟信号传输逻辑模块完全相同的结构，使得第三时钟信号传输逻辑模块产生的延时等于第一延时和第二延时的加和，从而保证输出的目标时钟信号的相位和初始时钟信号的相位完全相同。

但是，如果第三时钟信号传输逻辑模块21的结构与第一时钟信号传输逻辑模块10和第二时钟信号传输逻辑模块30的组合相同，则第三时钟信号传输逻辑模块21所占面积等于第一时钟信号传输逻辑模块10所占面积和第二时钟信号传输逻辑模块30所占面积的加和。这样可能会导致带相位校准的时钟信号传输电路所占面积较大，且功耗较大的问题。

基于上述问题，可以采用另一种可选的实施方式来解决上述问题。图6是本发明提供的另一种第三时钟信号传输逻辑模块的结构示意图。在图4的基础上，接下来参照图6对第二种第三时钟信号传输逻辑模块21的结构进行说明：

可选地，第三时钟信号传输逻辑模块21包括：至少一个预设逻辑单元。

值得一提的是，第三时钟信号传输逻辑模块21中包括的多个预设逻辑单元的具体结构可以相同，也可以不同。作为一种示例，如图6中所示，第三时钟信号传输逻辑模块21中可以包括预设逻辑单元213-1和预设逻辑单元213-n等，其中，预设逻辑单元213-1中可以包括元件q和元件p，预设逻辑单元213-n中可以包括元件o。本实施例中，不对第三时钟信号传输逻辑模块21中包含的至少一个预设逻辑单元中的结构进行限制。

应理解，至少一个预设逻辑单元的时钟时延之和等于第一时钟信号传输逻辑模块10的延时与第二时钟信号传输逻辑模块30的延时的加和。

具体地，根据第一时钟信号传输逻辑模块10的逻辑结构和第二时钟信号传输逻辑模块30的逻辑结构，选择至少一个预设逻辑单元，以使得至少一个预设逻辑单元的组合等效于第一时钟信号传输逻辑模块10的逻辑结构和第二时钟信号传输逻辑模块30的逻辑结构的组合，进一步使得至少一个预设逻辑单元的时钟时延之和等于第一时钟信号传输逻辑模块10的延时与第二时钟信号传输逻辑模块30的延时的加和。可以理解，当某一逻辑结构和另一逻辑结构所产生的延时相同时，可以说明上述两个逻辑结构等效。

示例性的，第一时钟信号传输逻辑模块10中包括依次串联的元件A、元件B和元件C，第二时钟信号传输逻辑模块30中包括依次串联的元件D、元件E和元件F，其中，元件A和元件B可以等效为元件X，元件C、元件D、元件E和元件F可以等效为元件Y，则第三时钟信号传输逻辑模块21可以包括串联的元件X和元件Y。

本实施例中，第三时钟信号传输逻辑模块包括的至少一个预设逻辑单元，通过使至少一个预设逻辑单元产生的延时等于第一延时和第二延时的加和，从而达到使第二时钟信号的相位超前初始时钟信号的相位第二延时的目的，且不占用过多空间，并且没有过多功耗。

值得注意的是，由至少一个预设逻辑单元组成的第三时钟信号传输逻辑模块21可能会牺牲延时的精度。因此，在实际设计过程中，可以根据应用场景判断第三时钟信号传输逻辑模块21具体选用何种组成结构。

为详细描述预设逻辑单元的结构，图7是本发明提供的一种预设逻辑单元的结构示意图。接下来，在图6的基础上，参照图7详细介绍预设逻辑单元213的结构。

可选地，预设逻辑单元包括：第一触发器。

具体地，预设逻辑单元213-1中包括第一触发器2131-1，预设逻辑单元213-n中包括第一触发器2131-n。

其中，第一触发器可以在时序逻辑电路中实现记忆和存储功能。通过第一触发器及其他元器件的组合，可以使至少一个预设逻辑单元所产生的延时等于第一延时和第二延时的加和。

可选地，图8是本发明提供的一种鉴相单元的结构示意图。接下来，在图4的基础上，参照图8详细介绍鉴相单元221的结构。

可选地，鉴相单元221包括：鉴相器2211。

其中，鉴相器2211的第一输入端与第一时钟信号传输逻辑模块10的输出端连接，鉴相器2211的第二输入端与第三时钟信号传输逻辑模块21的输出端连接，鉴相器2211的输出端与相位调整单元222的输入端连接。

鉴相器2211可以基于接收到的第一时钟信号及第三时钟信号进行时钟互采，确定第一延时和第三延时，并生成鉴相信号。该鉴相信号表示第一延时和第三延时之间的误差。

本实施例中，通过鉴相单元中的鉴相器生成鉴相信号并发送给相位调整单元，从而使相位调整模块基于鉴相信号生成第二时钟信号，且达到使第二时钟信号的相位超前于初始时钟信号第二延时的效果。

作为一种可选的实施方式，图8中的鉴相器2211的结构可以如图9所示。图9是本发明提供的一种鉴相器的结构示意图。在图9中，鉴相器2211包括：延迟单元2212和第二触发器2213。

具体的，延迟单元2212的第一端与第一时钟信号传输逻辑模块10的输出端连接，延迟单元2212的第二端与相位调整单元222的第二输入端连接，延迟单元2212的第三端与第二触发器2213连接，相位调整单元222的第一输入端用于连接第一时钟信号传输逻辑模块10。延迟单元2212用于根据第一时钟信号传输逻辑模块输出的第一时钟信号进行延迟后输入到第二触发器2213，再将第二触发器2213输出的时钟信号反馈到相位调整单元222进行相位调整。

其中，延迟单元2212和第二触发器2213可以组成一组检测组，鉴相器2211可以包括至少一个上述检测组，从而将延迟单元2212输出的信号发送给直接换算到相位调整单元222进行时钟信号的相位调整。本实施例对上述检测组的数量并不做限制。

本实施例中，通过延迟单元和第二触发器对接收到的时钟信号进行鉴相，从而输出准确的鉴相信号。

为实现相位调整，进一步的，图10是本发明提供的一种相位调整单元的结构示意图。在图8的基础上，相位调整单元222的结构如图10所示：相位调整单元222包括：至少一个可选延迟单元。

具体地，相位调整单元222包括：可选延迟单元2221-1及可选延迟单元2221-n等可选延迟单元。

其中，可选延迟单元2221-1和可选延迟单元2221-n等的组成结构可以相同，也可以不相同。本实施例并不对各可选延迟单元的具体结构进行限制。

其中，各可选延迟单元用于根据鉴相单元221发送的鉴相信号调整第一时钟信号的相位。

具体地，鉴相单元221可以使用时钟互采的方式，将鉴相信号发送给相位调整单元222中的第一个可选延迟单元2221-1，并由相位调整单元222中的多个可选延迟单元逐步调整延时，直至鉴相单元221输出的鉴相信号依次表现为低电平和高电平，则说明被调整的第一时钟信号刚好越过上一阶段第一时钟信号的上升沿，从而实现时钟信号的相位对齐调整的目的。

本实施例通过由至少一个可选延迟单元组成的相位调整单元，实现时钟信号的相位对齐的目的，使输出的第二时钟信号的相位精准的超前于初始时钟信号第一延时。

基于同一发明构思，本发明实施例中还提供一种芯片。图11是本发明提供的一种芯片的结构示意图。如图11所示，芯片包括输入模块1、输出模块3以及带相位校准的时钟信号传输电路2。其中，带相位校准的时钟信号传输电路2可以是上述带相位校准的时钟信号传输电路。

输入模块1与带相位校准的时钟信号传输电路2的输入端连接，用于向带相位校准的时钟信号传输电路2输入初始时钟信号。

带相位校准的时钟信号传输电路2的输出端与输出模块3的输入端连接，带相位校准的时钟信号传输电路2接收到初始时钟信号后，生成目标时钟信号并发送给输出模块3。

以上仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种带相位校准的时钟信号传输电路，其特征在于，所述带相位校准的时钟信号传输电路包括：第一时钟信号传输逻辑模块、第二时钟信号传输逻辑模块及相位反馈模块；

所述第一时钟信号传输逻辑模块的输入端用于接入初始时钟信号，所述第一时钟信号传输逻辑模块的输出端与所述相位反馈模块的输入端连接，所述第一时钟信号传输逻辑模块用于向所述相位反馈模块输出第一时钟信号，所述第一时钟信号的相位相对于所述初始时钟信号具有第一延时；

所述相位反馈模块的输出端与所述第二时钟信号传输逻辑模块的输入端连接，所述相位反馈模块用于确定所述第一延时以及所述第二时钟信号传输逻辑模块对应的第二延时，根据所述第一延时以及所述第二延时对所述第一时钟信号进行调整，得到第二时钟信号，并将所述第二时钟信号发送给所述第二时钟信号传输逻辑模块，所述第二时钟信号的相位相对于所述初始时钟信号的相位提前所述第二延时；

所述第二时钟信号传输逻辑模块用于基于所述第二时钟信号输出目标时钟信号，所述目标时钟信号与所述初始时钟信号的相位相同。

2.根据权利要求1所述的带相位校准的时钟信号传输电路，其特征在于，所述相位反馈模块包括：第三时钟信号传输逻辑模块以及相位调整模块；

所述第三时钟信号传输逻辑模块用于产生第三延时，且所述第三延时等于所述第一时钟信号传输逻辑模块的延时与所述第二时钟信号传输逻辑模块的延时的加和；

所述相位调整模块的第一输入端与所述第一时钟信号传输逻辑模块的输出端连接；

所述相位调整模块的输出端与所述第三时钟信号传输逻辑模块的输入端连接；

所述第三时钟信号传输逻辑模块的输出端与所述相位调整模块的第二输入端连接。

3.根据权利要求2所述的带相位校准的时钟信号传输电路，其特征在于，所述相位调整模块包括：鉴相单元和相位调整单元；

所述鉴相单元的第一输入端与所述第一时钟信号传输逻辑模块的输出端连接，所述鉴相单元的第二输入端与所述第三时钟信号传输逻辑模块的输出端连接；

所述鉴相单元的输出端与所述相位调整单元的输入端连接；

所述相位调整单元的输出端分别与所述第三时钟信号传输逻辑模块的输入端和所述第二时钟信号传输逻辑模块的输入端连接。

4.根据权利要求2所述的带相位校准的时钟信号传输电路，其特征在于，所述第三时钟信号传输逻辑模块包括：第一时钟信号传输逻辑单元和所述第二时钟信号传输逻辑单元；

所述第一时钟信号传输逻辑单元和所述第一时钟信号传输逻辑模块结构相同，所述第二时钟信号传输逻辑单元和所述第二时钟信号传输逻辑模块结构相同；

所述第一时钟信号传输逻辑单元的输入端与所述相位调整模块的输出端连接，所述第一时钟信号传输逻辑单元的输出端与所述第二时钟信号传输逻辑单元的输入端连接；

所述第二时钟信号传输逻辑单元的输出端与所述相位调整模块的第二输入端连接。

5.根据权利要求2所述的带相位校准的时钟信号传输电路，其特征在于，所述第三时钟信号传输逻辑模块包括：至少一个预设逻辑单元；

所述至少一个预设逻辑单元的时钟时延之和等于所述第一时钟信号传输逻辑模块的延时与所述第二时钟信号传输逻辑模块的延时的加和。

6.根据权利要求5所述的带相位校准的时钟信号传输电路，其特征在于，所述预设逻辑单元包括：第一触发器。

7.根据权利要求3所述的带相位校准的时钟信号传输电路，其特征在于，所述鉴相单元包括：鉴相器。

8.根据权利要求7所述的带相位校准的时钟信号传输电路，其特征在于，所述鉴相器包括：延迟单元和第二触发器。

9.根据权利要求3所述的带相位校准的时钟信号传输电路，其特征在于，所述相位调整单元包括：至少一个可选延迟单元；

各所述可选延迟单元用于根据所述鉴相单元发送的鉴相信号调整第一时钟信号的相位。

10.一种芯片，其特征在于，所述芯片包括输入模块、输出模块以及如权利要求1至9任一项所述的带相位校准的时钟信号传输电路；

所述输入模块与所述带相位校准的时钟信号传输电路的输入端连接，用于向所述带相位校准的时钟信号传输电路输入初始时钟信号；

所述带相位校准的时钟信号传输电路的输出端与所述输出模块的输入端连接，所述带相位校准的时钟信号传输电路接收到所述初始时钟信号后，生成目标时钟信号并发送给所述输出模块。