JP2009206853A - 位相検出装置、位相比較装置およびクロック同期装置 - Google Patents

位相検出装置、位相比較装置およびクロック同期装置 Download PDF

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Abstract

【課題】クロック同期システムに用いる位相比較器として、次段のカウンタに影響を与えることなく、クロックの同期がとれた際に確実にロックをかけること。
【解決手段】本発明は、基準クロックの位相に対する比較クロックの位相のずれを検出する第1の位相比較部K1aと、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での両クロックの位相のずれを検出する第2の位相比較部K1bと、第1の位相比較部K1aの出力と第2の位相比較部K1bの出力との論理積を位相ずれの検出結果として出力する論理積部AND1とを備える
【選択図】図1

Description

本発明は、基準クロックの位相に対する比較クロックの位相のずれを検出する位相検出装置、および位相遅れ、位相進みを検出する位相比較装置ならびに両クロックの位相を同期させるクロック同期装置に関する。
クロック同期システムにおいて、位相同期ループ(Phase Locked Loop、以下「PLL」と言う。)や、遅延同期ループ(Delay Locked Loop、以下「DLL」と言う。)等で代表されるクロックジェネレータは、外部データ(外部クロック)と内部クロックとの同期を保つために必要不可欠な要素回路であり、外部クロックと内部クロックとの位相関係をクロックジェネレータによって精度良く合わせ込むことが安定なクロック同期システムを構築する上で非常に重要となっている。
図8は、クロックジェネレータの例として、デジタル方式によるDLLの構成を示すブロック図である。このDLLでは、外部クロックCLKEXTと内部クロックCLKINTとの位相差を比較する位相比較器1、位相比較器1からの出力信号UPおよびDNにより遅延時間を制御するアップ/ダウンカウンタ(以下、「カウンタ」と言う。)2、遅延時間の調整を行う遅延ライン3およびクロックドライバ4から構成されている。
図9は、遅延ラインを構成するDelay Unitの例を示す回路図で、インバータINV1、INV2、INV3、スイッチSW1、SW2、容量C1、C2によって構成されている。この遅延ラインでは、図8に示すカウンタ2からの出力信号n bitのレベルにより容量C1およびC2を遅延ラインに接続するかしないかの切り替えが行われ、これによって遅延量の調整を実現している。
図10は、デジタル方式DLLのタイミングチャートである。このタイミングチャートをもとに位相調整の動作原理を説明する。すなわち、外部クロックCLKEXTより内部クロックCLKINTの方が遅れている場合(図10に示す期間1)は、信号DNが”H”レベルとなり、図8に示すカウンタ2はダウンカウントしていき、遅延調整用の容量(図9に示す容量C1およびC2)が次々と遅延ラインから切り離され、外部クロックCLKEXTと内部クロックCLKINTとの位相差は縮まっていく。
逆に、内部クロックCLKINTが外部クロックCLKEXTを追い越してしまった場合(図10に示す期間2)は、信号UPが”H”レベルとなり、図8に示すカウンタ2はアップウントしていき、遅延調整用の容量(図9に示す容量C1およびC2)が次々と遅延ラインに接続され、外部クロックCLKEXTと内部クロックCLKINTとの位相差は縮まっていくことになる。
以上のような構成/動作により、外部クロックCLKEXTと内部クロックCLKINTとの位相差を見かけ上ゼロに近づけていくことになるが、その精度は位相比較器1の精度に大きく左右されることになる。つまり、高精度なクロックジェネレータを設計するには外部クロックCLKEXTと内部クロックCLKINTとの位相差を高精度に検出することが可能な位相比較器1を設計することが必要となる。
図11は、従来の位相比較器を説明する図、図12は、従来の位相比較器の入出力波形を説明する図である。図11に示すように、従来の位相比較器はD型フリップフロップ(以下、「DFF」と言う。)を用いた構成であり、データ信号Dとして内部クロックCLKINTを、クロック信号CKとして外部クロックCLKEXTをそれぞれ接続し、正相出力Qに信号UPを、逆相出力Qbに信号DNを接続している。
図12に示すように、外部クロックCLKEXTより内部クロックCLKINTの方が遅れている場合は信号DNが”H”レベルとなり、外部クロックCLKEXTより内部クロックCLKINTの方が進んでいる場合は信号UPが”H”レベルとため、位相比較器としての機能を実現していることがわかる。この構成では、DFFの不感帯を狭めることがそのまま位相差検出の高精度化につながるため、高速に応答し不感帯の狭いダイナミック型のDFFを用いることで、位相検出の精度を高めることが可能となる。
図13は、ダイナミック型DFFの一例を示す回路図である。この回路はTrue Signal Phase Clock(以下、「TSPC」と言う。)DFFであり、正相クロックのみで動作させることにより高速、狭不感帯を実現している。
DFFは、第1のpチャネルトランジスタP1、第2のpチャネルトランジスタP2および第1のnチャネルトランジスタN1から構成される第1のラッチ回路L1、第3のpチャネルトランジスタP3および第2のnチャネルトランジスタN2、第3のnチャネルトランジスタN3から構成される第2のラッチ回路L2、さらに第4のpチャネルトランジスタP4および第4のnチャネルトランジスタN4、第5のnチャネルトランジスタN5から構成される第3のラッチ回路L3およびインバータINV4から構成されている。
データ信号Dは、第1のpチャネルトランジスタP1および第1のnチャネルトランジスタN1のゲートに接続され、クロック信号CKは第2のpチャネルトランジスタP2、第3のpチャネルトランジスタP3および第3のnチャネルトランジスタN3、第4のnチャネルトランジスタN4のゲートに接続されている。
また、第1のラッチ回路L1の出力信号NCは第2のnチャネルトランジスタN2のゲートに、第2のラッチ回路L2の出力信号Xは第4のpチャネルトランジスタP4および第5のnチャネルトランジスタN5のゲートへそれぞれ接続されている。
図14は、DFFのデータ信号のDの”L”レベルを取り込む際のタイミングチャートである。データ信号Dおよびクロック信号CKが”L”レベルになると、内部ノードNCが”H”レベルになる。これをうけて第2のnチャネルトランジスタN2がオンし、内部ノードAも”H”レベルとなる。
次に、クロック信号CKが”H”レベルになると、内部ノードNCはフローティング状態となる。このタイミングで第3のnチャネルトランジスタN3がオンするため、内部ノードAが”L”レベルに変化することになり、第2のnチャネルトランジスタN2のゲート容量によるカップリングの影響をうけ、フローティングとなっている内部ノードNCはレベルが落ち込むことになる。このため、第2のnチャネルトランジスタN2のgm(相互コンダクタンス)が落ち、内部ノードXの信号変化が遅くなり、クロック信号CKの立ち上がりタイミングから”L”出力までに遅延が生じてしまう。
さらに、データ信号Dの立ち上がりを受けて内部ノードNCが”L”レベルとなり、第2のnチャネルトランジスタN2がオフするまでの時間とクロック信号CKの立ち上がりから内部ノードXが”L”レベルまで変化するまでの時間との差がデータホールド時間のマージンと考えられるから、前述したようなクロック信号CKの立ち上がりを受けて内部ノードNCが中間レベルに落ちこむことはデータホールド時間のマージンを損なうことになってしまう。つまり、内部にフローティングノードがあることにより高速性と狭不感帯の性能とを損なっていることになる。
従来、TSPC−DFFを改善した例として、内部ノードNCにプルダウン用のnチャネルトランジスタを接続し、そのゲートレベルとしてクロック信号CKを遅延させた信号で制御させる技術が開示されている(特許文献1参照)。
また、図11に示すように、単純にDFF1個で位相比較器を実現した場合、DFFの不感帯幅が図9で示したようなDelay Unitでの制御可能な遅延時間より短くなると、カウントアップとカウントダウンとを繰り返し、ロックがかからない状況に陥ってしまうことから、必要以上にDFF自体の不感帯幅を狭めることができないという問題を含んでいる。このような観点から、図15に示されるような位相比較器も用いられている。この位相比較器では、UP(またはDOWN)が”H”となる期間が位相差に相当し、UPとDOWNとが共に立ち上がった場合はフリップフロップにリセットがかかり、共に立ち下がるようになっている(図16参照)。
特開2005−318479号公報
しかしながら、この位相比較器はアナログタイプのDLLで広く用いられており、そのままデジタルタイプのDLLに適用した場合、UP(またはDOWN)のパルスを取り込む次段回路であるカウンタの不感帯も狭める必要が生じてしまう。また、UPとDOWNとが共に立ち上がった場合はフリップフロップにリセットがかかり、共に立ち下がるようになっているが、実際にはリセットがかかるまでに有限の時間を要するため両方の出力が過渡的に立ち上がる期間が存在するため次段回路であるカウンタが誤動作を起こすという問題も生じる。
本発明は、クロック同期システムに用いる位相比較器として、次段のカウンタに影響を与えることなく、クロックの同期がとれた際に確実にロックをかけることができる位相比較器を提供することを目的とする。
本発明は、基準クロックの位相に対する比較クロックの位相のずれを検出する第1の位相比較部と、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での両クロックの位相のずれを検出する第2の位相比較部と、第1の位相比較部の出力と第2の位相比較部の出力との論理積を位相ずれの検出結果として出力する論理積部とを備える位相検出装置である。
このような本発明では、第1の位相比較部での位相のずれの検出結果に対して、第2の位相比較部での位相のずれの検出結果が所定時間遅延または進んだ状態での検出結果となるため、位相のずれが遅れから進み、もしくは進みから遅れに切り替わった段階で論理積部からの出力が”L”レベルとなり、位相ずれの検出結果を固定できるようになる。
また、本発明は、基準クロックの位相に対する比較クロックの位相の遅れを検出する遅れ位相検出部と、基準クロックの位相に対する比較クロックの位相の進みを検出する進み位相検出部とを備える位相比較装置において、遅れ位相検出部が、基準クロックの位相に対する比較クロックの位相の遅れを検出する第1の位相比較部と、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の遅れを検出する第2の位相比較部と、第1の位相比較部の出力と第2の位相比較部の出力との論理積を位相遅れの検出結果として出力する第1の論理積部とを備え、進み位相検出部が、基準クロックの位相に対する比較クロックの位相の進みを検出する第3の位相比較部と、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の進みを検出する第4の位相比較部と、第3の位相比較部の出力と第4の位相比較部の出力との論理積を位相進みの検出結果として出力する第2の論理積部とを備える位相比較装置である。
このような本発明では、遅れ位相検出部および進み位相検出部において、位相の遅れや進みを検出するにあたり、遅れ位相検出部では、第1の位相比較部での位相の遅れの検出結果に対して、第2の位相比較部での位相の遅れの検出結果が所定時間遅延または進んだ状態での検出結果となり、進み位相検出部では、第3の位相比較部での位相の進みの検出結果に対して、第4の位相比較部での位相の進みの検出結果が所定時間遅延または進んだ状態での検出結果となることから、位相のずれが遅れから進み、もしくは進みから遅れに切り替わった段階で第1の論理積部からの出力、もしくは第2の論理積部からの出力が”L”レベルとなり、位相ずれの検出結果を固定できるようになる。
また、本発明は、基準クロックの位相に対する比較クロックの位相のずれを検出し、位相遅れと位相進みとで逆相の信号を出力する第1の位相比較部と、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の遅れを検出する第2の位相比較部と、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の進みを検出する第3の位相比較部と、第1の位相比較部の位相遅れの出力と第2の位相比較部の出力との論理積を位相遅れの検出結果として出力する第1の論理積部と、第1の位相比較部の位相進みの出力と第3の位相比較部の出力との論理積を位相進みの検出結果として出力する第2の論理積部とを備える位相比較装置である。
このような本発明では、位相の遅れや進みを検出するにあたり、第1の位相比較部での位相の遅れの検出結果に対して、第2の位相比較部での位相の遅れの検出結果が所定時間遅延または進んだ状態での検出結果となり、第1の位相比較部での位相の進みの検出結果に対して、第3の位相比較部での位相の進みの検出結果が所定時間遅延または進んだ状態での検出結果となることから、位相のずれが遅れから進み、もしくは進みから遅れに切り替わった段階で第1の論理積部からの出力、もしくは第2の論理積部からの出力が”L”レベルとなり、位相ずれの検出結果を固定できるようになる。
また、本発明は、基準クロックの位相と比較クロックの位相との同期をとるクロック同期装置において、基準クロックの位相に対する比較クロックの位相の遅れおよび進みを検出する位相比較器と、位相比較器から検出結果に基づきカウント値を出力するアップ/ダウンカウンタと、アップ/ダウンカウンタから出力されるカウント値に基づき複数の遅延素子の介在量を調整し、比較クロックの遅延素子の遅延量を調整する遅延ラインとを備えており、位相比較器が、基準クロックの位相に対する比較クロックの位相の遅れを検出する第1の位相比較部と、基準クロックおよび比較クロックのいずれか一方について遅延素子の最小遅延時間だけ遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の遅れを検出する第2の位相比較部と、第1の位相比較部の出力と第2の位相比較部の出力との論理積を位相遅れの検出結果として出力する第1の論理積部とを備える遅れ位相検出部と、基準クロックの位相に対する比較クロックの位相の進みを検出する第3の位相比較部と、基準クロックおよび比較クロックのいずれか一方について遅延素子の最小遅延時間だけ遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の進みを検出する第4の位相比較部と、第3の位相比較部の出力と第4の位相比較部の出力との論理積を位相進みの検出結果として出力する第2の論理積部とを備える進み位相検出部とを備えているクロック同期装置である。
このような本発明では、基準クロックと比較クロックとの同期をとるにあたり、遅れ位相検出部では、第1の位相比較部での位相の遅れの検出結果に対して、第2の位相比較部での位相の遅れの検出結果が遅延素子の最小遅延時間だけ遅延または進んだ状態での検出結果となり、進み位相検出部では、第3の位相比較部での位相の進みの検出結果に対して、第4の位相比較部での位相の進みの検出結果が遅延素子の最小遅延時間だけ遅延または進んだ状態での検出結果となることから、位相のずれが遅れから進み、もしくは進みから遅れに切り替わった段階で第1の論理積部からの出力、もしくは第2の論理積部からの出力が”L”レベルとなり、位相ずれを遅延素子の最小遅延時間内に収めた状態で固定できるようになる。
また、本発明は、基準クロックの位相と比較クロックの位相との同期をとるクロック同期装置において、基準クロックの位相に対する比較クロックの位相の遅れおよび進みを検出する位相比較器と、位相比較器から検出結果に基づきカウント値を出力するアップ/ダウンカウンタと、アップ/ダウンカウンタから出力されるカウント値に基づき複数の遅延素子の介在量を調整し、比較クロックの遅延素子の遅延量を調整する遅延ラインとを備えており、位相比較器が、基準クロックの位相に対する比較クロックの位相のずれを検出し、位相遅れと位相進みとで逆相の信号を出力する第1の位相比較部と、基準クロックおよび比較クロックのいずれか一方について遅延素子の最小遅延時間だけ遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の遅れを検出する第2の位相比較部と、基準クロックおよび比較クロックのいずれか一方について遅延素子の最小遅延時間だけ遅延または進んだ状態での基準クロックの位相に対する比較クロックの位相の進みを検出する第3の位相比較部と、第1の位相比較部の位相遅れの出力と第2の位相比較部の出力との論理積を位相遅れの検出結果として出力する第1の論理積部と、第1の位相比較部の位相進みの出力と第3の位相比較部の出力との論理積を位相進みの検出結果として出力する第2の論理積部とを備えているクロック同期装置である。
このような本発明では、基準クロックと比較クロックとの同期をとるにあたり、第1の位相比較部での位相の遅れの検出結果に対して、第2の位相比較部での位相の遅れの検出結果が遅延素子の最小遅延時間だけ遅延または進んだ状態での検出結果となり、第1の位相比較部での位相の進みの検出結果に対して、第3の位相比較部での位相の進みの検出結果が遅延素子の最小遅延時間だけ遅延または進んだ状態での検出結果となることから、位相のずれが遅れから進み、もしくは進みから遅れに切り替わった段階で第1の論理積部からの出力、もしくは第2の論理積部からの出力が”L”レベルとなり、位相ずれを遅延素子の最小遅延時間内に収めた状態で固定できるようになる。
本発明によれば、クロック同期システムに用いる位相比較器として、次段のカウンタに影響を与えることなく、クロックの同期がとれた際に確実にロックをかけることができる位相比較器を提供することが可能となる。
以下、本発明の実施の形態を図に基づき説明する。
<位相検出器>
図1は、本実施形態に係る位相検出装置を説明する回路図である。すなわち、この位相検出装置K1は、基準クロックの位相に対する比較クロックの位相のずれを検出する第1の位相比較部K1aと、基準クロックおよび比較クロックのいずれか一方について所定時間遅延した状態での両クロックの位相のずれを検出する第2の位相比較部K1bと、第1の位相比較部K1aの出力と第2の位相比較部K1bの出力との論理積を位相ずれの検出結果として出力する論理積部AND1とを備える。
図1に示す位相検出装置K1では、基準クロックおよび比較クロックとして、入力クロックCLKINTもしくは外部クロックCLKEXTのいずれか一方を基準クロック、他方を比較クロックとして用いている。具体的には、後述するフリップフロップ回路であるTSPCDFF1およびTSPCDFF2のクロック信号CKとして入力されるクロックが基準クロック、データ信号Dとして入力されるクロックが比較クロックとなる。
第1の位相比較部K1aは、TSPC型DFFとしてTSPCDFF1を備えており、バッファBUF1、BUF2、さらに図8で示したようなDelay Unitであるdelayunit1、delayunit2から構成されている。このうち、バッファBUF1およびdelayunit1は比較クロックが入力されるTSPCDFF1のデータ信号Dのラインに接続され、バッファBUF2およびdelayunit2は基準クロックが入力されるTSPCDFF1のクロック信号CKのラインに接続されている。
第2の位相比較部K1bは、TSPC型DFFとしてTSPCDFF2を備えており、バッファBUF3、BUF4、さらに図8で示したようなDelay Unitであるdelayunit3、delayunit4から構成されている。このうち、バッファBUF3およびdelayunit3は比較クロックが入力されるTSPCDFF2のデータ信号Dのラインに接続され、バッファBUF4およびdelayunit4は基準クロックが入力されるTSPCDFF2のクロック信号CKのラインに接続されている。
このように、第1の位相比較部K1aと第2の位相比較部K1bとは同じ構成となっているが、第1の位相比較部K1aのdelayunit1、delayunit2はともにdelay offとなっているのに対し、第2の位相比較器K1bのdelayunit3、delayunit4は、delayunit3がdelay on、delayunit4がdelay offとなっている点で相違する。
したがって、第1の位相比較部K1aでは、基準クロックと比較クロックとの位相のずれの検出結果として現時点での結果を得ることができ、第2の位相比較部K1bでは位相のずれの検出結果としてdelay unitの1つ分の遅延時間(最小遅延時間)だけ遅延した状態での結果を得ることができ、これらの検出結果が論理積部AND1に入力されることになる。
これにより、第1の位相比較部K1aおよび第2の位相比較部K1bとも基準クロックと比較クロックとの位相の遅れもしくは進みを検出している場合には論理積部AND1から位相の遅れもしくは進みを検出していることを示す”H”レベルの信号が出力され、位相の遅れもしくは進みを検出していない場合には論理積部AND1から位相の遅れもしくは進みを検出していないことを示す”L”レベルの信号が出力される。
また、第1の位相比較部K1aでの位相のずれの検出結果は現時点での結果であり、第2の位相比較部K1bでの位相のずれの検出結果はdelay unitの1つ分の遅延時間(最小遅延時間)だけ遅延した状態での結果であることから、基準クロックと比較クロックとの位相の遅れ/進みの関係が逆転しても、第1の位相比較部K1aと第2の位相比較部K1bとの検出結果が即座に一致せず、delay unitの1つ分遅れることになる。
このため、基準クロックと比較クロックとの位相のずれが遅れから進み、もしくは進みから遅れに切り替わった段階でdelay unitの1つ分の遅延時間内では論理積部AND1からの出力が”L”レベルに固定される状態となる。したがって、例えば、基準クロックの位相と比較クロックの位相とが遅れ/進みを交互に繰り返す共振現象を抑制することが可能となる。
なお、図1に示す位相検出装置K1の構成例では、第1の位相比較部K1aでの位相のずれの検出に対して第2の位相比較部K1bでの位相のずれの検出がdelay unitの1つ分遅延している構成を説明したが、第1の位相比較部K1aでの位相のずれの検出に対して第2の位相比較部K1bでの位相のずれの検出がdelay unitの1つ分進んでいる構成であっても同様の効果を得ることができる。
この場合、第1の位相比較部K1aのdelayunit1、delayunit2をともにdelay on、第2の位相比較器K1bのdelayunit3、delayunit4については、delayunit3をdelay off、delayunit4をdelay onにすればよい。
<位相比較装置>
図1に示す位相検出装置は、基準クロックと比較クロックとの位相の遅れを検出する遅れ位相検出部および進みを検出する進み位相検出部に適用することで、位相比較装置として利用することができる。
図2は、本実施形態の位相検出装置を用いた位相比較装置の構成例(その1)を説明する回路図である。この位相比較装置は、高速、狭不感帯な本実施形態のフリップフロップ回路(TSPC型のDFF)を用い、さらに現状の位相関係とカウンタを1ビット進めたあるいは遅らせた状態での位相関係を同時にモニタする手段を加えることにより確実にロックポイントを見つけることを可能にしている。
すなわち、この位相比較装置では、遅れ位相検出部K1と進み位相検出部K2とを備えた構成となっており、これら位相検出部K1、K2では外部クロックCLKEXEと内部クロックCLKINTとの接続先がそれぞれ逆に接続されている。
このうち、遅れ位相検出部K1は、現位相関係比較部K11、1ウントダウン後位相関係比較部K12およびAND1から構成されている。また、進み位相検出部K2は、現位相関係比較部K21、1カウントアップ後位相関係比較部K22およびAND2から構成されている。
現位相関係比較部K11は、上記説明した本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF1を備えており、バッファBUF1、BUF2、さらに図8で示したようなDelay Unitであるdelayunit1、delayunit2から構成されている。
現位相関係比較部K11では、内部クロックCLKINTがdelayunit1からバッファBUF1を介してTSPCDFF1のデータ信号Dに入力され、外部クロックCLKEXEが、delayunit2からバッファBUF2を介してTSPCDFF1のクロック信号に入力され、TSPCDFF1のデータ出力QがAND1の一方に接続されている。
1カウントダウン後位相関係比較部K12も本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF2を備えており、バッファBUF3、BUF4、さらに図8で示したようなDelay Unitであるdelayunit3、delayunit4から構成されている。
1カウントダウン後位相関係比較部12も現位相関係比較部K11と基本的に同じ回路構成であり、内部クロックCLKINTがdelayunit3からバッファBUF3を介してTSPCDFF2のデータ信号Dに入力され、外部クロックCLKEXEが、delayunit4からバッファBUF4を介してTSPCDFF2のクロック信号に入力され、TSPCDFF2のデータ出力QがAND1の一方に接続されているが、TSPCDFF2のデータ信号Dに接続されているラインのDelayUnit3がdelay onの状態である点が異なる。
現位相関係比較部K21は、上記説明した本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF1を備えており、バッファBUF5、BUF6、さらに図8で示したようなDelay Unitであるdelayunit5、delayunit6から構成されている。
現位相関係比較部K2では、外部クロックCLKEXEがdelayunit5からバッファBUF5を介してTSPCDFF1のデータ信号Dに入力され、内部クロックCLKINTが、delayunit6からバッファBUF6を介してTSPCDFF1のクロック信号に入力され、TSPCDFF1のデータ出力QがAND2の一方に接続されている。
1カウントアップ後位相関係比較部K22も本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF2を備えており、バッファBUF7、BUF8、さらに図8で示したようなDelay Unitであるdelayunit7、delayunit8から構成されている。
1カウントアップ後位相関係比較部K22も現位相関係比較部K21と基本的に同じ回路構成であり、外部クロックCLKEXEがdelayunit7からバッファBUF7を介してTSPCDFF2のデータ信号Dに入力され、内部生クロックCLKINTが、delayunit8からバッファBUF8を介してTSPCDFF2のクロック信号に入力され、TSPCDFF2のデータ出力QがAND2の一方に接続されているが、TSPCDFF2のデータ入力側に接続されているラインのdelayunit7がdelay onの状態である点が異なる。
ここで、delay onの状態とは図8で示す信号n bitが”H”レベルであり、容量が遅延ラインに接続された状態にあることを示す。つまり、遅れ位相検出部K1であれば現位相関係比較部K11に対して1カウントダウン後位相関係比較部K12では内部クロックCLKINTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになり、進み位相検出部K2であれば現位相関係比較部K12に対して1カウントアップ後位相関係比較部K22では外部クロックCLKEXEが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
したがって、現状の位相関係とカウンタを1ビット遅らせた状態での位相関係とを同時にモニタしていることとなり、カウンタを1ビット遅らせた状態で位相が逆転する場合、つまり、1カウントダウン後位相関係比較部K12の出力が”L”レベルになった場合はAND1によりカウントダウン信号DNを”L”レベルとし、カウンタ動作を停止させることができ、1カウントアップ後位相関係比較部K22の出力が”L”レベルになった場合はAND2によりカウントアップ信号UPを”L”レベルとし、カウンタ動作を停止させることができる。
このことにより遅れ位相の場合、遅延ラインで調整可能な最小単位の遅延時間以内の位相ずれで確実にロックをかけることが可能となる。
一方、進み位相検出部K2であれば、現位相関係比較部K21に対して1カウントアップ後位相関係比較部K22では外部クロックCLKEXTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
したがって、現状の位相関係とカウンタを1ビット進めた状態での位相関係を同時にモニタしていることとなり、現状よりカウンタを1ビット進めた状態で位相が逆転する場合、つまり1カウントアップ後位相関係比較部K22の出力が”L”レベルになった場合はAND2によりカウントアップ信号UPを”L”レベルとし、カウンタ動作を停止させることができる。
このことにより、進み位相の場合も遅延ラインで調整可能な最小単位の遅延時間以内の位相ずれで確実にロックをかけることが可能となる。
図3は、本実施形態の位相検出装置を用いた位相比較装置の構成例(その2)を説明する回路図である。この位相比較装置は、基本的には図13に示す位相比較装置と同様に、DFF、バッファ、Delay Unitから構成される複数の位相比較部を備えた構成となっており、現位相関係比較部K110、1カウントダウン後の位相関係比較部K120、1カウントアップ後位相関係比較部K220を備えている。つまり、図2に示す位相比較装置に遅れ位相検出部K1の現位相関係比較部K11と、進み位相検出部K2の現位相関係比較部K21とを共通にして、1つの現位相関係比較部K110にした構成である。
図2に示す位相比較装置との相違点は、1カウントアップ後位相関係比較部K120においてクロック入力ライン上のDelay Unit、delayunit14をdelay onの状態とし、現位相関係比較部K110のTSPCDFF3の逆相出力Qbと1カウントアップ後位相関係比較部K220の出力Qとを用いAND4によりカウントアップ信号UPを生成している点である。
具体的には、現位相関係比較部K110は、上記説明した本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF3を備えており、バッファBUF9、BUF10、さらに図8で示したようなDelay Unitであるdelayunit9、delayunit10から構成されている。
現位相関係比較部K110では、内部クロックCLKINTがdelayunit9からバッファBUF9を介してTSPCDFF3のデータ信号Dに入力され、外部クロックCLKEXEが、delayunit10からバッファBUF10を介してTSPCDFF3のクロック信号に入力され、TSPCDFF3のデータ出力QがAND3の一方に接続され、TSPCDFF3の逆相出力QbがAND4の一方に接続されている。
1カウントダウン後位相関係比較部K120も本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF4を備えており、バッファBUF11、BUF12、さらに図8で示したようなDelay Unitであるdelayunit11、delayunit12から構成されている。
1カウントダウン後位相関係比較部12も現位相関係比較部K110と基本的に同じ回路構成であり、内部クロックCLKINTがdelayunit11からバッファBUF11を介してTSPCDFF4のデータ信号Dに入力され、外部クロックCLKEXEが、delayunit12からバッファBUF12を介してTSPCDFF4のクロック信号に入力され、TSPCDFF4のデータ出力QがAND3の一方に接続されているが、TSPCDFF4のデータ信号Dに接続されているラインのDelayUnit11がdelay onの状態である点が異なる。
1カウントアップ後位相関係比較部K22も本実施形態に係るフリップフロップ回路であるTSPC型DFFとしてTSPCDFF2を備えており、バッファBUF7、BUF8、さらに図8で示したようなDelay Unitであるdelayunit7、delayunit8から構成されている。
1カウントアップ後位相関係比較部K22も現位相関係比較部K110と基本的に同じ回路構成であり、内部力クロックCLKINTがdelayunit13からバッファBUF13を介してTSPCDFF5のデータ信号Dに入力され、外部クロックCLKEXEがdelayunit14からバッファBUF14を介してTSPCDFF5のクロック信号に入力され、TSPCDFF4のデータ出力QがAND4の一方に接続されているが、TSPCDFF5のクロック入力側に接続されているラインのdelayunit14がdelay onの状態である点が異なる。
ここで、delay onの状態とは図8で示す信号n bitが”H”レベルであり、容量が遅延ラインに接続された状態にあることを示す。つまり、現位相関係比較部K110に対して1カウントダウン後位相関係比較部K120では内部クロックCLKINTが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになり、現位相関係比較部K110に対して1カウントアップ後位相関係比較部K220では外部クロックCLKEXEが遅延ラインで調整可能な最小単位の遅延分だけ遅延した状態で位相比較していることになる。
したがって、現状の位相関係とカウンタを1ビット遅らせた状態での位相関係とを同時にモニタしていることとなり、カウンタを1ビット遅らせた状態で位相が逆転する場合、つまり、1カウントダウン後位相関係比較部K120の出力が”L”レベルになった場合はAND3によりカウントダウン信号DNを”L”レベルとし、カウンタ動作を停止させることができ、1カウントアップ後位相関係比較部K220の出力が”L”レベルになった場合はAND4によりカウントアップ信号UPを”L”レベルとし、カウンタ動作を停止させることができる。
図3に示す位相比較装置のような構成をとることで、図2に示す位相比較装置と同様の効果を維持しつつ、回路規模を2/3に縮小することが可能となる。
なお、図2、図3に示す位相検出装置の構成例では、現位相関係比較部K110、K210での位相のずれの検出に対して1カウントダウン後位相関係比較部K120および1カウントアップ後位相関係比較部K220での位相のずれの検出がdelay unitの1つ分遅延している構成を説明したが、反対にdelay unitの1つ分進んでいる構成であっても同様の効果を得ることができる。この場合、各位相関係比較部に用いられるdelayunitのdelay off/delay onの状態を反転させればよい。
<フリップフロップ回路>
本実施形態の位相検出装置および位相比較装置では、位相の遅れおよび進みを検出し、遅れと進みとが交互に繰り返す共振動作を抑制して確実にロックをかけることができるため、高速動作が可能であり、かつ狭不感帯のフリップフロップ回路を適用することができる。以下、本実施形態の位相検出装置および位相比較装置に用いて好適なフリップフロップ回路について説明する。
図4は、本実施形態の位相検出装置および位相比較装置に用いて好適なフリップフロップ回路を説明する回路図である。このフリップフロップ回路は、主としてTSPC型DFFとなっている。すなわち、本実施形態のフリップフロップ回路は、データ信号Dと、クロック信号CKの立ち上がりのみ遅延した立ち上がり遅延クロック信号CKdとを入力し、このデータ信号Dが立ち下がっている状態で立ち上がり遅延クロック信号CKdの立ち下がりによって第1のノードである内部ノードNCの信号を立ち上げ、立ち上がり遅延クロック信号CKdの立ち上がりによって内部ノードNCの信号を立ち下げる第1のラッチ回路L1と、内部ノードNCの信号とクロック信号CKとを入力し、内部ノードNCの信号が立ち上がっている状態でクロック信号CKが立ち下がるタイミングにより第2のノードである内部ノードXの信号を立ち下げる第2のラッチ回路とL2、内部ノードXの信号とクロック信号CKとを入力し、クロック信号CKが立ち上がっている状態でのデータ信号Dを保持する出力信号Qを生成するための第3のラッチ回路L3と、内部ノードNCの信号を立ち上がり遅延クロック信号CKdによってプルダウンさせるプルダウン回路PDとを備えている。
ここで、立ち上がり遅延クロック信号CKdは、立ち上がり遅延回路DCによって生成される。図5は、立ち上がり遅延回路の例を示す回路図であり、入力段はpチャネルトランジスタP7のgm(相互コンダクタンス)を大に、nチャネルトランジスタN9のgmを小さく設定し、次段はその逆に設定していくことで入力信号(ここではクロック信号)の立ち上がりエッジの伝播遅延を大きく、立ち下がりエッジの伝播遅延を小さく設定している。
本実施形態のフリップフロップ回路において、第1のラッチ回路L1は、第1のpチャネルトランジスタP1と第2のpチャネルトランジスタP2と第1のnチャネルトランジスタN1とが直列に接続された構成を備え、第1のpチャネルトランジスタP1および第1のnチャネルトランジスタN1のゲートにデータ信号Dが入力され、第2のpチャネルトランジスタP2のゲートに立ち上がり遅延クロック信号CKdが入力される。
また、第2のラッチ回路L2は、第3のpチャネルトランジスタP3と第2のnチャネルトランジスタN2と第3のnチャネルトランジスタN3とが直列に接続された構成を備え、第3のpチャネルトランジスタP3のゲートおよび第3のnチャネルトランジスタN3のゲートにクロック信号CKが入力され、第2のnチャネルトランジスタN2のゲートに内部ノードNCの信号が入力される。
また、第3のラッチ回路L3は、第4のpチャネルトランジスタP4と第4のnチャネルトランジスタN4と第5のnチャネルトランジスタN5とが直列に接続された構成を備え、第4のpチャネルトランジスタP4のゲートおよび第5のnチャネルトランジスタN5のゲートに内部ノードXの信号が入力され、第4のnチャネルトランジスタN4のゲートにクロック信号CKが入力される。
また、プルダウン回路PDは、第6のnチャネルトランジスタN6を備えており、第6のnチャネルトランジスタN6のゲートに立ち上がり遅延クロック信号CKdが入力され、第6のnチャネルトランジスタN6のソースに内部ノードNCが接続される。
このプルダウン回路PDが内部ノードNCに接続されることで、内部ノードNCが動作中にフローティングとなることを防止することができる。つまり、内部ノードNCにプルダウン用の第6のnチャネルトランジスタN6を付加し、そのゲート電位およびラッチ回路L1を形成する第2のpチャネルトランジスタP2のゲート電位を立ち上がり遅延クロック信号CKdで制御することで、内部ノードNCが動作期間中フローティングレベルになることを防いでいる。
また、本実施形態では、内部ノードXにクロックドインバータ回路CINVが接続されている。クロックドインバータ回路CINVには、クロック信号CKと内部ノードNCの信号とが入力され、クロック信号CKの立ち上がりの際の内部ノードNCの信号によって内部ノードXのフローティングを防止している。
具体的には、クロックドインバータ回路CINVは、第5のpチャネルトランジスタP5と第6のpチャネルトランジスタP6と第7のnチャネルトランジスタN7と第8のnチャネルトランジスタN8とが直列に接続された構成を備え、第5のpチャネルトランジスタP5のゲートに内部ノードNCの信号が入力され、第6のpチャネルトランジスタP6のゲートおよび第7のnチャネルトランジスタN7のゲートに内部ノードXの信号がインバータINV3を介して入力され、第8のnチャネルトランジスタN8のゲートにクロック信号CKが入力される。
このクロックドインバータ回路CINVでは、第5のpチャネルトランジスタP5のゲート電位の制御をクロック信号CKではなく内部ノードNCで行うことにより、内部ノードXの信号変化を妨げることなく動作期間中フローティングになることを防いでいる。
なお、上記説明した具体的な回路構成は一例であり、同じ動作をするものであれば必ずしも上記回路に限定されるものではない。
次に、このフリップフロップ回路の動作原理を説明する。図6は、フリップフロップ回路の動作原理を説明するタイミングチャートである。先ず、データ信号Dおよびクロック信号CKが”L”レベルになると、立ち上がり遅延回路DCを経由し、立ち上がり遅延クロック信号CKdも”L”レベルとなり、内部ノードNCは”H”レベルになる。このとき、立ち上がり遅延回路DCにより立ち下がりの伝播遅延は極力抑えられていることから、内部ノードNCのプリチャージ時間のロスを抑制することができる。
次に、内部ノードNCの”H”レベルをうけて、第2のnチャネルトランジスタN2がオンし、内部ノードAも”H”レベルとなる。
次いで、クロック信号CKが”H”レベルになると、内部ノードAが”L”レベルに変化し、さらに内部ノードXも”L”レベルとなる。このとき内部ノードNCは、立ち上がり遅延クロック信号CKdによって制御される第6のnチャネルトランジスタN6によってプルダウンされており、”H”レベルに固定されている(フローティングになっていない)。これにより、内部ノードXの変化は高速行われることになる。
次に、立ち上がり遅延回路DCによりt3の時間経過後、立ち上がり遅延クロック信号CKdが”H”レベルに変化し、第6のnチャネルトランジスタN6がオフとなる。遅延時間t3は、内部ノードXが変化しインバータINV3が応答するために必要な時間分に設定されている。
これと同時に第5のpチャネルトランジスタP5がオンするため、内部ノードXはその状態が保持されることになる。
以上より、本実施形態のフリップフロップ回路では、動作期間中にフローティングとなるノードが存在せず、高速、狭不感帯といったTSPC−DFFの特性を損なうことなく安定動作を可能としている。
<DLL>
本実施形態に係る位相比較装置は、例えば、図8に示すデジタル方式のDLLにおける位相比較器1として適用されるものである。すなわち、DLLでは、外部クロックCLKEXTと内部クロックCLKINTとの位相差を比較する位相比較器1、位相比較器1からの出力信号UPおよびDNにより遅延時間を制御するカウンタ22、遅延時間の調整を行う遅延ライン3およびクロックドライバ4から構成されている。
遅延ラインは図9に示すようなインバータINV1、INV2、INV3、スイッチSW1、SW2、容量C1、C2よりなるDelay Unitによって構成され、図8に示すカウンタ2からの出力信号n bitのレベルにより容量C1およびC2を遅延ラインに接続するかしないかを切り替えることで遅延量の調整を実現している。
DLLでは、外部クロックCLKEXTより内部クロックCLKINTの方が遅れている場合は、信号DNが”H”レベルとなり、カウンタ2はダウンカウントしていき、遅延調整用の容量(図8に示す容量C1およびC2)が次々と遅延ラインから切り離され、外部クロックCLKEXTと内部クロックCLKINTとの位相差は縮まっていく。
逆に、内部クロックCLKINTが外部クロックCLKEXTを追い越してしまった場合は、信号UPが”H”レベルとなり、カウンタ2はアップウントしていき、遅延調整用の容量(図9に示す容量C1およびC2)が次々と遅延ラインに接続され、外部クロックCLKEXTと内部クロックCLKINTとの位相差は縮まっていくことになる。
図11に示すように、DLLに用いられる位相比較器をDFFで構成する場合、データ入力部(データ信号D)に内部クロックCLKINTを、クロック入力部に外部クロックCLKEXTをそれぞれ接続し、正相出力Qに信号UPを、逆相出力Qbに信号DNを接続している。
本実施形態の位相比較装置をDLLの位相比較器1に用いる場合、位相のずれが遅れから進み、もしくは進みから遅れに切り替わった段階で、遅延ライン3を構成する遅延素子の最小遅延時間内に収めた状態で位相ずれを固定できるようになり、位相比較器1からUP/DNの信号が交互に出力される共振現象を抑制することができる。
<表示装置>
図7は、本実施形態に係る位相比較装置を表示装置に適用した例を示すブロック図である。表示装置100は、複数の画素が例えばマトリクス状に配列された表示エリア101を中心として、その周辺に垂直ドライバ111、水平ドライバ112、共通電極113、リファレンスドライバ114、インタフェース回路115、データ処理回路116、タイミング発生回路117、シリアルインタフェース回路118が構成されている。
この表示装置100には、外部のデジタル信号処理回路200からマスタークロック(Master CLK)、垂直同期信号(Vsync)、水平同期信号(Hsync)およびデジタルデータ(画像データ)が供給され、これらの信号に基づき周辺の各回路を駆動して表示エリア110に画像を表示する。
本実施形態の位相比較装置は、例えばインタフェース回路115に組み込まれており、外部のデジタル信号処理回路200から送られるマスタークロック(Master CLK)と、内部で発生するクロックとの位相ずれを補正している。つまり、マスタークロック(Master CLK)は、表示装置100の内部でのレベルシフトやドライブによって内部クロックとの間で位相ずれが発生し、この位相ずれを本実施形態の位相比較装置によって比較して、その比較結果を用いてDLLにより補正する。この補正されたクロックは、データ処理回路116に入力され、高精度でのデータサンプリングが行われることになる。
<実施効果>
上記説明した本実施形態によれば、次のような実施効果を奏することができる。
(1)位相比較装置として、高速、狭不感帯なTSPC型のDFFを用い、さらに現状の位相関係と遅延ラインで調整可能な最小単位の遅延時間位相を進めたあるいは遅らせた状態での位相関係を同時にモニタする手段を加えることにより、確実にロックポイントを見つけることが可能となる。
(2)基準クロックと比較クロックとの2つのクロック信号の位相関係を検出する位相比較装置であって、遅れ位相検出部と進み位相検出部を別々に備え、それぞれの位相検出部はTSPC型のDFF、バッファ、Delay Unitから構成される位相検出部2つから構成されており、一方の位相検出部は遅れ位相検出部であれば比較クロック信号側のDelay Unitを遅延状態とし、進み位相検出部であれば基準クロック側のDelay Unitを遅延状態とし、Delay Unitを遅延状態としない位相検出部の出力とそれぞれ論理をとることにより、上述した機能の実現を可能とする。
(3)基準クロックと比較クロックとの2つのクロック信号の位相関係を検出する位相比較装置であって、TSPC型のDFF、バッファ、Delay Unitから構成される位相検出部3つから構成されており、1つ目の位相検出部はDelay Unitを遅延状態とせず、2つ目の位相検出部は基準クロック側のDelay Unitを遅延状態とし、3つ目の位相検出部は比較クロック信号側のDelay Unitを遅延状態とし、1つ目の位相検出部の正相出力と3つ目の位相検出部の正相出力との論理をとり、1つ目の位相検出部の逆相出力と2つ目の位相検出部の正相出力との論理をとることにより、回路規模を抑えながら上述した機能の実現を図ることが可能となる。
(4)フリップフロップ回路において、内部ノードNCにプルダウン用の第6のnチャネルトランジスタN6を付加し、そのゲート電位および第1のラッチ回路L1を形成する第2のpチャネルトランジスタP2のゲート電位を、クロック信号CKの立ち上がりを立ち上がり遅延回路DCにより遅延させた立ち上がり遅延クロック信号CKdにより制御することで、動作期間中、内部ノードNCがフローティングレベルになることを防ぎ、高速動作および狭不感帯を実現することが可能となる。
(5)フリップフロップ回路においてにおいて、内部ノードXにインバータINV3および第5のpチャネルトランジスタP5、第6のpチャネルトランジスタP6、第7のnチャネルトランジスタN7、第8のnチャネルトランジスタN8から構成されるクロックドインバータ回路CINVによるラッチ回路を付加し、さらに第5のpチャネルトランジスタP5のゲート電位の制御をクロック信号CKではなく内部ノードNCで行うことにより、内部ノードXの信号変化を妨げることなく動作期間中フローティングになることを防ぎ、高速性を損なうことなく安定動作を実現することが可能となる。
本実施形態に係る位相検出装置を説明する回路図である。 本実施形態の位相検出装置を用いた位相比較装置の構成例(その1)を説明する回路図である。 本実施形態の位相検出装置を用いた位相比較装置の構成例(その2)を説明する回路図である。 本実施形態の位相検出装置および位相比較装置に用いて好適なフリップフロップ回路を説明する回路図である。 立ち上がり遅延回路の例を示す回路図である。 フリップフロップ回路の動作原理を説明するタイミングチャートである。 本実施形態に係る位相比較装置を表示装置に適用した例を示すブロック図である。 クロックジェネレータの例として、デジタル方式によるDLLの構成を示すブロック図である。 遅延ラインを構成するDelay Unitの例を示す回路図である。 デジタル方式DLLのタイミングチャートである。 従来の位相比較器を説明する図である。 従来の位相比較器の入出力波形を説明する図である。 ダイナミック型DFFの一例を示す回路図である。 DFFのデータ信号のDの”L”レベルを取り込む際のタイミングチャートである。 従来の位相比較器の他の例を説明する図である。 従来の位相比較器の他の例の入出力波形を示す図である。
符号の説明
1…位相比較器、2…アップ/ダウンカウンタ、3…遅延ライン、4…クロックドライバ、100…表示装置、200…デジタル信号処理回路、AND1…論理積部、K1…位相検出装置、K1a…第1の位相比較部、K1b…第2の位相比較部、L1…第1のラッチ回路、L2…第2のラッチ回路、L3…第3のラッチ回路、PD…プルダウン回路、CINV…クロックドインバータ回路

Claims (5)

  1. 基準クロックの位相に対する比較クロックの位相のずれを検出する第1の位相比較部と、
    前記基準クロックおよび前記比較クロックのいずれか一方について所定時間遅延または進んだ状態での両クロックの位相のずれを検出する第2の位相比較部と、
    前記第1の位相比較部の出力と前記第2の位相比較部の出力との論理積を位相ずれの検出結果として出力する論理積部と
    を備えることを特徴とする位相検出装置。
  2. 基準クロックの位相に対する比較クロックの位相の遅れを検出する遅れ位相検出部と、前記基準クロックの位相に対する前記比較クロックの位相の進みを検出する進み位相検出部とを備える位相比較装置において、
    前記遅れ位相検出部は、
    前記基準クロックの位相に対する前記比較クロックの位相の遅れを検出する第1の位相比較部と、
    前記基準クロックおよび前記比較クロックのいずれか一方について所定時間遅延または進んだ状態での前記基準クロックの位相に対する前記比較クロックの位相の遅れを検出する第2の位相比較部と、
    前記第1の位相比較部の出力と前記第2の位相比較部の出力との論理積を位相遅れの検出結果として出力する第1の論理積部とを備え、
    前記進み位相検出部は、
    前記基準クロックの位相に対する前記比較クロックの位相の進みを検出する第3の位相比較部と、
    前記基準クロックおよび前記比較クロックのいずれか一方について所定時間遅延または進んだ状態での前記基準クロックの位相に対する前記比較クロックの位相の進みを検出する第4の位相比較部と、
    前記第3の位相比較部の出力と前記第4の位相比較部の出力との論理積を位相進みの検出結果として出力する第2の論理積部とを備える
    ことを特徴とする位相比較装置。
  3. 基準クロックの位相に対する比較クロックの位相のずれを検出し、位相遅れと位相進みとで逆相の信号を出力する第1の位相比較部と、
    前記基準クロックおよび前記比較クロックのいずれか一方について所定時間遅延または進んだ状態での前記基準クロックの位相に対する前記比較クロックの位相の遅れを検出する第2の位相比較部と、
    前記基準クロックおよび前記比較クロックのいずれか一方について所定時間遅延または進んだ状態での前記基準クロックの位相に対する前記比較クロックの位相の進みを検出する第3の位相比較部と、
    前記第1の位相比較部の位相遅れの出力と前記第2の位相比較部の出力との論理積を位相遅れの検出結果として出力する第1の論理積部と、
    前記第1の位相比較部の位相進みの出力と前記第3の位相比較部の出力との論理積を位相進みの検出結果として出力する第2の論理積部と
    を備えることを特徴とする位相比較装置。
  4. 基準クロックの位相と比較クロックの位相との同期をとるクロック同期装置において、
    前記基準クロックの位相に対する前記比較クロックの位相の遅れおよび進みを検出する位相比較器と、
    前記位相比較器から検出結果に基づきカウント値を出力するアップ/ダウンカウンタと、
    前記アップ/ダウンカウンタから出力されるカウント値に基づき複数の遅延素子の介在量を調整し、前記比較クロックの前記遅延素子の遅延量を調整する遅延ラインとを備えており、
    前記位相比較器が、
    前記基準クロックの位相に対する前記比較クロックの位相の遅れを検出する第1の位相比較部と、
    前記基準クロックおよび前記比較クロックのいずれか一方について前記遅延素子の最小遅延時間だけ遅延または進んだ状態での前記基準クロックの位相に対する前記比較クロックの位相の遅れを検出する第2の位相比較部と、
    前記第1の位相比較部の出力と前記第2の位相比較部の出力との論理積を位相遅れの検出結果として出力する第1の論理積部とを備える遅れ位相検出部と、
    前記基準クロックの位相に対する前記比較クロックの位相の進みを検出する第3の位相比較部と、
    前記基準クロックおよび前記比較クロックのいずれか一方について前記遅延素子の最小遅延時間だけ遅延または進んだ状態での前記基準クロックの位相に対する前記比較クロックの位相の進みを検出する第4の位相比較部と、
    前記第3の位相比較部の出力と前記第4の位相比較部の出力との論理積を位相進みの検出結果として出力する第2の論理積部とを備える進み位相検出部とを備えている
    ことを特徴とするクロック同期装置。
  5. 基準クロックの位相と比較クロックの位相との同期をとるクロック同期装置において、
    前記基準クロックの位相に対する前記比較クロックの位相の遅れおよび進みを検出する位相比較器と、
    前記位相比較器から検出結果に基づきカウント値を出力するアップ/ダウンカウンタと、
    前記アップ/ダウンカウンタから出力されるカウント値に基づき複数の遅延素子の介在量を調整し、前記比較クロックの前記遅延素子の遅延量を調整する遅延ラインとを備えており、
    前記位相比較器が、
    基準クロックの位相に対する比較クロックの位相のずれを検出し、位相遅れと位相進みとで逆相の信号を出力する第1の位相比較部と、
    前記基準クロックおよび前記比較クロックのいずれか一方について前記遅延素子の最小遅延時間だけ遅延または進んだ状態での前記基準クロックの位相に対する前記比較クロックの位相の遅れを検出する第2の位相比較部と、
    前記基準クロックおよび前記比較クロックのいずれか一方について前記遅延素子の最小遅延時間だけ遅延または進んだ状態での前記基準クロックの位相に対する前記比較クロックの位相の進みを検出する第3の位相比較部と、
    前記第1の位相比較部の位相遅れの出力と前記第2の位相比較部の出力との論理積を位相遅れの検出結果として出力する第1の論理積部と、
    前記第1の位相比較部の位相進みの出力と前記第3の位相比較部の出力との論理積を位相進みの検出結果として出力する第2の論理積部とを備えている
    ことを特徴とするクロック同期装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019213084A (ja) * 2018-06-06 2019-12-12 トヨタ自動車株式会社 情報処理装置、無線通信端末、及び、情報処理方法
CN118138022A (zh) * 2024-05-10 2024-06-04 深圳市电科星拓科技有限公司 一种带相位校准的时钟信号传输电路和芯片

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8664985B2 (en) * 2012-02-02 2014-03-04 Mediatek Inc. Phase frequency detector and charge pump for phase lock loop fast-locking
JP2014109453A (ja) * 2012-11-30 2014-06-12 Renesas Electronics Corp 半導体装置
CN103873055B (zh) * 2012-12-11 2018-04-24 北京普源精电科技有限公司 具有时钟同步电路的测量仪器及时钟同步方法
US9322858B2 (en) * 2014-02-04 2016-04-26 Infineon Technologies Austria Ag System and method for a phase detector
US9755653B2 (en) * 2014-11-05 2017-09-05 Mediatek Inc. Phase detector
CN105182076B (zh) * 2015-09-18 2018-02-23 电子科技大学 基于矢量网络分析仪的二端口网络相移实时测试方法
US10340897B2 (en) * 2017-07-28 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Clock generating circuit and method of operating the same
CN112514256A (zh) * 2018-08-09 2021-03-16 奥林巴斯株式会社 半导体集成电路
US10666237B1 (en) * 2019-08-27 2020-05-26 Realtek Semiconductor Corp. High-speed clocked comparator and method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022719A (ja) * 1988-06-17 1990-01-08 Fujitsu Ltd ディジタルpll回路
JPH0983358A (ja) * 1995-09-13 1997-03-28 Nec Corp Pll回路
JPH09223960A (ja) * 1996-02-16 1997-08-26 Mitsubishi Electric Corp 位相同期装置
JP2000082944A (ja) * 1998-09-04 2000-03-21 Matsushita Electric Ind Co Ltd 位相比較回路、位相比較器および位相比較システム
JP2003218692A (ja) * 2002-01-28 2003-07-31 Sanyo Electric Co Ltd ディレイロックドループ回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022719A (ja) * 1988-06-17 1990-01-08 Fujitsu Ltd ディジタルpll回路
JPH0983358A (ja) * 1995-09-13 1997-03-28 Nec Corp Pll回路
JPH09223960A (ja) * 1996-02-16 1997-08-26 Mitsubishi Electric Corp 位相同期装置
JP2000082944A (ja) * 1998-09-04 2000-03-21 Matsushita Electric Ind Co Ltd 位相比較回路、位相比較器および位相比較システム
JP2003218692A (ja) * 2002-01-28 2003-07-31 Sanyo Electric Co Ltd ディレイロックドループ回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019213084A (ja) * 2018-06-06 2019-12-12 トヨタ自動車株式会社 情報処理装置、無線通信端末、及び、情報処理方法
JP7115047B2 (ja) 2018-06-06 2022-08-09 トヨタ自動車株式会社 情報処理装置、無線通信端末、及び、情報処理方法
CN118138022A (zh) * 2024-05-10 2024-06-04 深圳市电科星拓科技有限公司 一种带相位校准的时钟信号传输电路和芯片

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