JP2003218692A - ディレイロックドループ回路 - Google Patents

Abstract

(57)【要約】 【課題】位相同期をより迅速に行うことのできるディレ
イロックドループ（ＤＬＬ）回路を提供する。 【解決手段】このＤＬＬ回路には、クロックバッファ５
に入力される入力クロックＣＬＫと出力バッファ１０か
ら出力される出力クロックＯＣＬＫとの位相を合わせる
ために、これらバッファ間に遅延回路２０が備えられて
いる。ＤＬＬ回路を備える機器の電源立ち上げ時には、
内部発振回路８０によって、入力クロックＣＬＫと出力
クロックＯＣＬＫとの位相を合わせるために必要な遅延
ユニットの数に対応したクロック数のクロックを生成す
る。そして、このクロック数がカウンタ９０によってカ
ウントされるとともに、このカウントされた値に基づい
てシフトレジスタ７０による遅延回路２０の制御を行
う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号等の
位相同期に用いられるディレイロックドループ（ＤＬ
Ｌ：Delay Locked Loop）回路に関する。

【０００２】

【従来の技術】図１３に、従来のＤＬＬ回路の一例を示
す。このＤＬＬ回路は、前段の系からクロックバッファ
３００に入力される入力クロックＣＬＫと、出力バッフ
ァ３１０から後段の系へ出力される出力クロックＯＣＬ
Ｋとの位相合わせを行う回路である。すなわち、遅延回
路３２０に入力される信号に適宜の遅延量を付与するこ
とで、前段の系と後段の系との間でそれら信号の位相を
合わせる。換言すれば、入力クロックＣＬＫと出力クロ
ックＯＣＬＫとの位相を合わせる。ちなみに、この遅延
量は、クロックバッファ３００及び出力バッファ３１
０、並びにこれらの間の配線及び回路（図中、Ｒにて表
記）によって、これらを通過する信号に付与される遅延
量と併せてクロック周期の整数倍の時間となるように設
定する。

【０００３】また、上記位相合わせは、入力クロックＣ
ＬＫと出力クロックＯＣＬＫとの位相比較に基づいて行
う。ただし、この位相比較を簡易に行うために、また、
ＤＬＬ回路の消費電力を低減するために、ここでは、入
力クロックＣＬＫと出力クロックＯＣＬＫとの位相を直
接比較する代わりに、同入力クロックＣＬＫを分周した
分周クロックＳＣＬＫを用いることで上記位相比較を行
う。

【０００４】そして、上記ＤＬＬ回路は、この分周クロ
ックＳＣＬＫをクロックバッファ３００及び出力バッフ
ァ３１０間のクロックパスを介して遅延させた信号と同
等の信号として取得すべく、このクロックパスとクロッ
クの遷移に対して等価なダミークロックパスを備えてい
る。ちなみに、このダミークロックパスは、上記遅延回
路３２０と同一の構成を有するダミー遅延回路３３０
と、ダミー回路３４０とからなる。このダミー回路３４
０は、上記クロックバッファ３００及び出力バッファ３
１０、並びにそれらの間の配線及び回路（図中、Ｒにて
表記）と等価な回路、すなわちクロックバッファ３４
４、出力バッファ３４２、配線及び回路（図中、Ｒ’に
て表記）によって構成されている。

【０００５】そして、このダミークロックパスに入力さ
れる分周クロックＳＣＬＫに対し、このダミークロック
パスを介して遅延された遅延分周クロックＦＣＬＫを位
相同期させる。このため、これら分周クロックＳＣＬＫ
と遅延分周クロックＦＣＬＫとが位相比較回路３５０に
て位相比較され、この比較結果に基づいて上記遅延量が
設定される。

【０００６】具体的には、図１４（ａ１）及び図１４
（ｂ１）に例示するように、入力クロックＣＬＫに対す
る出力クロックＯＣＬＫの遅延量Ｌｔが入力クロックＣ
ＬＫの周期よりも短い場合には、出力クロックＯＣＬＫ
を入力クロックＣＬＫに対して１クロック遅延させる。
換言すれば、入力クロックＣＬＫを上記遅延回路３２０
によって遅延量Ｇｔだけ遅延させて、出力クロックＯＣ
ＬＫの立ち上がりエッジｙを入力クロックＣＬＫの立ち
上がりエッジｘに一致させる。なおこの際、上記入力ク
ロックＣＬＫは、分周器３６０によって「２分周」され
る。そして、その分周クロックＳＣＬＫの立ち下がりエ
ッジＸ（図１４（ｃ１））と、遅延分周クロックＦＣＬ
Ｋの立ち上がりエッジＹ（図１４（ｄ１））とを一致さ
せるように、上記遅延回路３２０及びダミー遅延回路３
３０の遅延量が設定される。

【０００７】また、図１４（ａ２）及び図１４（ｂ２）
に例示するように、上記遅延量Ｌｔが入力クロックＣＬ
Ｋの周期よりも大きい場合には、出力クロックＯＣＬＫ
を入力クロックＣＬＫに対して２クロック分遅延させる
ことで、位相合わせを行う。この場合、上記入力クロッ
クＣＬＫは、分周器３６０によって「４分周」される。
そして、その分周クロックＳＣＬＫの立ち下がりエッジ
Ｘ（図１４（ｃ２））と、遅延分周クロックＦＣＬＫの
立ち上がりエッジＹ（図１４（ｄ２））とを一致させる
ように、上記遅延回路３２０及びダミー遅延回路３３０
の遅延量が設定される。

【０００８】これらいずれの場合であれ、こうしたかた
ちで上記遅延量が設定されることで、入力クロックＣＬ
Ｋの立ち上がりエッジｘと出力クロックＯＣＬＫの立ち
上がりエッジｙとを、最小の遅延量Ｇｔをもって一致さ
せることができる。

【０００９】ここで、位相比較回路３５０は上述のよう
に、上記分周クロックＳＣＬＫの立ち下がりエッジと遅
延分周クロックＦＣＬＫの立ち上がりエッジとを比較す
る。そして、この比較結果に応じた信号を生成する。図
１５（ａ）に、この位相比較回路３５０の構成を示す。

【００１０】同図１５に示されるように、この位相比較
回路３５０は、分周クロックＳＣＬＫの立ち下がりエッ
ジが、遅延分周クロックＦＣＬＫとの各立ち上がりエッ
ジと、遅延ユニット３５６によるその再遅延分周クロッ
クＤＣＬＫの立ち上がりエッジとの間にあるか否かを検
出する回路である。具体的には、この位相比較回路３５
０は、 ・遅延分周クロックＦＣＬＫを入力信号とするととも
に、分周クロックＳＣＬＫの立ち下がりエッジに同期し
て、上記入力信号の反転信号である第１比較信号ＳＲを
出力するＤフリップフロップ３５２。 ・上記再遅延分周クロックＤＣＬＫを入力信号するとと
もに、分周クロックＳＣＬＫの立ち下がりエッジに同期
して、上記入力信号を第２比較信号ＳＬとして出力する
Ｄフリップフロップ３５４。 ・上記第１比較信号ＳＲ及び第２比較信号ＳＬの論理和
の反転信号である一致判定信号ＫＰを生成するＮＯＲ回
路３５８。をそれぞれ備えて構成されている。ちなみ
に、上記遅延ユニット３５６は、図１５（ｂ）に例示す
るような回路として構成することができる。

【００１１】このような構成を有する位相比較回路３５
０は、遅延分周クロックＦＣＬＫの遅延量が大であるか
小であるか、あるいは適量であるかによって、それぞれ
図１６に示すような信号を生成する。

【００１２】図１６［１］は、分周クロックＳＣＬＫの
立ち下がりエッジ（図１６（ａ１））に比べて遅延分周
クロックＦＣＬＫ（図１６（ｂ１））及び再遅延分周ク
ロックＤＣＬＫ（図１６（ｃ１））の立ち上がりエッジ
が進んでいる場合（遅延量小）について示している。こ
の場合には、分周クロックＳＣＬＫの立ち下がりエッジ
に同期して、第１比較信号ＳＲ（図１６（ｄ１））が論
理「Ｌ（ローレベル）」と確定され、第２比較信号ＳＬ
（図１６（ｅ１））が論理「Ｈ（ハイレベル）」と確定
され、また、一致判定信号ＫＰ（図１６（ｆ１））が論
理「Ｌ」と確定される。

【００１３】また、図１６［２］は、分周クロックＳＣ
ＬＫの立ち下がりエッジ（図１６（ａ２））に比べて遅
延分周クロックＦＣＬＫ（図１６（ｂ２））及び再遅延
分周クロックＤＣＬＫ（図１６（ｃ２））の立ち上がり
エッジが遅れている場合（遅延量大）について示してい
る。この場合には、分周クロックＳＣＬＫの立ち下がり
エッジに同期して、第１比較信号ＳＲ（図１６（ｄ
２））が論理「Ｈ」と確定され、第２比較信号ＳＬ（図
１６（ｅ２））が論理「Ｌ」と確定され、また、一致判
定信号ＫＰ（図１６（ｆ２））が論理「Ｌ」と確定され
る。

【００１４】また、図１６［３］は、分周クロックＳＣ
ＬＫの立ち下がりエッジ（図１６（ａ２））が、遅延分
周クロックＦＣＬＫ（図１６（ｂ２））及び再遅延分周
クロックＤＣＬＫ（図１６（ｃ２））の立ち上がりエッ
ジの間にある場合（遅延量適量）について示している。
この場合には、分周クロックＳＣＬＫの立ち下がりエッ
ジに同期して、第１比較信号ＳＲ（図１６（ｄ２））が
論理「Ｌ」と確定され、第２比較信号ＳＬ（図１６（ｅ
２））が論理「Ｌ」と確定され、また、一致判定信号Ｋ
Ｐ（図１６（ｆ２））が論理「Ｈ」と確定される。

【００１５】そして、位相比較回路３５０による遅延分
周クロックＦＣＬＫの遅延量が大きいか小さいか、適量
であるかの判断に応じて、先の図１３に示すシフトレジ
スタ３７０によって遅延回路３２０及びダミー遅延回路
３３０の遅延量が設定される。これら遅延回路３２０及
びダミー遅延回路３３０は、複数の遅延ユニットを直列
に並べたものであるとともに、これに入力される信号が
出力されるまでに通過する遅延ユニットの段数（使用段
数）がシフトレジスタ３７０によって可変とされるもの
である。このように、入力される信号が出力されるまで
に通過する遅延ユニットの段数が可変とされることで、
遅延量が可変設定される。

【００１６】図１７（ａ）に、上記ダミー遅延回路３３
０の一部を例示する。同図１７（ａ）に示されるよう
に、このダミー遅延回路３３０は、２つのＮＡＮＤ回路
にて構成される複数の遅延ユニット（図中、ｄ．ｕ．）
が例えば１２８個直列に接続されている。そして、この
遅延ユニットの所定の数（例えば８個）毎に、ＮＡＮＤ
回路（…、Ｎ９、Ｎ８、Ｎ７、…）を介して信号が入力
されるようになっている。これら各ＮＡＮＤ回路（…、
Ｎ９、Ｎ８、Ｎ７、…）の一方の入力端子には、上述し
た分周クロックＳＣＬＫが入力され、また、他方の入力
端子は、上記シフトレジスタ３７０からの制御信号（使
用段数を設定する信号）が入力されるタップポイント
（図中、…、ＴＡＰ７、ＴＡＰ８、ＴＡＰ９…）となっ
ている。そして、例えばＮＡＮＤ回路Ｎ８に対応した遅
延ユニットまでを遅延ユニットとしての使用段数に設定
したい場合、シフトレジスタ３７０は、８番目のタップ
ポイントＴＡＰ８のみを論理「Ｈ」とし、それ以外のタ
ップポイントを論理「Ｌ」とする。いずれにしろ、こう
して選択されたＮＡＮＤ回路（…、Ｎ９、Ｎ８、Ｎ７、
…）において、そのＮＡＮＤ条件が成立するときには分
周クロックＳＣＬＫが反転されることとなる。このた
め、このダミー遅延回路３３０にはその出力端にインバ
ータＩＶが設けられ、ダミー遅延回路３３０の入力信号
と出力信号とでその論理値が一致されるようにしてい
る。

【００１７】一方、タップポイントの選択を行う上記シ
フトレジスタ３７０は、図１７（ｂ）に示す構成を有す
る。すなわち、上記各タップポイント毎に、 ・上記第１比較信号ＳＲを切替信号として、その論理値
が「Ｈ」であるか「Ｌ」であるかに応じて後段のタップ
ポイントの保持する信号と前段のタップポイントの保持
する信号とを切替出力する第１のマルチプレクサＭＵＸ
１。 ・上記一致判定信号ＫＰを切替信号として、その論理値
が「Ｈ」であるか「Ｌ」であるかに応じて当該タップポ
イントの保持する信号と上記第１のマルチプレクサＭＵ
Ｘ１の出力信号とを切替出力する第２のマルチプレクサ
ＭＵＸ２。 ・上記第２のマルチプレクサＭＵＸ２の出力信号が入力
され、分周クロックＳＣＬＫの立ち上がりエッジに同期
して、上記入力された信号を当該タップポイントに出力
するＤフリップフロップＤＦＦ。をそれぞれ備える構成
となっている。これにより、遅延量が適量（先の図１６
［３］；ＫＰが論理「Ｈ」）であるときには、各タップ
ポイントにおいてその保持していた信号が維持される。
また、遅延量が小さい（先の図１６［１］；ＳＲが論理
「Ｌ」、ＫＰが論理「Ｌ」）ときには、当該タップポイ
ントの一つ後段のタップポイント（遅延量が大きなタッ
プポイント）が選択される。更に、遅延量が大きい（先
の図１６［２］；ＳＲが論理「Ｈ」、ＫＰが論理
「Ｌ」）ときには、当該タップポイントの一つ前段のタ
ップポイント（遅延量が小さなタップポイント）が選択
される。

【００１８】このため、分周クロックＳＣＬＫと遅延分
周クロックＦＣＬＫとの位相が揃っていない場合には、
同分周クロックＳＣＬＫに同期して段階的にシフトレジ
スタ３７０がシフト動作することで、遅延回路３２０及
びダミー遅延回路３３０の遅延量も段階的に変化する。
先の図１３に示したＤＬＬ回路にあっては、こうして入
力クロックＣＬＫと出力クロックＯＣＬＫとの位相合わ
せが行われる。

【００１９】

【発明が解決しようとする課題】ところで、上記ＤＬＬ
回路にあっては、分周クロックＳＣＬＫに同期してこの
１クロックにつき１段ずつシフトレジスタ３７０がシフ
ト動作する。このため、同ＤＬＬ回路を搭載する装置の
特に電源立ち上げ直後等においては、上記位相合わせが
完了するまでに自ずと長い時間を要することとなってい
る。

【００２０】そこで従来は、例えば特開平１０−２８５
０１６号公報等にも見られるように、分周クロックＳＣ
ＬＫに対する遅延分周クロックＦＣＬＫの遅延量が所定
数の遅延ユニットによる遅延量よりも大きいか否かを判
断してシフトレジスタのシフト量を設定するＤＬＬ回路
なども提案されている。すなわちここでは、上記遅延量
が上記所定数の遅延ユニットによる遅延量よりも大きい
場合には、同所定数の遅延ユニット分だけシフトレジス
タをシフト動作させるようにする。一方、上記遅延量が
上記所定数の遅延ユニットによる遅延量よりも小さい場
合には、遅延ユニット1つ分だけシフトレジスタをシフ
ト動作させるようにする。したがって、上記所定数を例
えば「４」とすると、上記遅延量が上記遅延ユニット２
４個分に相当する場合には、シフトレジスタのシフト動
作による調整は６回必要となる。他方、上記所定数を例
えば「８」と設定すると、同じく上記遅延量が上記遅延
ユニット２４個分に相当する場合には、シフトレジスタ
のシフト動作による調整は３回に短縮される。しかしこ
のとき、上記遅延量が例えば上記遅延ユニット２０個分
に相当する場合には、一度に８段のシフト動作による調
整を２回行うことに加えて、１段ずつのシフト動作によ
る調整を４回行う必要があり、合計で６回の調整を行う
必要が生じる。

【００２１】結局は、このようなＤＬＬ回路であって
も、上記位相合わせ等の位相同期に要する時間（速度）
の面では、未だ不満足なものとなっている。本発明はこ
うした実情に鑑みてなされたものであり、その目的は、
位相同期をより迅速に行うことのできるディレイロック
ドループ（ＤＬＬ）回路を提供することにある。

【００２２】

【課題を解決するための手段】以下、上記目的を達成す
るための手段及びその作用効果について記載する。請求
項１に記載の発明は、前段及び後段の２つの系の間に介
在し、複数の遅延ユニットの直列接続からなる遅延回路
と、該遅延回路を構成する遅延ユニットの使用段数を可
変設定することで同遅延回路に入力される信号に付与す
る遅延量を制御する遅延量制御手段とを備えて、前記前
段の系と前記後段の系との間でそれら信号の位相を同期
させるディレイロックドループ回路であって、前記前段
の系から入力される信号とこの信号の位相同期対象とな
る信号との位相差に基づいて前記遅延量制御手段が制御
すべき遅延量に相当する前記遅延ユニットの使用段数を
示す情報を演算する演算手段を備えることをその要旨と
する。

【００２３】上記構成では、前段の系から入力される信
号とこの信号の位相同期対象となる信号との位相差に基
づいて、遅延量制御手段が制御すべき遅延量に相当する
遅延ユニットの使用段数を示す情報が演算される。この
ため、位相調整のための一度の動作で、遅延回路におい
て用いられる遅延ユニットの使用段数が、前段の系と後
段の系との間でそれら信号の位相を同期させるために必
要な数に設定される。したがって、位相調整をいっそう
迅速に行うことができるようになる。

【００２４】請求項２記載の発明は、請求項１記載の発
明において、前記演算手段は、所定の周期をもつクロッ
クを発振する内部発振回路と、この発振されるクロック
数をカウントするカウンタとを備え、前記遅延量制御手
段は、このカウント値に基づいて前記遅延ユニットの使
用段数を設定することをその要旨とする。

【００２５】上記構成では、内部発振回路において、前
段の系と後段の系との間でそれら信号の位相を同期させ
るために必要な遅延ユニットの使用段数に対応したクロ
ック数のクロックが、前段の系から入力される信号とこ
の信号の位相同期対象となる信号との位相差に基づいて
発振される。そして、このクロック数がカウンタによっ
てカウントされる。このように、前段の系と後段の系と
の間でそれら信号の位相を同期させるために必要な数に
対応したクロック数のクロックを用いることで、演算手
段による演算を的確に行うことができる。

【００２６】しかも、上記構成では、前段の系と後段の
系との間でそれら信号の位相を同期させるために必要な
数に対応したクロック数に応じてカウンタのビット数を
変化させるだけでよい。したがって、上記構成によれ
ば、上記同期させるために必要な遅延ユニットの数が大
きい場合であれ、回路規模の増大を好適に抑制すること
ができる。

【００２７】なお、ここで「同期させるために必要な使
用段数に対応したクロック数」とは、遅延回路の遅延ユ
ニット数とクロック数とが必ずしも同一であることを意
味しない。要は、遅延量制御手段が、カウンタによって
カウントされる値によって、前段の系と後段の系との間
でそれら信号の位相を同期させるために必要な遅延ユニ
ットの数を特定することができるような対応づけがなさ
れていればよい。

【００２８】請求項３記載の発明は、請求項２記載の発
明において、前記内部発振回路が、前記遅延ユニットの
略整数倍の周期をもつクロックを発振するものであり、
前記遅延量制御手段は、該クロックに基づく前記カウン
ト値を前記遅延ユニットの使用段数として設定すること
をその要旨とする。

【００２９】上記構成では、内部発振回路は、遅延ユニ
ットの略整数倍の周期をもつクロックを発振する。この
ため、前段の系から入力される信号とこの信号の位相同
期対象となる信号との位相差に基づく時間だけこのクロ
ック数をカウントすることで、前段の系と後段の系との
間でそれら信号の位相を同期させるために必要な遅延ユ
ニットの使用段数を演算することができる。

【００３０】なお、この内部発振回路を上記遅延回路に
おける遅延ユニットと同一の構成を有する遅延ユニット
を備えたリングオシレータとして構成することが望まし
い。これにより、内部発振回路の発振するクロックのパ
ルス幅がこの遅延ユニットによって設定されている。こ
れにより、遅延ユニットの略整数倍の周期をもつクロッ
クを発振する内部発振回路を簡易に構成することができ
る。

【００３１】請求項４記載の発明は、請求項１記載の発
明において、前記演算手段は、互いに遅延量の異なる遅
延部が複数並列接続されたパラレル遅延部と、前記位相
差に相当する時間が前記パラレル遅延部を構成する遅延
部によるいずれの遅延量に相当するかを検出する遅延量
検出部とを備え、前記遅延量制御手段は、この検出され
た遅延量に基づいて前記遅延ユニットの使用段数を設定
することをその要旨とする。

【００３２】前段の系から入力される信号の位相同期対
象となる信号を遅延手段によって遅延させることで、こ
の遅延された位相同期対象となる信号と上記前段の系か
ら入力される信号とが位相同期した場合、このときの遅
延手段による遅延量が、同期のために必要な遅延量であ
る。

【００３３】したがって、前記パラレル遅延部によって
遅延された前段の系から入力される信号の位相同期対象
となる信号と、前段の系から入力される信号とが位相同
期したときに、対応する遅延部による遅延量を上記位相
差に相当する時間とすることができる。そしてこれによ
り、前段の系と後段の系との間でそれら信号の位相を同
期させるために必要な遅延ユニットの使用段数を示す情
報を演算することができる。このため、上記構成によれ
ば、演算手段を的確に構成することができる。

【００３４】請求項５記載の発明は、請求項４記載の発
明において、前記パラレル遅延部は、前記遅延ユニット
と同等の遅延ユニットが１個から順次１個ずつ増設され
る態様で有限個まで直列接続された遅延部の並列回路か
らなり、前記遅延量検出部は、これら各遅延部の出力を
データ入力として受けるラッチ回路の並列回路からな
り、前記前段の系から入力される信号をそれら各ラッチ
回路のラッチ指令とし、同前段の系から入力される信号
の位相同期対象となる信号を前記パラレル遅延部への入
力としたときのそれら各ラッチ回路のラッチ態様を前記
位相差に相当する時間として検出してこれを保持するこ
とをその要旨とする。

【００３５】上記構成では、前記遅延ユニットと同等の
遅延ユニットが１個から順次１個ずつ増設される態様で
有限個まで直列接続された遅延部の並列回路からなるパ
ラレル遅延部に、前段の系から入力される信号の位相同
期対象となる信号が入力される。そして、このパラレル
遅延部内の各遅延部によって遅延された信号が、前段の
系から入力される信号をラッチ指令として、各ラッチ回
路にラッチされる。このため、上記ラッチ指令のタイミ
ングと上記遅延された信号が入力されるタイミングとが
略等しいラッチ回路について、これに対応する上記遅延
部の遅延量が、上記位相差に相当する時間となる。した
がって、上記構成によれば、前段の系と後段の系との間
でそれら信号の位相を同期させるために必要な遅延量を
簡易に把握することができる。

【００３６】なお、上記パラレル遅延部の遅延ユニット
は、遅延回路における遅延ユニットと同一の構成を有す
ることが望ましい。これにより、前段の系と後段の系と
の間でそれら信号の位相を同期させるために必要な遅延
回路における遅延ユニット数と、パラレル遅延部におけ
る遅延ユニット数とを簡易に対応させることができるよ
うになる。

【００３７】請求項６記載の発明は、請求項１記載の発
明において、前記遅延回路は、前記信号の位相の同期を
粗調整するための粗調整用遅延部と、この粗調整用遅延
部に直列接続され、同粗調整用遅延部による最小遅延量
よりも小さい遅延量に設定されて前記信号の位相の同期
を微調整するための微調整用遅延部とからなるととも
に、前記遅延量制御手段は、前記粗調整用遅延部を構成
する遅延ユニットの使用段数を可変設定することで同粗
調整用遅延部に入力される信号に付与する遅延量を制御
する粗調整用制御部と、前記微調整用遅延部を構成する
遅延ユニットの使用段数を可変設定することで同微調整
用遅延部に入力される信号に付与する遅延量を制御する
微調整用制御部とからなり、前記演算する演算手段とし
て、所定の周期をもつクロックを発振する内部発振回路
と、この発振されるクロック数をカウントするカウンタ
とを備えて前記粗調整用制御部が制御すべき遅延量に相
当する前記遅延ユニットの使用段数を示す情報を演算す
る第１の演算手段と、互いに遅延量の異なる遅延部が複
数並列接続されたパラレル遅延部と、前記位相差に相当
する時間が前記パラレル遅延部を構成する遅延部による
いずれの遅延量に相当するかを検出する遅延量検出部と
を備えて前記微調整用制御部が制御すべき遅延量に相当
する前記遅延ユニットの使用段数を示す情報を演算する
第２の演算手段とを備えることをその要旨とする。

【００３８】上記構成では、遅延回路は、粗調整用遅延
部と、該粗調整用遅延部による最小遅延量よりも小さい
遅延量に設定されて上記信号の位相の同期を微調整する
微調整用遅延部とを備えている。このため、前段の系と
後段の系との間でそれら信号の位相を同期させるために
必要な遅延量が大きいときに粗調整遅延部を用い、同遅
延量が小さいときに微調整用遅延部を用いることができ
る。したがって、迅速且つ、きめ細かな遅延量の調整を
行うことができる。

【００３９】更に、上記構成では、内部発振回路におい
て、前段の系と後段の系との間でそれら信号の位相を同
期させるために必要な粗調整遅延部の遅延ユニットの使
用段数に対応したクロック数のクロックが、前段の系か
ら入力される信号とこの信号の位相同期対象となる信号
との位相差に基づいて発振される。そして、このクロッ
ク数がカウンタによってカウントされる。このように、
前段の系と後段の系との間でそれら信号の位相を同期さ
せるために必要な数に対応したクロック数のクロックを
用いることで、第１の演算手段による演算を的確に行う
ことができる。

【００４０】しかも、上記構成では、前段の系と後段の
系との間でそれら信号の位相を同期させるために必要な
使用段数に対応したクロック数に応じてカウンタのビッ
ト数を変化させるだけでよい。したがって、上記構成に
よれば、上記同期させるために必要な遅延ユニットの数
が大きい場合であれ、回路規模の増大を好適に抑制する
ことができる。

【００４１】なお、ここで「同期させるために必要な粗
調整用遅延部の遅延ユニットの使用段数に対応したクロ
ック数」とは、粗調整用遅延部の遅延ユニット数とクロ
ック数とが必ずしも同一であることを意味しない。要
は、粗調整用制御部が、カウンタによってカウントされ
る値によって、前段の系と後段の系との間でそれら信号
の位相を同期させるために必要な遅延ユニットの数を特
定することができるような対応づけがなされていればよ
い。

【００４２】しかも、上記構成では、所望の位相差にす
るために必要な遅延ユニットの使用段数に応じてカウン
タのビット数を変化させるだけでよい。したがって、上
記構成によれば、所望の位相差にするために必要な遅延
ユニットの数が大きい場合であれ、回路規模の増大を好
適に抑制することができる。

【００４３】ところで、前段の系から入力される信号の
位相同期対象となる信号を遅延手段によって遅延させる
ことで、この遅延された位相同期対象となる信号と上記
前段の系から入力される信号とが位相同期した場合、こ
のときの遅延手段による遅延量が、同期のために必要な
遅延量である。

【００４４】したがって、前記パラレル遅延部によって
遅延された前段の系から入力される信号の位相同期対象
となる信号と、前段の系から入力される信号との位相同
期したときに、対応する遅延部による遅延量を上記位相
差に相当する時間とすることができる。そしてこれによ
り、前段の系と後段の系との間でそれら信号の位相を同
期させるために必要な微調整用遅延部の遅延ユニットの
使用段数を示す情報を演算することができる。このた
め、上記構成によれば、第２の演算手段を的確に構成す
ることができる。

【００４５】請求項７記載の発明は、請求項６記載の発
明において、前記第１の演算手段を構成する内部発振回
路が、前記遅延ユニットの整数倍の周期をもつクロック
を発振するものであり、前記粗調整用制御部は、該クロ
ックに基づく前記カウンタのカウント値を前記粗調整用
遅延部を構成する遅延ユニットの使用段数として設定す
ることをその要旨とする。

【００４６】上記構成では、内部発振回路は、遅延ユニ
ットの略整数倍の周期をもつクロックを発振する。この
ため、前段の系から入力される信号とこの信号の位相同
期対象となる信号との位相差に基づく時間だけこのクロ
ック数をカウントすることで、前段の系と後段の系との
間でそれら信号の位相を同期させるために必要な遅延ユ
ニットの数を演算することができる。

【００４７】なお、この内部発振回路を上記遅延回路に
おける遅延ユニットと同一の構成を有する遅延ユニット
を備えたリングオシレータとして構成することが望まし
い。これにより、内部発振回路の発振するクロックのパ
ルス幅がこの遅延ユニットによって設定されている。こ
れにより、遅延ユニットの略整数倍の周期をもつクロッ
クを発振する内部発振回路を簡易に構成することができ
る。

【００４８】請求項８記載の発明は、請求項６又は７記
載の発明において、前記第２の演算手段を構成するパラ
レル遅延部が、前記微調整用遅延部を構成する遅延ユニ
ットと同等の遅延ユニットが１個から順次１個ずつ増設
される態様で有限個まで直列接続された遅延部の並列回
路からなり、前記遅延量検出部は、これら各遅延部の出
力をデータ入力として受けるラッチ回路の並列回路から
なり、前記前段の系から入力される信号をそれら各ラッ
チ回路のラッチ指令とし、同前段の系から入力される信
号の位相同期対象となる信号を前記パラレル遅延部への
入力としたときのそれら各ラッチ回路のラッチ態様を前
記位相差に相当する時間として検出してこれを保持する
ことをその要旨とする。

【００４９】上記構成では、前記遅延ユニットと同等の
遅延ユニットが１個から順次１個ずつ増設される態様で
有限個まで直列接続された遅延部の並列回路からなるパ
ラレル遅延部に、前段の系から入力される信号の位相同
期対象となる信号が入力される。そして、このパラレル
遅延部内の各遅延部によって遅延された信号が、前段の
系から入力される信号をラッチ指令として、各ラッチ回
路にラッチされる。このため、上記ラッチ指令のタイミ
ングと上記遅延された信号が入力されるタイミングとが
略等しいラッチ回路について、これに対応する上記遅延
部の遅延量が、上記位相差に相当する時間となる。した
がって、上記構成によれば、前段の系と後段の系との間
でそれら信号の位相を同期させるために必要な遅延量を
簡易に把握することができる。

【００５０】なお、上記パラレル遅延部の遅延ユニット
は、遅延回路における遅延ユニットと同一の構成を有す
ることが望ましい。これにより、前段の系と後段の系と
の間でそれら信号の位相を同期させるために必要な遅延
回路における遅延ユニット数と、パラレル遅延部におけ
る遅延ユニット数とを簡易に対応させることができるよ
うになる。

【００５１】請求項９記載の発明は、請求項１〜８のい
ずれかに記載の発明において、前記前段の系から入力さ
れる信号とこの信号の位相同期対象となる信号との位相
差を比較するとともに、この比較結果を前記遅延量制御
手段に出力する位相比較回路と、前記遅延量制御手段が
前記演算手段の出力に基づく位相調整の後にこの位相比
較回路の出力に基づいて遅延回路に入力される信号に対
する遅延量を制御するよう切り替える切替部を更に備え
ることをその要旨とする。

【００５２】上記構成では、演算手段に基づく位相調整
の後には、位相比較回路の出力に基づいて遅延回路の遅
延ユニットの使用段数が可変設定される。このため、演
算手段の出力に基づいて迅速な位相調整を行うことがで
きる。また、その後の遅延変動等には位相比較回路よっ
て対処するために、例えば請求項２〜８に記載の演算部
によって対処した場合と比較して、消費電力の低減を図
ることができる。

【００５３】請求項１０記載の発明は、請求項１〜９の
いずれかに記載のディレイロックドループ回路におい
て、前記前段の系から入力される信号に基づいて前記後
段の系に出力される信号を擬似的に生成するダミー手段
と、前記前段の系から入力される信号を所定に分周した
分周信号を生成する分周器とを更に備え、前記前段の系
から入力される信号とこの信号の位相同期対象となる信
号との位相差の比較は、前記分周信号と前記ダミー手段
にて前記分周信号を遅延させた遅延分周信号との位相差
の比較として行うことをその要旨とする。

【００５４】上記構成によれば、分周器により分周され
た信号を用いることで、位相比較を簡易に行うことがで
きるとともに、当該ディレイロックドループ回路の消費
電力を低減することもできる。

【００５５】この際、上記構成では、分周信号に対する
ダミー手段によって遅延された遅延分周信号の有する遅
延量は、前段の系から入力信号に対する後段の系に出力
される信号の有する遅延量と同等の遅延量となる。この
ため、分周信号と前記ダミー手段にて分周信号を遅延さ
せた遅延分周信号との位相差の比較に基づいて、前段の
系と前記後段の系との間でそれら信号の位相を同期させ
ることができる。

【００５６】

【発明の実施の形態】（第１の実施形態）以下、本発明
にかかるＤＬＬ回路の第１の実施形態について、図面を
参照しつつ説明する。

【００５７】図１に、本実施形態にかかるＤＬＬ回路の
全体構成を示す。このＤＬＬ回路も先の図１３に示すＤ
ＬＬ回路と同様、前段の系からクロックバッファ５に入
力される入力クロックＣＬＫと、出力バッファ１０から
後段の系に出力される出力クロックＯＣＬＫとの位相合
わせを行う回路である。すなわち、上記遅延回路３２０
と同一の構成を有する遅延回路２０によってこれに入力
される信号に付与する遅延量を制御することで、前段の
系と後段の系との間でそれら信号の位相を合わせる。換
言すれば、出力クロックＯＣＬＫと入力クロックＣＬＫ
との位相を合わせる。ちなみに、この遅延量は、上記出
力クロックＯＣＬＫが、クロックバッファ５及び出力バ
ッファ１０、並びにこれらの間の配線及び回路（図中、
Ｒにて表記）とによって遅延される遅延量と併せてクロ
ック周期の整数倍の時間となるように設定する。

【００５８】この際、上記分周器３６０と同様の趣旨に
て設けられた分周器６０によって入力クロックＣＬＫが
分周された分周クロックＳＣＬＫに対して、クロックパ
スを介した遅延量と同等の遅延量を付与すべくこのＤＬ
Ｌ回路も、先の図１３に示すＤＬＬ回路と同様、次のも
のを備えている。すなわち、クロックバッファ５及び出
力バッファ１０間（クロックパス）とクロックの遷移に
対して等価なダミークロックパスを備えている。このダ
ミークロックパスは、上記遅延回路２０と同一の構成を
有するダミー遅延回路３０と、ダミー回路４０とからな
る。このダミー回路４０も、上記クロックバッファ５及
び出力バッファ１０、並びにそれらの間の配線及び回路
（図中、Ｒにて表記）の等価回路（クロックバッファ４
４、出力バッファ４２、配線及び回路（図中、Ｒ’にて
表記））である。

【００５９】そして、上記分周クロックＳＣＬＫと、こ
れがダミークロックパスを介して遅延された信号である
遅延分周クロックＦＣＬＫとの位相差に基づいて、上記
遅延量を設定する。すなわち、前段の系から入力される
信号として分周クロックＳＣＬＫを用いるとともに、こ
れと位相合わせの対象となる信号として遅延分周クロッ
クＦＣＬＫを用いる。そして、遅延回路２０及びダミー
遅延回路３０において入力クロックＣＬＫ及び分周クロ
ックＳＣＬＫが通過する遅延ユニット数（使用段数）
が、シフトレジスタ７０によって上記遅延量に応じて可
変設定される。

【００６０】このシフトレジスタ７０による上記遅延ユ
ニット数の設定は、基本的には、上記位相比較回路３５
０と同一の構成を有する位相比較回路５０の出力信号で
ある第１比較信号ＳＲと一致判定信号ＫＰとによって行
われる。ただし、本実施形態においては、当該ＤＬＬ回
路を搭載した装置の電源立ち上げ時等、ＤＬＬ回路のリ
セット時においては、次のようにする。すなわち、入力
クロックＣＬＫと出力クロックＯＣＬＫとの位相を合わ
せるためにシフトレジスタ７０が制御すべき遅延量に相
当する遅延ユニットの使用段数を示す情報を演算し、こ
れに応じてシフトレジスタ７０にて遅延回路２０及びダ
ミー遅延回路を制御する。

【００６１】こうした制御を行うべく、本実施形態では
次のものを備えている。 ・分周クロックＳＣＬＫ及び遅延分周クロックＦＣＬＫ
を取り込んで入力クロックＣＬＫと出力クロックＯＣＬ
Ｋとの位相を合わせるために必要な遅延回路２０内の遅
延ユニットの使用段数に対応したクロック数のクロック
を発振する内部発振回路８０。 ・内部発振回路８０の発振するクロック数をカウントし
てその値をシフトレジスタ７０に出力するカウンタ９
０。 ・シフトレジスタ７０による遅延回路２０及びダミー遅
延回路の制御を、カウンタ９０の出力信号、及び位相比
較回路５０の出力信号のいずれに基づいて行うかを切り
替える切替部９５。

【００６２】ここで、上記切替部９５は、当該ＤＬＬ回
路を搭載した装置の電源立ち上げ時等、ＤＬＬ回路のリ
セット時にはカウンタ９０の出力信号に、それ以外のと
きには位相比較回路５０の出力信号にそれぞれ基づいて
シフトレジスタ７０による上記制御を行うよう切替を行
う。このため、この切替部９５では、次の２つの信号を
生成する。すなわち、 ・カウンタ９０の出力信号に基づいてシフトレジスタ７
０を動作させるための信号としてのイネーブル信号ＥＮ
ＡＢＬ。これは、上記リセット時において、上記遅延分
周クロックＦＣＬＫの最初の立ち上がりから分周クロッ
クＳＣＬＫの最初の立ち下がりまでの期間を論理「Ｈ」
レベルとする信号である。 ・位相比較回路５０に基づいてシフトレジスタ７０を動
作させるための信号としての第２分周クロックＩＣＬ
Ｋ。これは、例えば遅延分周クロックＦＣＬＫがリセッ
ト後２度目に立ち上がった時等、上記カウンタ９０の出
力信号に基づく遅延制御が出力クロックＯＣＬＫに反映
された時以降においては上記分周クロックＳＣＬＫに同
期した信号である。そして、それ以前において論理
「Ｌ」レベルの信号である。

【００６３】一方、上記内部発振回路８０は、遅延分周
クロックＦＣＬＫの立ち上がりから分周クロックＳＣＬ
Ｋの立ち下がりまでの期間、クロックを発生する回路で
ある。このクロック数は、上記遅延分周クロックＦＣＬ
Ｋの立ち上がりから分周クロックＳＣＬＫの立ち下がり
までの時間に相当する上記遅延回路２０内の遅延ユニッ
トの使用段数に対応した数とする。

【００６４】具体的には、このクロック数は、上記遅延
ユニット８個を単位として、上記遅延量を生成する遅延
ユニットの単位数とする。これは、遅延回路２０及びダ
ミー遅延回路３０の構成として、先の図１７に例示した
ように、使用段数が８個を単位として可変設定される構
成である回路を想定したことに、換言すれば８個の遅延
ユニット毎に分周クロックＳＣＬＫの入力が可能とされ
る回路を想定したことによる。

【００６５】図２（ａ）に、内部発振回路８０の構成を
示す。この内部発振回路８０は、 ・分周クロックＳＣＬＫの立ち下がりエッジを検出して
論理「Ｈ」の信号を出力する立ち下がり検出回路８１。 ・遅延分周クロックＦＣＬＫの立ち上がりエッジを検出
して論理「Ｈ」の信号を出力する立ち上がり検出回路８
２。 ・立ち上がり検出回路８２の出力信号によりセット状態
となり、立ち下がり検出回路８１の出力信号によってリ
セット状態となるＲＳフリップフロップ（Resetset-Fli
p Flop）８３。 ・ＲＳフリップフロップ８３の出力信号と、上記切替部
９５のイネーブル信号ＥＮＡＢＬとの論理積信号ＲＯＥ
を出力するＡＮＤ回路８４。 ・上記論理積信号ＲＯＥを入力とするリングオシレータ
８５。 ・リングオシレータ８５の出力信号の反転信号を出力す
るインバータ８６を備えている。

【００６６】ここで、リングオシレータ８５は、上記論
理積信号ＲＯＥと自身の出力信号とを入力しこれらの論
理積反転信号を出力するＮＡＮＤ回路８５ａと、この出
力信号を遅延させる直列接続された４つの遅延ユニット
（図中、ｄ．ｕ．）とからなる。そして、これら４つの
各遅延ユニットは、図２（ｂ）に示されるような回路で
あり、遅延回路２０及びダミー遅延回路３０における遅
延ユニットと同一の構成、換言すればその回路構成及び
回路特性が等しいものとなっている。したがって、リン
グオシレータ８５は、遅延回路２０における遅延ユニッ
ト４個分の遅延量を半周期として、換言すれば遅延回路
２０における遅延ユニット８個分の遅延量を１周期とし
て発振する。

【００６７】内部発振回路８０が上記構成を有するため
に、遅延分周クロックＦＣＬＫの立ち上がりから分周ク
ロックＳＣＬＫの立ち下がりまでの期間、ＲＳフリップ
フロップ８３から論理「Ｈ」の信号が出力される。一
方、リセット直後の遅延分周クロックＦＣＬＫの立ち上
がりから分周クロックＳＣＬＫの立ち下がりまでの期
間、上記切替部９５によって論理「Ｈ」の信号であるイ
ネーブル信号ＥＮＡＢＬがＡＮＤ回路８４に入力され
る。これにより、ＡＮＤ回路８４では、リセット直後の
遅延分周クロックＦＣＬＫの立ち上がりから分周クロッ
クＳＣＬＫの立ち下がりまでの期間のみ論理値「Ｈ」の
信号をリングオシレータ８５に出力する。そして、リン
グオシレータ８５は、論理「Ｈ」の信号が入力される期
間のみ発振する。したがって、リセット直後の遅延分周
クロックＦＣＬＫの立ち上がりから分周クロックＳＣＬ
Ｋの立ち下がりまでの期間、リングオシレータ８５から
上記遅延ユニット８個分の遅延量を周期とするクロック
が発振される。

【００６８】なお、上記ＲＳフリップフロップ８３に
は、上記位相比較回路５０同様、上記リセット時等にリ
セット信号ＲＳＴが入力される構成となっており、これ
によりＲＳフリップフロップ８３はリセットされる。

【００６９】図３に、この内部発振回路８０の発振する
クロックの数をカウントするカウンタ９０の構成を示
す。このカウンタ９０は、リングオシレータ８５の発振
するクロックＲＯＣＬＫのクロック数をカウントして、
これを出力するものである。このカウンタ９０によって
カウントされる最大数は、上記遅延回路２０の備えるタ
ップポイントの数に対応させる。詳しくは、カウンタ９
０は、出力信号が４ビットであり、各ビット（ＣＮＴ０
〜ＣＮＴ３）毎に、その反転出力信号を自身の入力信号
とする４つのＤフリップフロップ９０ａ〜９０ｄを備え
ている。そして、各Ｄフリップフロップ９０ｂ〜９０ｄ
は、自身よりも下位ビットのうちの最上位ビットに対応
するＤフリップフロップ９０ａ〜９０ｃの反転出力信号
をそのクロック入力とする。更に、最下位ビットに対応
するＤフリップフロップ９０ａは、上記クロックＲＯＣ
ＬＫをクロック入力とする。なお、これらＤフリップフ
ロップ９０ａ〜９０ｄには、上記内部発振回路８０や位
相比較回路５０と同一のリセット信号ＲＳＴが入力され
るようになっており、これによりカウンタ９０がリセッ
トされる（その出力が全てのビットにおいて「０」とさ
れる）。

【００７０】図４に、上記カウンタ９０のカウント値や
上記位相比較回路５０の出力信号によって遅延回路２０
及びダミー遅延回路３０に入力される信号に付与する遅
延量を制御する上記シフトレジスタ７０の構成を示す。

【００７１】このシフトレジスタ７０は、シフト部７１
及びタップデコーダ７２、プリデコーダ７３、立ち下が
り検出回路７４を備えている。ここで、シフト部７１
は、基本的には、先の図１７（ｂ）に示したシフトレジ
スタ３７０と同様、上記位相比較回路５０の生成する第
１比較信号ＳＲ及び一致判定信号ＫＰに基づいてタップ
ポイントを選択するものである。また、タップデコーダ
７２、プリデコーダ７３、及び立ち下がり検出回路７４
は、カウンタ９０のカウント値に基づきタップポイント
を選択する（使用段数を設定する）ものである。

【００７２】上記シフト部７１は、位相比較回路５０の
生成する信号に基づくタップポイントと、カウンタ９０
の出力信号に基づきタップデコーダ７２にて選択された
タップポイントとのいずれかを切り替える機能を更に備
えている。このため、先の図１７（ｂ）に示したシフト
レジスタ３７０の構成と次の２つの点で相違する。１．
各タップポイントに対応して設けられたＤフリップフロ
ップＤＦＦを、同ＤフリップフロップＤＦＦの機能に加
えてタップデコーダ７２の出力に応じてセットリセット
される機能を備えたフリップフロップＲＳＤＦＦに代え
る。２．このフリップフロップＲＳＤＦＦのクロック入
力として、上記切替部９５にて生成される第２分周クロ
ックＩＣＬＫを用いる。

【００７３】このため、フリップフロップＲＳＤＦＦの
出力は、上記カウンタ９０のカウント値に基づく使用段
数の設定が出力クロックＯＣＬＫに反映された後に、位
相比較回路５０の出力信号に応じた動作をすることとな
る。

【００７４】次に、上記カウンタ９０の出力信号（ＣＮ
Ｔ０〜ＣＮＴ３）に基づいて上記フリップフロップＲＳ
ＤＦＦへ入力されるセットリセット信号を生成する上記
タップデコーダ７２、プリデコーダ７３、及び立ち下が
り検出回路７４について説明する。

【００７５】上記プリデコーダ７３では、上記カウント
数の下位２ビットの信号ＣＮＴ０及びＣＮＴ１の論理値
に応じた４つの信号と、上記カウント数の上位２ビット
の信号ＣＮＴ２及びＣＮＴ３の論理値に応じた４つの信
号とを生成する。例えば、上記カウンタ９０のカウント
数が「９」であるとき、換言すれば４ビットのディジタ
ル信号の内容が「ＣＮＴ０：１、ＣＮＴ１：０、ＣＮＴ
２：０、ＣＮＴ３：１」であるときには次のようにな
る。すなわちこの場合、図４に示す「ＣＮＴ０：１、Ｃ
ＮＴ１：０」の信号線と、「ＣＮＴ２：０、ＣＮＴ３：
１」の信号線のみに論理「Ｈ」の信号が出力され、残り
の信号線には論理「Ｌ」の信号が出力される。

【００７６】一方、立ち下がり検出回路７４では、上記
イネーブル信号ＥＮＡＢＬの立ち下がりを検出してパル
スを発生する。そして、これらプリデコーダ７３及び立
ち下がり検出回路７４の出力に基づき、タップデコーダ
７２では、上記カウンタ９０の出力信号（ＣＮＴ０〜Ｃ
ＮＴ３）に対応したタップポイントを選択する信号を生
成する。このタップデコーダ７２は、各タップポイント
（…、ＴＡＰ７、ＴＡＰ８、ＴＡＰ９、…）毎に、次の
ものを備えている。 ・プリデコーダ７３の８つの出力のうちの２つの出力と
立ち下がり検出回路７４の出力との論理積反転信号を上
記フリップフロップＲＳＤＦＦのセット信号の反転信号
として出力する３入力ＮＡＮＤ回路（図中、３ＮＡＮ
Ｄ）。 ・立ち下がり検出回路７４の出力と３入力ＮＡＮＤ回路
の出力との論理積反転信号を上記フリップフロップＲＳ
ＤＦＦのリセット信号の反転信号として出力するＮＡＮ
Ｄ回路（図中、ＮＡＮＤ）。

【００７７】これにより、上記カウンタ９０のカウンタ
値（ＣＮＴ０〜ＣＮＴ３）によって表記される数を有す
るタップポイントに対応するフリップフロップＲＳＤＦ
Ｆのみがセット状態となり、その他のフリップフロップ
ＲＳＤＦＦはリセット状態となる。このため、上記カウ
ンタ９０のカウンタ値（ＣＮＴ０〜ＣＮＴ３）によって
表記される数を有するタップポイントのみが論理「Ｈ」
となる。

【００７８】ここで、本実施形態にかかるＤＬＬ回路の
動作について、図５を用いて更に説明する。このＤＬＬ
回路を搭載した機器の電源立ち上げ時等、ＤＬＬ回路を
起動させる際には、まずＤＬＬ回路の外部からこのＤＬ
Ｌ回路をリセットするリセット信号ＲＳＴが入力される
（図５（ａ））。これにより、先の図１に示した位相比
較回路５０や、内部発振回路８０、カウンタ９０がリセ
ットされる。

【００７９】その後、先の図１に示したクロックバッフ
ァ５に入力クロックＣＬＫが入力される（図５（ｂ））
と、これがクロックバッファ５や配線及び回路（図1
中、Ｒと表記）、出力バッファ１０で遅延され、出力ク
ロックＯＣＬＫとして出力バッファ１０から出力される
（図５（ｃ））。これにより、入力クロックＣＬＫと出
力クロックＯＣＬＫとに位相差が生じる。このため、出
力クロックの立ち上がり時刻ｔ１と入力クロックの立ち
上がり時刻ｔ２との差である遅延時間Ｔを、上記遅延回
路２０によって生成するよう内部発振回路８０及びカウ
ンタ９０を用いた制御を行うこととなる。

【００８０】すなわち、上記入力クロックＣＬＫの分周
され（ここでは一例として「２分周」）、更に遅延され
た遅延分周クロックＦＣＬＫの立ち上がり（図５
（ｅ））から、上記分周された分周クロックＳＣＬＫの
立ち下がり（図５（ｄ））までの期間、イネーブル信号
ＥＮＡＢＬが論理「Ｈ」となる（図５（ｆ））。更に、
この期間、図５（ｇ）に示すように、先の図２に示した
内部発振回路８０内の信号ＲＯＥが論理「Ｈ」となる。
そして、図５（ｈ）に示すように、この信号ＲＯＥが論
理「Ｈ」である間、内部発振回路８０からクロックが発
振される。このクロック数は、図５（ｉ）に示すよう
に、上記カウンタ９０によってカウントされる。そし
て、イネーブル信号ＥＮＡＢＬの立ち下がりが、上記シ
フトレジスタ７０における先の図４に示した立ち下がり
検出回路７４によって検出されると、上記カウント数に
対応するタップポイントが選択される（図５（ｊ））。

【００８１】これにより、図５（ｃ）に示すように、出
力クロックＯＣＬＫは上記遅延時間Ｔだけ遅延されるた
め、遅延回路２０による制御がない場合の時刻ｔ３の立
ち上がりエッジが、同制御によって時刻ｔ４にシフトす
る。そして、このように遅延回路２０による制御が出力
クロックＯＣＬＫに反映された後、先の図１に示した切
替部９５では、分周クロックＳＣＬＫに同期した第２分
周クロックＩＣＬＫを上記シフトレジスタ７０に出力す
る（図５（ｋ））。

【００８２】以上説明した本実施形態によれば、以下の
効果が得られるようになる。 （１）内部発振回路８０によって、入力クロックＣＬＫ
と出力クロックＯＣＬＫとの位相を合わせるために必要
な遅延ユニットの使用段数に対応したクロック数のクロ
ックを生成した。そして、このクロック数がカウンタ９
０によってカウントされるとともに、このカウントされ
た値に基づいてシフトレジスタ７０による遅延回路２０
の制御を行った。これにより、位相合わせのための一度
の動作で、遅延回路２０において用いられる遅延ユニッ
トの使用段数が入力クロックと出力クロックとの位相を
合わせるために必要な数に設定される。したがって、位
相合わせを迅速に行うことができるようになる。

【００８３】しかも、位相合わせに必要な遅延ユニット
の使用段数に応じてカウンタ９０のビット数を変化させ
るだけでよい。したがって、位相合わせに必要な遅延ユ
ニットの数が大きい場合であれ、回路規模の増大を好適
に抑制することができる。

【００８４】（２）内部発振回路８０を、遅延回路２０
における遅延ユニットと同一の構成を有する遅延ユニッ
トを備えたリングオシレータ８５として構成し、同リン
グオシレータ８５の発振するクロックのパルス幅をこの
遅延ユニットの遅延量の整数倍に設定した。このため、
入力クロックと出力クロックとの位相を合わせるために
必要な遅延時間、リングオシレータ８５を発振させるこ
とで、上記遅延時間を生成するだけの遅延ユニット数に
対応したクロック数のクロックをリングオシレータ８５
から出力することができる。

【００８５】（３）遅延制御を行うための信号として、
入力クロックＣＬＫを分周器６０にて分周した分周クロ
ックＳＣＬＫと、これが遅延された遅延分周クロックＦ
ＣＬＫとを用いた。これにより、位相比較回路５０によ
る位相比較を簡易に行うことができるとともに、当該Ｄ
ＬＬ回路の消費電力を低減することもできる。

【００８６】（４）クロックバッファ５及び出力バッフ
ァ１０間（クロックパス）に等価な回路として、遅延回
路２０における遅延ユニットと同一の構成を有する遅延
ユニットを備えて構成されるダミー遅延回路３０と、ダ
ミー回路４０とを備えた。このため、このダミー遅延回
路３０及びダミー回路４０を通過した分周クロックＳＣ
ＬＫである遅延分周クロックＦＣＬＫは、クロックパス
を介して出力されたものと同等となる。このため、分周
クロックＳＣＬＫと遅延分周クロックＦＣＬＫとの位相
差に基づいて、入力クロックＣＬＫと出力クロックＯＣ
ＬＫとの位相合わせを行うことができる。

【００８７】（５）カウンタ９０のカウンタ値に基づく
使用段数の設定が出力クロックＯＣＬＫに反映された後
には、位相比較回路５０の出力に基づいて遅延回路２０
において用いられる遅延ユニット数が可変設定される。
このため、内部発振回路８０及びカウンタ９０の出力に
基づいて迅速な位相合わせを行うことができるととも
に、その後の遅延変動等には位相比較回路５０よって対
処するために、消費電力の低減を図ることができる。

【００８８】（第２の実施形態）以下、本発明にかかる
ＤＬＬ回路の第２の実施形態について、上記第１の実施
形態との相違点を中心に図面を参照しつつ説明する。

【００８９】図６に、本実施形態にかかるＤＬＬ回路の
全体構成を示す。なお、この図６において、先の図１に
示す部材と同一の部材については同一の符号を付した。
上記第１の実施形態では、遅延回路２０及びダミー遅延
回路３０は、遅延ユニットを１２８個備えるとともに、
先の図１７（ａ）に示す態様にて、遅延ユニット８個毎
にタップポイントを設けることとした。これに対し、本
実施形態では、遅延回路１２０及びダミー遅延回路１３
０が、上記遅延回路２０と同一の構成を有する遅延ユニ
ットをそれぞれ８個づつ備えるとともに、これら各遅延
ユニット１個毎にタップポイントを設けることとする。

【００９０】また、上記実施形態では、入力クロックＣ
ＬＫと出力クロックＯＣＬＫとの位相を合わせるために
必要な遅延ユニットの使用段数を示す情報を演算し、こ
れに応じてシフトレジスタ７０にて遅延回路２０及びダ
ミー遅延回路３０を制御するために、内部発振回路８０
及びカウンタ９０を備えることとした。これに対し、本
実施形態では、図６に示すように、パラレル遅延部１８
２及び遅延量検出保持部１８４からなる遅延モニタ回路
１８０を備えて、入力クロックＣＬＫと出力クロックＯ
ＣＬＫとの位相を合わせるために必要な遅延ユニットの
使用段数を示す情報を演算する。

【００９１】図７に、パラレル遅延部１８２及び遅延量
検出保持部１８４からなる遅延モニタ回路１８０の構成
を示す。同図７に示すように、パラレル遅延部１８２
は、互いに異なる数の遅延ユニット（ｄ．ｕ．）の直列
接続にて構成されるシリアル遅延部を複数備えている。
具体的には、このパラレル遅延部１８２の各遅延ユニッ
トは、先の図２（ｂ）に示す構成を有し、上記遅延回路
１２０やダミー遅延回路１３０の遅延ユニットとその構
成が同一、換言すれば、その回路構成及び回路特性が同
一の回路である。

【００９２】そして、パラレル遅延部１８２は、「１」
から遅延回路２０における遅延ユニット数である「８」
までの各数の遅延ユニットを備える上記シリアル遅延部
を全て備えている。これにより、パラレル遅延部１８２
では、遅延回路２０において遅延ユニットを用いて生成
し得る全ての遅延量の遅延を生成することが可能とな
る。

【００９３】更に、このパラレル遅延部１８２において
は、上記シリアル遅延部が互いに並列に接続されている
とともに、このパラレル遅延部１８２の入力信号を遅延
分周クロックＦＣＬＫとする。これにより、パラレル遅
延部１８２に入力される遅延分周クロックＦＣＬＫは、
各シリアル遅延部を伝播する。したがって、パラレル遅
延部１８２から出力される信号は、遅延分周クロックＦ
ＣＬＫに対して、１個分から８個分の各数の遅延ユニッ
トによって生成される遅延量が付与された８つの信号と
なる。このため、パラレル遅延部１８２では、遅延回路
２０において遅延ユニットを用いて生成し得る各遅延量
の付与された信号の全てが出力される。

【００９４】これらパラレル遅延部１８２の８つの出力
信号は、全て遅延量検出保持部１８４に入力される。こ
の遅延量検出保持部１８４は、各シリアル遅延部毎にラ
ッチ回路としてのＤフリップフロップの並列回路を備え
ている。これらＤフリップフロップは、分周クロックＳ
ＣＬＫの立ち下がりをラッチ指令とし、シリアル遅延部
の出力を自身の出力信号（ＤＬ１〜ＤＬ８）としてラッ
チする。以下、これについて図８を用いて更に説明す
る。

【００９５】図８［１］に、分周クロックＳＣＬＫ（図
８（ａ１））に対してシリアル遅延部を通過した後の遅
延分周クロックＦＣＬＫ（図８（ｂ１））の位相が早い
場合について示す。この場合、遅延量検出保持部１８４
の上記シリアル遅延部に対応した出力信号ＤＬｉは、分
周クロックＳＣＬＫの立ち下がりに同期して、論理
「Ｈ」信号となる（図８（ｃ１））。これに対し、図８
［２］に、分周クロックＳＣＬＫ（図８（ａ２））に対
してシリアル遅延部を通過した後の遅延分周クロックＦ
ＣＬＫ（図８（ｂ２））の位相が遅い場合について示
す。この場合、遅延量検出保持部１８４の上記シリアル
遅延部に対応した出力信号ＤＬｉは、分周クロックＳＣ
ＬＫの立ち下がりに同期して、論理「Ｌ」信号となる
（図８（ｃ２））。

【００９６】したがって、分周クロックＳＣＬＫと遅延
分周クロックＦＣＬＫとの位相差が、時間に換算して例
えば遅延ユニット４個分と５個分との遅延時間の間にあ
ったとすると、遅延量検出保持部１８４の出力信号ＤＬ
１〜ＤＬ８は次のようになる。すなわち、上記信号のう
ちの信号ＤＬ１〜ＤＬ４については論理「Ｈ」と、ま
た、上記信号のうちの信号ＤＬ５〜ＤＬ８については論
理「Ｌ」となる。

【００９７】なお、先の図７に示すように、遅延量検出
保持部１８４の各Ｄフリップフロップは、先の第１の実
施形態と同様のリセット信号ＲＳＴによってリセットさ
れる。すなわち、出力信号ＤＬ１〜ＤＬ８が全て論理
「Ｌ」とされる。

【００９８】これら遅延量検出保持部１８４の出力信号
ＤＬ１〜ＤＬ８に基づいて、先の図６に示すシフトレジ
スタ１７０では遅延回路１２０及びダミー遅延回路１３
０の遅延ユニットの使用段数を設定する。

【００９９】図９に、シフトレジスタ１７０の構成を示
す。このシフトレジスタ１７０も、上記シフトレジスタ
７０の備えるシフト部７１（図４）と同一の構成を備え
るシフト部１７１を備える。そして、このシフト部１７
１の各タップポイント毎に設けられる第１のマルチプレ
クサＭＵＸ１には、切替信号として、上記第１比較信号
が入力される。また、上記各タップポイント毎に設けら
れる第２のマルチプレクサＭＵＸ２には、切替信号とし
て、上記一致判定信号ＫＰが入力される。更に、上記各
タップポイント毎に設けられるフリップフロップＲＳＤ
ＦＦには、クロック入力として切替部９５の生成する第
２分周クロックＩＣＬＫが入力される。

【０１００】ただし、このシフト部１７１の各タップポ
イント毎に設けられるフリップフロップＲＳＤＦＦのセ
ット端子及びリセット端子には、デコーダ１７２の出力
信号の反転信号が入力される。このデコーダ１７２は、
上記遅延量検出保持部１８４の出力信号ＤＬ１〜ＤＬ８
と、上記切替部９５の生成するイネーブル信号ＥＮＢＬ
とに基づいて、特定のタップポイントを選択する（遅延
ユニットの使用段数を設定する）回路である。換言すれ
ば、このデコーダ１７２は、上記各信号に基づいて、特
定のタップポイントに対応するフリップフロップＲＳＤ
ＦＦのみをセット状態としそれ以外のフリップフロップ
ＲＳＤＦＦをリセット状態とするものである。

【０１０１】具体的には、このデコーダ１７２は、各タ
ップポイント毎に次のものを備えている。 ・遅延量検出保持部１８４からの出力信号のうち、当該
タップポイントに対応した遅延量を有するシリアル遅延
部を介した出力信号と、それよりも一つ遅延量の大きな
シリアル遅延部を介した出力信号との排他的論理和信号
を出力するＸＯＲ回路。 ・上記ＸＯＲ回路の出力信号と上記イネーブル信号ＥＮ
ＡＢＬとの論理積の反転信号を、上記フリップフロップ
ＲＳＤＦＦのセット信号の反転信号として出力する第１
のＮＡＮＤ回路（図中、ＮＡＮＤ１）。 ・上記第１のＮＡＮＤ回路の出力信号と上記イネーブル
信号ＥＮＡＢＬとの論理積の反転信号を、上記フリップ
フロップＲＳＤＦＦのリセット信号の反転信号として出
力する第２のＮＡＮＤ回路（図中、ＮＡＮＤ２）。

【０１０２】これにより、例えば分周クロックＳＣＬＫ
と遅延分周クロックＦＣＬＫとの位相差に相当する時間
が遅延ユニット４個分と５個分との遅延量の間にあった
と場合、４番目のタップポイント（ＴＡＰ４）に対応す
るＸＯＲ回路のみが論理値「Ｈ」の信号を出力する。こ
れに伴い、４番目のタップポイント（ＴＡＰ４）に対応
する上記フリップフロップＲＳＤＦＦのみがセット状態
となる。

【０１０３】ここで、本実施形態にかかるＤＬＬ回路の
動作について、図１０に基づいて更に説明する。このＤ
ＬＬ回路を搭載した機器の電源立ち上げ時等、ＤＬＬ回
路を起動させる際には、まずＤＬＬ回路の外部からこの
ＤＬＬ回路をリセットするリセット信号ＲＳＴが入力さ
れる（図１０（ａ））。これにより、先の図６に示した
位相比較回路５０や、遅延モニタ回路１８０がリセット
される。

【０１０４】その後、先の図６に示したクロックバッフ
ァ５に入力クロックＣＬＫが入力される（図１０
（ｂ））と、これがクロックバッファ５や配線及び回路
（図６中、Ｒと表記）、出力バッファ１０で遅延され、
出力クロックＯＣＬＫとして出力バッファ１０から出力
される（図１０（ｃ））。これにより、入力クロックＣ
ＬＫと出力クロックＯＣＬＫとに位相差が生じる。この
ため、出力クロックの立ち上がり時刻ｔ１と入力クロッ
クの立ち上がり時刻ｔ２との差である遅延時間Ｔを、上
記遅延回路１２０によって生成するよう遅延モニタ回路
１８０を用いた制御を行うこととなる。

【０１０５】すなわち、上記入力クロックＣＬＫが分周
され（ここでは一例として「２分周」）、更に遅延され
た遅延分周クロックＦＣＬＫの立ち上がり（図１０
（ｅ））から、上記分周された分周クロックＳＣＬＫの
立ち下がり（図１０（ｄ））までの期間、イネーブル信
号ＥＮＡＢＬが論理「Ｈ」となる（図１０（ｆ））。

【０１０６】一方、図１０（ｅ）に示す遅延分周クロッ
クＦＣＬＫの時刻ｔ１における立ち上がりが、上記遅延
モニタ回路１８０に入力される。そして、時刻ｔ２の分
周クロックＳＣＬＫの立ち下がり（図１０（ｄ））に同
期して、遅延モニタ回路１８０の出力信号が確定する
（図１０（ｇ）、図１０（ｈ）においては、ＤＬ４が
「Ｈ」、ＤＬ５が「Ｌ」と例示）。そして、上記イネー
ブル信号ＥＡＮＢＬの立ち下がりエッジに同期してタッ
プポイントが選択される（図１０（ｉ））。これによ
り、図１０（ｃ）に示すように、出力クロックＯＣＬＫ
は上記遅延時間Ｔだけ遅延されるため、遅延回路１２０
による制御がない場合の時刻ｔ３の立ち上がりエッジ
が、同制御によって時刻ｔ４にシフトする。

【０１０７】そして、このように遅延回路１２０による
制御が出力クロックＯＣＬＫに反映された後、先の図６
に示した切替部９５では、分周クロックＳＣＬＫに同期
した第２分周クロックＩＣＬＫを上記シフトレジスタ１
７０に出力する（図１０（ｊ））。

【０１０８】以上説明した本実施形態によれば、先の第
１の実施形態の上記（３）及び（４）の効果に加えて更
に以下の効果が得られるようになる。 （６）遅延モニタ回路１８０によって、入力クロックＣ
ＬＫと出力クロックＯＣＬＫとの位相合わせに必要な遅
延回路１２０における遅延ユニットの使用段数を示す情
報を演算した。これにより、位相合わせのための一度の
動作で、遅延回路１２０において用いられる遅延ユニッ
トの数が、入力クロックと出力クロックとの位相を合わ
せるために必要な数に設定される。したがって、位相合
わせを迅速に行うことができるようになる。

【０１０９】（７）遅延モニタ回路１８０に基づく使用
段数の設定が出力クロックＯＣＬＫに反映された後に
は、位相比較回路５０の出力に基づいて遅延回路１２０
において用いられる遅延ユニット数が可変設定される。
このため、遅延モニタ回路１８０によって迅速な位相合
わせを行うことができるとともに、その後の遅延変動等
には位相比較回路５０よって対処するために、消費電力
の低減を図ることができる。

【０１１０】（第３の実施形態）以下、本発明にかかる
ＤＬＬ回路の第３の実施形態について、上記第１及び第
２の実施形態との相違点を中心に図面を参照しつつ説明
する。

【０１１１】図１１に、本実施形態にかかるＤＬＬ回路
の全体構成を示す。なお、この図１１において、先の図
１及び図６に示す部材と同一の部材については同一の符
号を付した。

【０１１２】同図１１に示すように、本実施形態にかか
るＤＬＬ回路は、入力クロックＣＬＫと出力クロックＯ
ＣＬＫとの位相を粗調整するための粗調整部と、この粗
調整部による最小遅延量よりも小さい遅延量に設定され
て上記位相を微調整する微調整部とを備えている。

【０１１３】そして、粗調整部には、先の第１の実施形
態と同一の構成を有する遅延回路２０やダミー遅延回路
３０、シフトレジスタ７０、内部発振回路８０、カウン
タ９０を備えている。一方、微調整部は、先の第２の実
施形態と同一の構成を有する遅延回路１２０、ダミー遅
延回路１３０、シフトレジスタ１７０、遅延モニタ回路
１８０を備えている。

【０１１４】そして、本実施形態においても、当該ＤＬ
Ｌ回路を搭載した装置の電源立ち上げ時等、ＤＬＬ回路
のリセット時における、入力クロックＣＬＫと出力クロ
ックＯＣＬＫとの位相を合わせの後には、位相比較回路
２５０に基づいて位相合わせを行う。ここで、位相比較
回路２５０は、先の図１５に示す回路を備えている。た
だし、この位相比較回路２５０は、粗調整部のシフトレ
ジスタ７０と微調整部のシフトレジスタ１７０とのいず
れかを適宜選択して、上記第１比較信号ＳＲと一致判定
信号ＫＰとを出力する機能を更に備えている。

【０１１５】すなわち、位相比較回路２５０は、基本的
には、粗調整部のシフトレジスタ７０に上記第１比較信
号ＳＲと一致判定信号ＫＰとを出力する。そして、上記
第１比較信号ＳＲ及び第２比較信号ＳＬによって、先の
図１６［１］に示したように遅延量が小さい状態から先
の図１６［２］に示したように遅延量が大きい状態への
変化が検出されたときには、上記第１比較信号ＳＲと一
致判定信号ＫＰとの出力を微調整部のシフトレジスタ１
７０に切替える。更に、微調整部のシフトレジスタ７０
において分周クロックＳＣＬＫの立ち下がりエッジに換
算して所定の回数以上、遅延量が大きな状態が検出され
た場合には、上記第１比較信号ＳＲと一致判定信号ＫＰ
との出力を粗調整部のシフトレジスタ７０に切替える。

【０１１６】一方、当該ＤＬＬ回路を搭載した装置の電
源立ち上げ時等、ＤＬＬ回路のリセット時においては、
入力クロックＣＬＫと出力クロックＯＣＬＫとの位相を
合わせるために必要な遅延量に相当する遅延回路２０、
１２０の遅延ユニットの使用段数を示す情報を演算す
る。この必要な遅延ユニットの使用段数を示す情報の演
算は、先の第１及び第２の実施形態同様、内部発振回路
８０及びカウンタ９０、並びに遅延モニタ回路１８０を
用いて行う。

【０１１７】ただし、本実施形態では、まず粗調整部の
内部発振回路８０及びカウンタ９０によって遅延量を制
御し、この制御の後に、微調整部の遅延モニタ回路１８
０によって遅延量を制御する。換言すれば、上記カウン
タ９０のカウンタ値に基づいた使用段数による遅延回路
２０の制御が出力クロックＯＣＬＫに反映された後、微
調整部の遅延モニタ回路１８０に基づく制御を行う。更
に、シフトレジスタ７０の動作を位相比較回路２５０に
基づいて行うか内部発振回路８０及びカウンタ９０に基
づいて行うかの切替、及びシフトレジスタ１７０の動作
を位相比較回路２５０に基づいて行うか遅延モニタ回路
１８０を用いて行うかの切替を行う次の信号を切替部２
９５で生成する。 ・粗調整部のシフトレジスタ７０に出力される先の第１
の実施形態と同一のイネーブル信号ＥＮＡＢＬである第
１イネーブル信号ＥＮＡＢＬ１。 ・微調整部のシフトレジスタ１７０に出力される先の第
２の実施形態のイネーブル信号ＥＮＡＢＬと同じ役割の
信号である第２イネーブル信号ＥＮＡＢＬ２。これは、
上記リセット時において、上記遅延分周クロックＦＣＬ
Ｋの２番目の立ち上がりからそれ以後に生じる分周クロ
ックＳＣＬＫの立ち下がりまでの期間を論理「Ｈ」レベ
ルとする信号である。 ・位相比較回路２５０に基づいてシフトレジスタ７０動
作させるための信号としての第２分周クロックＩＣＬＫ
１。これは、次の期間のみ上記分周クロックＳＣＬＫに
同期した信号となり、それ以外では論理「Ｌ」レベルの
信号である。すなわち、例えば遅延分周クロックＦＣＬ
Ｋがリセット後３度目に立ち上がった時等、上記遅延モ
ニタ回路１８０の出力信号に基づく遅延制御が出力クロ
ックＯＣＬＫに反映された時以降であって、上記第１比
較信号ＳＲと一致判定信号ＫＰとがシフトレジスタ７０
に出力されている期間。 ・位相比較回路２５０に基づいてシフトレジスタ１７０
動作させるための信号としての第３分周クロックＩＣＬ
Ｋ２。これは、次の期間のみ上記分周クロックＳＣＬＫ
に同期した信号となり、それ以外では論理「Ｌ」レベル
の信号である。すなわち、例えば遅延分周クロックＦＣ
ＬＫがリセット後３度目に立ち上がった時等、上記遅延
モニタ回路１８０の出力信号に基づく遅延制御が出力ク
ロックＯＣＬＫに反映された時以降であって、上記第１
比較信号ＳＲと一致判定信号ＫＰとがシフトレジスタ１
７０に出力されている期間。

【０１１８】以下、本実施形態にかかるＤＬＬ回路の動
作について、図１２を用いて更に説明する。このＤＬＬ
回路を搭載した機器の電源立ち上げ時等、ＤＬＬ回路を
起動させる際には、まずＤＬＬ回路の外部からこのＤＬ
Ｌ回路をリセットするリセット信号ＲＳＴが入力される
（図１２（ａ））。これにより、先の図１２に示した位
相比較回路２５０や、内部発振回路８０、カウンタ９
０、遅延モニタ回路１８０がリセットされる。

【０１１９】その後、先の図１２に示したクロックバッ
ファ５に入力クロックＣＬＫが入力される（図１２
（ｂ））と、これがクロックバッファ５や配線及び回路
（図１２中、Ｒと表記）、出力バッファ１０で遅延さ
れ、出力クロックＯＣＬＫとして出力バッファ１０から
出力される（図１２（ｃ））。これにより、入力クロッ
クＣＬＫと出力クロックＯＣＬＫとに位相差が生じる。
このため、出力クロックの立ち上がりから入力クロック
の立ち上がりまでの時間である遅延時間Ｔを、まず、上
記遅延回路２０の遅延ユニットの使用段数を示す情報と
して演算すべく内部発振回路８０及びカウンタ９０を用
いた制御を行うこととなる。

【０１２０】すなわち、上記入力クロックＣＬＫの分周
され（ここでは一例として「２分周」）、更に遅延され
た遅延分周クロックＦＣＬＫの立ち上がり（図１２
（ｅ））から、上記分周された分周クロックＳＣＬＫの
立ち下がり（図１２（ｄ））までの期間、第１イネーブ
ル信号ＥＮＡＢＬ１が論理「Ｈ」となる（図１２
（ｆ））。更に、この期間、図１２（ｉ）に示すよう
に、内部発振回路８０からパルスが上記カウンタ９０に
よってカウントされる。そして、第１イネーブル信号Ｅ
ＮＡＢＬ１の立ち下がりが先の図４に示した立ち下がり
検出回路７４によって検出されると、上記カウント数に
対応する粗調整用のタップポイントが選択される（図１
２（ｊ））。

【０１２１】これにより、図１２（ｃ）に示すように、
出力クロックＯＣＬＫは、上記遅延回路２０によって遅
延時間Ｔに近似した時間Ｔ’だけ遅延されるため、遅延
回路２０による制御がない場合の時刻ｔ１の立ち上がり
エッジが、同制御によって時刻ｔ２にシフトする。これ
により、入力クロックＣＬＫ（図１２（ｂ））に対する
出力クロック（図１２（ｃ））の遅延時間は時間ｔとな
る。

【０１２２】この遅延時間ｔについては、上記遅延回路
１２０によって生成すべく、遅延モニタ回路１８０を用
いた制御を行う。すなわち、上記遅延回路２０による遅
延制御の反映された遅延分周クロックＦＣＬＫの立ち上
がり（図１２（ｅ））から、上記分周された分周クロッ
クＳＣＬＫのその後の立ち下がり（図１２（ｄ））まで
の期間、第２イネーブル信号ＥＮＡＢＬ２が論理「Ｈ」
となる（図１２（ｋ））。

【０１２３】一方、図１２（ｅ）に示す遅延分周クロッ
クＦＣＬＫのリセット後２番目の立ち上がりが、上記遅
延モニタ回路１８０に入力される。そして、上記立ち上
がり後の後の分周クロックＳＣＬＫの立ち下がり（図１
２（ｄ））に同期して、遅延モニタ回路１８０の出力信
号が確定する（図１２（ｌ）においては、ＤＬ３が
「Ｈ」と例示）。そして、上記第２イネーブル信号ＥＡ
ＮＢＬ２の立ち下がりエッジに同期して微調整用タップ
ポイントが選択される（図１２（ｍ））。これにより、
図１２（ｃ）に示すように、出力クロックＯＣＬＫは更
に上記遅延時間ｔだけ遅延されるため、遅延回路１２０
による制御がない場合の時刻ｔ３の立ち上がりエッジ
が、同制御によって時刻ｔ４にシフトする。

【０１２４】そして、このように遅延回路１２０による
制御が出力クロックＯＣＬＫに反映された後、先の図１
２に示した切替部２９５では、まず、分周クロックＳＣ
ＬＫに同期した第２分周クロックＩＣＬＫ１を上記シフ
トレジスタ７０に出力する（図１２（ｎ））。

【０１２５】以上説明した本実施形態によれば、先の第
１の実施形態の上記（１）〜（５）の効果、並びに先の
第２の実施形態の上記（６）及び（７）の効果に加えて
更に以下の効果が得られるようになる。

【０１２６】（８）入力クロックＣＬＫを遅延回路にて
遅延させる部分として、粗調整部と、該粗調整部による
最小遅延量よりも小さな遅延量にて入力クロックＣＬＫ
を遅延させる微調整部とを備えた。したがって，粗調整
部によって遅延量の迅速な調整を行うことができるとと
もに、微調整部によって遅延量の高精度な調整ができる
ようになる。

【０１２７】（９）当該ＤＬＬ回路を搭載した装置の電
源立ち上げ時等、ＤＬＬ回路のリセット時、粗調整部に
おいてカウンタ９０による内部発振回路８０のクロック
のカウンタ値に基づいて遅延回路２０の遅延ユニットの
使用段数を示す情報を演算した。このように、内部発振
回路８０及びカウンタ９０を用いることで、調整する遅
延量が大きく遅延ユニット数が多くなる粗調整部にあっ
ても、上記リセット時の遅延量の算出にかかる回路規模
の増大を抑制することができる。

【０１２８】なお、上記各実施形態は以下のように変更
して実施してもよい。 ・内部発振回路８０の構成については、必ずしも先の図
２に例示したものに限らない。例えばリングオシレータ
８５の備える遅延ユニットは、遅延回路２０の備える遅
延ユニットと同一の構成でなくてもよい。この際、例え
ばリングオシレータを構成する遅延ユニットを、遅延回
路２０の備える遅延ユニットの整数倍、又は整数分の１
とするなどしても、リングオシレータの発振するパルス
と遅延回路２０において必要な遅延ユニットの使用段数
とを容易に対応づけることができる。

【０１２９】・また、内部発振回路８０は、リングオシ
レータを備える構成に限らず、たとえば入力クロックよ
りも十分に周期の短いクロックを発振する発振器を備え
る構成としてもよい。そしてこの場合には、遅延分周ク
ロックＦＣＬＫの立ち上がりエッジから分周クロックＳ
ＣＬＫの立ち下がりエッジまでの期間のパルス数と遅延
回路において必要な遅延ユニット数とを対応づける。

【０１３０】・遅延モニタ回路の構成については、必ず
しも先の図７に例示したものに限らない。例えばパラレ
ル遅延部１８２の備える遅延ユニットは、遅延回路１２
０の備える遅延ユニットと同一の構成でなくてもよい。
この際、例えばパラレル遅延部１８２の備える遅延ユニ
ットを、遅延回路１２０の備える遅延ユニットの整数
倍、又は整数分の１とするなどしても、パラレル遅延部
１８２において生成される遅延量と遅延回路１２０にお
いて必要な遅延ユニット数とを容易に対応づけることが
できる。

【０１３１】・遅延モニタ回路の構成としては、シリア
ル遅延部を複数並列に備えることで、これら各シリアル
遅延部にて生成される遅延量と遅延回路において可変設
定できる遅延ユニット数とを対応づけることができれば
よい。この際、遅延量検出保持部に限らず、入力クロッ
クと出力クロックとの位相差がパラレル遅延部を構成す
る遅延部によるいずれの遅延量に相当するかを検出する
機能を有する遅延量検出部を備えていればよい。

【０１３２】・前段の系から入力される信号とこの信号
の位相同期対象となる信号との位相差に基づいて制御す
べき遅延量に相当する遅延ユニットの使用段数を示す情
報を演算する演算手段としては、上記各実施形態で例示
した内部発振回路及びカウンタを備えるもの等に限らな
い。

【０１３３】・上記第３の実施形態の粗調整部及び微調
整部の構成は、先の図１１に例示したものに限らない。
この際、下記の構成、 ａ．遅延回路として信号の位相の同期を粗調整するため
の粗調整用遅延部及び、この粗調整用遅延部に直列接続
され、同粗調整用遅延部による最小遅延量よりも小さい
遅延量に設定されて信号の位相の同期を微調整するため
の微調整用遅延部。 ｂ．粗調整用遅延部を構成する遅延ユニットの使用段数
を可変設定することで同粗調整用遅延部に入力される信
号に付与する遅延量を制御する粗調整用制御部。 ｃ．微調整用遅延部を構成する遅延ユニットの使用段数
を可変設定することで同微調整用遅延部に入力される信
号に付与する遅延量を制御する微調整用制御部。 ｄ．前段の系から入力される信号とこの信号の位相同期
対象となる信号との位相差に基づいて制御すべき遅延量
に相当する粗調整用遅延部の遅延ユニットの使用段数を
示す情報を演算する第１の演算手段及び微調整用遅延部
の遅延ユニットの使用段数を示す情報を演算する第２の
演算手段の少なくとも一方。を備える範囲で適宜変更し
てよい。

【０１３４】例えば微調整部における遅延モニタ回路を
用いなくても、内部発振回路８０及びカウンタ９０を用
いることで、リセット時における粗調整部における遅延
量の調整を迅速に行うことはできる。また、例えば粗調
整部における内部発振回路８０及びカウンタ９０を用い
なくても、遅延モニタ回路によって使用段数を示す情報
を演算することで、リセット時における微調整部におけ
る遅延量の調整を迅速に行うことはできる。また、例え
ば粗調整部において遅延モニタ回路を用いてリセット時
における遅延量の調整を行っても、リセット時における
粗調整部における位相合わせを迅速に行うことはでき
る。

【０１３５】・上記第３の実施形態において、クロック
バッファ５側に微調整部を、また出力バッファ側に粗調
整部を接続してもよい。 ・上記第３の実施形態において例示した、位相比較回路
による遅延量の調整に際しての微調整部及び粗調整部の
切替の仕方については、これに限らない。例えばまずは
じめに微調整部による調整を行うようにしてもよい。

【０１３６】・位相比較回路５０、２５０の出力信号に
基づく遅延量制御を行うために用いる上記イネーブル信
号ＥＮＡＢＬや、第１イネーブル信号ＥＮＡＢＬ１、第
２イネーブル信号ＥＮＡＢＬ２は、上記各実施形態で例
示した態様にて生成するものに限らない。また、その信
号波形についても上記各実施形態で例示したものに限ら
ない。この際、次のことに留意することが望ましい。 １．上記第１の実施形態におけるイネーブル信号ＥＮＡ
ＢＬは、少なくとも遅延分周クロックＦＣＬＫの立ち上
がりから、分周クロックＳＣＬＫの立ち下がりまでの期
間、論理「Ｈ」レベルの信号である点。 ２．上記第２の実施形態におけるイネーブル信号ＥＮＡ
ＢＬは、遅延モニタ回路１８０の出力が確定した時点を
含む期間、論理「Ｈ」である点。 ３．上記第３の実施形態における第1イネーブル信号Ｅ
ＮＡＢＬ１は、少なくともリセット後の最初の遅延分周
クロックＦＣＬＫの立ち上がりから、分周クロックＳＣ
ＬＫの立ち下がりまでの期間、論理「Ｈ」レベルの信号
である点。 ４．上記第３の実施形態における第２イネーブル信号Ｅ
ＮＡＢＬ２は、リセット後、内部発振回路及びカウンタ
による遅延制御が出力クロックに反映された後であっ
て、且つ遅延モニタ回路の出力が確定した時点を含む期
間、論理「Ｈ」である点。

【０１３７】・位相比較回路５０、２５０の出力信号に
基づく遅延量制御を行うために用いる上記第２分周クロ
ックＩＣＬＫ、ＩＣＬＫ１や、第３分周クロックＩＣＬ
Ｋ２は、上記各実施形態で例示した信号波形のものに限
らない。要は、内部発振回路及びカウンタによる遅延制
御や、遅延モニタ回路による遅延制御が出力クロックに
反映された後に、位相比較回路の出力に基づきシフトレ
ジスタを動作させるものであればよい。

【０１３８】・必ずしも遅延回路と等価なダミー遅延回
路を備えて構成されるダミークロックパスを備えるもの
に限らず、入力クロックに基づいて出力クロックに関す
る情報を擬似的に生成可能な適宜のダミー手段を用いて
もよい。これは、例えば特開平１１−１２７０６３記載
の回路であってもよい。

【０１３９】・入力クロックと出力クロックとの位相合
わせを行うために必要な遅延時間に相当する遅延ユニッ
トの使用段数を示す情報をこれら両クロックから算出す
ることができるなら、必ずしも分周器を備えなくてもよ
い。この際、シフトレジスタ７０を適切に動作させるべ
く用いるクロックも、この変更に応じて適宜変更する。

【０１４０】・上記ダミー手段を用いずに、例えば入力
クロックＣＬＫと出力クロックＯＣＬＫとを用いて遅延
回路の遅延ユニットの使用段数を示す情報を演算しても
よい。

【０１４１】・上記各実施形態における遅延回路やダミ
ー遅延回路の構成については、遅延量を調整できる任意
の構成でよい。また、シフトレジスタの構成について
は、上記遅延回路やダミー遅延回路に入力される信号に
付与する遅延量を制御すべく、遅延ユニットの使用段数
を可変設定する任意の遅延量制御手段でよい。この際、
切替部、位相比較回路、カウンタ、遅延モニタ回路の出
力を遅延量を調整する回路に応じて適宜変更する。

【０１４２】・位相比較回路については、これを設けな
くても遅延量の調整をすることはできる。この場合、カ
ウンタ９０のカウンタ値による使用段数を示す情報の演
算や、遅延モニタ回路１８０による遅延量の検出を常時
行うこととすればよい。

【０１４３】・必ずしも入力クロックと出力クロックと
の位相を合わせるものに限らず、これら両クロックの位
相差を所望の位相差以下に調整する（同期させる）もの
であればよい。

【０１４４】・クロックの位相同期に限らず、前段の系
と後段の系との間でそれら信号の位相を同期させるよう
にしてもよい。この際、前段の系から入力される入力信
号が周期的な信号であることが望ましい。

【図面の簡単な説明】

【図１】本発明にかかるＤＬＬ回路の第1の実施形態の
構成を示すブロック図。

【図２】同実施形態の内部発振回路の構成を示す回路
図。

【図３】同実施形態のカウンタの構成を示す回路図。

【図４】同実施形態のシフトレジスタの構成を示す回路
図。

【図５】同実施形態の動作を例示するタイムチャート。

【図６】本発明にかかるＤＬＬ回路の第２の実施形態の
構成を示すブロック図。

【図７】同実施形態の遅延モニタ回路の構成を示す回路
図。

【図８】同遅延モニタ回路の出力信号を説明するための
タイムチャート。

【図９】同実施形態のシフトレジスタの構成を示す回路
図。

【図１０】同実施形態の動作を例示するタイムチャー
ト。

【図１１】本発明にかかるＤＬＬ回路の第３の実施形態
の構成を示すブロック図。

【図１２】同実施形態の動作を例示するタイムチャー
ト。

【図１３】従来のＤＬＬ回路の構成を示すブロック図。

【図１４】分周器を用いた位相合わせの仕方を説明する
タイムチャート。

【図１５】位相比較回路の構成を示す図。

【図１６】位相比較回路の出力信号の特性を示すタイム
チャート。

【図１７】上記従来のＤＬＬ回路の遅延回路及びシフト
レジスタの構成を示す回路図。

【符号の説明】

５…クロックバッファ、１０…出力バッファ、２０、１
２０…遅延回路、３０、１３０…ダミー遅延回路、４０
…ダミー回路、５０、２５０、３５０…位相比較回路、
６０、３６０…分周器、７０、１７０、３７０…シフト
レジスタ、７１、１７１…シフト部、７２…タップデコ
ーダ、７３…プリデコーダ、７４…立ち下がり検出回
路、８０…内部発振回路、８１…立ち下がり検出回路、
８２…立ち上がり検出回路、８３…ＲＳフリップフロッ
プ、８４…ＡＮＤ回路、８５…リングオシレータ、８５
ａ…ＮＡＮＤ回路、８６…インバータ、９０…カウン
タ、９０ａ〜９０ｄ…Ｄフリップフロップ、９５、２９
５…切替部、１７２…デコーダ、１８０…遅延モニタ回
路、１８２…パラレル遅延部、１８４…遅延量検出保持
部、３５６…遅延ユニット、３５８…ＮＯＲ回路。

Claims (10)

【特許請求の範囲】
1. 【請求項１】前段及び後段の２つの系の間に介在し、複
   数の遅延ユニットの直列接続からなる遅延回路と、該遅
   延回路を構成する遅延ユニットの使用段数を可変設定す
   ることで同遅延回路に入力される信号に付与する遅延量
   を制御する遅延量制御手段とを備えて、前記前段の系と
   前記後段の系との間でそれら信号の位相を同期させるデ
   ィレイロックドループ回路であって、 前記前段の系から入力される信号とこの信号の位相同期
   対象となる信号との位相差に基づいて前記遅延量制御手
   段が制御すべき遅延量に相当する前記遅延ユニットの使
   用段数を示す情報を演算する演算手段を備えることを特
   徴とするディレイロックドループ回路。
2. 【請求項２】前記演算手段は、所定の周期をもつクロッ
   クを発振する内部発振回路と、この発振されるクロック
   数をカウントするカウンタとを備え、 前記遅延量制御手段は、このカウント値に基づいて前記
   遅延ユニットの使用段数を設定する請求項１記載のディ
   レイロックドループ回路。
3. 【請求項３】前記内部発振回路が、前記遅延ユニットの
   略整数倍の周期をもつクロックを発振するものであり、
   前記遅延量制御手段は、該クロックに基づく前記カウン
   ト値を前記遅延ユニットの使用段数として設定する請求
   項２記載のディレイロックドループ回路。
4. 【請求項４】前記演算手段は、互いに遅延量の異なる遅
   延部が複数並列接続されたパラレル遅延部と、前記位相
   差に相当する時間が前記パラレル遅延部を構成する遅延
   部によるいずれの遅延量に相当するかを検出する遅延量
   検出部とを備え、 前記遅延量制御手段は、この検出された遅延量に基づい
   て前記遅延ユニットの使用段数を設定する請求項１記載
   のディレイロックドループ回路。
5. 【請求項５】前記パラレル遅延部は、前記遅延ユニット
   と同等の遅延ユニットが１個から順次１個ずつ増設され
   る態様で有限個まで直列接続された遅延部の並列回路か
   らなり、前記遅延量検出部は、これら各遅延部の出力を
   データ入力として受けるラッチ回路の並列回路からな
   り、前記前段の系から入力される信号をそれら各ラッチ
   回路のラッチ指令とし、同前段の系から入力される信号
   の位相同期対象となる信号を前記パラレル遅延部への入
   力としたときのそれら各ラッチ回路のラッチ態様を前記
   位相差に相当する時間として検出してこれを保持する請
   求項４記載のディレイロックドループ回路。
6. 【請求項６】請求項１記載のディレイロックドループ回
   路において、 前記遅延回路は、前記信号の位相の同期を粗調整するた
   めの粗調整用遅延部と、この粗調整用遅延部に直列接続
   され、同粗調整用遅延部による最小遅延量よりも小さい
   遅延量に設定されて前記信号の位相の同期を微調整する
   ための微調整用遅延部とからなるとともに、前記遅延量
   制御手段は、前記粗調整用遅延部を構成する遅延ユニッ
   トの使用段数を可変設定することで同粗調整用遅延部に
   入力される信号に付与する遅延量を制御する粗調整用制
   御部と、前記微調整用遅延部を構成する遅延ユニットの
   使用段数を可変設定することで同微調整用遅延部に入力
   される信号に付与する遅延量を制御する微調整用制御部
   とからなり、 前記演算手段として、所定の周期をもつクロックを発振
   する内部発振回路と、この発振されるクロック数をカウ
   ントするカウンタとを備えて前記粗調整用制御部が制御
   すべき遅延量に相当する前記遅延ユニットの使用段数を
   示す情報を演算する第１の演算手段と、互いに遅延量の
   異なる遅延部が複数並列接続されたパラレル遅延部と、
   前記位相差に相当する時間が前記パラレル遅延部を構成
   する遅延部によるいずれの遅延量に相当するかを検出す
   る遅延量検出部とを備えて前記微調整用制御部が制御す
   べき遅延量に相当する前記遅延ユニットの使用段数を示
   す情報を演算する第２の演算手段とを備えることを特徴
   とするディレイロックドループ回路。
7. 【請求項７】前記第１の演算手段を構成する内部発振回
   路が、前記遅延ユニットの整数倍の周期をもつクロック
   を発振するものであり、前記粗調整用制御部は、該クロ
   ックに基づく前記カウンタのカウント値を前記粗調整用
   遅延部を構成する遅延ユニットの使用段数として設定す
   る請求項６記載のディレイロックドループ回路。
8. 【請求項８】前記第２の演算手段を構成するパラレル遅
   延部が、前記微調整用遅延部を構成する遅延ユニットと
   同等の遅延ユニットが１個から順次１個ずつ増設される
   態様で有限個まで直列接続された遅延部の並列回路から
   なり、前記遅延量検出部は、これら各遅延部の出力をデ
   ータ入力として受けるラッチ回路の並列回路からなり、
   前記前段の系から入力される信号をそれら各ラッチ回路
   のラッチ指令とし、同前段の系から入力される信号の位
   相同期対象となる信号を前記パラレル遅延部への入力と
   したときのそれら各ラッチ回路のラッチ態様を前記位相
   差に相当する時間として検出してこれを保持する請求項
   ６又は７記載のディレイロックドループ回路。
9. 【請求項９】請求項１〜８のいずれかに記載のディレイ
   ロックドループ回路において、 前記前段の系から入力される信号とこの信号の位相同期
   対象となる信号との位相差を比較するとともに、この比
   較結果を前記遅延量制御手段に出力する位相比較回路
   と、 前記遅延量制御手段が前記演算手段の出力に基づく位相
   調整の後にこの位相比較回路の出力に基づいて遅延回路
   に入力される信号に対する遅延量を制御するよう切り替
   える切替部を更に備えることを特徴とするディレイロッ
   クドループ回路。
10. 【請求項１０】請求項１〜９のいずれかに記載のディレ
    イロックドループ回路において、 前記前段の系から入力される信号に基づいて前記後段の
    系に出力される信号を擬似的に生成するダミー手段と、 前記前段の系から入力される信号を所定に分周した分周
    信号を生成する分周器とを更に備え、 前記前段の系から入力される信号とこの信号の位相同期
    対象となる信号との位相差の比較は、前記分周信号と前
    記ダミー手段にて前記分周信号を遅延させた遅延分周信
    号との位相差の比較として行うことを特徴とするディレ
    イロックドループ回路。