CN114008921A

CN114008921A - 可变延迟电路和半导体集成电路

Info

Publication number: CN114008921A
Application number: CN201980097511.0A
Authority: CN
Inventors: 冲之井理典
Original assignee: Socionext Inc
Current assignee: Socionext Inc
Priority date: 2019-06-21
Filing date: 2019-06-21
Publication date: 2022-02-01
Anticipated expiration: 2039-06-21
Also published as: WO2020255371A1; US11626867B2; JP7338685B2; JPWO2020255371A1; CN114008921B; US20220094345A1

Abstract

一种可变延迟电路，具有：第1延迟电路，包括能够对将接收到的信号返回输入侧还是转发至输出侧进行切换的多个第1延迟元件；及第2延迟电路，包括与第1延迟元件相同的第2延迟元件和具有与第1延迟元件相同的功能且延迟时间比第1延迟元件还长的多个第3延迟元件。第1延迟电路的第一级的第1延迟元件与第2延迟电路的第一级的第2延迟元件串联连接。此外，通过使第1延迟电路和第2延迟电路中的一个所接收到的输入信号延迟预定时间而得的延迟信号从第1延迟电路和第2延迟电路中的另一个输出。由于通过第一级的第1延迟元件和第2延迟元件可设定最小延迟量，所以在能够调整大范围延迟量的可变延迟电路中可提高延迟量较小时的精度。

Description

可变延迟电路和半导体集成电路

技术领域

本发明涉及可变延迟电路和半导体集成电路。

背景技术

例如，半导体集成电路中，为了调整内部电路的操作定时(operation timing)，具有调整信号的延迟时间的可变延迟电路。这种可变延迟电路具有延迟时间的调整间隔较粗的粗调整块和与粗调整块串联连接且延迟时间的调整单位较细的微调整块。例如，微调整块具有在信号的传输路径中呈间歇性连接的电容元件。或者，可变延迟电路具有使信号延迟的多个(plural)延迟电路和从多个延迟电路输出的延迟信号中任选其一的选择器。

[引证文件]

[专利文件]

[专利文件1](日本)专利(特許)第3430046号

[专利文件2](日本)专利(特許)第3560319号

发明内容

[要解决的技术问题]

此外，在控制能够改变工作频率的存储装置等的访问的半导体集成电路中，当使输出至存储装置等的输出信号相对于基准定时信号(reference timing signal)进行延迟的情况下，由可变延迟电路生成基于工作频率的延迟量的输出信号。就可变延迟电路生成的输出信号的延迟量而言，需要使其与存储装置的最大工作频率和最小工作频率对应。然而，在对粗调整块和微调整块进行串联连接的可变延迟电路中，不能使最小延迟量小于或等于粗调整块的延迟元件的一级的延迟量。为此，存储装置的最大工作频率可能导致可变延迟电路无法生成与最大工作频率对应的延迟量的输出信号。

本发明是鉴于上述问题而提出的，其目的在于，在能够调整大范围延迟量的可变延迟电路中提高延迟量的调整精度。

[技术方案]

本发明的一方面提供一种可变延迟电路，其具有：至少1个第1延迟电路，具备具有第1延迟时间的串联连接的多个第1延迟元件，根据第1控制信号将所述多个第1延迟元件的每个设定为使接收到的信号返回输入侧的返回状态、或使接收到的信号转发至输出侧并使从输出侧接收到的信号转发至输入侧的转发状态，通过使第一级的所述第1延迟元件接收到的信号延迟而得的延迟信号从第一级的所述第1延迟元件输出；及第2延迟电路，具备串联连接的、具有与所述第1延迟元件相同的结构的至少1个第2延迟元件和具有比所述第1延迟时间还长的第2延迟时间的多个第3延迟元件，根据第2控制信号将所述第2延迟元件和所述多个第3延迟元件中的每个设定为使接收到的信号返回输入侧的返回状态、或使接收到的信号转发至输出侧并使从输出侧接收到的信号转发至输入侧的转发状态，通过使第一级的所述第2延迟元件接收到的信号延迟而得的延迟信号从第一级的所述第2延迟元件输出。其中，所述第1延迟电路的第一级的所述第1延迟元件与所述第2延迟电路的第一级的所述第2延迟元件串联连接，通过使所述第1延迟电路和所述第2延迟电路中的一个所接收到的输入信号延迟预定时间而得的延迟信号从所述第1延迟电路和所述第2延迟电路中的另一个输出。

[有益效果]

根据公开的技术，在能够调整大范围延迟量的可变延迟电路中，可提高延迟量的调整精度。

附图说明

[图1]第1实施方式的半导体集成电路的结构示意图。

[图2]图1的写数据控制部和读定时控制部的操作示意图。

[图3]图1的可变延迟电路的电路结构示意图。

[图4]图1的DLL电路的结构示意图。

[图5]图3的可变延迟电路的操作的一例的示意图。

[图6]图3的可变延迟电路的操作的另一例的示意图。

[图7]由图3的可变延迟电路输出的延迟写定时信号的波形的示意图。

[图8]由图1的延迟控制电路执行的可变延迟电路的控制的说明图。

[图9]图3的可变延迟电路的操作的其它示例的示意图。

[图10]由半导体集成电路执行的可变延迟电路的控制流程的示意图。

[图11]第2实施方式的可变延迟电路的电路结构示意图。

[图12]第3实施方式的可变延迟电路的电路结构示意图。

[图13]第4实施方式的可变延迟电路的电路结构示意图。

具体实施方式

下面，使用附图对实施方式进行说明。信号和传输信号的信号线由相同符号表示。

(第1实施方式)

图1表示第1实施方式的半导体集成电路100的结构。第1实施方式中，半导体集成电路100和闪存(flash memory)200等的存储装置一起安装于系统300。例如，半导体集成电路100为SoC(System on a Chip)。闪存200例如为NAND型，可根据操作模式(mode)改变工作频率。半导体集成电路100和闪存200安装于系统基板，系统基板上的配线(布线)对半导体集成电路100和闪存200进行相互连接。需要说明的是，半导体集成电路100也可与闪存200之外的装置连接。

半导体集成电路100具有CPU(Central Processing Unit)110、存储器控制器120及物理接口部(PHY)130。CPU110对半导体集成电路100上安装的各种电路(包括存储器控制器120和物理接口部130)进行控制。存储器控制器120基于来自CPU110的指示对闪存200的访问进行控制。

物理接口部130具有DLL(Delay-Locked Loop)电路10、延迟控制电路20、写数据(write data)控制部30、读数据(read data)控制部40、写定时(write timing)控制部50、读定时(read timing)控制部60及缓冲部70。物理接口部130基于后述的时钟信号MCLK生成供给至闪存200的信号，并接收由闪存200输出的信号。物理接口部130是接收从闪存200输出的信号并向闪存200输入信号的接口部的一例。

DLL电路10具有使时钟信号MCLK延迟以生成延迟时钟信号DMCLK的可变延迟电路VDLY3，并执行使时钟信号MCLK的相位和延迟时钟信号DMCLK的相位一致的操作。时钟信号MCLK是用于控制闪存200的访问的基准时钟，并被设定为与闪存200的工作频率相同的频率。例如，时钟信号MCLK通过对半导体集成电路100所使用的时钟信号的频率进行分频而生成。可变延迟电路VDLY3是第2可变延迟电路的一例。

DLL电路10根据模式信号FCMODE并使用控制信号FS3或控制信号CS3来调整可变延迟电路VDLY3的延迟时间。模式信号FCMODE用于识别基于闪存200的工作频率的模式(第1模式或第2模式)。DLL电路10将控制信号FS3、CS3输出至延迟控制电路20。基于控制信号FS3、CS3的可变延迟电路VDLY3的操作将在图3中说明，操作模式将在图8中说明。

延迟控制电路20根据模式信号FCMODE和控制信号FS3、CS3生成控制信号FS1、CS1、FS2、CS2。控制信号FS1、CS1用于调整写数据控制部30的可变延迟电路VDLY1的延迟时间。控制信号FS2、CS2用于调整读定时控制部60的可变延迟电路VDLY2的延迟时间。

写数据控制部30在将数据写入闪存200的写周期(write cycle)内进行操作。写数据控制部30具有可变延迟电路VDLY1和分别与数据信号DQ(DQ0-DQ7；写数据)对应的锁存电路LT。需要说明的是，数据信号DQ的比特数并不限定于8比特。可变延迟电路VDLY1是第1可变延迟电路的一例。

可变延迟电路VDLY1根据来自延迟控制电路20的控制信号FS1、CS1生成使写定时信号WDQS0延迟了的延迟写定时信号WDQS。各锁存电路LT与延迟写定时信号WDQS同步地锁存数据信号DQi(DQi0-DQi7)，并将锁存了的数据信号DQi作为数据信号DQ输出至缓冲部70。写数据控制部30的操作的示例将在图2中说明。

读数据控制部40在从闪存200读取数据的读周期(read cycle)内进行操作。读数据控制部40经由缓冲部70与由读定时控制部60输出的延迟读定时信号RDQS同步地接收由闪存200输出的数据信号DQ(DQ0-DQ7；读数据)。

写定时控制部50在写周期内进行操作，并经由缓冲部70将数据选通信号(datastrobe signal)DQS输出至闪存200。此外，写定时控制部50例如生成具有与数据选通信号DQS相同的相位的写定时信号WDQS0。需要说明的是，写定时信号WDQS0的相位也可与数据选通信号DQS的相位不同。此外，还可由写定时控制部50之外的电路来生成写定时信号WDQS0。

读定时控制部60在读周期内进行操作，并具有可变延迟电路VDLY2。可变延迟电路VDLY2将由闪存200与读数据DQ一起输出的数据选通信号DQS的相位偏移(shift)90度，由此生成延迟读定时信号RDQS。与90度的相位对应的延迟时间随闪存200的工作频率的不同而不同，故可变延迟电路VDLY2通过接收表示与数据选通信号DQS的90度的相位对应的延迟时间的控制信号FS2、CS2而进行操作。

可变延迟电路VDLY2根据控制信号FS2、CS2生成使数据选通信号DQS延迟了的延迟读定时信号RDQS。读定时控制部60的操作的示例将在图2中说明。可变延迟电路VDLY2是第1可变延迟电路的一例。

缓冲部70具有将信号输出至闪存200的输出缓冲、从闪存200输入信号的输入缓冲、及将信号输入至闪存200并接收从闪存200输出的信号的输入输出缓冲。例如，缓冲部70将读使能信号信号REN、命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号信号WEN、芯片使能信号CEN0-CEN7、及写保护信号WP输出至闪存200。

芯片使能信号CEN0-CEN7用于对与半导体集成电路100连接的多个闪存200进行选择，本实施方式中，能够与半导体集成电路100连接的闪存200(芯片)最多为8个。

就绪/忙碌(ready/busy)信号RBN从闪存200输入。此外，数据信号DQ和数据选通信号DQS在写周期内输出至闪存200，在读周期内从闪存200输入。

例如，闪存200为分别与数据选通信号DQS的上升沿(rising edge)和下降沿(falling edge)同步地对数据信号DQ进行输入输出的DDR(Double Data Rate)型。此外，数据选通信号DQS也可为互补信号，但为了易于说明，仅示出了正逻辑(true)信号。

图2表示图1的写数据控制部30和读定时控制部60的操作。

半导体集成电路100在将数据写入闪存200的写周期内使在数据信号DQ0-DQ7的中央(2个过渡边(transition edge)的中间)具有过渡边的数据选通信号DQS输出至闪存200(图2(a))。为此，写数据控制部30例如使用可变延迟电路VDLY1使相位与数据选通信号DQS相等的写定时信号WDQS0的相位延迟90度，由此生成延迟写定时信号WDQS(图2(b))。

可变延迟电路VDLY1根据由图1的延迟控制电路20输出的控制信号FS1、CS1输出使写定时信号WDQS0延迟了延迟量DLY1的延迟写定时信号WDQS。另外，写数据控制部30的锁存电路LT例如与延迟写定时信号WDQS的上升沿同步地锁存内部数据信号DQi0-DQi7，并将其作为数据信号DQ0-DQ7而进行输出(图2(c))。据此，在写周期内，能够使数据信号DQ0-DQ7(写数据)的中央与数据选通信号DQS的过渡边对齐。需要说明的是，附加至内部数据信号DQi0-DQi7和数据信号DQ0-DQ7的D0、D1、D2、D3、D4表示数据值，写定时信号/WDQS0表示相位相对于写定时信号WDQS0进行了反转的信号。

此外，半导体集成电路100在将数据自闪存200读出的读周期内从闪存200接收彼此具有相同相位的数据选通信号DQS和数据信号DQ0-DQ7(图2(d))。换言之，闪存200与数据选通信号DQS同步地输出数据信号DQ0-DQ7(读数据)。

半导体集成电路100使用可变延迟电路VDLY2使数据选通信号DQS的相位延迟90度，由此生成在读数据DQ0-DQ7的中央(过渡边的中间)具有过渡边的延迟读定时信号RDQS(图2(e))。可变延迟电路VDLY2根据由图1的延迟控制电路20输出的控制信号FS2、CS2输出使数据选通信号DQS延迟了延迟量DLY2的延迟读定时信号RDQS。

另外，读数据控制部40与延迟读定时信号RDQS同步地接收从闪存200接收到的数据信号DQ0-DQ7(图2(f))。据此，在读周期内，能够使数据信号DQ0-DQ7(读数据)的中央与数据选通信号DQS的过渡边对齐。

图3表示图1的可变延迟电路VDLY1的电路结构。需要说明的是，图1所示的可变延迟电路VDLY2、VDLY3的电路结构例如与可变延迟电路VDLY1相同。

可变延迟电路VDLY1具有基于n比特的控制信号FS1[n:1]而进行操作的延迟线D1和基于n比特的控制信号CS1[n:1]而进行操作的延迟线D2。需要说明的是，延迟线D1也可以连接在延迟线D2之后而不是连接在延迟线D2之前。延迟线D1是第1延迟电路的一例，延迟线D2是第2延迟电路的一例。

延迟线D1具有基于控制信号FS1[n:1]的各比特值而进行操作的串联连接的n个(例如，128个)延迟元件FD(FD1-FDn)。延迟线D2具有基于控制信号FS2[n:1]的各比特值而进行操作的串联连接的n个延迟元件CD(CD1-CDn)。

延迟元件FD1-FDn是第1延迟元件的一例，延迟元件CD1是第2延迟元件的一例，延迟元件CD2-CDn是第3延迟元件的一例。控制信号FS1[n:1]是第1控制信号的一例，控制信号FS2[n:1]是第2控制信号的一例。

延迟元件FD1-FDn和延迟元件CD1为彼此相同的电路结构，故下面对延迟线D1的第一级的延迟元件FD1进行说明。此外，延迟元件CD2-CDn也为彼此相同的电路结构，所以下面对延迟元件CD2进行说明。

延迟元件FD1-FDn和延迟元件CD1在图中被赋予了符号“FDLY”(Fine Delay)，以表示延迟时间彼此相同。延迟元件CD2-CDn在图中被赋予了符号“CDLY”(Coarse Delay)，以表示延迟时间彼此相同。延迟元件“FDLY”的延迟时间短于延迟元件“CDLY”的延迟时间。需要说明的是，在下面的说明中，将所关注的延迟元件FD或延迟元件CD的左侧称为输入侧，将所关注的延迟元件FD或延迟元件CD的右侧称为输出侧。

延迟元件FD1具有与非门(NAND gate)N1、N2、N3和使控制信号FS1[1]的逻辑值反转的反转器(inverter)IV。与非门N1接收由反转器IV对控制信号FS1[1]的逻辑值进行了反转的信号和输入信号。在第一级的延迟元件FD1中，输入信号为写定时信号WDQS0。与非门N1在控制信号FS1[1]为逻辑0的情况下，使输入信号的逻辑值反转并将其输出至输出侧的延迟元件FD2，在控制信号FS1[1]为逻辑1的情况下，将逻辑1输出至输出侧的延迟元件FD2。

就与非门N2而言，在控制信号FS1[1]为逻辑1的情况下，使输入信号的逻辑值反转并将其输出至与非门N3，在控制信号FS1[1]为逻辑0的情况下，将逻辑1输出至与非门N3。就与非门N3而言，在由与非门N2输出的逻辑值和由与输出侧毗邻的延迟元件FD2的与非门N3输出的逻辑值中的任意一者为逻辑0的情况下，输出逻辑1。在由与非门N2输出的逻辑值和由与输出侧毗邻的延迟元件FD2的与非门N3输出的逻辑值都为逻辑1的情况下，与非门N3输出逻辑0。

图1所示的延迟控制电路20在通过延迟线D1使写定时信号WDQS0延迟的情况下将n比特的控制信号FS1[n:1]中的连续2个比特设定为逻辑1，将其它控制信号FS1设定为逻辑0。据此，就接收逻辑值为逻辑1的2个控制信号FS1中的比特编号较小的控制信号FS1的延迟元件FD而言，使从输入侧接收的信号返回，并使其从与非门N3返回输入侧。下面，也将使信号返回的延迟元件FD(或CD)称为返回延迟元件，并将返回延迟元件的状态称为返回状态。需要说明的是，在将延迟线D1的最后一级的延迟元件FDn设定为返回状态的情况下，仅将控制信号FS1[n]设定为逻辑1，其它控制信号FS1被设定为逻辑0。

返回延迟元件FD的与非门N1输出逻辑1。就接收逻辑值为逻辑1的2个控制信号FS1中的比特编号较大的控制信号FS1的延迟元件FD而言，其与非门N3接收经由反转器IV使控制信号FS1的逻辑1反转了的信号(逻辑0)，并输出逻辑1。下面，也将与返回延迟元件FD(或CD)的输出侧连接的延迟元件FD(或CD)称为返回控制元件。

就返回延迟元件FD的输入侧的延迟元件FD的与非门N1而言，其接收将控制信号FS1的逻辑0进行了反转的信号，并作为使输入信号的逻辑值反转和输出的反转器而发挥功能。返回延迟元件FD的输入侧的延迟元件FD的与非门N3接收基于逻辑0的控制信号FS1而从与非门N2输出的逻辑1的信号。为此，就返回延迟元件FD的输入侧的延迟元件FD的与非门N3而言，其作为使由与输出侧毗邻的延迟元件FD的与非门N3输出的信号的逻辑值反转并输出的反转器而发挥功能。

这样，位于返回延迟元件FD的输入侧的延迟元件FD将从输入侧接收到的信号转发至输出侧，并将从输出侧接收到的信号转发至输入侧。下面，也将比返回延迟元件FD(或CD)还位于输入侧的接收逻辑0的控制信号FS(或CD)的延迟元件FD(或CD)称为转发延迟元件，并将转发延迟元件的状态称为转发状态。需要说明的是，在将第一级的延迟元件FD1(或CD1)设定为返回状态的情况下，不存在转发延迟元件。

藉由上述操作，延迟线D1通过预定数量的延迟元件FD使由第一级的延迟元件FD1接收的写定时信号WDQS0延迟，并从第一级的延迟元件FD1将其作为延迟信号WDQS1而进行输出。需要说明的是，延迟线D1使信号经由串联连接的偶数个与非门而进行延迟并将其输出。通过不在延迟线D1中设置选择器而是通过偶数个与非门使信号延迟，能够防止输入信号和输出信号(延迟了的信号)的占空比发生变化。此外，不管所使用的延迟元件FD的级数如何，都可使占空比保持恒定。

就延迟元件CD2-CDn的每个而言，除了向延迟元件FD1追加了延迟反转器ID1、ID2之外，均具有与延迟元件FD1相同的结构。延迟反转器ID1、ID2是在与输入侧的延迟元件CD连接的输入端子和与非门N1之间进行了串联连接的反转器，作为延迟要素(单元)而发挥功能。延迟元件CD2-CDn的每个将由延迟反转器ID1、ID2延迟了的信号供给至与非门N1、N2。

延迟元件CD2-CDn的每个的延迟时间与延迟元件FD1的延迟时间相比，长了延迟反转器ID1、ID2的延迟时间。例如，延迟元件CD2-CDn的每个的延迟时间可被设定为延迟元件FD1的延迟时间的4倍，也可为2以上的整数倍。通过将延迟元件CD2-CDn的每个的延迟时间设定为延迟元件FD1的整数倍，无论用于延迟信号的延迟元件(FD或CD)如何，都可以轻松地计算延迟时间，并能够容易地计算所使用的延迟元件的数量。延迟元件FD1-FDn、CD1的延迟时间是第1延迟时间的一例，延迟元件CD2-CDn的延迟时间是第2延迟时间的一例。

延迟线D2中，将接收逻辑1的控制信号CS1的彼此相邻的2个延迟元件CD中的位于输入侧的延迟元件CD设定为返回状态，以使其作为返回延迟元件CD而发挥功能。将位于返回延迟元件CD的输入侧的延迟元件CD设定为转发状态，以使其作为转发延迟元件而发挥功能。位于返回延迟元件CD的输出侧的延迟元件CD作为返回控制元件而发挥功能。需要说明的是，在将延迟线D2的最后一级的延迟元件CDn设定为返回状态的情况下，仅将控制信号CS1[n]设定为逻辑1。

另外，延迟线D2通过预定数量的延迟元件CD使由第一级的延迟元件CD1接收的延迟信号WDQS1延迟，并使其从第一级的延迟元件CD1作为延迟写定时信号WDQS而进行输出。延迟线D2使信号经由串联连接的偶数个与非门和偶数个延迟反转器ID1、ID2而进行延迟并将其输出。据此，与延迟线D1同样地，能够防止输入信号和输出信号(延迟了的信号)的占空比发生变化。此外，无论所使用的延迟元件CD的级数如何，都可使占空比保持恒定。

需要说明的是，可变延迟电路VDLY2不接收图3的控制信号FS1[n:1]、CS1[n:1]而是接收控制信号FS2[n:1]、CS2[n:1]。此外，可变延迟电路VDLY2不接收写定时信号WDQS0而是接收数据选通信号DQS，不输出延迟写定时信号WDQS而是输出延迟读定时信号RDQS。

同理，可变延迟电路VDLY3不接收图3的控制信号FS1[n:1]、CS1[n:1]而是接收控制信号FS3[n:1]、CS3[n:1]。此外，可变延迟电路VDLY3不接收写定时信号WDQS0而是接收时钟信号MCLK，不输出延迟写定时信号WDQS而是输出延迟时钟信号DMCLK。

需要说明的是，延迟线D1、D2的连接顺序也可相反。此情况下，延迟线D2输出使写定时信号WDQS0延迟了预定时间的延迟信号WDQS1，延迟线D1输出使延迟信号WDQS1延迟了预定时间的延迟写定时信号WDQS。

图4表示图1的DLL电路10的结构。DLL电路10具有可变延迟电路VDLY3、相位比较部12及时钟延迟调整部14。例如，可变延迟电路VDLY3具有与图3中说明的可变延迟电路VDLY1相同的电路结构，对藉由输入而接收到的时钟信号MCLK进行延迟，并将其作为延迟时钟信号DMCLK而进行输出。

相位比较部12对时钟信号MCLK和延迟时钟信号DMCLK的相位进行比较，并将比较结果(表示相位偏移量的信息)输出至时钟延迟调整部14。时钟延迟调整部14根据相位的比较结果输出用于使延迟时钟信号DMCLK的相位与时钟信号MCLK的相位一致的控制信号FS3、CS3。控制信号FS3、CS3实际上是n比特的信号FS3[n:1]、CS3[n:1]。

这里，时钟延迟调整部14在模式信号FCMODE表示第1模式的情况下不改变控制信号CS3而是改变控制信号FS3，藉此使用延迟元件FD(图3)对可变延迟电路VDLY3的延迟量进行调整。时钟延迟调整部14在模式信号FCMODE表示第2模式的情况下不改变控制信号FS3而是改变控制信号CS3，藉此使用延迟元件CD(图3)对可变延迟电路VDLY3的延迟量进行调整。第1模式和第2模式的操作的示例将在图5和图6中说明。

DLL电路10中，通过使时钟信号MCLK和延迟时钟信号DMCLK的相位一致，可将时钟信号MCLK的周期表示为延迟元件FD的延迟级数或延迟元件CD的延迟级数。时钟延迟调整部14在第1模式下将控制信号FS3作为表示时钟信号MCLK的周期(即，工作频率)的信息而输出至延迟控制电路20。时钟延迟调整部14在第2模式下将控制信号CS3作为表示时钟信号MCLK的周期(即，工作频率)的信息而输出至延迟控制电路20。

图5表示图3的可变延迟电路VDLY1的操作的一例。需要说明的是，可变延迟电路VDLY2的操作通过分别用控制信号FS2、CS2代替控制信号FS1、CS1来表示。此外，变延迟电路VDLY2的操作通过分别用数据选通信号DQS和延迟读定时信号RDQS代替写定时信号WDQS0和延迟写定时信号WDQS来表示。可变延迟电路VDLY3的操作通过分别用控制信号FS3、CS3代替控制信号FS1、CS1来表示。此外，可变延迟电路VDLY3的操作通过分别用时钟信号MCLK和延迟时钟信号DMCLK代替写定时信号WDQS0和延迟写定时信号WDQS来表示。

图5表示藉由延迟控制电路20仅改变控制信号FS而对可变延迟电路VDLY1的延迟时间进行调整的第1模式的操作。第1模式在闪存200的工作频率相对较高时使用，由逻辑0的模式信号FCMODE来表示。

在图5所示的例子中，延迟元件FD1-FD3作为转发延迟元件而发挥功能，延迟元件FD4作为返回延迟元件而发挥功能，延迟元件FD5作为返回控制元件而发挥功能。需要说明的是，第1模式下，延迟线D2的第一级的延迟元件CD1作为返回延迟元件而发挥功能，不使用延迟时间比延迟元件FD的延迟时间还长的延迟元件CD2-CDn。

为此，可变延迟电路VDLY1的最小延迟时间为延迟线D1的延迟元件FD1和延迟线D2的延迟元件CD1的两份。例如，在延迟元件FD1和延迟元件CD1的延迟时间为30ps的情况下，可变延迟电路VDLY1的最小延迟时间为60ps。需要说明的是，延迟元件CD2-CDn的每个的延迟时间例如为120ps。此外，延迟元件FD、CD的每个的延迟时间表示在标准制造条件下制造半导体集成电路100时的例子。

然而，当在延迟线D2的第一级配置(布置)延迟元件CD2的情况下，可变延迟电路VDLY1的最小延迟时间为150ps(30ps+120ps)，故无法对小于150ps的延迟时间进行调整。换言之，本实施方式中，在使用延迟量相对较小的延迟元件FD1-FDn和延迟量相对较大的延迟元件CD2-CDn使信号延迟的情况下，能使最小延迟时间为延迟元件CD2的延迟时间以下。据此，可变延迟电路VDLY1即使在闪存200的工作频率较高的情况下也能够输出预期的延迟量的信号。其结果为，通过使用延迟量相对较小的延迟元件FD1-FDn和延迟量相对较大的延迟元件CD2-CDn，在能够调整大范围延迟量的可变延迟电路VDLY1中，可提高延迟量的调整精度。这些效果在可变延迟电路VDLY2、VDLY3中也可获得。

在图5所示的例子中，示出了使用4个延迟元件FD1-FD4和1个延迟元件CD1使写定时信号WDQS0延迟150ps的示例。在第1模式下，仅使用控制信号FS1对可变延迟电路VDLY1的延迟量进行调整，故延迟量的变化量即粒度总是为30ps。此时，不改变控制信号CS1[n:1]的逻辑值，仅改变被设定为逻辑1的控制信号FS1即可。

然而，在使用控制信号FS1、CS1这两者并以30ps为单位对延迟量进行调整的情况下，例如，需要进行延迟元件CD2的追加，并需要删除3个延迟元件FD。为此，用于生成控制信号FS1、CS1的电路的逻辑会变得很复杂。换言之，本实施方式中，通过使延迟线D1或延迟线D2专用于进行延迟时间的调整，能够简化用于生成控制信号FS1、CS1的电路的逻辑。

图6表示图3的可变延迟电路VDLY1的操作的另一示例。图6中，如图5中所说明的那样，通过替换信号名称，也可替换至可变延迟电路VDLY2、VDLY3的操作。

图6表示藉由延迟控制电路20仅改变控制信号CS而对可变延迟电路VDLY1的延迟时间进行调整的第2模式的操作。第2模式在闪存200的工作频率相对较低时使用，由逻辑1的模式信号FCMODE来表示。

图6中，延迟元件CD1、CD2作为转发延迟元件而发挥功能，延迟元件FD3作为返回延迟元件而发挥功能，延迟元件CD4作为返回控制元件而发挥功能。需要说明的是，在第2模式下，延迟线D1的第一级的延迟元件FD1作为返回延迟元件而发挥功能，不使用延迟时间比延迟元件CD的延迟时间还短的延迟元件FD2-FDn。

图6所示的例子中，可变延迟电路VDLY1使用延迟元件FD1和延迟元件CD1-CD3输出使写定时信号WDQS0延迟了300ps的延迟写定时信号WDQS。在第2模式下，仅使用控制信号CS1对可变延迟电路VDLY1的延迟量进行调整，故延迟量的变化量即粒度总是为120ps。此时，不改变控制信号FS1[n:1]的逻辑值，仅改变被设定为逻辑1的控制信号CS1即可。为此，与图5同样，与使用控制信号FS1、CS1这两者对延迟量进行调整的情况相比，能够简化用于生成控制信号FS1、CS1的电路的逻辑。

图7表示由图3的可变延迟电路VDLY1输出的延迟写定时信号WDQS的波形。需要说明的是，可变延迟电路VDLY2的操作通过将控制信号FS1、CS1替换为控制信号FS2、CS2来表示。此外，可变延迟电路VDLY2的操作通过分别将写定时信号WDQS0和延迟写定时信号WDQS替换为数据选通信号DQS和延迟读定时信号RDQS来表示。

此外，可变延迟电路VDLY3的操作通过用控制信号FS3、CS3代替控制信号FS1、CS1来表示。另外，可变延迟电路VDLY3的操作通过分别用时钟信号MCLK和延迟时钟信号DMCLK代替写定时信号WDQS0和延迟写定时信号WDQS来表示。

如图5中所说明的那样，在第1模式下，仅改变被设定为逻辑1的控制信号FS1，并以30ps为单位改变延迟量。也就是说，最小延迟量为60ps。另一方面，在第2模式下，仅改变被设定为逻辑1的控制信号CS1，并以120ps为单位改变延迟量。

需要说明的是，例如在使延迟量为180ps的情况下，在第1模式和第2模式中的任意一个模式下都可进行设定。但是，在第1模式下，使用延迟时间为30ps的6个延迟元件FD1-FD5和延迟元件CD1，在第2模式下，使用延迟元件FD1和延迟元件CD1、CD2。

所使用的延迟元件的数量越多，越能够对各延迟元件的延迟时间的误差进行平均化，故可提高延迟时间的精度。例如，闪存200的工作频率越高，数据选通信号DQS等的偏离(skew)(过渡边的偏移)的容许量越严格。为此，在第1模式下，通过仅使用延迟元件FD1-FDn、CD1对信号进行延迟，与使用延迟元件CD2-CDn的情况相比，可提高延迟时间的精度。需要说明的是，延迟元件的延迟时间的误差是由于在半导体集成电路100的制造工艺中所发生的晶体管尺寸的变化(偏差)等而引起的。

图8表示由图1的延迟控制电路20执行的可变延迟电路VDLY1的控制的说明。可变延迟电路VDLY2、VDLY3的控制也与图8相同。需要说明的是，如上所述，延迟元件FD、CD的每个的延迟时间为在标准制造条件下制造半导体集成电路100时的标准值，并假定不存在偏离标准值的变动。

操作模式所示的Mode9至Mode0表示NAND型闪存的接口标准即NV-DDR2/DDR3的操作模式。例如，Mode9表示闪存200的最大工作频率为333MHz。闪存200按照DDR进行操作，故Mode9的最大传输率为666Mbps，数据选通信号DQS的切换(toggle)时的1周期约为3003ps。此情况下，延迟线D1的延迟元件FD1使用100级。

Mode9和Mode8可藉由延迟线D1的延迟元件FD1所执行的延迟时间的调整来进行应对，故在第1模式下使可变延迟电路VDLY1、VDLY2、VDLY3进行操作。Mode7至Mode2可藉由延迟线D2的延迟元件所执行的延迟时间的调整来进行应对，故在第2模式下使可变延迟电路VDLY1、VDLY2、VDLY3进行操作。需要说明的是，半导体集成电路100不对应于Mode1和Mode0，但通过将包含256级的延迟元件CD的可变延迟电路VDLY1、VDLY2、VDLY3设置于半导体集成电路100即可进行对应。

图9表示图3的可变延迟电路VDLY1的操作的其它示例。如图9所示，半导体集成电路100通过由延迟控制电路20改变控制信号FS1、CS1这两者能够对可变延迟电路VDLY1的延迟时间进行调整。图9中，示出了5个延迟元件FD1-FD5和延迟元件CD1-CD3依次连接的例子。此时的可变延迟电路VDLY1的延迟时间例如为420ps。需要说明的是，即使在可变延迟电路VDLY2、VDLY3中，通过改变控制信号FS、CS这两者也可能够对延迟时间进行调整。

图10表示由半导体集成电路100执行的可变延迟电路VDLY1、VDLY2、VDLY3的控制流程。图10所示的控制流程可由逻辑电路实现，也可由安装于半导体集成电路100的CPU等的处理器所执行的程序实现。

首先，在步骤S10中，半导体集成电路100根据模式信号FCMODE判定在第1模式和第2模式中的哪个模式下进行控制。当在第1模式下进行控制的情况下，在步骤S12中，半导体集成电路100确定使用延迟元件FD1-FDn使可变延迟电路VDLY1、VDLY2、VDLY3进行操作。接下来，在步骤S14中，半导体集成电路100使用DLL电路10的可变延迟电路VDLY3的延迟元件FD1-FDn求出与时钟信号MCLK的1周期对应的延迟时间，并将其作为所使用的延迟元件FD1-FDn的级数。需要说明的是，延迟线D2的延迟元件CD1在第1模式和第2模式中的任意一个模式下都可使用。这里，所使用的延迟元件的级数藉由控制信号FS3的逻辑电平(level)而求得。

另一方面，当在第2模式下进行控制的情况下，在步骤S16中，半导体集成电路100确定使用延迟元件CD2-CDn使可变延迟电路VDLY1、VDLY2、VDLY3进行操作。接下来，在步骤S18中，半导体集成电路100使用DLL电路10的可变延迟电路VDLY3的延迟元件CD2-CDn求出与时钟信号MCLK的1周期对应的延迟时间，并将其作为所使用的延迟元件CD2-CDn的级数。需要说明的是，延迟线D1的延迟元件FD1在第1模式和第2模式中的任意一个模式下都可使用。

步骤S14或步骤S18之后，在步骤S20中，延迟控制电路20求出如图2中所说明的那样用于将数据选通信号DQS的过渡边设定于写数据的中央的可变延迟电路VDLY1的延迟元件的级数。在第1模式下，求出延迟元件FD的使用级数，在第2模式下，求出延迟元件CD的使用级数。之后，延迟控制电路20向可变延迟电路VDLY1输出用于将可变延迟电路VDLY1设定于与所求得的级数对应的延迟时间的控制信号FS1、CS1。

接下来，在步骤S22中，半导体集成电路100对闪存200进行读访问，并求出读数据的数据宽度(例如，边(edge)的间隔)。然后，在步骤S24中，延迟控制电路20求出如图2中所说明的那样用于将数据选通信号DQS的过渡边设定于读数据的中央的可变延迟电路VDLY2的延迟元件的级数。在第1模式下，求出延迟元件FD的级数，在第2模式下，求出延迟元件CD的级数。之后，延迟控制电路20向可变延迟电路VDLY2输出用于将可变延迟电路VDLY2设定于与所求得的级数对应的延迟时间的控制信号FS2、CS2。

例如，步骤S10至步骤S24在校准(calibration)期间内实施，该校准期间是用来对用于访问闪存200的控制信号的定时进行校正的期间。校准在系统300的电源起动时实施，也可在由半导体集成电路100判断为需要进行校准的情况下实施。需要说明的是，还可在电源起动后按照预定的频度来实施校准。

步骤S26至步骤S30例如在半导体集成电路100能够访问闪存200的正常操作期间内实施。在步骤S26中，延迟控制电路20通过对可变延迟电路VDLY3中用于生成延迟时间的延迟元件的级数是否偏离了预定级数以上进行检测，对时钟信号MCLK的周期是否偏离了预定时间以上进行检测。

半导体集成电路100反复执行对级数的偏离进行检测的步骤S26。延迟控制电路20在第1模式下通过控制信号FS3的逻辑值的变化对级数的偏离(偏移)进行检测，在第2模式下，通过控制信号CS3的逻辑值的变化对级数的偏离进行检测。例如，时钟信号MCLK的周期的偏移因半导体集成电路100的温度的变化或电源电压的变化而发生。

当延迟元件的级数偏离了预定级数以上时，在步骤S28中，半导体集成电路100判定是否实施校准，在实施校准的情况下，操作进入步骤S10。例如，延迟控制电路20在延迟元件的级数发生了突然变化的情况下向半导体集成电路100的未图示的控制部进行通知。接收到通知的控制部判断为半导体集成电路100的温度或电压发生了突然变化，并确定实施校准。

当不实施校准时，在步骤S30中，延迟控制电路20按照可变延迟电路VDLY3的延迟元件的级数的偏移量改变可变延迟电路VDLY1、VDLY2的延迟元件的级数。例如，延迟控制电路20与控制信号FS3、CS3的逻辑值的变化相对应地改变控制信号FS1、CS1、FS2、CS2的逻辑值。据此，将可变延迟电路VDLY1、VDLY2、VDLY3的延迟时间设定为彼此相同。

例如，总是使可变延迟电路VDLY1-VDLY3在相同操作模式下进行操作。为此，在逻辑1的控制信号FS3从FS3[3]、FS3[4]变为FS3[4]、FS3[5]的情况下，延迟控制电路20将控制信号FS1[4]、FS1[5]设定为逻辑1，并将控制信号FS2[4]、FS2[5]设定为逻辑1。这样，延迟控制电路20通过追随可变延迟电路VDLY3的延迟时间的变化并藉由简单的控制即可使可变延迟电路VDLY1、VDLY2的延迟时间进行变化。延迟控制电路20在步骤S30之后使操作返回步骤S26。

上述的第1实施方式中，在具有延迟量较大的延迟元件CD2-CDn的延迟线D2的第一级布置延迟量较小的延迟元件CD1。为此，在使用延迟量较小的延迟元件FD1-FDn和延迟量较大的延迟元件CD2-CDn对信号进行延迟的情况下，可使最小延迟时间为延迟元件CD2的延迟时间以下。据此，可变延迟电路VDLY1-VDLY3即使在闪存200的工作频率较高的情况下也能够输出预期的延迟量的信号。其结果为，通过使用延迟量较小的延迟元件FD1-FDn和延迟量较大的延迟元件CD2-CDn，在能够调整大范围延迟量的可变延迟电路VDLY1-VDLY3中，可提高延迟量的调整精度。

在闪存200的工作频率较高的第1模式下，通过使用延迟元件FD1-FDn、CD1使信号延迟，与使用延迟元件CD2-CDn的情况相比，能够增加所使用的延迟元件的数量。其结果为，可提高可变延迟电路VDLY1-VDLY3的延迟时间的精度。

通过基于操作模式使可变延迟电路VDLY1-VDLY3的延迟线D1或延迟线D2专用于进行延迟时间的调整，可简化用于生成控制信号FS1、CS1的电路的逻辑。由于总是使可变延迟电路VDLY1-VDLY3在相同操作模式下进行操作，故通过使用对可变延迟电路VDLY3的延迟时间进行调整的控制信号FS3、CS3，能够以简便的控制方式对可变延迟电路VDLY1、VDLY2的延迟时间进行调整。

通过将延迟元件CD2-CDn的每个的延迟时间设定为延迟元件FD1的整数倍，不管用于使信号延迟的延迟元件(FD或CD)如何，都可轻松地计算延迟时间，并能够容易地计算所使用的延迟元件的数量。

延迟线D1中经由串联连接的偶数个与非门对信号进行延迟，藉此可防止输入信号和输出信号(延迟了的信号)的占空比发生变化。延迟线D2中经由串联连接的偶数个与非门和偶数个延迟反转器ID1、ID2对信号进行延迟，藉此可防止输入信号和输出信号(延迟了的信号)的占空比发生变化。此外，无论所使用的延迟元件FD、CD的级数如何，均可使占空比保持恒定。

由于没有在延迟元件FD中配置可间歇连接的电容元件，所以在延迟元件FD中无需进行因电容值而变化的延迟时间的微调整(修整(trimming)等)。为此，由于不需要增加用于微调整的电路，所以可抑制延迟元件FD的电路规模的增加。此外，由于可不进行按照与延迟线D1的输出连接的负荷对延迟元件FD的电容元件的电容值的调整，所以还可减少设计工时。

图11表示第2实施方式的可变延迟电路的电路结构。这里，对与图3相同的要素赋予了相同的符号，并对其详细说明进行了省略。图11示出了适用于图1所示的可变延迟电路VDLY1的例子，但也可应用于图1所示的可变延迟电VDLY2、VDLY3。半导体集成电路100中，除了可变延迟电路VDLY1-VDLY3之外的结构都与图1相同。需要说明的是，延迟线D1也可不连接在延迟线D2之前而是连接在延迟线D2之后。

图11所示的可变延迟电路VDLY1具有延迟线D1和延迟线D2。延迟线D1的电路结构与图3相同。延迟线D2的延迟元件CD2具有与延迟元件CD1相同的电路结构。即，在延迟线D2的第一级侧，串联连接了具有与延迟元件FD1相同的延迟时间的2个延迟元件CD1、CD2。图11所示的延迟元件CD2是第2延迟元件的一例。可变延迟电路VDLY1的其它结构均与图3所示的可变延迟电路VDLY1相同。

本实施方式中也可获得与第1实施方式相同的效果。例如，通过在延迟线D2的第一级侧配置延迟量小于延迟元件“CDLY”的延迟元件CD1、CD2，可使可变延迟电路VDLY1-VDLY3的最小延迟量为延迟元件“CDLY”的延迟时间以下。据此，即使在闪存200的工作频率较高的情况下，也能够输出预期的延迟量的信号，这样，在能够调整大范围延迟量的可变延迟电路VDLY1-VDLY3中，可提高延迟量的调整精度。

再有，本实施方式中，如图7中所说明的那样，通过增加延迟时间相对较短的延迟元件“FDLY”的数量，可增加延迟元件“FDLY”的使用数量，藉此也可提高延迟时间的精度。

图12表示第3实施方式的可变延迟电路的电路结构。对与图3同样的要素赋予了相同的符号，并对其详细说明进行了省略。图12示出了适用于图1所示的可变延迟电路VDLY1的例子，但也可应用于图1所示的可变延迟电路VDLY2、VDLY3。半导体集成电路100中，除了可变延迟电路VDLY1-VDLY3之外，其它结构均与图1相同。

图12所示的可变延迟电路VDLY1具有2个延迟线D01、D11和延迟线D2。此外，延迟线D01、D11和延迟线D2按此顺序进行了连接。延迟线D01、D11分别为与图3所示的延迟线D1相同的电路结构。

延迟线D01藉由控制信号FS01[n:1]进行控制，使写定时信号WDQS0延迟预定时间，并将其作为延迟信号WDQS1进行输出。延迟线D11藉由控制信号FS11[n:1]进行控制，使延迟信号WDQS1延迟预定时间，并将其作为延迟信号WDQS2进行输出。延迟线D2藉由控制信号CS1[n:1]进行控制，使延迟信号WDQS2延迟预定时间，并将其作为延迟写定时信号WDQS进行输出。

图1的延迟控制电路20不输出图3的控制信号FS1[n:1]而是输出控制信号FS01[n:1]、FS11[n:1]。此外，延迟控制电路20向可变延迟电路VDLY2输出的不是控制信号FS2[n:1]而是图中未示的控制信号FS02[n:1]、FS12[n:1]。控制信号FS02[n:1]、FS12[n:1]用于可变延迟电路VDLY2中设置的延迟线D01、D11的延迟时间的调整。

此外，图1的可变延迟电路VDLY3不使用控制信号FS3[n:1]而是使用图中未示的控制信号FS03[n:1]、S13[n:1]来对可变延迟电路VDLY3中设置的延迟线D01、D11的延迟时间进行调整。图1的DLL电路10向延迟控制电路20输出控制信号FS03[n:1]、FS13[n:1]。

需要说明的是，延迟线D01、D11和延迟线D2的连接顺序并不限定于图12。例如，也可按延迟线D2、延迟线D01、D11的顺序进行接，还可按延迟线D01、延迟线D2、延迟线D11的顺序进行连接。此外，可变延迟电路VDLY1也可具有2个以上的延迟线D11。此情况下，也对各延迟线D01、D11、D2的第一级的延迟元件DF01、FD11、CD1进行串联连接。

本实施方式中也可获得与第1实施方式同样的效果。例如，通过在延迟线D11、D2的第一级侧布置延迟量比延迟元件“CDLY”还小的延迟元件FD11、CD1(“FDLY”)，能够使可变延迟电路VDLY1-VDLY3的最小延迟量为延迟元件“CDLY”的延迟量以下。据此，即使在闪存200的工作频率较高的情况下，也可输出预期的延迟量的信号，这样，在能够调整大范围延迟量的可变延迟电路VDLY1-VDLY3中，可提高延迟量的调整精度。

再有，本实施方式中，通过设置2个延迟线D01、D11，以增加延迟时间相对较短的延迟元件FD1(FD01、FD11等)的数量，由此能够扩大延迟元件FD1所能调整的延迟时间的范围。例如，通过在可变延迟电路VDLY1、VDLY2、VDLY3的延迟线D01、D11的每个中设置128级的延迟元件FD，可使用包括延迟元件CD1在内的257级的延迟元件“FDLY”。据此，可扩大在第1模式下能够对应的闪存200的操作模式的范围。

在1个元件的延迟时间为30ps的情况下，257级的延迟元件FD和延迟元件CD1的最大延迟时间为7710ps。此情况下，从图8所示的Mode9至Mode5，可在第1模式下使可变延迟电路VDLY1、VDLY2、VDLY3进行操作。据此，与图8所示的分别使用第1模式和第2模式的情况相比，能够提高延迟时间的精度。其结果为，例如可提高闪存200的数据选通信号DQS的过渡边和数据信号DQ的位置关系的精度，进而能够提高闪存200的操作裕度。

图13表示第4实施方式的可变延迟电路的电路结构。对与图3和图12相同的要素赋予了相同的符号，并对其详细说明进行了省略。图13示出了适用于图1所示的可变延迟电路VDLY1的例子，但也可应用于图1所示的可变延迟电路VDLY2、VDLY3。半导体集成电路100中，除了可变延迟电路VDLY1-VDLY3之外，其它结构均与图1相同。

图13所示的可变延迟电路VDLY1在延迟线D1和延迟线D2之间连接延迟线D3。延迟线D3是第3延迟电路的一例。延迟线D1和延迟线D2的电路结构与图3相同。延迟线D3具有n个延迟元件MD(MD1-MDn)。延迟元件MD1为与延迟元件FD1相同的电路结构(“FDLY”)。延迟元件MD2-MDn的每个的延迟时间长于延迟元件FD1的延迟时间，短于延迟元件CD2的延迟时间。延迟元件MD1是第4延迟元件的一例，延迟元件MD2-MDn是第5延迟元件的一例。

为此，延迟元件MD2-MDn的每个不具有延迟元件CD2的延迟反转器ID1、ID2而是具有延迟时间比延迟反转器ID1、ID2还短的延迟反转器IDM1、IDM2。延迟元件MD2-MDn的每个的结构除了不具有延迟反转器ID1、ID2而是具有延迟反转器IDM1、IDM2之外，其它都与延迟元件CD2相同。延迟元件MD2-MDn的延迟时间彼此相同，故图中被赋予了符号“MDLY”(MiddleDelay)。延迟元件MD2-MDn的延迟时间为第3延迟时间的一例。

延迟线D1使写定时信号WDQS0延迟预定时间，并将其作为延迟信号WDQS1进行输出。延迟线D3藉有控制信号MS1[n:1]进行控制，使延迟信号WDQS1延迟预定时间，并将其作为延迟信号WDQS2进行输出。延迟线D2使延迟信号WDQS2延迟预定时间，并将其作为延迟写定时信号WDQS进行输出。控制信号MS1[n:1]是第3控制信号的一例。

图1的延迟控制电路20中，除了图1中说明的功能之外，还具有对控制信号MS1[n:1]进行输出的功能。此外，延迟控制电路20还具有向可变延迟电路VDLY2输出控制信号MS2[n:1]的功能。控制信号MS2[n:1]用于可变延迟电路VDLY2中设置的延迟线D3的延迟时间的调整。

此外，图1的可变延迟电路VDLY3中，除了图1中说明的功能之外，还具有使用控制信号MS3[n:1]对可变延迟电路VDLY3中设置的延迟线D3的延迟时间进行调整的功能。图1的DLL电路10向延迟控制电路20输出控制信号MS3[n:1]。

需要说明的是，延迟线D1、延迟线D3及延迟线D2的连接顺序并不限定于图13。例如，也可按延迟线D1、延迟线D2、延迟线D3的顺序进行连接，还可按照延迟线D3、延迟线D1、延迟线D2的顺序进行连接。

本实施方式也能够获得与第1实施方式同样的效果。例如，通过在延迟线D3、D2的第一级侧配置延迟量比延迟元件“CDLY”还小的延迟元件MD1、CD1(“FDLY”)，能够使可变延迟电路VDLY1-VDLY3的最小延迟量为延迟元件“CDLY”的延迟量以下。据此，即使在闪存200的工作频率较高的情况下也可输出预期的延迟量的信号，这样，在能够调整大范围延迟量的可变延迟电路VDLY1-VDLY3中，可提高延迟量的调整精度。

另外，本实施方式中，可变延迟电路VDLY1、VDLY2、VDLY3分别可使用任意数量的3个种类的延迟时间的延迟元件“FDLY”、“MDLY”、“CDLY”，所以能够更细地对延迟时间进行调整。需要说明的是，各可变延迟电路VDLY1、VDLY2、VDLY3也可具有第2级之后的延迟元件的延迟时间彼此不同的4个以上的延迟电路。此情况下，也对各延迟电路的第一级的延迟元件进行串联连接。

以上根据各实施方式对本发明进行了说明，但本发明并不限定于上述各实施方式，在不脱离本发明的主旨的范围内还可对其进行各种各样的变形和变更。

[附图标记说明]

10 DLL电路

12 相位比较部

14 时钟延迟调整部

20 延迟控制电路

30 写数据控制部

40 读数据控制部

50 写定时控制部

60 读定时控制部

70 缓冲部

100 半导体集成电路

110 CPU

120 存储器控制器

130 物理接口部

200 闪存

300 系统

CD1-CDn 延迟元件

CS1、CS2、CS3 控制信号

D1、D2、D3 延迟线

DQ 数据信号

DQS 数据选通信号

FCMODE 模式信号

FD1-FDn 延迟元件

FS1、FS2、FS3 控制信号

MCLK 时钟信号

MD1-MDn 延迟元件

MS1 控制信号

VDLY1、VDLY2、VDLY3 可变延迟电路。

Claims

1.一种可变延迟电路，具有：

至少1个第1延迟电路，具备具有第1延迟时间的串联连接的多个第1延迟元件，根据第1控制信号将所述多个第1延迟元件中的每个设定为使接收到的信号返回输入侧的返回状态、或使接收到的信号转发至输出侧并使从输出侧接收到的信号转发至输入侧的转发状态，通过使第一级的所述第1延迟元件接收到的信号延迟而得的延迟信号从第一级的所述第1延迟元件输出；及

第2延迟电路，具备串联连接的、具有与所述第1延迟元件相同的结构的至少1个第2延迟元件和具有比所述第1延迟时间还长的第2延迟时间的多个第3延迟元件，根据第2控制信号将所述第2延迟元件和所述多个第3延迟元件中的每个设定为使接收到的信号返回输入侧的返回状态、或使接收到的信号转发至输出侧并使从输出侧接收到的信号转发至输入侧的转发状态，通过使第一级的所述第2延迟元件接收到的信号延迟而得的延迟信号从第一级的所述第2延迟元件输出，

其中，

所述第1延迟电路的第一级的所述第1延迟元件与所述第2延迟电路的第一级的所述第2延迟元件串联连接，

通过使所述第1延迟电路和所述第2延迟电路中的一个所接收到的输入信号延迟预定时间而得的延迟信号从所述第1延迟电路和所述第2延迟电路中的另一个输出。

2.如权利要求1所述的可变延迟电路，其中，

所述第3延迟元件的延迟时间为所述第1延迟元件的延迟时间的k倍，k为2以上的整数。

3.如权利要求1或权利要求2所述的可变延迟电路，还具有：

至少1个第3延迟电路，具备串联连接的、具有与所述第1延迟元件相同的结构的至少1个第4延迟元件和具有第3延迟时间的多个第5延迟元件，根据第3控制信号将所述第4延迟元件和所述多个第5延迟元件中的每个设定为使接收到的信号返回输入侧的返回状态、或使接收到的信号转发至输出侧并使从输出侧接收到的信号转发至输入侧的转发状态，通过使第一级的所述第4延迟元件接收的信号延迟而得的延迟信号从第一级的所述第4延迟元件输出，

其中，所述第3延迟电路的第一级的所述第4延迟元件与所述第1延迟电路的第一级的所述第1延迟元件和所述第2延迟电路的第一级的所述第2延迟元件串联连接。

4.一种半导体集成电路，具有第1可变延迟电路和延迟控制电路，该延迟控制电路输出用于控制所述第1可变延迟电路的延迟时间的第1控制信号和第2控制信号，其中，

所述第1可变延迟电路具有：

其中，

5.如权利要求4所述的半导体集成电路，其中，

具有第1模式和第2模式，

在所述第1模式下，所述延迟控制电路通过改变所述第1控制信号而不改变所述第2控制信号来调整所述输入信号的延迟量，在所述第2模式下，所述延迟控制电路通过改变所述第2控制信号而不改变所述第1控制信号来调整所述输入信号的延迟量。

6.如权利要求5所述的半导体集成电路，还具有：

第2可变延迟电路，具有与所述第1可变延迟电路相同的结构；

相位比较部，对输入至所述第2可变延迟电路的时钟信号的相位和从所述第2可变延迟电路输出的延迟时钟信号的相位进行比较；及

时钟延迟调整部，调整所述第2可变延迟电路的延迟时间，使所述时钟信号的相位和所述延迟时钟信号的相位一致，

其中，

将所述输入信号的周期设定为所述时钟信号的周期，

所述延迟控制电路按照由所述时钟延迟调整部调整后的延迟时间输出所述第1控制信号或所述第2控制信号用于调整所述第1可变延迟电路的延迟时间。

7.如权利要求6所述的半导体集成电路，其中，

在所述第1模式下，所述时钟延迟调整部调整所述第2可变延迟电路的所述第1延迟电路的延迟时间，在所述第2模式下，所述时钟延迟调整部调整所述第2可变延迟电路的所述第2延迟电路的延迟时间。

8.如权利要求4至权利要求7中的任一项所述的半导体集成电路，还具有：

接口部，用于将信号输入闪存和接收从该闪存输出的信号，

其中，在向所述闪存写入数据的情况下，所述第1可变延迟电路调整写数据相对于输出至所述闪存的数据选通信号的过渡边的延迟量。

9.如权利要求4至权利要求7中的任一项所述的半导体集成电路，还具有：

接口部，用于将信号输入闪存和接收从该闪存输出的信号，

其中，在从所述闪存读取数据的情况下，所述第1可变延迟电路调整与读数据一起从所述闪存输出的数据选通信号相对于该读数据的延迟量。