CN101394167A - 可变延迟电路、延迟时间控制方法和单位电路 - Google Patents

可变延迟电路、延迟时间控制方法和单位电路 Download PDF

Info

Publication number
CN101394167A
CN101394167A CNA2008102131543A CN200810213154A CN101394167A CN 101394167 A CN101394167 A CN 101394167A CN A2008102131543 A CNA2008102131543 A CN A2008102131543A CN 200810213154 A CN200810213154 A CN 200810213154A CN 101394167 A CN101394167 A CN 101394167A
Authority
CN
China
Prior art keywords
signal
delay
time
circuit
unit circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008102131543A
Other languages
English (en)
Other versions
CN101394167B (zh
Inventor
德广宣幸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN101394167A publication Critical patent/CN101394167A/zh
Application granted granted Critical
Publication of CN101394167B publication Critical patent/CN101394167B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Pulse Circuits (AREA)

Abstract

本发明涉及可变延迟电路、延迟时间控制方法和单位电路。通过串行连接多个单位电路而构造的可变延迟电路可通过增加或减少所涉及信号通过的单位电路的数量，来改变从信号输入直到信号输出的延迟时间。各单位电路可操作在穿越操作模式和反馈操作模式中，在穿越操作模式中，从前级处的单位电路输入的信号输出到后级处的单位电路并且从后级处的单位电路输入的信号也输出到前级处的单位电路，在反馈操作模式中，从前级处的单位电路输入的信号输出到前级处的单位电路并且从后级处的单位电路输入的信号输出到后级处的单位电路。

Description

可变延迟电路、延迟时间控制方法和单位电路
技术领域
本电路涉及设置从信号的输入时间直到信号的输出时间的延迟时间的技术。
背景技术
由于存储接口最近的发展，存储接口的速度已逐年增加。一个实施例是DDR 3(双倍数据速率3)存储接口等，其在JEDEC(电子器件工程联合会)中标准化。
当设计这种存储接口时，DLL(延迟锁定环)是不可缺少的。可改变从信号输入到信号输出的延迟时间的可变延迟电路用在DLL中(例如，参见JP-A-2005-286467)。
用于实现可变延迟电路的手段概略地分类为模拟类型和数字类型。根据模拟类型，通过以模拟形式改变电源电压或电路负载，来以模拟形式设置输入信号的延迟时间。另一方面，根据数字类型，通过以数字形式切换电路的信号路径来设置输入信号的延迟时间。
这里，已知可通过模拟类型来创建延迟时间的微小变化。然而噪声会生成延迟时间的波动。因此，目前通常使用几乎不受噪声影响的数字类型可变延迟电路。
图1是示出了常规可变延迟电路的结构实施例的图。图2A到图2C是示出了常规单位电路的电路结构实施例的图。图2A是示出了单位电路的结构的图，图2B是示出了单位电路的穿越操作模式(through operationmode)的图，并且图2C是示出单位电路的返回操作模式(return operationmode)的图。
将参照图1和2描述常规可变延迟电路90的特定结构。
如图1中所示，常规可变延迟电路90通过串行连接多个(图1中所示实施例中为十个)单位电路91-1到91-10来构造。
当必须指定该多个单位电路中的一个时，电路由附图标记91-1到91-10表示。然而当表示任意单位电路时，电路由附图标记91表示。
单位电路91被设计为使得可切换用于输出输入信号的端子。如图2A中所示，单位电路91具有控制信号输入端CONT、选择器92、第一输入端IN-1、第二输入端IN-2、第一输出端OUT-1和第二输出端OUT-2。
控制信号输入端CONT是从CPU(中央处理器；未示出)等向其输入控制信号的端子。控制信号输入端CONT被连接到随后描述的选择器92。
选择器92基于输入到控制信号输入端CONT的控制信号切换要输出的信号。选择器92具有两个输入端和一个输出端。
第一输入端IN-1是信号输入到其的端子。第一输入端IN-1通过放大器93-1连接到选择器92的一个输入端和第一输出端OUT-1。
第二输入端IN-2是信号输入到其的端子。第二输入端IN-2连接到选择器92的另一输入端。
第一输出端OUT-1是将输入到第一输入端IN-1的信号输出的端子。第二输出端OUT-2是通过放大器93-2将输入到第一输入端IN-1的信号输出的端子。
此外，单位电路91被设计为使得可基于来自控制信号输入端CONT的控制信号来选择性以穿越操作模式或返回操作模式操作。
在穿越操作模式中，从第一输入端IN-1输入的信号输出到第一输出端OUT-1，并且从第二输入端IN-2输入的信号也输出到第二输出端OUT-2，如图2B中所示。在返回操作模式中，从第一输入端IN-1输入的信号输出到第二输出端OUT-2和第一输出端OUT-1。
此外，在可变延迟电路91中，如图1中所示，多个单位电路91-1到91-10串行彼此连接。相邻的单位电路91被设计为使得第一输入端IN-1和第一输出端OUT-1彼此连接，并且第二输入端IN-2和第二输出端OUT-2彼此连接。
即，在穿越操作模式中，从前级处的单位电路91输入的信号输出到后级处的单位电路91，并且从后级处的单位电路91输入的信号也被输出到前级处的单位电路91。在返回操作模式中，从前级处的单位电路91输入的信号被输出到前级处的单位电路91。
可通过增加或减少信号通过的单位电路91的数量来改变从信号输入时间到信号输出时间的延迟时间。基于从CPU等输入到各个单位电路91-1到91-10的各个控制信号输入端CONT的控制信号，由可变延迟电路90增加/减少输入到最前级处的单位电路91-1的第一输入端IN-1的信号通过的单位电路91的数量。
例如，当如图1中所示High信号作为控制信号输入到可变延迟电路90的单位电路91-8的控制信号输入端CONT，并且Low信号作为控制信号输入到单位电路91-8之外的单位电路91-1到91-7、91-9、91-10中每一个的控制信号输入端CONT时，单位电路91-8在返回操作模式下操作，而单位电路91-1到91-7、91-9、91-10在穿越操作模式下操作，从而形成信号通行线路。
信号通行线路如下形成。即，如图1中所示，输入到最前级处的单位电路91-1的第一输入端IN-1的信号从单位电路91-2到单位电路91-7接连通过在穿越操作模式下操作的多个单位电路91-2到91-7。信号然后从在返回操作模式下操作的单位电路91-8返回。此后，信号从单位电路91-7到单位电路91-2接连通过在穿越操作模式下操作的多个单位电路91-2到91-7，并且然后从最前级处的单位电路91-1的第二输出端OUT-2输出。
如上所述，在上述的可变延迟电路中，改变在返回操作模式下操作的单位电路，从而增加/减少信号通过(传播)的单位电路的数量，从而改变所涉及的从信号输入到信号输出的延迟时间。
发明内容
通过增加或减少所涉及信号通过的单位电路的数量，通过串行连接多个单位电路构造的可变延迟电路可改变从信号输入直到信号输出的延迟时间。每个单位电路可操作在其中从前级处的单位电路输入的信号被输出到后级处的单位电路并且从后级处的单位电路输入的信号也输出到前级处的单位电路的穿越操作模式下，并且可操作在其中从前级处的单位电路输入的信号输出到前级处的单位电路并且从后级处的单位电路输入的信号输出到后级处的单位电路的反馈操作模式下。
将在接下来的描述中部分地阐明这种实施方式的另外的目的和优点，并且从描述中将部分地明显，或者可通过实践该实施方式来学习。依靠所附权利要求中特别指出的元素和组成，将实现和获得该实施方式的目的和优点。
将会理解，前述通常描述和以下详细描述仅仅是实施例和说明性的，并且不限制如所要求的实施方式。
附图说明
图1是示出了常规可变延迟电路的结构实施例的图；
图2A到2C是示出了常规单位电路的电路结构实施例的图；
图3是其中输入到常规可变延迟电路的信号从第三级处的单位电路返回并且然后从可变延迟电路输出的实施例的图；
图4是示出了根据第一实施方式的信息处理设备的结构实施例的图；
图5是示出了对应于根据第一实施方式的信息处理设备的SDRAM-1的存储控制器的电路结构实施例的图；
图6是示出了对应于根据第一实施方式的信息处理设备的SDRAM-n的存储控制器的电路结构实施例的图；
图7是示出了根据第一实施方式的信息处理设备的第一延迟时间控制器中的写平衡功能(write leveling function)的图；
图8是示出了在根据第一实施方式的信息处理设备的第一延迟时间控制器中计算第一延迟时间的计算等式的图；
图9是示出了在根据第一实施方式的信息处理设备的第一延迟时间控制器中确定第一延迟时间的计算等式的图；
图10是示出了使用根据第一实施方式的信息处理设备的第一可变延迟电路的写操作的图；
图11是示出了使用根据第一实施方式的信息处理设备的第二可变延迟电路的读操作的图；
图12是示出了对应于根据第一实施方式的变型例的信息处理设备的存储控制器的SDRAM-1的部件的电路图；
图13是示出了对应于根据第一实施方式的变型例的信息处理设备的存储控制器的SDRAM-n的部件的电路图；
图14是示出了对应于根据第二实施方式的信息处理设备的存储控制器的SDRAM-1的部件的电路图；
图15是示出了对应于根据第二实施方式的信息处理设备的存储控制器的SDRAM-n的部件的电路图；
图16是示出了根据第二实施方式的信息处理设备的存储控制器的第三可变延迟电路功能的图；
图17是示出了根据第二实施方式的信息处理设备的第三可变延迟电路的结构实施例的图；
图18A到18C是示出了根据第二实施方式的信息处理设备的第三可变延迟电路的单位电路结构实施例的图；
图19是示出了对应于根据第二实施方式的变型例的信息处理设备的存储控制器的SDRAM-1的部件的电路图；
图20是示出了对应于根据第二实施方式的变型例的信息处理设备的存储控制器的SDRAM-n的部件的电路图；以及
图21是示出了根据本电路的其它实施方式的信息处理设备中第三可变延迟电路的另一使用实施例的图。
具体实施方式
将参照附图描述实施方式。现在将详细说明实施方式，其实施例在附图中示出，其中自始至终相同的附图标记指相同的元件。
第一实施方式的描述
图4是示出了根据第一实施方式的信息处理设备的结构实施例的图。图5是示出了对应于SDRAM-1的存储控制器的电路结构实施例的图。图6是示出了对应于SDRAM-n的存储控制器的电路结构实施例的图。
如图4中所示，根据第一实施方式的信息处理设备(延迟时间控制设备)被构造为具有DIMM(双列直插式存储模块)11、存储控制器(存储器控制电路)12和CPU(中央处理器)13的计算机。
DIMM 11是其中安装有多个存储器的存储模块。DIMM 11由多个(n个；n表示2或更大的自然数)SDRAM(同步DRAM存储器，在该实施方式中为SDRAM-1到SDRAM-n)构成，如图4中所示。此外，n表示ch(通道)的数量并且为了图4中描述的方便它仅由SDRAM-1和SDRAM-n表示。SDRAM是众所周知的技术，并且省略其详细描述。
在以下的描述中，当需要指定多个SDRAM中的一个时，它通过在参照字符“SDRAM”后面附加“-(短线)”和附图标记1到n来表示。然而，当表示任意SDRAM时，它仅通过SDRAM表示。
在该实施方式中，采用飞越拓扑(flyby topology)用于存储控制器12和多个SDRAM-1到SDRAM-n之间的接线。
飞越拓扑意味着存储控制器12和多个SDRAM-1到SDRAM-n之间的某些线经受菊花链连接。
因此，在该实施方式中，用于输出(提供)第一时钟信号生成器14(随后描述)所生成的时钟信号CK1的时钟信号线通过菊花链连接接线到SDRAM-1到SDRAM-n。如图4中所示，从SDRAM-1到SDRAM-n这多个SDRAM通过连接到第一时钟信号生成器14的时钟信号线，像珠子一样串到一起。如在时钟信号线的情况下那样，地址信号Add和用于输出命令信号CMD的信号线通过菊花链连接也接线到SDRAM-1到SDRAM-n。
存储控制器12通过其连接到SDRAM-1到SDRAM-n的数据信号线并行地从存储控制器12连接到SDRAM-1到SDRAM-n。在图5的实施例中，用于发送数据选通信号DQS的一条DQS数据线(数据信号线)和用于发送数据信号DQ的k(k表示2或更大的自然数)条DQ信号线(数据信号线)并行地从存储控制器12连接到SDRAM-1到SDRAM-n。这些数据信号线被设计为具有相同的线长(相等的长度)。即，存储控制器12通过其连接到SDRAM-1到SDRAM-n的多条数据信号线等长地(长度上相等)连接。
存储控制器12用作为DDR 3(双倍数据速率3)存储接口，用于通过将时钟信号CK经由时钟信号线提供给SDRAM-1到SDRAM-n来控制读/写操作，该时钟信号线通过菊花链连接连接到所述SDRAM-1到SDRAM-n。例如，如图4中所示，存储控制器12配备有第一时钟信号生成器14和多个控制电路单元15-1到15-n。
此外，存储控制器12还提供有写平衡功能。稍后将会描述写平衡功能的细节。
多个控制电路单元15-1到15-n被构造为分别与SDRAM-1到SDRAM-n连接。即，存储控制器12配备有对应于SDRAM-1的控制电路单元15-1和对应于SDRAM-n的控制电路单元15-n，例如如图4中所示的。
关于在下面的描述中的表示控制电路单元的附图标记，当需要指明多个控制电路单元中的一个时，在附图标记15之后使用“-(连字符)”和附图标记1到n。但是，当指示任意控制电路单元时，使用附图标记15。
在图中，为了便于描述，仅仅示出了控制电路单元15-1和控制电路单元15-n。
第一时钟信号生成器14根据从CPU 13(稍后描述)输入的时钟信号CLK生成/输出预定周期的时钟信号CK1，并且它将该时钟信号CK1经由时钟信号线输出到DIMM 11(SDRAM-1到SDRAM-n)，例如如图5和图6中所示。此外，它将时钟信号CK1输出到多个控制电路单元15-1到15-n。第一时钟信号生成器14可将具有与时钟信号CLK相同的时钟周期的时钟信号输出为时钟信号CK1，或者可输出通过将时钟信号CLK的时钟周期转换到另一时钟周期来获得的时钟信号CK1，所述另一时钟周期诸如半周期、四分之一周期等。
控制电路单元15控制数据选通信号DQS或数据信号DQ的输入/输出，并且例如，它配备有DQS信号生成器16、多个(k个，k表示2或更大的自然数)DQ信号控制器17-1到17-k以及逻辑加法电路OR(参照图5、6)。
关于下面的描述中的表示DQ信号控制器的附图标记，当需要指定DQ信号控制器中的一个时，在附图标记17后使用“-(连字符)”和附图标记1到k。但是，当指示任何DQ信号控制器时，使用附图标记17。
在图中，为了便于描述，仅仅示出了DQ信号控制器17-1和DQ信号控制器17-k。
DQS信号生成器16生成数据选通信号DQS，并且控制电路单元15配备有一个DQS信号生成器16。例如，控制电路单元15-1生成数据选通信号DQS-1并将其输出到SDRAM-1，如图5中所示。此外，控制电路单元15-n生成数据选通信号DQS-n并将其输出到SDRAM-n，如图6中所示。
关于表示数据选通信号的附图标记，当需要指定多个数据选通信号中的一个时，使用参照符号DQS-1到DQS-n。但是，当指示任意数据选通信号时，使用参照符号DQS。
例如，该DQS信号生成器16配备有第一可变延迟电路(第一可变延迟单元DW0)、第二时钟信号生成器18以及触发器(flip flop)FF0，如图5、6中所示。
第一可变延迟电路DW0根据来自第一延迟时间控制器23(稍后描述)的第一控制信号d1将从CPU 13(稍后描述)输入的时钟信号CLK仅延迟预定的时间，并输出所延迟时钟信号CLK。例如，将从随后描述的CPU 13输入的时钟信号CLK仅延迟在随后描述的第一延迟时间控制器23中设置的第一延迟时间，并且接着将其输出到第二时钟信号生成器18。
在该实施方式中，第一延迟时间被设置到多个控制电路单元15-1到15-n中的每个。具体地，在控制电路单元15-1的第一可变延迟电路DW0中设置第一延迟时间Dt1-1，并且同样在控制电路单元15-n的第一可变延迟电路DW0中设置第一延迟时间Dt1-n。
关于表示第一延迟时间的附图标记，当需要单独指定多个第一延迟时间中的各第一延迟时间时，使用附图标记Dt1-1到Dt1-n。但是，当指示任意第一延迟时间时，使用附图标记Dt1。
第二时钟信号生成器18根据从CPU 13(稍后描述)输入的时钟信号CLK生成/输出(提供)时钟信号CK2。例如，如图5和图6中所示，当时钟信号CLK被输入时，预定周期的时钟信号CK2被输出到触发器FF0和触发器FF2，FF4(稍后描述)。第二时钟信号生成器18可将具有与时钟信号CLK相同的时钟周期的时钟信号输出为时钟信号CK2，或者可输出通过将时钟信号CLK的时钟周期转换到另一时钟周期而获得的时钟信号CK2，所述另一时钟周期诸如半周期、四分之一周期等等。
触发器FF0根据从第二时钟生成器18输入的时钟信号CK2生成数据选通信号DQS并将其输出。例如，如图5和图6中所示，当被输入时钟信号CK2时，它生成数据选通信号DQS并将其输出到SDRAM。
DQ信号控制器17控制数据信号DQ的输入/输出。DQ信号控制器17由DQ信号输入控制器19和DQ信号输出控制器20构成，如图5和6中所示。具体地，如图5和6中所示，在多个(n个)控制电路单元15-1到15-n中的各控制电路单元中，DQ信号控制器17-1配备有DQ信号输入控制器19-1和DQ信号输出控制器20-1。同样，DQ信号控制器17-k配备有DQ信号输入控制器19-k和DQ信号输出控制器20-k。
关于表示DQ信号输入控制器的附图标记，当需要单独指定多个(k)DQ信号输入控制器中的各DQ信号输入控制器时，使用附图标记19-1到19-k。但是，当指示任意DQ信号输入控制器时，使用附图标记19。此外，关于表示DQ信号输出控制器的附图标记，当需要单独指定多个(k)DQ信号输出控制器中的各DQ信号输出控制器时，使用附图标记20-1到20-k。但是，当指示任意DQ信号输出控制器时，使用附图标记20。
DQ信号输入控制器19执行在写操作中将从CPU 13(稍后描述)输入的数据信号DQ输出到SDRAM的控制。例如，在控制电路单元15-1中，与多个(k)DQ信号输入控制器19-1到19-k相关地，控制从CPU 13(稍后描述)输入的第一数据信号I_DQe-1[1]和第二数据信号I_DQo-1[1]作为数据信号DQ-1[1]输出到SDRAM-1，如图5中所示。同样，控制从CPU 13(稍后描述)输入的第一数据信号I_DQe-1[k]和第二数据信号I_DQo-1[k]作为数据信号DQ-1[k]输出到SDRAM-1。
此外，在控制电路单元15-n中，与多个(k个)DQ信号输入控制器19-1到19-k相关地，DQ信号输入控制器19控制将从CPU 13(稍后描述)输入的第一数据信号I_DQe-n[1]和第二数据信号I_DQo-n[1]作为数据信号DQ-n[1]输出到SDRAM-n，如图6中所示。同样，控制从CPU13(稍后描述)输入的第一数据信号I_DQe-n[k]和第二数据信号I_DQo-n[k]作为数据信号DQ-n[k]输出到SDRAM-n。
关于表示第一数据信号的参照符号，当需要指定多个第一数据信号中的一个时，使用参照符号I_DQe-1[1]到I_DQe-1[k]和参照符号I_DQe-n[1]到I_DQe-n[k]。但是，当指示任意第一数据信号时，使用参照符号I_DQe。此外，关于表示第二数据信号的参照符号，当需要指定多个第二数据信号中的一个时，使用参照符号I_DQo-1[1]到I_DQo-1[k]、I_DQo-n[1]到I_DQo-n[k]。但是，当指示任意第二数据信号时，使用参照符号I_DQo。
在表示数据信号的情况下，当需要指定第一数据信号和第二数据信号时，使用表示第一数据信号的参照符号I_DQe和I_DQe-1[1]到I_DQe-1[k]、I_DQe-n[1]到I_DQe-n[k]，以及表示第二数据信号的参照符号I_DQo和I_DQo-1[1]到I_DQo-1[k]、I_DQo-n[1]到I_DQo-n[k]。另一方面，当不必指定第一数据信号和第二数据信号时，分别使用表示对应于SDRAM-1到SDRAM-n的数据信号的参照符号DQ-1[1]到DQ-1[k]、DQ-n[1]到DQ-n[k]，并且进一步当指示任意数据信号时，使用参照符号DQ。在不必指第一数据信号和第二数据信号的情况下，可使用参照符号DQ-1到DQ-n代替表示对应于SDRAM-1到SDRAM-n的数据信号的参照符号DQ-1[1]到DQ-1[k]、DQ-n[1]到DQ-n[k]。
即，对应于SDRAM-1的第一数据信号I_DQe-1[1]到I_DQe-1[k]对应于第一数据信号I_DQe、数据信号DQ-1[1]到DQ-1[k]、数据信号DQ-1和数据信号DQ，并且对应于SDRAM-n的第一数据信号I_DQe-n[1]到I_DQe-n[k]对应于第一数据信号I_DQe、数据信号DQ-n[1]到DQ-n[k]、数据信号DQ-n和数据信号DQ。对应于SDRAM-1的第二数据信号I_DQo-1[1]到I_DQo-1[k]对应于第二数据信号I_DQo、数据信号DQ-1[1]到DQ-1[k]、数据DQ-1和数据信号DQ，并且对应于SDRAM-n的第二数据信号I_DQo-n[1]到I_DQo-n[k]对应于第二数据信号I_DQo、数据信号DQ-n[1]到DQ-n[k]、数据DQ-n和数据信号DQ。
例如，DQ信号输入控制器19配备有触发器FF1、第一可变延迟电路(第一可变延迟单元)DW1、触发器FF2、触发器FF3、第一可变延迟电路(第一可变延迟单元)DW2以及触发器FF4，如图5和6中所示。
当输入从第一时钟信号生成器14输入的时钟信号CK1时，触发器FF1将从CPU 13(稍后描述)输入的第一输入数据信号I_DQe输出到第一可变延迟电路DW1。
第一可变延迟电路DW1是数字延迟电路，用于根据从第一延迟控制器23(稍后描述)输入的第一控制信号d1延迟从触发器FF1输入的第一输入数据信号I_DQe，并且接着将经延迟第一输入数据信号I_DQe输出到触发器FF2。例如，将从触发器FF1输入的第一输入数据信号I_DQe仅延迟在第一延迟时间控制器23(稍后描述)中设置的第一延迟时间Dt1，并且接着将其输出到触发器FF2。
当从第二时钟信号生成器18输入时钟信号CK2时，触发器FF2经由选择器21将从第一可变延迟电路DW1输入的第一输入数据信号I_DQe输出到SDRAM。
当从第一时钟信号生成器14输入时钟信号CK1时，触发器FF3将从CPU 13(稍后描述)输入的第二输入数据信号I_DQo输出到第一可变延迟电路DW2。
第一可变延迟电路DW2是数字延迟电路，用于根据从第一延迟时间控制器23(稍后描述)输入的第一控制信号d1延迟从触发器FF3输入的第二输入数据信号I_DQo，并且接着将经延迟第二输入数据信号I_DQo输出到触发器FF4。例如，将从触发器FF3输入的第一输入数据信号I_DQo仅延迟在第一延迟时间控制器23(稍后描述)中设置的第一延迟时间Dt1，并且接着将其输出到触发器FF4。
在该实施方式中，假定与SDRAM-1到SDRAM-n中的各SDRAM相关地设置相同的第一延迟时间Dt1。具体地，在提供给图5中所示控制电路单元15-1的各第一可变延迟电路DW0、DW1和DW2中设置第一延迟时间Dt1-1。同样，在提供给图6中所示控制电路单元15-n的各第一可变延迟电路DW0、DW1和DW2中设置第一延迟时间Dt1-n。
此外，关于表示第一可变延迟电路的参照符号，当需要指定多个第一可变延迟电路中的一个时，使用参照符号DW0、DW1、DW2等。但是，当指示任意第一可变延迟电路时，使用参照符号DW。
在下面的描述中，存在使用参照符号DW-1作为对应于1-ch(1通道)的SDRAM-1的第一可变延迟电路的情况，并且同样，也存在使用参照符号DW-n作为对应于n-ch(n通道)的SDRAM-n的第一可变延迟电路的情况。
当从第二时钟信号生成器18输入时钟信号CK2时，触发器FF4经由选择器21将从第一可变延迟电路DW2输入的第二输入数据信号I_DQo输出到SDRAM。DQ信号输出控制器20执行在读操作中将从SDRAM输入的数据信号DQ输出到CPU 13(稍后描述)的控制。例如，在控制电路单元15-1中，与多个(k)DQ信号输入控制器19-1到19-k相关地，DQ信号输出控制器20执行将从SDRAM-1输入的数据信号DQ-1[1]输出到CPU 13(稍后描述)作为第三数据信号O_DQe-1[1]或第四数据信号O_DQo-1[1]的控制，如图5中所示。同样，它执行将从SDRAM-1输入的数据信号DQ-1[k]输出到CPU 13(稍后描述)作为第三数据信号O_DQe-1[k]或第四数据信号O_DQo-1[k]的控制。
此外，在控制电路单元1中，与多个DQ信号输出控制器20-1到20-k相关地，DQ信号输出控制器20执行将从SDRAM-n输入的数据信号DQ-n[1]作为第三数据信号O_DQe-n[1]或第四数据信号O_DQo-n[1]输出到CPU 13(稍后描述)的控制，如图6中所示。同样，它执行将从SDRAM-n输入的数据信号DQ-n[k]作为第三数据信号O_DQe-n[k]或第四数据信号O_DQo-n[k]输出到CPU 13(稍后描述)的控制。
关于表示第三数据信号的参照符号，当需要指定多个第三数据信号中的一个时，使用参照符号O_DQe-1[1]到O_DQe-1[k]和参照符号O_DQe-n[1]到O_DQe-n[k]。但是，当指示任意第三数据信号时，使用参照符号O_DQe。此外，关于表示第四数据信号的参照符号，当需要指定多个第四数据信号中的一个时，使用参照符号O_DQo-1[1]到O_DQo-1[k]和O_DQo-n[1]到O_DQo-n[k]。但是，当指示任何第四数据信号时，使用参照符号O_DQo。
在表示数据信号的情况下，当需要指定第三数据信号和第四数据信号时，使用参照符号O_DQe和O_DQe-1[1]到O_DQe-1[k]和O_DQe-n[1]到O_DQe-n[k]，它们表示第三数据信号，以及参照符号O_DQo和O_DQo-1[1]到O_DQo-1[k]、O_DQo-n[1]到O_DQo-n[k]。但是，当不必指定第三数据信号和第四数据信号时，使用表示对应于SDRAM-1到SDRAM-n的数据信号的参照符号DQ-1[1]到DQ-1[k]、DQ-n[1]到DQ-n[k]。此外，当指示任何数据信号时，使用参照符号DQ。此外，在不必指定第三数据信号和第四数据信号的情况下，为了便于描述，可使用参照符号DQ-1到DQ-n代替表示对应于SDRAM-1到SDRAM-n的数据信号的参照符号DQ-1[1]到DQ-1[k]、DQ-n[1]到DQ-n[k]。
即，对应于SDRAM-1的第三数据信号O_DQe-1[1]到O_DQe-1[k]对应于第三数据信号O_DQe、数据信号DQ-1[1]到DQ-1[k]、数据信号DQ-1和数据信号DQ，并且对应于SDRAM-n的第三数据信号O_DQe-n[1]到O_DQe-n[k]对应于第三数据信号O_DQe、数据信号DQ-n[1]到DQ-n[k]、数据信号DQ-n和数据信号DQ。此外，对应于SDRAM-1的第四数据信号O_DQo-1[1]到O_DQo-1[k]对应于第四数据信号O_DQo、数据信号DQ-1[1]到DQ-1[k]、数据信号DQ-1和数据信号DQ，并且对应于SDRAM-n的第四数据信号O_DQo-n[1]到O_DQo-n[k]对应于第四数据信号O_DQo、数据信号DQ-n[1]到DQ-n[k]、数据信号DQ-n和数据信号DQ。
例如，DQ信号输出控制器20由触发器FF5、第二可变延迟电路(第二可变延迟单元)DR1、触发器FF6、触发器FF7、第二可变延迟电路(第二可变延迟单元)DR2以及触发器FF8构成，如图5和图6中所示。
当从SDRAM输入数据选通信号DQS时，触发器FF5将从SDRAM输入的第三数据信号O_DQe输出到第二可变延迟电路DR1。
第二可变延迟电路DR1是数字延迟电路，用于根据来自第二延迟时间控制器24(稍后描述)的第二控制信号d2延迟从触发器FF5输入的第三数据信号O_DQe，并且接着将经延迟的第三数据信号O_DQe输出到触发器FF6。例如，将从触发器FF5输入的第三数据信号O_DQe仅延迟在第二延迟时间控制器24(稍后描述)中设置的第二延迟时间，并且接着将经延迟的第三数据信号O_DQe输出到触发器FF6。
在该实施方式中，在多个控制电路单元15-1到15-n中的各控制电路单元中设置第二延时时间。具体地，在控制电路单元15-1的第二可变延迟电路DR1中设置第二延迟时间Dt2-1，并且同样，在控制电路单元15-n的第二可变延迟电路DR1中设置第二延迟时间Dt2-n。
关于表示第二延迟时间的参照符号，当需要指定多个第二延迟时间中的一个时，使用参照符号Dt2-1到Dt2-n。但是，当指示任意第二延迟时间时，使用参照符号Dt2。
当从第一时钟信号生成器14输入时钟信号CK1时，触发器FF6将从第二可变延迟电路DR1输入的第三数据信号O_DQe输出到CPU 13(稍后描述)。当从SDRAM输入数据选通信号DQS时，触发器FF7将从SDRAM输入的第四数据信号O_DQo输出到第二可变延迟电路DR2。
第二可变延迟电路DR2是数字延迟电路，用于根据来自第二延迟时间控制器24(稍后描述)的第二控制信号d2延迟从触发器FF7输入的第四数据信号O_DQo，并且接着将经延迟第四数据信号O_DQo输出到触发器FF8。例如，将从触发器FF7输入的第四数据信号O_DQo仅延迟在第二延迟时间控制器24(稍后描述)中设置的第二延迟时间Dt2，并且接着将其输出到触发器FF8。
在该实施方式中，与多个SDRAM-1到SDRAM-n的各SDRAM相关地设置相同的第二延迟时间Dt2。
具体地，在提供给控制电路单元15-1的第二可变延迟电路DR1和DR2的每一个中设置第二延迟时间Dt2-1，如图5中所示。同样，在提供给控制电路单元15-n的第二可变延迟电路DR1和DR2的每一个中设置第二延迟时间Dt2-n，如图6中所示。
关于表示第二可变延迟电路的参照符号，当需要指定多个第二可变延迟电路中的一个时，使用参照符号DR1、DR2等。但是，当指示任意第二可变延迟电路时，使用参照符号DR。
在下面的描述中，为了方便描述，可使用参照符号DR-1作为对应于1-ch的SDRAM-1的第二可变延迟电路，并且同样，可使用参照符号DR-n作为对应于n-ch的SDRAM-n的第二可变延迟电路。
当从第一时钟信号生成器14输入时钟信号CK1时，触发器FF8将从第二可变延迟电路DR2输入的第四数据信号O_DQo输出到CPU 13(稍后描述)。
逻辑加法电路OR被设计来当使用稍后描述的写平衡功能时，根据第三数据信号O_DQe和第四数据信号O_DQo将响应信号输出到CPU 13(稍后描述)。
具体地，在使用稍后描述的写平衡功能的情况下，当输入对应于SDRAM-1的多个第三数据信号O_DQe-1[1]到O_DQe-1[k]和对应于SDRAM-1的多个第四数据信号O_DQo-1[1]到O_DQo-1[k]中的任一个时，提供给控制电路单元15-1的逻辑加法电路OR将响应信号O_DQX-1输出到CPU(稍后描述)，如图5中所示。
此外，在使用稍后描述的写平衡功能的情况下，当输入对应于SDRAM-n的多个第三数据信号O_DQe-n[1]到O_DQe-n[k]和对应于SDRAM-n的多个第四数据信号O_DQo-n[1]到O_DQo-n[k]中的任一个时，提供给控制电路单元15-n的逻辑加法电路OR将响应信号O_DQX-n输出到CPU 13(稍后描述)，如图6中所示。
关于表示响应信号的参照符号，当需要指定多个响应信号中的一个时，使用参照符号O_DQX-1到O_DQX-n。但是，当指示任意响应信号时，使用参照符号O_DQX。
CPU 13在信息处理设备10中执行各种数值计算、信息处理、装备控制等，并且在该实施方式中它还作用为延迟时间控制器22。此外，CPU13具有MAC(媒体访问控制；未示出)，并且它经由该MAC输入/输出各种信号(数据信号DQ、时钟信号CLK、响应信号DQX等)。
延迟时间控制器22输出控制信号，用于将延迟时间设置到提供给各控制电路单元15-1到15-n的第一可变延迟电路DW和第二可变延迟电路DR，并且它还配备有第一延迟时间控制器23和第二延迟时间控制器24，如图4中所示。
第一延迟时间控制器23控制提供给各控制电路单元15-1到15-n的第一可变延迟电路DW，来通过使用写平衡功能执行第一延迟时间Dt1的延迟，并且它输出第一控制信号d1，以用于设置第一延迟时间Dt1。此外，通过使用写平衡功能，第一延迟时间控制器23设置写操作中分别输出到SDRAM-1到SDRAM-n的数据选通信号DQS-1到DQS-n的各自的第一延迟时间Dt1-1到Dt1-n。
这里，写平衡功能是执行调节(校正)的功能，使得数据选通信号DQS-1到DQS-n基本上与时钟信号CK1同时输入到相应的SDRAM-1到SDRAM-n。该调节(校正)通过基于从SDRAM-1到SDRAM-n输出的相应数据信号DQ-1到DQ-n设置输出到SDRAM-1到SDRAM-n的数据选通信号DQS-1到DQS-n的各自第一延迟时间Dt1-1到Dt1-n来实现，所述SDRAM-1到SDRAM-n通过菊花链连接来接线到时钟信号线。
图7是示出了作为实施方式的信息处理设备的第一延迟时间控制器中写平衡功能的图。
将通过使用其中设置如图7中所示对应于1通道的SDRAM-1的第一延迟时间Dt1-1和对应于n通道的SDRAM-n的第一延迟时间Dt1-n的实施例来描述通过使用第一延迟时间控制器23中的写平衡功能来设置对应于多个SDRAM-1到SDRAM-n的第一延迟时间Dt1-1到Dt1-n的情况。此外，当基本上同时输入时钟信号CK1和数据选通信号DQS(在图7实施例中的DQS-1、DQS-n)时，各SDRAM(在图7实施例中的SDRAM-1、SDRAM-n)向存储控制器12输出数据信号DQ(在图7实施例中的DQ-1[1]到[k]、DQ-n[1]到[k])。
首先，存储控制器12向各SDRAM(在图7实施例中的SDRAM-1、SDRAM-n)输出时钟信号CK1并且与该输出同时或基本上同时地，存储控制器12向各SDRAM(在图7实施例中的SDRAM-1、SDRAM-n)输出各数据选通信号DQS(在图7实施例中的DQS-1、DQS-n)(参见图7的时间“T1”)。
例如，在由写平衡功能调节第一延迟时间Dt1之前，时钟信号CK1和数据选通信号DQS-1基本上同时输入到1通道的SDRAM-1(参见图7的时间“T2”)，并且在输入数据选通信号DQS-n(参见图7的时间“T2”和点“A”)之后时钟信号CK1仅在时间Dt1-n的时间延迟之后输入到n通道的SDRAM-n(参见图7的时间“T3”)，如图7中所示。
在该情况下，对于1通道的SDRAM-1，基本上同时输入时钟信号CK1和数据选通信号DQS-1，并且因而来自1通道的SDRAM-1的数据信号DQ-1[1]到[k]的任何一个输入到逻辑加法电路OR-1。因此，第一延迟时间控制器23(图7中未示出)检测到逻辑加法电路OR-1输出了响应信号O_DQX-1，由此在第一可变延迟电路DW-1中未设置对应于数据选通信号DQS-1的第一延迟时间Dt-1。
另一方面，对于n通道的SDRAM-n，在时钟信号CK1输入到1通道的SDRAM-1(参见图7的时间“T2”)之后，与输入并仅延迟了时间Dt1-n的时钟信号CK1相符合地，在第一可变延迟电路DW-n中设置对应于数据选通信号DQS-n的第一延迟时间Dt1-n(参见图7的时间“T3”)。
即，在n通道的SDRAM-n中，第一延迟时间控制器23(图7中未示出)逐渐地扩展第一可变延迟电路DW-n的延迟时间，直到基本上同时输入时钟信号CK1和数据选通信号DQS-n，从而将数据信号DQ-n[1]到[k]中的任何一个从SDRAM-n输入到逻辑加法电路OR-n至该逻辑加法电路OR-n输出响应信号O_DQX-n的时间设置为第一可变延迟电路DW-n中的第一延迟时间Dt1-n。
因此，第一延迟时间控制器23通过设置第一可变延迟电路DW-n中的第一延迟时间Dt1-n来调节用于相应SDRAM-1到SDRAM-n的时钟信号CK1和数据选通信号DQS的输入时机。
图8和图9是示出了根据本发明的实施方式在信息处理设备的第一延迟时间控制器中计算第一延迟时间的计算估计的图。
在完成对各第一延迟时间Dt1-1到Dt1-n的调节的时间点，满足以下计算等式(等式1)。
dCK0+dCK1+dCK2＝dDQSW0+dDQSW1+dDQSW2...(等式1)
如图8中所示，dCK0表示在存储控制器12中从时钟信号CLK输入直到时钟信号CK1输出的时间，dCK1表示从存储控制器12输出时钟信号CK1直到时钟信号CK1输入到DIMM 11的时间。此外，dCK2表示从时钟信号CK1输入到DIMM 11直到时钟信号CK1输入到各SDRAM-1到SDRAM-n的时间。在图8中，时钟信号CK1表示从时钟信号CK1输入到DIMM 11直到时钟信号CK1输入到SDRAM-1的时间。
此外，dDQSW0表示在存储控制器12中从时钟信号CLK输入到各数据选通信号DQS-1到DQS-n输出的时间，并且图8中它表示从时钟信号CLK输入到存储控制器12直到数据选通信号DQS-1输出的时间。
此外，dDQSW1表示从存储控制器12输出各数据选通信号DQS-1到DQS-n直到其输入到DIMM 11的时间，并且图8中它表示从存储控制器12输出数据选通信号DQS-1的输出直到其输入到DIMM 11的时间。
又此外，dDQSW2表示从各数据选通信号DQS-1到DQS-n输入到DIMM 11直到其输入到各SDRAM-1到SDRAM-n的时间，并且图8中它表示从数据选通信号DQS-1输入到DIMM 11直到其输入到SDRAM-1的时间。
存储控制器12和DIMM 11的连接线形成为彼此在长度上相等，并且因而在上面的等式(1)中满足dCK1＝dDQSW1。通过变换等式(1)，得到例如等式(2-1)、等式(2-2)的等式。
dCK0+dCK2＝dDQSW0+dDQSW2...(等式2-1)
dCK2＝dDQSW0-dCK0+dDQSW2...(等式2-2)
在上面的等式(2-2)中，当(dDQSW0-dCK0)被设置为n通道的SDRAM-n中的写操作中的延迟时间Delay(W)n时，得到以下等式(2-3)。
dCK2＝Delay(W)n+dDQSW2...(等式2-3)
因此，SDRMA-1到SDRAM-n的各自的第一延迟时间Dt1-1到Dt1-n被设置为使得从1通道的SDRMA-1到n通道的SDRAM-n，延迟时间接连地更长。第一延迟时间控制器23向第一可变延迟电路DW-1到DW-n输出相应的第一控制信号d1，以便获得相应设置的第一延迟时间Dt1-1到Dt1-n，并且相应的第一可变延迟电路DW-1到DW-n基于这些第一控制信号d1分别将相应数据选通信号DQS-1到DQS-n仅延迟第一延迟时间Dt1-1到Dt1-n。
即，在写操作中，第一可变延迟电路DW将要输出到SDRAM的数据选通信号DQS仅延迟通过使用写平衡功能设置的第一延迟时间Dt1。
第二延迟时间控制器24基于第一延迟时间控制器23所设置的相应第一延迟时间Dt1-1到Dt1-n来控制提供到控制电路单元15-1到15-n的第二可变延迟电路DR，使得延迟其第二延迟时间Dt2，并且输出第二控制信号d2以用于设置第二延迟时间Dt2。在该实施方式中，第二延迟时间控制器24基于由第一延迟时间控制器23所设置的第一延迟时间Dt1-1到Dt1-n来计算/设置读操作中从SDRAM-1到SDRAM-n输入的数据信号DQ-1到DQ-n的相应第二延迟时间Dt2。
具体地，第二延迟时间控制器24设置从SDRAM-1到SDRAM-n中的每一个SDRAM输入的数据信号DQ-1到DQ-n中每一个的延迟时间Delay(R)。例如，如图9中所示，对于x(x表示自然数)通道的SDRAM-x和y(y表示自然数)通道的SDRAM-y，从时钟信号CLK输入到存储控制器12直到各数据信号DQ-x、DQ-y从存储控制器12输出到CPU13的各流逝时间Pass(R)x、Pass(R)y由以下等式(3-1)和(3-2)表示。
Pass(R)x＝dCK0+dCK1+dCK2x+dDQSR2x+dDQSR1x+dDQSR0x...等式(3-1)
Pass(R)y＝dCK0+dCK1+dCK2y+dDQSR2y+dDQSR1y+dDQSR0y...等式(3-2)
如图9中所示，dCK0表示在存储控制器12中从时钟信号CLK输入直到时钟信号CK1输出的时间，并且dCK1表示从存储控制器12输出时钟信号CK1直到时钟信号CK1输入到DIMM 11的时间，与前述的情况一样。此外，dCK2x表示从时钟信号CK1输入到DIMM11直到时钟信号CK1输入到x通道的SDRAM-x的时间，并且dDQSR2x表示从x通道的SDRAM-x输出数据选通信号DQS-x直到从DIMM 11输出该x通道的数据选通信号DQS-x的时间。此外，dDQSR1x表示从DIMM 11输出x通道的数据选通信号DQS-x直到其输入到存储控制器12的时间，并且dDQSR0x表示从x通道的数据选通信号DQS-x输入到存储控制器12直到数据信号DQ-x输入到触发器FF6或触发器FF8的时间。
此外，如图9中所示，dCK2y表示从时钟信号CK1输入到DIMM 11直到其输入到y通道的SDRAM-y的时间，并且dDQSR2y表示从y通道的SDRAM-y输出y通道的数据选通信号DQS-y直到其从DIMM 11输出的时间。此外，dDQSR1y表示从DIMM 11输出y通道的数据选通信号DQS-y直到其输入到存储控制器12的时间，并且dDQSR0y表示从y通道的数据选通信号DQS-y输入到存储控制器12直到数据信号DQ-y输入到触发器FF6或触发器FF8的时间。这里，为了使得在x通道处的流逝时间Pass(R)x和在y通道处的流逝时间Pass(R)y彼此相等，要求满足以下等式(3-3)。
dCK0+dCK1+dCK2x+dDQSR2x+dDQSR1x+dDQSR0x
＝dCK0+dCK1+dCK2y+dDQSR2y+dDQSR1y+dDQSR0y
...(等式3-3)
在等式(3-3)中，存储控制器12和DIMM 11之间的连接线等大地形成，并且因而可确立dDQSR2x＝dDQSR2y并且dDQSR1x＝dDQSR1y。因此，通过转换等式(3-3)，得到以下等式(3-4)。
dCK2x+dDQSR0x＝dCK2y+dDQSR0y...等式(3-4)
这里，通过设置dDQSR0x＝Delay(R)x+α和dDQSW2x＝dDQSW2y，并且将这些等式代入等式(2-3)，得到以下等式(3-5)。
Delay(W)x+Delay(R)x＝Delay(W)y+Delay(R)y...等式(3-5)
通过归纳等式(3-5)，得到以下等式(3-6)。
Delay(R)n＝max(Delay(W))-Delay(W)n...等式(3-6)
这样计算出的延迟时间被赋予Delay(R)n。即，可通过利用写平衡功能中设置的第一延迟时间Dt1来计算从SDRAM输入的数据信号DQ的第二延迟时间Dt2。
因此，在第二延迟时间控制器24中，通过使用等式(3-5)，一个SDRAM-x的第二延迟时间Dt2-x被设置为使得对应于所涉及SDRAM-x的第一延迟时间Dt1-x和第二延迟时间Dt2-x的和等于预置值。
此外，在第二延迟时间控制器24中，通过使用等式(3-5)，对应于一个SDRAM-x的第二延迟时间Dt2-x被设置为使得对应于所涉及的SDRAM-x的第一延迟时间Dt1-x和第二延迟时间Dt2-x的和等于对应于另一SDRAM-y的第一延迟时间Dt1-y和第二延迟时间Dt2-y的和。
又此外，在第二延迟时间控制器24中，通过使用等式(3-6)，对应于一个SDRAM-x的第二延迟时间Dt2-x与对应于SDRAM-x的第一延迟时间Dt1-x和对应于多个SDRAM-1到SDRAM-n的多个第一延迟时间Dt1-1到Dt1-n中的最大延迟时间Dt1-n之间的差相对应。
因此，对应于SDRAM-1到SDRAM-n的第二延迟时间Dt2-1到Dt2-n被设置为使得从1通道的SDRAM-1到n通道的SDRAM-n，延迟时间接连缩短。
第二延迟时间控制器24向第二可变延迟电路DR-1到DR-n中的每一个输出第二控制信号d2，以便获得相应设置的第二延迟时间Dt2-1到Dt2-n，并且第二可变延迟电路DR-1到DR-n基于这些第二控制信号d2将相应数据信号DQ-1到DQ-n仅延迟第二延迟时间Dt2-1到Dt2-n。即，第二可变延迟电路DR基于读操作中的第一延迟时间Dt1将从SDRAM输入的数据信号DQ仅延迟第二延迟时间Dt2。将参照图10描述在以上根据该实施方式的信息处理设备10中通过使用上面的第一可变延迟电路DW执行写操作的情况。
在以下描述中，为了描述的方便，假设在1通道的SDRAM-1和n通道的SDRAM-n上执行写操作。
在以下描述中，通过参照字符FF-1a代替FF2、FF4来表示对应于1通道的SDRAM-1的各触发器FF2、FF4，并且通过参照字符FF-na代替FF2、FF4来表示对应于n通道的SDRAM-n的各触发器FF2、FF4。
第一延迟时间控制器23通过使用写平衡功能设置对应于SDRAM-1到SDRAM-n的相应第一延迟时间Dt1-1到Dt1-n。此外，对应于相应的所设置第一延迟时间Dt1-1到Dt1-n的第一控制信号d1分别输出到对应的第一可变延迟电路DW-1到DW-n(第一延迟时间控制操作)。
在第一可变延迟电路DW-1到DW-n中设置第一延迟时间Dt1-1到Dt1-n，并且然后执行以下的写操作。
存储控制器12向各SDRAM(在图10中所示实施例中的SDRAM-1、SDRAM-n)输出时钟信号CK1，并且基本上与输出时钟信号CK1同时，它还生成每个数据选通信号(在图10中所示实施例中的DQS-1、DQS-n)并且将所生成的数据选通信号输出到各第一可变延迟电路(在图10中所示实施例中的DW-1、DW-n)(参见图10的时间“T4”)。
这里，在图10的情况下，第一可变延迟电路DW-1将所输入的数据选通信号DQS-1输出到SDRAM-1和触发器FF-1a，而不必延迟数据选通信号DQS-1，并且第一可变延迟电路DW-n将所输入的数据选通信号DQS-n输出到SDRAM-n和触发器FF-na，同时将数据选通信号DQS-n仅延迟第一延迟时间Dt1-n。
此外，存储控制器12通过第一可变延迟电路(未示出；具有与第一可变延迟电路DW-1相同的结构)将对应于SDRAM-1的数据信号DQ-1[1]到[k]基本上与数据选通信号DQS-1同时地输出到触发器FF-1a，并且还通过第一可变延迟电路(未示出；具有与第一可变延迟电路DW-n相同的结构)将对应于SDRAM-n的数据信号DQ-n[1]到[k]基本上与数据选通信号DQS-n同时地输出到触发器FF-na。
当输入数据选通信号DQS-1时，触发器FF-1a向SDRAM-1输出数据信号DQ-1[1]到[k]。同样，当输入数据选通信号DQS-n时，触发器FF-na向SDRAM-n输出数据信号DQ-n[1]到[k]。
数据选通信号DQS-1和数据信号DQ-1[1]到[k]基本上与时钟信号CK1同时输入到SDRAM-1(参见图10的时间“T5”)，并且数据选通信号DQS-n和数据信号DQ-n[1]到[k]仅在时钟信号CK1输入到SDRAM1(参见图10的时间“T5”)之后延迟第一延迟时间Dt1-n，并且基本上与时钟信号CK1同时输入到SDRAM-n(参见图10的时间“T6”)。
因此，数据选通信号DQS和数据信号DQ基本上与时钟信号CK1同时输入到SDRAM-1到SDRAM-n中的各SDRAM，并且执行写操作。
接下来，将参照图11描述在根据该实施方式的上面信息处理设备10中使用第二可变延迟电路DR来执行读操作的情况。
在以下描述中，为了描述的方便，假设在1通道的SDRAM-1和n通道的SDRAM-n上执行读操作。
此外，在以下描述中，为了描述的方便，通过参照字符FF-1b代替FF5、FF7表示对应于1通道的SDRAM-1的相应触发器，并且通过参照字符FF-nb代替FF5、FF7表示对应于n通道的SDRAM-n的相应触发器。
第二延迟时间控制器24基于对应于SDRAM-1到SDRAM-n的相应第一延迟时间Dt1-1到Dt1-n来设置对应于SDRAM-1到SDRAM-n的第二延迟时间Dt2-1到Dt2-n，并且将对应于这些所设置的第二延迟时间Dt2-1到Dt2-n的第二控制信号d2输出到对应的第二可变延迟电路DR-1到DR-n(第二延迟时间控制操作)。
在第二可变延迟电路DR-1到DR-n中分别设置第二延迟时间Dt2-1到Dt2-n，并且然后执行以下读操作。
存储控制器12向各SDRAM(在图11所示实施例中的SDRAM-1、SDRAM-n)输出时钟信号CK1(参见图11的时间“T7”)。在该情况下，通过菊花链连接来接线SDRAM-1到SDRAM-n的时钟信号线，并且因而时钟信号CK1从SDRAM-1到SDRAM-n接连输入。
因此，时钟信号CK1输入到SDRAM-n，同时从时钟信号CK1输入到SDRAM-1仅延迟第二延迟时间Dt2-n(参见图11的时间“T8”)。
在图11中所示的情况下，当时钟信号CK1输入时，SDRAM-1将数据选通信号DQS-1和数据信号DQ-1[1]到[k]输出到存储控制器12中的触发器F-1b(参见图11的时间“T7”)。同样，在时钟信号CK1输入到SDRAM-1之后仅延迟第二延迟时间Dt2-n后其输入到SDRAM-n时，SDRAM-n将数据选通信号DQS-n和数据信号DQ-n[1]到[k]输出到存储控制器12中的触发器F-1nb(参见图11的时间“T8”)。
当数据选通信号DQS-1输入时，触发器F-1b将数据信号DQ-1[1]到[k]输出到第二可变延迟电路DR-1。同样，当数据选通信号DQS-n输入时，触发器F-nb将数据信号DQ-n[1]到[k]输出到第二可变延迟电路DR-n。
第二可变延迟电路DR-n将输入的数据信号DQ-n[1]到[k]输出到CPU 13(图11中未示出)，而不必延迟所涉及的输入数据信号，并且第二可变延迟电路DR-1将输入的数据信号DQ-1[1]到[k]仅延迟第二延迟时间dt2-n并且将经延迟的数据信号输出到CPU13(参见图11的时间“T9”、时间“T10”和虚线部分“B”)。
因此，对应于SDRAM-1到SDRAM-n的相应数据信号DQ基本上同时输入到CPU 13，并且执行读操作。
如上所述，根据按照该实施方式的信息处理设备10，基于通过使用写平衡功能设置的第一延迟时间Dt1，读操作中从SDRAM输入的数据信号DQ的第二延迟时间Dt2设置到时钟信号线通过菊花链连接而接线到的多个SDRAM-1到SDRAM-n。因此，从时钟信号线通过菊花链连接所接线到的多个SDRAM-1到SDRAM-n输出的数据信号DQ的输入时间可相互比配。因此，当控制读操作时，可防止由于数据信号DQ的传播延迟所造成的缺点。
此外，通过基于使用写平衡功能设置的第一延迟时间Dt1提供用于仅引入第二延迟时间Dt2的延迟的第二可变延迟电路DR，可容易地实现可与从时钟信号线通过菊花链连接而接线到的多个SDRAM-1到SDRAM-n输出的数据信号DQ的输入时间相匹配的存储接口，而不必提供任何专门机制，例如FIFO等。
又此外，通过其存储控制器12和DIMM 11相互连接的数据信号线等长地形成，由此可简化第二延迟时间Dt2的计算等式并且可容易地获得读操作中从SDRAM输入的数据信号DQ的第二延迟时间Dt2。
对应于一个SDRAM的第一延迟时间Dt1和第二延迟时间Dt2的和被设置为等于预置值，并且对应于一个SDRAM的第一延迟时间Dt1和第二延迟时间Dt2的和被设置为等于另一SDRAM的第一延迟时间Dt1和第二延迟时间Dt2的和。因此，可基于使用写平衡功能设置的第一延迟时间Dt1来澄清用于第二延迟时间Dt2的设置基准，并且可容易地获得用于多个SDRAM的多个第二延迟时间Dt2。
此外，对应于一个SDRAM的第二延迟时间Dt2被设置为是对应于所涉及SDRAM的第一延迟时间Dt1和对应于SDRAM-1到SDRAM-n的多个第一延迟时间Dt1-1到Dt1-n中最大的延迟时间Dt1-n之间的差。因此，可将第二延迟时间Dt2的计算等式推广，并且可容易地获得用于多个SDRAM-1到SDRAM-n的第二延迟时间Dt2。
第一实施方式的变型例的描述
接下来，将参照图12和图13描述根据实施方式的信息处理设备10的变型例。
图12是示出了对应于作为该实施方式的变型例的信息处理设备中的存储控制器的SDRAM-1的部件的电路图，并且图13是示出了对应于SDRAM-n的部件的电路图。
如图12和13中所示，作为该实施方式变型例的信息处理设备10a配备有代替实施方式的相应控制电路单元15-1到15-n的DQ信号输入控制器19-1到19-k而提供的DQ信号输入控制器19a-1到19a-k，其它部件被设计为具有与实施方式的信息处理设备10相同的结构。
在这些图中，与前述附图标记相同的附图标记表示相同或基本上相同的部件，并且因而省略其描述。
对于表示实施方式变型例中的DQ信号输入控制器的参照字符，当需要指定多个DQ信号输入控制器之一时，使用参照字符19a-1到19a-k。然而，当表示不特定DQ信号输入控制器时，使用参照字符19a。
实施方式变型例中的DQ信号输入控制器19a执行在写操作中向SDRAM输出从CPU 13输入的第一数据信号I_DQe和第二数据信号I_DQo的控制，与上面实施方式的DQ信号输入控制器19的情况一样。不像上述实施方式的DQ信号输入控制器19，该变型例的DQ信号输入控制器19a复用第一数据信号I_DQe和第二数据信号I_DQo并且然后将复用信号输出到SDRAM。
复用第一数据信号I_DQe和第二数据信号I_DQo并且然后将复用信号输出到SDRAM的方法是众所周知的技术，并且因而省略其详细描述。
因此，实施方式变型例中的DQ信号输入控制器19a配备有触发器FF1a、第一可变延迟电路(第一可变延迟单元)DW1a和触发器FF2a，例如图12和13中所示。
当时钟信号CK1从第一时钟信号生成器14输入时，触发器FF1a向第一可变延迟电路DW1a输出从CPU 13输入的第一数据信号I_DQe或第二数据信号I_DQo。
第一可变延迟电路DW1a是数字延迟电路，用于基于来自第一延迟控制器23的第一控制信号d1来延迟从触发器FF1a输入的第一数据信号I_DQe或第二数据信号I_DQo，并且然后向触发器FF2a输出延迟的数据信号。例如，从触发器FF1a输入的第一数据信号I_DQe或第二数据信号I_DQo仅延迟由第一延迟时间控制器23所设置的第一延迟时间Dt1-1，并且然后输出到触发器FF2a。
当来自第二时钟信号生成器18的时钟信号CK2输入时，触发器FF2a向SDRAM输出从第一可变延迟电路DW1a输入的第一数据信号I_DQe或第二数据信号I_DQo。
如所描述的，通过根据实施方式变型例的信息处理设备10a也可获得与上述实施方式相同的效应和效果。
第二实施方式的描述
将参照图14和图15描述根据第二实施方式的信息处理设备10b。
图14是示出了对应于根据该实施方式的信息处理设备中存储控制器的SDRAM-1的部件的电路图。图15是示出了对应于SDRAM-n的部件的电路图。图16是示出了第三可变延迟电路功能的图。
如图14和图15中所示，根据该实施方式的信息处理设备10b配备有：代替提供给第一实施方式的各控制电路单元15-1到15-n的第一可变延迟电路DW0的第三可变延迟电路DWR0；代替提供到第一实施方式的各控制电路单元15-1到15-n的第一可变延迟电路DW1和第二可变延迟电路DR1的第三可变延迟电路(可变延迟电路)DWR1；和代替提供到第一实施方式的各控制电路单元15-1到15-n的第一可变延迟电路DW2和第二可变延迟电路DR2的第三可变延迟电路DWR2。第二实施方式的其它部件具有与第一实施方式的信息处理设备10相同的结构。
在这些图中，与前述附图标记相同的附图标记表示相同或基本上相同的部件，并且省略其详细描述。
在以下描述中，对于表示该实施方式的第三可变延迟电路的参照字符，当需要指定多个第三可变延迟电路之一时，使用参照字符DWR0、DWR1、DWR2。然而，当表示任意第三可变延迟电路时，使用参照字符DWR。
该实施方式的第三可变延迟电路DWR是可同时延迟两个信号的数字延迟电路。如图16中所示，第三可变延迟电路DWR配备有两个输入端IN和DIN以及两个输出端OUT、DOUT，并且从一个输入端IN输入的信号仅延迟在第一延迟时间控制器23中设置的第一延迟时间Dt1，并且然后从一个输出端OUT输出。另外，从另一输入端DIN输入的信号仅延迟在第二延迟时间控制器24中设置的第二延迟时间Dt2，并且然后从另一个输出端DOUT输出。
在图14和15中所示的实施例中，在第三可变延迟电路DWR0中，来自CPU 13的时钟信号CLK输入到一个输入端IN，仅延迟第一延迟时间Dt1，并且然后从一个输出端OUT输出到第二时钟信号生成器18。另一输入端DIN和另一输出端DOUT未使用。
在第三可变延迟电路DWR1中，第一数据信号I_DQe从触发器FF1输入到一个输入端IN，仅延迟第一延迟时间Dt1，并且然后从一个输出端OUT输出到触发器FF2，如图14和15中所示，此外，第三数据信号O_DQe从触发器FF5输入到另一输入端DIN，仅延迟第二延迟时间Dt2，并且然后从另一输出端DOUT输出到触发器FF6。
此外，在第三可变延迟电路DWR2中，第二数据信号I_DQo从触发器FF3输入到一个输入端IN，仅延迟第一延迟时间Dt1，并且然后从一个输出端OUT输出到触发器FF4，如图14和图15中所示。又此外，第四数据信号O_DQo从触发器FF7输入到另一输入端DIN，仅延迟第二延迟时间Dt2，并且然后从另一输出端DOUT输出到触发器FF8。
图17是示出在根据该实施方式的信息处理设备中第三可变延迟电路的结构实施例的示意图，图18A到18C是示出了单位电路的电路结构实施例的图，其中图18A是示出了单位电路的结构的图，图18B是示出了单位电路的穿越操作模式的图，图18C是示出了单位电路的反馈操作模式的图。
下文将参照图17和图18描述第三可变延迟电路DWR的特定结构。该实施方式的第三可变延迟电路DWR通过串行连接多个(例如在图17的实施例中为10个)单位电路31-1到31-10来构造。
对于表示单位电路的附图标记，当需要指定多个单位电路之一时，使用附图标记31-1到31-10。然而，当表示任意单位电路时，使用附图标记31。单位电路31是可切换从其输出输入信号的端子的电路，并且如图18A中所示，它配备有控制信号输入端CONT、第一选择器(切换单元)32-1、第二选择器(切换单元)32-2、第一输入端IN-1、第二输入端IN-2，第一输出端OUT-1和第二输出端OUT-2。
控制信号输入端CONT是来自第一延迟时间控制器23和第二延迟时间控制器24的控制信号输入到其的端子，并且它连接到随后描述的第一选择器32-1和第二选择器32-2。
第一选择器32-1基于来自控制信号输入端CONT的控制信号切换要输出的信号，并且它由两个输入端和一个输出端构造。
第二选择器32-2基于来自控制信号输入端CONT的控制信号切换要输出的信号，并且它由两个输入端和一个输出端构造。
第一输入端IN-1是第一信号输入到其的端子，并且它通过放大器33-1连接到第一选择器32-1的一个输入端和第二选择器32-2的一个输入端，如图18A中所示。
第二输入端IN-2是第二信号输入到其的端子，并且连接到第一选择器32-1的另一个输入端和第二选择器32-2的另一个输入端，如图18A中所示。
第一输出端OUT-1是用于选择性地输出输入到第一输入端IN-1的第一信号或输入到第二输入端IN-2的第二信号的端子，并且它连接到第二选择器32-2的输出端，如图18A中所示。
第二输出端OUT-2是用于选择性地输出输入到第一输入端IN-1的第一信号或输入到第二输入端IN-2的第二信号的端子，并且通过放大器33-2连接到第一选择器32-1的输出端，如图18A中所示。
单位电路31被构造为可选择性地基于来自控制信号输入端CONT的控制信号以穿越操作模式和反馈操作模式中任一种来操作。
如图18B中所示，穿越操作模式是用于将从第一输入端IN-1输入的第一信号输出到第一输出端OUT-1，并且还将从第二输入端IN-2输入的第二信号输出到第二输出端OUT-2的模式。
如图18C中所示，反馈操作模式是用于将从第一输入端IN-1输入的第一信号输出到第二输出端OUT-2，并且将从第二输入端IN-2输入的第二信号输出到第一输出端OUT-1的模式。
在第三可变延迟电路DWR中，如图17中所示，多个单位电路31-1到31-10相互串行连接，并且邻近的单位电路31相互连接为使得其第一输入端IN-1和第一输出端OUT-1相互连接并且其第二输入端IN-2和第二输出端OUT-2相互连接。
即，在穿越操作模式中，从前级处的单位电路31输入的第一信号输出到后级处的单位电路31，并且从后级处的单位电路31输入的第二信号也输出到前级处的单位电路31。在反馈操作模式中，从前级处的单位电路31输入的第一信号输出到前级处的单位电路31，并且从后级处的单位电路31输入的第二信号输出到后级处的单位电路31。
此外，在该实施方式中，第一延迟时间控制器23通过使第一信号通过第三可变延迟电路DWR的部件，执行将第一信号仅延迟第一延迟时间Dt1的控制，并且第二延迟时间控制器24通过使第二信号通过第三可变延迟电路DWR的部件，执行将第二信号仅延迟第二延迟时间Dt2的控制。
具体地，第一延迟时间控制器23和第二延迟时间控制器24基于由第一延迟时间控制器23和第二延迟时间控制器24设置的第一延迟时间Dt1和对应于第一延迟时间Dt1的第二延迟时间Dt2，向各单位电路31-1到31-10输出控制信号，以使多个单位电路31-1到31-10之一操作在反馈操作模式并且使得其他单位电路操作在穿越操作模式。
基于从第一延迟时间控制器23和第二延迟时间控制器24输出到相应单位电路31-1到31-10的控制信号，第三可变延迟电路DWR基于从第一延迟时间控制器23和第二延迟时间控制器24输出到相应单位电路31-1到31-10的控制信号增加/减少第一信号通过其输入到最前级处的单位电路31-1的第一输入端IN-1或者第二信号通过其输入到最后级处的单位电路31-10的第二输入端IN-2的单位电路31的数量，由此可改变从第一信号和第二信号输入直到其输出的延迟时间。
例如，如图17中所示，第一延迟时间控制器23和第二延迟时间控制器24基于分别由第一延迟时间控制器23和第二延迟时间控制器24设置的第一延迟时间Dt1和第二延迟时间Dt2向单位电路31-8输出High信号。另外，当Low信号输出到单位电路31-8之外的单位电路31-1到31-7、31-9、31-10时，在第三可变延迟电路DWR中，单位电路31-8操作在反馈操作模式，并且单位电路31-1到31-7、31-9、31-10操作在穿越操作模式，从而形成第一信号传送线和第二信号传送线。
如图17中所示，在第一信号传送线中，从最前级处的单位电路31-1的第一输入端IN-1输入的第一信号从单位电路31-2到单位电路31-7接连通过多个以穿越操作模式操作的单位电路31-2到31-7，并且从以反馈操作模式操作的单位电路31-8返回。然后，第一信号从单位电路31-7到单位电路31-2接连通过多个以穿越操作模式操作的单位电路31-2到31-7，并且从最前级处的单位电路31-1的第二输出端OUT-2输出。
如图17中所示，在第二信号传送线中，从最后级处的单位电路31-10的第二输入端IN-2输入的第二信号通过以穿越操作模式操作的单位电路31-9，从以反馈操作模式操作的单位电路31-8返回，通过以穿越操作模式操作的单位电路31-9，并且然后从最后级处的单位电路31-10的第一输出端OUT-1输出。
因此，提供到SDRAM-1到SDRAM-n中的各SDRAM的第三可变延迟电路DWR被控制为使得其第一延迟时间Dt1和第二延迟时间Dt2的和被固定。
如上所述，根据第二实施方式的信息处理设备10b，可获得与第一实施方式相同的效应和效果。此外，从两个信号输入直到其输出的延迟时间Dt1、Dt2可通过使用被构造为可选择穿越操作模式和反馈操作模式之一操作的的单位电路而同时延迟，在穿越操作模式中，从前级处的单位电路31输入的信号输出到后级处的单位电路31，并且从后级处的单位电路31输入的信号也输出到前级处的单位电路31，在反馈操作模式中，从前级处的单位电路31输入的信号输出到前级处的单位电路31，并且从后级处的单位电路31输入的信号也输出到后级处的单位电路31。因此，可有效设置从信号输入直到其输出的延迟时间Dt1、Dt2，可减少不需要的功率消耗和占用，并且可减少制造成本。
此外，多个单位电路31-1到31-10中的至少一个单位电路31操作在反馈操作模式，由此在两个信号的延迟时间Dt1、Dt2的和保持不变的状态下，可容易地设置两个信号的相应延迟时间Dt1、Dt2。
又此外，第一信号的第一延迟时间Dt1和第二信号的第二延迟时间Dt2的和被控制为等于预置值，并且第一信号的第一延迟时间Dt1和第二信号的第二延迟时间Dt2的和被控制为固定，由此在两个信号的延迟时间的和保持不变的状态下，可容易地设置两个信号的各自的延迟时间。
第二实施方式的变型例的描述
将参照图19和图20描述根据第二实施方式的信息处理设备10b的变型例。
图19是示出了对应于根据第二实施方式的变型例的信息处理设备中存储控制器的SDRAM-1的部件的电路图，并且图20是示出了对应于第二实施方式的变型例的SDRAM-n的部件的电路图。
如图19和图20中所示，根据第二实施方式的变型例的信息处理设备10c配备有代替第一实施方式的相应控制电路单元15-1到15-n中的DQ信号输入控制器19-1到19-k的DQ信号输入控制器19a-1到19a-k，这与第一实施方式的变型例的情况一样。与该变化相关地，信息处理设备10c配备有代替提供到第一实施方式的相应控制电路单元15-1到15-n的第三可变延迟电路DWR0、DWR1、DWR2的第三可变延迟电路DWR1a、DWR2a。其它部件以与第一实施方式的变型例的信息处理设备10a或者第二实施方式的信息处理设备10b相同的结构设计。
在这些图中，与前述附图标记相同的附图标记表示相同或基本上相同的部件，并且因而省略其详细描述。
对于表示作为第二实施方式的变型例的第三可变延迟电路的参照字符，当需要指定多个第三可变延迟电路之一时，使用参照字符DWR1a、DWR2a。然而，当表示任意第三可变延迟电路时，使用参照字符DWR。
此外，在第二实施方式的变型例中的第三可变延迟电路DWR具有与第二实施方式的第三可变延迟电路DWR相同的功能和结构，并且省略其详细描述。
在第三可变延迟电路DWR1a中，如图19和图20中所示，第一数据信号I_DQe或第二数据信号I_DQo从触发器FF1a输入到一个输入端IN，仅延迟第一延迟时间Dt1，并且然后从一个输出端OUT输出到触发器FF2a。第三数据信号O_DQe从触发器FF5输入到另一个输入端DIN，仅延迟第二延迟时间Dt2，并且然后从另一个输出端DOUT输出到触发器FF6。
在提供给DQ信号控制器17-1的第三可变延迟电路DWR2a中，如图19和20中所示，时钟信号CLK从CPU 13输入到一个输入端IN，仅延迟第一延迟时间Dt1，并且然后从一个输出端OUT输出到第二时钟信号生成器18。第四数据信号O_DQo从触发器FF7输入到另一输入端DIN，仅延迟第二延迟时间Dt2，并且然后从另一输出端DOUT输出到触发器FF8。
在提供给DQ信号控制器17-1之外的DQ信号控制器17-2到17-n中的每一个的第三可变延迟电路DWR2a中，如图19和20中所示，一个输入端DIN和一个输出端DOUT未使用，并且第四数据信号O_DQo从触发器FF7输入到另一输入端DIN，仅延迟第二延迟时间Dt2，并且然后从另一输出端DOUT输出到触发器FF8。
如上所述，通过使用第二实施方式的变型例的信息处理设备10c，可获得与上述第二实施方式相同的效应和效果。
其它实施方式
本电路不限于上面的两种实施方式，并且可进行各种修改而不会偏离主题。
例如，存储控制器12不限于上面实施方式中描述的电路，并且可应用其中可安装第三可变延迟电路DWR的各种DDR3存储接口。
在上面的实施方式中，提供到SDRAM-1到SDRAM-n中每一个的第三可变延迟电路DWR被控制为使得第一延迟时间Dt1和第二延迟时间Dt2的和固定，然而，本电路不限于该实施方式。例如，第一和第二延迟时间Dt1和Dt2可设置为预置值，只要其和不超过第三可变延迟电路DWR中的最大延迟时间。
在上面的实施方式中，用于使得多个单位电路31-1到31-10之一操作在反馈操作模式并且使得其它单位电路操作在穿越操作模式的控制信号输出到各单位电路31-1到31-10。
图21是示出了其中以另一形式使用上面实施方式的信息处理设备中的第三可变延迟电路的实施例的图。
例如，如图21中所示，用于使得多个单位电路31-1到31-10中的多个单位电路31-6、31-8操作在反馈操作模式的控制信号可输出到各单位电路31-1到31-10。在该情况下，如图21中所示，在第一信号传送线中，从最前级处的单位电路31-1输入的第一信号从操作在反馈操作模式并且最接近于最前级处的单位电路31-1的单位电路31-6返回，并且然后从最前级处的单位电路31-1输出。此外，在第二信号传送线中，从最后级处的单位电路31-10输入的第二信号从操作在反馈操作模式的单位电路31-8并且最接近于最后级处的单位电路31-10返回，并且然后从最后级处的单位电路31-10输出。因此，可根据温度或电压容易地改变两个信号各自的延迟时间的和。
CPU 13通过执行延迟时间控制程序用作为第一延迟时间控制器23和第二延迟时间控制器24。
用于实现第一延迟时间控制器23和第二延迟时间控制器24的功能的程序(延迟时间控制程序)以这样的记录形式提供，它记录在计算机可读记录介质中，例如软盘、CD(CD-ROM、CD-R、CD-RW等)、DVD(DVD-ROM、DVD-RAM、DVD-R、DVD+R、DVD-RW、DVD+RW、HD-DVD等)、蓝光光盘、磁盘、光盘、磁光盘等。计算机从记录介质读取程序，并且将程序转送和存储在内部存储设备或外部存储设备中。程序可记录在存储设备(记录介质)中，例如磁盘、光盘、磁光盘等，并且通过到计算机的通信路径从存储设备提供。
当实现作为第一延迟时间控制器23和第二延迟时间控制器24的功能时，内部存储设备中存储的程序可通过计算机的微处理器执行。在此时，可由计算机读取记录在记录介质中的程序并且执行。
在第一和第二实施方式中，计算机被定义为包含硬件和操作系统的概念，并且它意味着硬件在操作系统控制下操作。此外，当操作系统不是必需的并且硬件仅通过应用程序来操作时，硬件本身对应于计算机。硬件至少具有例如CPU等的微处理器，和用于读取记录介质中存储的计算机程序的装置，并且信息处理设备10、10a、10b、10c具有如同计算机的功能。
此外，作为第一和第二实施方式的记录介质，除了软盘、CD、DVD、蓝光光盘、磁盘、光盘、磁光盘等，可使用各种计算机可读媒体，例如IC卡、ROM盒式磁盘、磁带、穿孔卡片、计算机的内部存储设备(存储器，例如RAM、ROM等)、外部存储设备、其上印有符号(例如条形码)等的印刷文件等。
此外，根据实施方式的方面，可提供所述特征、功能和/或操作的任意组合。
根据详细说明书，实施方式的许多特征和优点是明显的，并且因而，旨在通过所附权利要求来覆盖落入其真实精神和范围内的实施方式的所有这种特征和优点。此外，因为对于本领域技术人员来说容易出现许多变型和修改，不期望将发明实施方式限制到示出和描述的精确结构和操作，并且因此可将所有适当修改和同等物诉诸于落入其范围。
相关申请的交叉引用
本申请涉及2007年9月18日在日本专利局提交的第2007-241611号日本专利申请并且要求其优先权，通过引用将其合并在本文中。

Claims (10)

1.一种可变延迟电路，通过串行连接多个单位电路而构成，并且通过增加或减少所涉及信号通过的单位电路的数量，可改变从信号输入直到信号输出的延迟时间，其中各单位电路能够以从穿越操作模式和反馈操作模式中选出的一种操作模式操作，在穿越操作模式中，从前级处的单位电路输入的信号被输出到后级处的单位电路并且从后级处的单位电路输入的信号也输出到前级处的单位电路，在反馈操作模式中，从前级处的单位电路输入的信号输出到前级处的单位电路并且从后级处的单位电路输入的信号输出到后级处的单位电路。
2.根据权利要求1所述的可变延迟电路，其中所述单位电路具有用于根据控制信号选择性地将穿越操作模式和反馈操作模式相互切换的切换单元。
3.根据权利要求1所述的可变延迟电路，其中所述多个单位电路中的至少一个以反馈操作模式操作，由此形成第一信号传送线和第二信号传送线，在第一信号传送线中，从最前级处的单位电路输入的第一信号从以反馈操作模式操作的单位电路返回并且然后从最前级处的单位电路输出，在第二信号传送线中，从最后级处的单位电路输入的第二信号从以反馈操作模式操作的单位电路返回并且然后从最后级处的单位电路输出。
4.根据权利要求1所述的可变延迟电路，其中所述多个单位电路中的一些单位电路以反馈操作模式操作，由此形成第一信号传送线和第二信号传送线，在第一信号传送线中，从最前级处的单位电路输入的第一信号从以反馈操作模式操作并且最接近于最前级处的单位电路的单位电路返回，并且然后从最前级处的单位电路输出，在第二信号传送线中，从最后级处的单位电路输入的第二信号从在反馈操作模式操作并且最接近于最后级处的单位电路的单位电路返回，并且然后从最后级处的单位电路输出。
5.一种延迟时间控制方法，该方法通过使用可变延迟电路控制延迟时间，该可变延迟电路通过串行连接多个单位电路而构造，并且能够通过增加或减少所涉及信号通过的单位电路的数量改变从信号输入直到信号输出的延迟时间，各单位电路能够以从穿越操作模式和反馈操作模式中选出的一种操作模式操作，在穿越操作模式中，从前级处的单位电路输入的信号输出到后级处的单位电路并且从后级处的单位电路输入的信号也输出到前级处的单位电路，在反馈操作模式中，从前级处的单位电路输入的信号输出到前级处的单位电路并且从后级处的单位电路输入的信号输出到后级处的单位电路，所述方法包括：
第一延迟时间控制操作，通过使第一信号通过可变延迟电路的一部分，而仅以第一延迟时间延迟第一信号；和
第二延迟时间控制操作，通过使第二信号通过可变延迟电路的一部分，而仅以第二延迟时间延迟第二信号。
6.根据权利要求5所述的延迟时间控制方法，其中在第一延迟时间控制操作和第二延迟时间控制操作中，所述第一延迟时间和所述第二延迟时间被控制为使得所述第一延迟时间和所述第二延迟时间的和等于预置值。
7.根据权利要求5所述的延迟时间控制方法，其中在第一延迟时间控制操作和第二延迟时间控制操作中，所述第一延迟时间和所述第二延迟时间被控制为使得所述第一延迟时间和所述第二延迟时间的和固定。
8.根据权利要求5所述的延迟时间控制方法，其中在所述第一延迟时间控制操作和所述第二延迟时间控制操作中，所述第一延迟时间和所述第二延迟时间被控制为使得所述第一延迟时间和所述第二延迟时间的和不超过所述可变延迟电路的最大延迟时间。
9.一种单位电路，用于构成可变延迟电路，该可变延迟电路能够通过增加或减少信号通过的单位电路的数量改变从信号输入直到信号输出的延迟时间，单位电路能够以从穿越操作模式和反馈操作模式中选出的一种操作模式操作，在穿越操作模式中，从前级处的单位电路输入的信号输出到后级处的单位电路并且从后级处的单位电路输入的信号也输出到前级处的单位电路，在反馈操作模式中，从前级处的单位电路输入的信号输出到前级处的单位电路并且从后级处的单位电路输入的信号输出到后级处的单位电路。
10.根据权利要求9所述的单位电路，所述单位电路还包括用于根据控制信号选择性地将穿越操作模式和反馈操作模式相互切换的切换单元。
CN2008102131543A 2007-09-18 2008-09-18 可变延迟电路、延迟时间控制方法和单位电路 Expired - Fee Related CN101394167B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007-241611 2007-09-18
JP2007241611 2007-09-18
JP2007241611A JP4551431B2 (ja) 2007-09-18 2007-09-18 可変遅延回路，遅延時間制御方法および単位回路

Publications (2)

Publication Number Publication Date
CN101394167A true CN101394167A (zh) 2009-03-25
CN101394167B CN101394167B (zh) 2011-11-23

Family

ID=40453804

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008102131543A Expired - Fee Related CN101394167B (zh) 2007-09-18 2008-09-18 可变延迟电路、延迟时间控制方法和单位电路

Country Status (4)

Country Link
US (1) US20090072871A1 (zh)
JP (1) JP4551431B2 (zh)
KR (1) KR101035313B1 (zh)
CN (1) CN101394167B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112242169A (zh) * 2019-07-16 2021-01-19 合肥杰发科技有限公司 一种调整采样相位的方法及串行闪存控制器
CN114008921A (zh) * 2019-06-21 2022-02-01 株式会社索思未来 可变延迟电路和半导体集成电路
US11544209B2 (en) 2021-03-22 2023-01-03 Kioxia Corporation Semiconductor storage device, memory system, and method

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102667731A (zh) * 2009-12-25 2012-09-12 富士通株式会社 信号复原电路、等待时间调整电路、存储器控制器、处理器、计算机、信号复原方法以及等待时间调整方法
JP5783848B2 (ja) * 2011-08-26 2015-09-24 株式会社日立製作所 遅延回路、ｄｌｌ回路、および半導体装置
JP6500693B2 (ja) * 2015-08-19 2019-04-17 富士通株式会社 可変遅延制御回路の縮退故障診断方法および可変遅延制御回路を有するメモリコントローラ
US10418090B1 (en) * 2018-06-21 2019-09-17 Micron Technology, Inc. Write signal launch circuitry for memory drive

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5355037A (en) * 1992-06-15 1994-10-11 Texas Instruments Incorporated High performance digital phase locked loop
JPH08237140A (ja) * 1995-02-27 1996-09-13 Hitachi Ltd 双方向シフトレジスタ
US5946244A (en) * 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
JP3763432B2 (ja) * 1997-05-16 2006-04-05 株式会社ルネサステクノロジ 半導体装置
KR100336750B1 (ko) * 1999-07-28 2002-05-13 박종섭 양방향 지연을 이용한 디엘엘 회로
JP4531892B2 (ja) * 1999-10-29 2010-08-25 富士通セミコンダクター株式会社 半導体集積回路、半導体集積回路の制御方法、および可変遅延回路
JP3859624B2 (ja) * 2003-07-31 2006-12-20 エルピーダメモリ株式会社 遅延回路と遅延同期ループ装置
US6867627B1 (en) * 2003-09-16 2005-03-15 Integrated Device Technology, Inc. Delay-locked loop (DLL) integrated circuits having high bandwidth and reliable locking characteristics
TWI225182B (en) * 2003-10-27 2004-12-11 Au Optronics Corp Flat panel display device with a structure to prevent an electrode line from opening
JP2005286467A (ja) * 2004-03-29 2005-10-13 Fujitsu Ltd デジタルｄｌｌ装置、デジタルｄｌｌ制御方法、デジタルｄｌｌ制御プログラム
DE102005038736A1 (de) * 2005-08-16 2007-03-01 Infineon Technologies Ag Phasenverschiebungsvorrichtung
KR101125018B1 (ko) * 2005-12-12 2012-03-28 삼성전자주식회사 디지털 지연셀 및 이를 구비하는 지연 라인 회로
US7629825B1 (en) * 2006-10-13 2009-12-08 Altera Corporation Efficient delay elements
US7719332B2 (en) * 2007-08-01 2010-05-18 Texas Instruments Incorporated Glitch reduced delay lock loop circuits and methods for using such

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114008921A (zh) * 2019-06-21 2022-02-01 株式会社索思未来 可变延迟电路和半导体集成电路
CN114008921B (zh) * 2019-06-21 2024-07-02 株式会社索思未来 可变延迟电路和半导体集成电路
CN112242169A (zh) * 2019-07-16 2021-01-19 合肥杰发科技有限公司 一种调整采样相位的方法及串行闪存控制器
CN112242169B (zh) * 2019-07-16 2024-03-01 武汉杰开科技有限公司 一种调整采样相位的方法及串行闪存控制器
US11544209B2 (en) 2021-03-22 2023-01-03 Kioxia Corporation Semiconductor storage device, memory system, and method

Also Published As

Publication number Publication date
JP2009076991A (ja) 2009-04-09
KR101035313B1 (ko) 2011-05-20
US20090072871A1 (en) 2009-03-19
JP4551431B2 (ja) 2010-09-29
KR20090029666A (ko) 2009-03-23
CN101394167B (zh) 2011-11-23

Similar Documents

Publication Publication Date Title
CN101442301B (zh) 可变延迟电路、存储器控制电路、延迟量设置装置和方法
CN101394167B (zh) 可变延迟电路、延迟时间控制方法和单位电路
JP4382842B2 (ja) メモリ制御回路，遅延時間制御装置，遅延時間制御方法および遅延時間制御プログラム
CN106297866B (zh) 用于将命令提供到数据块的命令路径、设备及方法
US8509011B2 (en) Command paths, apparatuses, memories, and methods for providing internal commands to a data path
CN1933028B (zh) 具有突发读取等待功能的与非型快闪存储装置
CN109643566A (zh) 用于调整命令信号路径的延迟的设备及方法
CN109903793A (zh) 半导体存储装置和存储系统
TW201142867A (en) Semiconductor memory device and method for operating the same
CN100576140C (zh) 产生数字信号处理器和存储器的时钟信号的电路和方法
KR20020004859A (ko) 반도체기억장치
CN101356586A (zh) 第一存储器存取与第二存储器存取的比率与时钟工作循环无关的伪双端口存储器
US20130182516A1 (en) Semiconductor device having counter circuit
JP2011060353A (ja) レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム
KR101839892B1 (ko) 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로
CN1527322B (zh) 时钟同步型半导体存储设备
CN101572117B (zh) 半导体存储装置和操作半导体存储装置的方法
US8036050B2 (en) Circuit for transmitting and receiving data and control method thereof
CN102751966A (zh) 延迟电路和存储器的潜伏时间控制电路及其信号延迟方法
JP2011060355A (ja) レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム
CN109815173A (zh) 信号接收器的操作方法、脉冲宽度控制器及电子装置
JP2011060354A (ja) レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム
CN103117086B (zh) 半导体存储器件及其操作方法
KR20090088109A (ko) Ｄｌｌ 회로의 지연 라인

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20111123

Termination date: 20140918

EXPY Termination of patent right or utility model