CN109815173A - 信号接收器的操作方法、脉冲宽度控制器及电子装置 - Google Patents

Abstract

提供了一种信号接收器的操作方法、脉冲宽度控制器、电子装置和信号发送器，所述信号接收器的操作方法包括：通过一条信号线顺序地接收第0位和第一位；以及当第0位和第一位的值彼此相同时，基于第0位和第一位的值来调整与第一位对应的第一信号的第一高持续时间和第一低持续时间中的任何一个的宽度。

Description

信号接收器的操作方法、脉冲宽度控制器及电子装置

本申请要求于2017年11月21日和2018年5月4日在韩国知识产权局提交的第10-2017-0155874号和第10-2018-0051570号韩国专利申请的优先权，每个韩国专利申请的公开内容通过引用全部包含于此。

技术领域

在这里描述的发明构思的示例实施例涉及一种电子装置，更具体地，涉及一种信号接收器的操作方法、一种脉冲宽度控制器和/或一种包括信号接收器和脉冲控宽度控制器的电子装置。

背景技术

电子装置可以通过由信号线将电子信号发送到外部装置来与外部装置(例如，存储器控制器)交换数据。例如，半导体存储器装置可以与数据选通信号同步地将数据发送到存储器控制器。在这种情况下，根据半导体存储器装置与存储器控制器之间的线的特性，信号会失真。信号失真会引起数据传输速度的降低和/或数据可靠性的降低。

发明内容

发明构思的示例实施例提供了一种通过基于先前数据位来调整与当前数据位对应的数据信号的脉冲宽度而具有改善的可靠性的信号接收器的操作方法、一种脉冲宽度控制器和/或一种包括信号接收器和脉冲宽度控制器的电子装置。

根据示例实施例，一种信号接收器的操作方法包括：通过信号线顺序地接收第0位和第一位；以及基于第0位和第一位的值是否相同而依据第0位和第一位的值来选择性地调整与第一位对应的第一信号的第一高持续时间和第一低持续时间中的一个的宽度。

根据示例实施例，一种脉冲宽度控制器包括：接口，被配置为接收信号；以及处理电路，被配置为：对输出信号进行采样以输出第0反馈信号；使第0反馈信号延迟以输出第一反馈信号；当第0反馈信号和第一反馈信号的值相同时，调整输出信号的高持续时间和低持续时间中的一个的宽度。

根据示例实施例，一种电子装置包括：延迟信号产生器，被配置为顺序地接收具有第0位、第一位和第二位的信号，并且使信号延迟以产生多个延迟信号；以及脉冲宽度控制判决反馈均衡器，被配置为在第0位和第一位相同时或者在第一位和第二位相同时基于所述多个延迟信号来调整输出信号的高持续时间和低持续时间中的一个的宽度。

根据示例实施例，一种信号发送器包括：延迟信号产生器，被配置为接收具有第0位、第一位和第二位的信号，并且通过使信号延迟来产生多个延迟信号；以及脉冲宽度调节器，被配置为：当第0位和第一位相同时或者当第一位和第二位相同时，调整输出信号的高持续时间和低持续时间中的一个的宽度，以产生调整的输出信号；以及通过数据线将调整的输出信号输出到外部装置。

附图说明

将通过参照附图详细地描述发明构思的一些示例实施例，发明构思的以上和其它目的与特征将变得明显。

图1A和图1B是示出根据发明构思的示例实施例的存储器系统的框图。

图2A和图2B是示出根据各种数据模式的数据信号的时序图。

图3是示出图1A和图1B的脉冲宽度控制器的操作的流程图。

图4A和图4B是用于详细描述图3的操作方法的图。

图5是示出图1A和图1B的脉冲宽度控制器的硬件配置的框图。

图6是详细示出图5的脉冲宽度控制判决反馈均衡器(PWC-DFE)的框图。

图7是示出图6的脉冲宽度调节器的电路图。

图8是用于描述图7的脉冲宽度调节器的操作的时序图。

图9是示出图6的脉冲宽度调节器的框图。

图10是用于描述图9的脉冲宽度调节器的操作的时序图。

图11是示出根据发明构思的示例实施例的脉冲宽度控制器的框图。

图12是用于描述图11的脉冲宽度控制器的操作的时序图。

图13是示出根据发明构思的示例实施例的脉冲宽度控制器的框图。

图14是示出图13的第0脉冲宽度调节器的框图。

图15是用于描述图13的脉冲宽度控制器的操作的时序图。

图16A和图16B是示出根据发明构思的示例实施例的存储器系统的框图。

图17是示出图16A的脉冲宽度控制器的框图。

图18是用于描述脉冲宽度调节器的操作的时序图。

图19A至图19C是示出根据发明构思的包括脉冲宽度控制器的电子装置的框图。

图20是示出根据发明构思的示例实施例的应用具有脉冲宽度控制器的发送器和接收器的电子系统的框图。

具体实施方式

下面，可以详细并清楚地描述发明构思的一些示例实施例以达到使本领域普通技术人员容易实现发明构思的程度。

将在下面使用的术语“单元”、“模块”等以及在图中示出的功能块可以以软件组件、硬件组件或它们的组合的形式来实施。下面，为了清楚地描述发明构思的示例实施例，将省略关于相同组件的描述。

图1A和图1B是示出根据发明构思的示例实施例的存储器系统的框图。

参照图1A，存储器系统10可以包括存储器装置11和存储器控制器12。存储器装置可以是动态随机存取存储器(DRAM)装置。然而，发明构思不限于此。例如，存储器装置11可以是易失性存储器装置或非易失性存储器装置。

在存储器控制器12的控制下，存储器装置11可以存储数据“DATA”并且/或者可以将存储的数据“DATA”发送到存储器控制器12。例如，存储器装置11可以响应于来自存储器控制器12的指令CMD和地址ADDR而将数据“DATA”发送到存储器控制器12。在这种情况下，存储器装置11可以响应于通过数据选通线DQS提供的数据选通信号而将数据“DATA”提供到存储器控制器12。在示例实施例中，数据“DATA”可以通过多条数据线DQ和数据选通线DQS在存储器装置11与存储器控制器12之间交换。

存储器控制器12可以通过数据线DQ从存储器装置11接收数据“DATA”。例如，存储器控制器12可以基于数据选通线DQS的信号来识别通过数据线DQ接收的数据“DATA”。

在示例实施例中，存储器装置11和存储器控制器12可以基于双数据率(DDR)接口来相互通信。然而，发明构思不限于此。例如，存储器装置11和存储器控制器12可以基于诸如以下各种接口中的至少一种接口来相互通信：通用串行总线(USB)接口、多媒体卡(MMC)接口、外设组件互连(PCI)接口、PCI-express(PCI-E)接口、高级技术附件(ATA)接口、串行ATA(SATA)接口、并行ATA(PATA)接口、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子(IDE)接口、移动行业处理器接口(MIPI)、非易失性存储器-express(NVM-e)接口和NAND接口。

存储器控制器12可以包括脉冲宽度控制器100。脉冲宽度控制器100可以被配置为基于从存储器装置11接收的数据来调整与当前数据位(current data bit)对应的脉冲宽度。例如，脉冲宽度控制器100可以基于接收的数据的模式来调整与当前数据位对应的脉冲宽度。可选择地，脉冲宽度控制器100可以基于先前接收的数据位是否改变来调整与当前数据位对应的脉冲宽度。将参照附图来更充分地描述根据发明构思的示例实施例的脉冲宽度控制器100的操作方法和结构。

参照图1B，存储器系统10'可以包括存储器装置11'和存储器控制器12'。与图1A的实施例不同，在图1B的示例实施例中，脉冲宽度控制器100′可以包括在存储器装置11′中，并且可以被配置为基于由存储器装置11′接收的数据来调整与当前数据位对应的脉冲宽度。其它组件与图1A的组件类似，因此，将省略附加的描述以避免冗余。

如上所述，脉冲宽度控制器100可以基于先前数据位来调整与当前数据位对应的脉冲宽度。这样，可以在存储器控制器12的接收级充分地确保用于识别数据位的有效裕度。因此，支持高速接口的存储器控制器12可以从存储器装置11正常接收数据，并且因此改善了存储器控制器12的可靠性。

下面，为了便于描述，将参照应用于存储器控制器12的脉冲宽度控制器100(即，图1A的实施例)来描述发明构思的示例实施例。在示例实施例中，存储器装置11和存储器控制器12的上述配置仅用于描述发明构思的示例实施例。然而，发明构思的示例实施例不限于此。例如，根据发明构思的脉冲宽度控制器100可以应用于信号发送器、信号接收器或被配置为通过信号线发送/接收各种信息的各种电子装置(例如，存储器装置)。另外，根据发明构思的脉冲宽度控制器100可以用于数据线或者用于接收或发送各种信号及数据信号。

图2A和图2B是示出根据各种数据模式的数据信号的时序图。另外，为了清楚地描述发明构思的技术思路，下面将参照通过一条数据线DQ接收的数据信号或数据模式来描述发明构思的示例实施例。

另外，假设数据位“1”表示逻辑高的数据信号，数据位“0”表示逻辑低的数据信号。数据模式DP意味着通过一条数据线DQ顺序接收的数据位的组合。然而，发明构思的示例实施例不限于此。

参照图1A、图1B、图2A和图2B，存储器控制器12可以从存储器装置11接收各种数据模式DP1至DP8。例如，如图2A和图2B中所示，存储器控制器12可以从存储器装置11接收第一数据模式DP1至第八数据模式DP8。第一数据模式DP1至第四数据模式DP4可以分别表示模式“1101”、“0101”、“1001”和“0001”，第五数据模式DP5至第八数据模式DP8可以分别表示模式“0010”、“1010”、“0110”和“1110”。

在示例实施例中，图2A和图2B中示出的时序图示出了与第一数据模式DP1至第八数据模式DP8中的第三位和第四位对应的数据信号。即，图2A中示出了第一数据模式DP1至第四数据模式DP4的从数据位“0”变为数据位“1”的数据信号，图2B中示出了第五数据模式DP5至第八数据模式DP8的从数据位“1”变为数据位“0”的数据信号。

如图2A中所示，在第一数据模式DP1至第四数据模式DP4的情况下，数据信号可以分别在第一时间点t1至第四时间点t4处上升。如图2B中所示，在第五数据模式DP5至第八数据模式DP8的情况下，数据信号可以分别在第五时间点t5至第八时间点t8处下降。

即，数据信号的上升时间点和下降时间点可以根据数据模式(或先前数据位)而彼此不同。上升时间点与下降时间点之间的差异会难以确保每个数据位的有效裕度。这样，存储器控制器12不能正常接收数据。

如图2A和图2B中所示，根据发明构思的示例实施例的脉冲宽度控制器100可以基于数据模式(或先前数据位)来调整与当前数据位对应的数据信号的脉冲宽度。例如，在第一数据模式DP1至第四数据模式DP4中的每种数据模式的情况下，脉冲宽度控制器100可以调整与当前数据位或下一数据位对应的数据信号的脉冲宽度，使得数据信号在第二时间点t2处上升(例如，与逻辑0相比更接近逻辑1)。可选择地，在第五数据模式DP5至第八数据模式DP8中的每种数据模式的情况下，脉冲宽度控制器100可以调整与当前数据位或下一数据位对应的数据信号的脉冲宽度，使得数据信号在第六时间点t6处下降(例如，与逻辑1相比更接近逻辑0)。

在示例实施例中，第二时间点t2可以表示与第二数据模式DP2“0101”对应的数据信号的上升时间点，第六时间点t6可以表示与第六数据模式DP6“1010”对应的数据信号的下降时间点。换言之，脉冲宽度控制器100可以根据具体数据模式针对数据信号的上升时间点和下降时间点调整数据信号的脉冲宽度。在示例实施例中，具体数据模式可以表示数据位每个时间段都改变的模式(即，“0101”或“1010”)。

图3是示出图1A和图1B的脉冲宽度控制器100的操作的流程图。

下面，为了便于描述，使用术语“数据位或数据模式的状态”。“数据位的状态”表示具体数据位或该具体数据位的先前数据位是否改变。即，在第一数据位的状态表示转变状态的情况下，第一数据位和第一数据位的紧接先前数据位(即，先前数据位)可以彼此不同。即，在第一数据位的状态表示非转变状态的情况下，第一数据位和第一数据位的紧接先前数据位(即，先前数据位)可以彼此相同。换言之，数据位的转变状态表示彼此相邻的数据位之间是否(暂时地)进行改变。

下面，为了便于描述，假设脉冲宽度控制器100顺序地接收包括在数据模式中的四个数据位，并且调整四个数据位中的第三数据位的脉冲宽度。换言之，根据将在下面描述的操作方法，脉冲宽度控制器100可以控制第三数据位与第四数据位之间的数据信号的脉冲宽度。

上述术语和假设可以容易地描述发明构思的示例实施例，且发明构思不限于此。

参照图1A、图1B和图3，在操作S110中，脉冲宽度控制器100可以接收数据模式。例如，脉冲宽度控制器100可以接收各种数据模式(例如，第一数据模式DP1至第八数据模式DP8)。可选择地，脉冲宽度控制器100可以顺序地接收多个数据位。

在操作S120中，脉冲宽度控制器100可以基于接收的数据模式来确定每个数据位的转变状态。例如，在脉冲宽度控制器100接收第二数据模式DP2(即，“0101”)(参照图2A)的情况下，因为相邻数据位都改变，所以第二数据模式DP2中的每个数据位的状态可以是转变状态。

相反，在脉冲宽度控制器100接收第三数据模式DP3(即，“1001”)的情况下，因为第二数据位和第三数据位是“0”，所以第三数据位的状态可以是非转变状态。

在操作S130中，脉冲宽度控制器100可以确定数据位是否为非转变状态。换言之，脉冲宽度控制器100可以确定在接收的数据模式中相邻数据位是否具有相同的值。

在存在非转变状态的数据位的情况下，在操作S140中，脉冲宽度控制器100可以确定非转变状态的数据位是“1”还是“0”。

在非转变状态的数据位是“1”的情况下，在操作S150中，脉冲宽度控制器100可以增加与数据位“0”对应的持续时间。例如，在脉冲宽度控制器100接收第七数据模式DP7(即，“0110”)的情况下，因为第二数据位和与第二数据位相邻的第三数据位是“1”，所以非转变状态的数据位可以是“1”。在这种情况下，脉冲宽度控制器100可以增加与数据位“0”对应的持续时间(低持续时间)的脉冲宽度，或者可以减少与数据位“1”对应的持续时间(即，高持续时间)的脉冲宽度。在这种情况下，与图2B中示出的第七数据模式DP7类似，从第三数据位到第四数据位的下降时间点可以在第六时间点t6处对齐。

在非转变状态的数据位是“0”的情况下，在操作S150中，脉冲宽度控制器100可以增加与数据位“1”对应的持续时间。例如，在脉冲宽度控制器100接收第三数据模式DP3(即，“1001”)的情况下，因为第二数据位和与第二数据位相邻的第三数据位是“0”，所以非转变状态的数据位可以是“0”。在这种情况下，脉冲宽度控制器100可以增加与数据位“1”对应的持续时间(高持续时间)的脉冲宽度，或者可以减少与数据位“0”对应的持续时间(即，低持续时间)的脉冲宽度。在这种情况下，与图2A中示出的第三数据模式DP3类似，从第三数据位到第四数据位的上升时间点可以在第二时间点t2处对齐。

在不存在非转变状态的数据位的情况下，脉冲宽度控制器100可以不执行脉冲宽度控制操作。例如，在脉冲宽度控制器100接收第二数据模式DP2“0101”的情况下，因为第二数据模式DP2的每个数据位具有与相邻数据位的值不同的值，所以每个数据位可以具有转变状态。在这种情况下，脉冲宽度控制器100可以不执行单独的脉冲宽度控制操作。

如上所述，根据发明构思的示例实施例的脉冲宽度控制器100可以确定在接收的数据位中是否存在具有相同值的相邻数据位。在具有相同值的相邻数据位存在于接收的数据位中的情况下，基于相同值的数据位来增加或减少当前时间点的高持续时间或低持续时间。

在示例实施例中，根据发明构思的示例实施例的脉冲宽度控制器100可以根据具有相同值的相邻数据位的数量来调整(例如，增加)高持续时间的宽度或低持续时间的宽度。

图4A和图4B是用于详细描述图3的操作方法的图。将参照图4A来描述其中当前数据位D[n]是“0”的数据模式DP1至DP4的示例实施例，并且将参照图4B来描述其中当前数据位D[n]是“1”的数据模式DP5至DP8的示例实施例。在数据模式DP1至DP8中的每种数据模式中，当前数据位D[n]表示第三数据位。

另外，为了便于描述，将描述点X[n]的脉冲宽度控制操作。点X[n]可以表示从当前数据位D[n]到下一数据位D[n+1]进行改变的点。即，脉冲宽度控制器100可以增加/减少在点X[n]处的高持续时间或低持续时间的脉冲宽度。

如图4A和图4B中所示，脉冲宽度控制器100可以接收第一数据模式DP1至第八数据模式DP8。数据信号可以具有与数据模式DP1至DP4中的每种数据模式的数据位对应的信号电平。

在示例实施例中，第二数据模式DP2或第六数据模式DP6可以在每个数据位的持续时间中具有理想的信号电平。例如，第二数据模式DP2和第六数据模式DP6可以包括周期性地重复(或改变)的数据位。即，第二数据模式DP2和第六数据模式DP6可以具有在第二先前数据位D[n-2]和第一先前数据位D[n-1]、当前数据位D[n]以及下一数据位D[n+1]的持续时间中周期性地改变的数据信号(即，高电平或低电平)。

相反，剩余数据模式DP1、DP3、DP4、DP5、DP7和DP8可以具有相对于第二数据模式DP2和第六数据模式DP6拥有提前的或延迟的相位的数据信号。

例如，在第一数据模式DP1的情况下，脉冲宽度可以相对于点X[n]减少第一时间ta1。换言之，在第一数据模式DP1的情况下，数据信号可以比点X[n]早第一时间ta1上升。相反，在第三数据模式DP3的情况下，脉冲宽度可以相对于点X[n]增加第二时间ta2。换言之，在第三数据模式DP3的情况下，数据信号可以相对于点X[n]在第二时间ta2之后上升。在第四数据模式DP4的情况下，脉冲宽度可以相对于点X[n]增加第三时间ta3。换言之，在第四数据模式DP4的情况下，数据信号可以相对于点X[n]在第三时间ta3之后上升。

根据发明构思的示例实施例的脉冲宽度控制器100可以在第一数据模式DP1的情况下使低持续时间/高持续时间的脉冲宽度增加/减少第一时间ta1，可以在第三数据模式DP3的情况下使高持续时间/低持续时间的脉冲宽度增加/减少第二时间ta2，并且可以在第四数据模式DP4的情况下使高持续时间/低持续时间的脉冲宽度增加/减少第三时间ta3。

例如，在第一数据模式DP1“1101”的情况下，第一先前数据位D[n-1]和第二先前数据位D[n-2]具有相同的值，即，“1”。即，第一数据模式DP1包括作为非转变状态数据位的数据位“1”。在这种情况下，如参照图3所述，脉冲宽度控制器100可以在当前时间点X[n]处使与数据位“0”对应的脉冲宽度(即，低持续时间的宽度)增加。

在第三数据模式DP3“1001”的情况下，第一先前数据位D[n-1]和当前数据位D[n]具有相同的值，即，“0”。即，第三数据模式DP3包括作为非转变状态数据位的数据位“0”。在这种情况下，如参照图3所述，脉冲宽度控制器100可以在当前时间点X[n]处使与数据位“1”对应的脉冲宽度(即，高持续时间的宽度)增加。

在第四数据模式DP4“0001”的情况下，第一先前数据位D[n-1]和第二先前数据位D[n-2]以及当前数据位D[n]具有相同的值，即，“0”。即，第四数据模式DP4包括作为非转变状态数据位的数据位“0”。在这种情况下，如参照图3所述，脉冲宽度控制器100可以在当前时间点X[n]处使与数据位“1”对应的脉冲宽度(即，高持续时间的宽度)增加。

在示例实施例中，第三数据模式DP3和第四数据模式DP4可以包括作为非转变状态数据位的数据位“0”，但待调整的脉冲宽度可以是彼此不同的。例如，包括在第三数据模式DP3中作为非转变状态数据位的数据位“0”的数量是“1”，而包括在第四数据模式DP4中作为非转变状态数据位的数据位“0”的数量是“2”。

即，第三数据模式DP3和第四数据模式DP4可以包括作为非转变状态数据位的数据位“0”，但包括在第三数据模式DP3中的非转变状态数据位的数量可以不同于包括在第四数据模式DP4中的非转变状态数据位的数量。根据发明构思的示例实施例的脉冲宽度控制器100可以基于非转变状态数据位的数量来对脉冲宽度调整进行调整。

除了第五数据模式DP5至第八数据模式DP8的数据位不同于第一数据模式DP1至第四数据模式DP4的数据位之外，调整第五数据模式DP5至第八数据模式DP8的脉冲宽度的原理等同于与第一数据模式DP1至第四数据模式DP4相关的原理，因此，将省略附加的描述以避免冗余。

如上所述，在每种数据模式中，可以基于当前数据位D[n]、第一先前数据位D[n-1]和第二先前数据位D[n-2]的组合来确定每个数据位的状态。

例如，脉冲宽度控制器100可以对当前数据位D[n]、第一先前数据位D[n-1]和第二先前数据位D[n-2]执行AND操作和OR操作，并且可以产生第一上拉位Xpu[n-1]、第一下拉位Xpd[n-1]、第二上拉位Xpu[n-2]和第二下拉位Xpd[n-2]。

第一上拉位Xpu[n-1]可以是通过对当前数据位D[n]和第一先前数据位D[n-1]执行OR操作而获得的值，第一下拉位Xpd[n-1]可以是通过对当前数据位D[n]和第一先前数据位D[n-1]执行AND操作而获得的值，第二上拉位Xpu[n-2]可以是通过对第一先前数据位D[n-1]和第二先前数据位D[n-2]执行OR操作而获得的值，第二下拉位Xpd[n-2]可以是通过对第一先前数据位D[n-1]和第二先前数据位D[n-2]执行AND操作而获得的值。图4A和图4B中示出了对数据模式DP1至DP8执行AND操作和OR操作的结果，将省略对其的描述。

脉冲宽度控制器100可以基于第一下拉位Xpd[n-1]和第二下拉位Xpd[n-2]来增加低持续时间。例如，如图4A和图4B中所示，与第一数据模式DP1、第七数据模式DP7和第八数据模式DP8中的每个相关的第一下拉位Xpd[n-1]和第二下拉位Xpd[n-2]中的至少一个可以是“1”，而与剩余数据模式DP2、DP3、DP4、DP5和DP6中的每个相关的第一下拉位Xpd[n-1]和第二下拉位Xpd[n-2]可以是“0”。在这种情况下，关于第一数据模式DP1、第七数据模式DP7和第八数据模式DP8，脉冲宽度控制器100可以在点X[n]处使与低电平对应的数据信号的脉冲宽度(即，低持续时间)增加。

相反，脉冲宽度控制器100可以基于第一上拉位Xpu[n-1]和第二上拉位Xpu[n-2]来增加高持续时间。例如，如图4A和图4B中所示，与第三数据模式DP3、第四数据模式DP4和第五数据模式DP5中的每个相关的第一上拉位Xpu[n-1]和第二上拉位Xpu[n-2]中的至少一个可以是“0”，而与剩余数据模式DP1、DP2、DP6、DP7和DP8中的每个相关的第一上拉位Xpu[n-1]和第二上拉位Xpu[n-2]两者可以是“1”。在这种情况下，关于第三数据模式DP3、第四数据模式DP4和第五数据模式DP5，脉冲宽度控制器100可以在点X[n]处使与高电平对应的数据信号的脉冲宽度(即，高持续时间)增加。

如上所述，脉冲宽度控制器100可以基于数据模式(即，当前数据位和先前数据位)来调整在具体点(例如，X[n])处的脉冲宽度。这样，因为增加了在存储器控制器12处数据识别的有效裕度，所以提供了具有改善的可靠性的存储器控制器12。

在示例实施例中，参照图4A和图4B描述的操作方法是用于描述调整脉冲宽度的原理，发明构思不限于此。在不脱离发明构思的范围和精神的情况下，可以对发明构思的示例实施例进行各种改变或修改。

在上述示例实施例中，当前数据位D[n]和两个先前数据位D[n-1]和D[n-2]被用于调整在当前时间点X[n]处的脉冲宽度，然而，发明构思不限于此。为了调整在当前时间点X[n]处的脉冲宽度的目的，脉冲宽度控制器100可以使用当前数据位和“k”个先前数据位D[n]至D[n-k](k为整数)。

图5是示出图1A和图1B的脉冲宽度控制器100的硬件配置的框图。为了描述的简洁，将省略对于描述脉冲宽度控制器100的结构和操作不必要的组件。

参照图1A、图1B和图5，脉冲宽度控制器100可以包括多个延迟信号产生器110-1至110-n、多个脉冲宽度控制判决反馈均衡器120-1至120-n(在下文中被称作“PWC-DFE”)、控制逻辑130和延迟电路140。

多个延迟信号产生器110-1至110-n可以通过多条数据线DQ1至DQn接收来自存储器装置11的数据“DATA”，并且可以基于接收的数据“DATA”输出多个延迟信号。

多个PWC-DFE 120-1至120-n可以分别从多个延迟信号产生器110-1至110-n接收多个延迟信号，并且可以基于接收的延迟信号输出多个输出信号Yout1至Youtn。

控制逻辑130可以控制多个延迟信号产生器110-1至110-n以及多个PWC-DFE 120-1至120-n。例如，控制逻辑130可以将用于产生多个延迟信号的延迟系数提供到多个延迟信号产生器110-1至110-n，并且可以将用于调整脉冲宽度的调整系数提供到多个PWC-DFE120-1至120-n。

在示例实施例中，多个延迟信号产生器110-1至110-n可以基于来自控制逻辑130的延迟系数来产生多个延迟信号，多个PWC-DFE 120-1至120-n中的每个可以基于来自控制逻辑130的调整系数和先前数据位来调整与当前数据位对应的数据信号的脉冲宽度。

延迟电路140可以被配置为使通过数据选通线DQS接收的信号延迟。多个PWC-DFE120-1至120-n可以基于来自延迟电路140的延迟信号来分别输出输出信号Yout1至Youtn。

在示例实施例中，可以通过多个延迟信号产生器110-1至110-n和多个PWC-DFE120-1至120-n来执行参照图2A至图4B描述的脉冲宽度控制操作。将参照下面的附图来更充分地描述配置和操作方法。

图6是详细示出图5的PWC-DFE的框图。下面，为了便于描述，将参照一条数据线DQ、一个延迟信号产生器110和一个PWC-DFE 120来描述发明构思的示例实施例。然而，发明构思不限于此。例如，可以基于下面描述的示例实施例来操作多个延迟信号产生器和多个PWC-DFE。

脉冲宽度控制器100可以包括延迟信号产生器110、PWC-DFE 120和控制逻辑130。延迟信号产生器110可以通过数据线DQ接收数据模式DP0，并且可以根据接收的数据模式DP0来通过使数据信号延迟而输出多个延迟信号S(t0)至S(tn)。在示例实施例中，多个延迟信号S(t0)至S(tn)中的每个可以是基于来自控制逻辑130的延迟系数Cd延迟的信号。

PWC-DFE 120可以包括脉冲宽度调节器121、采样器122和多个延迟器123-1至123-m。

采样器122可以被配置为对来自脉冲宽度调节器121的最终输出信号Yout进行采样。由采样器122采样的第0反馈信号Y[0]可以被提供到第一延迟器123-1。第一延迟器123-1至第m延迟器123-m可以彼此串联，并且可以使先前级的输出延迟以输出第一反馈信号Y[1]至第m反馈信号Y[m]。第0反馈信号Y[0]至第m反馈信号Y[m]可以从采样器122以及第一延迟器123-1至第m延迟器123-m反馈给脉冲宽度调节器121。

脉冲宽度调节器121可以基于第0反馈信号Y[0]至第m反馈信号Y[m]输出最终输出信号Yout。例如，脉冲宽度调节器121可以基于第0反馈信号Y[0]至第m反馈信号Y[m]、调整系数Cp和来自延迟信号产生器110的多个延迟信号S(t0)至S(tn)来执行上述脉冲宽度调整操作。最终输出信号Yout可以表示其脉冲宽度被如上所述地调整的数据信号。

例如，第0反馈信号Y[0]可以是与当前数据位D[n]对应的信号，第一反馈信号Y[1]可以是与第一先前数据位D[n-1]对应的信号，第二反馈信号Y[2]可以是与第二先前数据位D[n-2]对应的信号。如上所述，脉冲宽度调节器121可以基于第0反馈信号Y[0]至第m反馈信号Y[m]来调整脉冲宽度。在这种情况下，脉冲宽度调节器121可以通过使用调整系数Cp将多个延迟信号S(t0)至S(tn)组合(或相加)来调整最终输出信号Yout的脉冲宽度。将参照图7来更充分地描述脉冲宽度调节器121的结构。

在示例实施例中，可以根据实施脉冲宽度调节器121的方式来各种改变或修改延迟系数Cd和调整系数Cp的值和数量。另外，在PWC-DFE 120中的延迟器的数量可以根据实施PWC-DFE 120的方式被各种改变或修改。例如，在用1-TAP结构实施PWC-DFE 120的情况下，PWC-DFE 120可以仅包括第一延迟器123-1；在用2-TAP结构实施PWC-DFE 120的情况下，PWC-DFE 120可以仅包括第一延迟器123-1和第二延迟器123-2。在用m-TAP结构实施PWC-DFE 120的情况下，PWC-DFE 120可以包括第一延迟器123-1至第m延迟器123-m。

图7是示出图6的脉冲宽度调节器121的电路图。图8是用于描述图7的脉冲宽度调节器121的操作的时序图。为了描述的简洁，假设延迟信号产生器110输出三个延迟信号S(t0)、S(t1)和S(t2)。另外，作为示例提供图7中示出的脉冲宽度调节器121的电路图，发明构思的示例实施例不限于此。脉冲宽度调节器121还可以包括诸如输出缓冲电路的任何其它组件。

另外，将参照具体数据模式DP0“00010”来描述图8的示例实施例。即，在图8中，关于具体数据模式DP0的数据位D[n-3]、D[n-2]、D[n-1]、D[n]和D[n+1]，假设D[n-3]是“0”，D[n-2]是“0”，D[n-1]是“0”，D[n]是“1”，D[n+1]是“0”。

另外，虽然图7中示出了具有m-TAP结构的脉冲宽度调节器121，但是为了便于描述，将参照2-TAP结构描述脉冲宽度调节器121的操作。然而，发明构思不限于此。例如，如图7中所示，脉冲宽度调节器121可以用包括多个上拉单元PU和多个下拉单元PD的1-TAP或多TAP结构来实施。

参照图7和图8，脉冲宽度调节器121可以包括反相器电路INV1至INV3、上拉驱动器PUD和下拉驱动器PDD。反相器电路INV1至INV3可以被配置为接收第0延迟信号至第二延迟信号S(t0)、S(t1)和S(t2)，并且分别使第0延迟信号至第二延迟信号S(t0)、S(t1)和S(t2)反相以输出它们。

在示例实施例中，第0延迟信号S(t0)可以是仅包括由于数据线DQ或内部电路的延迟的信号，并且没有单独的故意延迟。在具体的数据模式DP0中，第0延迟信号S(t0)可以如图8中所示是在“D[n]”持续时间的一部分(例如，tb1)中具有高电平的信号。如图8中所示，第一延迟信号S(t1)可以是其相位相对于第0延迟信号S(t0)提前第一时间ta1的信号。如图8中所示，第二延迟信号S(t2)可以是其相位相对于第0延迟信号S(t0)延迟第二时间ta2的信号。

在示例实施例中，第0延迟信号S(t0)、第一延迟信号S(t1)和第二延迟信号S(t2)中的每个可以是由延迟信号产生器基于延迟系数Cd产生的信号。第一延迟信号S(t1)和第二延迟信号S(t2)的相位可以由控制逻辑130的延迟系数Cd来确定。在示例实施例中，在延迟信号产生器110产生三个延迟信号S(t0)、S(t1)和S(t2)的情况下，延迟信号S(t0)、S(t1)和S(t2)之间的相位差可以被确定为满足以下等式1。

[等式1]

ta1+tb1+ta2＞T

ta1≤tb1

ta2≤tb1

参照等式1，ta1表示第一延迟信号S(t1)的延迟时间，ta2表示第二延迟信号S(t2)的延迟时间，tb1表示第0延迟信号S(t0)的高持续时间的长度，“T”表示数据信号的一个周期。如上所述，控制逻辑130可以产生延迟系数Cd以满足等式1。

如图7中所示，上拉驱动器PUD和下拉驱动器PDD可以基于来自反相器电路INV1至INV3的信号以及第0反馈信号Y[0]至第m反馈信号Y[m]来输出最终输出信号Yout。

例如，上拉驱动器PUD可以基于来自反相器电路INV1至INV3的信号以及第0反馈信号Y[0]至第m反馈信号Y[m]来使与最终输出信号Yout连接的输出节点的电压增大。即，高持续时间的脉冲宽度可以通过上拉驱动器PUD的操作来增加。

下拉驱动器PDD可以基于来自反相器电路INV1至INV3的信号以及第0反馈信号Y[0]至第m反馈信号Y[m]来使与最终输出信号Yout连接的输出节点的电压减小。即，低持续时间的脉冲宽度可以通过下拉驱动器PDD的操作来增加。

详细地，上拉驱动器PUD可以包括多个上拉单元PU0至PUm2，下拉驱动器PDD可以包括多个下拉单元PD0至PDm2。多个上拉单元PU0至PUm2中的每个可以在全部输入信号是“0”时输出高电平的信号。多个下拉单元PD0至PDm2中的每个可以在全部输入信号是“1”时输出低电平的信号。

例如，如图8中所示，第0反馈信号Y[0]、第一反馈信号Y[1]和第二反馈信号Y[2]在点X[n-1]处可以是D[n-1]、D[n-2]和D[n-3]。即，在点X[n-1]处，第0反馈信号Y[0]、第一反馈信号Y[1]和第二反馈信号Y[2]可以具有值“0”。在这种情况下，参照2-TAP结构的上拉驱动器，在点X[n-1]之前，因为上拉单元PU11和PU21的全部输入是“0”，所以上拉单元PU11和PU21可以分别输出高电平信号。即，在点X[n-1]处，最终输出信号Yout可以通过上拉驱动器PUD被设置为高电平。换言之，在第一持续时间tpost中，可以由上拉驱动器PUD产生最终输出信号Yout的高电平。这意味着：由于非转变状态数据位具有值“0”，所以高持续时间通过上拉驱动器PUD增加第一持续时间tpost。

在示例实施例中，第0反馈信号Y[0]、第一反馈信号Y[1]和第二反馈信号Y[2]可以与时钟信号CK同步改变。在示例实施例中，时钟信号CK可以是数据选通信号DQS。

然后，直到点X[n]，最终输出信号Yout可以通过上拉驱动器PUD维持高电平。例如，在点X[n]处，第0反馈信号Y[0]、第一反馈信号Y[1]和第二反馈信号Y[2]可以是D[n]、D[n-1]和D[n-2]。即，在点X[n]处，第0反馈信号Y[0]、第一反馈信号Y[1]和第二反馈信号Y[2]可以分别具有值“1”、“0”和“0”。在这种情况下，在点X[n]处，因为上拉单元PU22的全部输入(Y[1]、Y[2]和第二延迟信号的反相形式)是“0”，所以上拉单元PU22可以输出高电平的信号。即，在点X[n]处，最终输出信号Yout的电平可以是高电平。换言之，由于非转变状态数据位具有值“0”，所以高持续时间可以通过上拉驱动器PUD增加第二持续时间tpre。

结果，与第0延迟信号S(t0)相比，最终输出信号Yout可以在点X[n-1]处被补偿时间tpost，并且在点X[n]处被补偿时间tpre。这可以意味着高电平的脉冲通过在点X[n-1]处的时间tpost和在点X[n]处的时间tpre被添加到输出信号Yout。

在示例实施例中，多个上拉单元PU0至PUm2和多个下拉单元PD0至PDm2的输出信号可以在通过对应的调整系数Cpu0至Cpum2和Cpd0至Cpdm2放大之后被提供到与最终输出信号Yout相关的输出节点。在示例实施例中，与多个上拉单元PU0至PUm2和多个下拉单元PD0至PDm2对应的调整系数可以彼此不同。在示例实施例中，调整系数Cpu0至Cpum2和Cpd0至Cpdm2可以从控制逻辑130提供，并且可以通过初始化操作(initialization operation)来设置或者可以通过制造商的固件来预先设置。

如上所述，根据发明构思的示例实施例的脉冲宽度控制器100可以基于先前数据位的值使在当前点处的高持续时间或低持续时间的脉冲宽度增加/减少。这样，因为增加了用于识别数据的有效裕度，所以提供了具有改善的可靠性的存储器控制器。

图9是示出图6的脉冲宽度调节器的框图。图10是用于描述图9的脉冲宽度调节器的操作的时序图。为了便于描述，这里将不重复参照上述组件给出的描述。另外，为了描述的简洁，如在以上描述中，将参照数据模式DP0“00010”来描述图9和图10的实施例。

参照图9和图10，脉冲宽度调节器121'可以包括多个反相器电路、上拉驱动器PUD和下拉驱动器PDD。与图7的脉冲宽度调节器121不同，图9的脉冲宽度调节器121′可以接收七个延迟信号S(t0)至S(t6)。

例如，延迟信号产生器110可以基于来自控制逻辑130的延迟系数Cd产生多个延迟信号S(t0)至S(t6)。多个延迟信号S(t0)至S(t6)中的每个可以是其相位相对于第0延迟信号S(t0)提前或延迟给定时间的延迟信号。例如，如图10中所示，第二延迟信号S(t2)和第四延迟信号S(t4)的相位可以相对于第0延迟信号S(t0)分别提前第一时间ta1和第二时间ta2。第六延迟信号S(t6)的相位可以相对于第0延迟信号S(t0)延迟第三时间ta3。虽然未在图10中示出，但剩余延迟信号中的每个的相位可以相对于第0延迟信号S(t0)提前或延迟给定时间。每个延迟信号的相位可以通过来自控制逻辑130的延迟系数Cd来设定。

如在以上描述中，上拉驱动器PUD和下拉驱动器PDD可以基于来自多个反相器电路的信号和第0反馈信号Y[0]至第二反馈信号Y[2]来调整最终输出信号Yout的电平。例如，上拉驱动器PUD可以包括多个上拉单元PU0至PU22，多个上拉单元PU0至PU22中的每个可以在全部输入信号是“0”时输出高电平的信号。下拉驱动器PDD可以包括多个下拉单元PD0至PD22，多个下拉单元PD0至PD22中的每个可以在全部输入信号是“1”时输出低电平的信号。以上描述了上拉驱动器PUD和下拉驱动器PDD的操作，将省略附加的描述以避免冗余。

在示例实施例中，在上拉驱动器PUD中的上拉单元PU0的输出信号和在下拉驱动器PDD中的下拉单元PD0的输出信号可以通过第一调整系数Cp1来放大，在上拉驱动器PUD中的剩余上拉单元PU11至PU22的输出信号和在下拉驱动器PDD中的剩余下拉单元PD11至PD22的输出信号可以通过第二调整系数Cp2来放大。在这种情况下，相较于第一调整系数Cp1，第二调整系数Cp2的大小可以被设置为是显著大的(即，Cp2＞＞Cp1)。这将通过使响应于延迟信号而操作的上拉单元和下拉单元的强度是大的来实施精确的补偿。

如图10中所示，最终输出信号Yout可以在点X[n-1]处的第一持续时间tpost期间以及在点X[n]处的第二持续时间tpre期间通过上拉驱动器PUD被补偿。换言之，上拉驱动器PUD可以通过使用第二延迟信号S(t2)和第四延迟信号S(t4)以及第0反馈信号Y[0]至第二反馈信号Y[2]来在第一持续时间tpost期间输出高电平的信号，并且上拉驱动器PUD可以通过使用第六延迟信号S(t6)以及第0反馈信号Y[0]至第二反馈信号Y[2]来在第二持续时间tpre期间输出高电平的信号。即，因为先前数据位D[n-1]、D[n-2]和D[n-3]在点X[n-1]处具有相同的值，即，“0”，并且先前数据位D[n-1]和D[n-2]在点X[n]处具有相同的值，即，“0”(即，D[n-1]、D[n-2]和D[n-3]具有相同的值(即，0))，所以高持续时间的脉冲宽度在每个点处增加。

虽然未在图9和图10中示出，但如在参照图6至图10描述的操作方法中，可以对剩余数据模式执行脉冲宽度调整操作。例如，参照图6至图10描述了用于调整高持续时间(即，与数据位“1”对应的持续时间)的脉冲宽度的配置。然而，该配置可以被应用于调整低持续时间(即，与数据位“0”对应的持续时间)的脉冲宽度。在这种情况下，可以通过下拉驱动器PDD来调整最终输出信号Yout的电平。

图11是示出根据发明构思的示例实施例的脉冲宽度控制器200的框图。

在示例实施例中，参照图1A至图10描述的脉冲宽度控制器100示出了全速率结构的数据接收级(即，单数据速率(SDR)数据接收级)。相反，图11的脉冲宽度控制器200示出了半速率结构的数据接收级(即，双数据速率(DDR)数据接收级)。即，参照图1A至图10描述的脉冲宽度控制器100可以在时钟信号CK(或数据选通信号DQS)的每个周期接收或识别一个数据位；相反，图11的脉冲宽度控制器200可以在时钟信号CK(或数据选通信号DQS)的每半个周期接收或识别一个数据位。

参照图11，脉冲宽度控制器200可以包括延迟信号产生器210、第一脉冲宽度调节器221和第二脉冲宽度调节器222以及第一触发器FF1至第四触发器FF4。第一脉冲宽度调节器221和第二脉冲宽度调节器222以及第一触发器FF1至第四触发器FF4可以构成上述PWC-DFE。

延迟信号产生器210可以通过数据线DQ接收具体的数据模式DP0，并且可以基于接收的数据模式DP0来输出多个延迟信号S(t0)至S(tn)。以上描述了延迟信号产生器210，因此，这里将不重复对其的详细描述。

第一触发器FF1可以从第二脉冲宽度调节器222接收第二最终输出信号Yout2，并且可以响应于时钟信号CK输出第一反馈信号Y[1]。第二触发器FF2可以从第一脉冲宽度调节器221接收第一最终输出信号Yout1，并且可以响应于反相时钟信号CKB输出第二反馈信号Y[2]。第三触发器FF3可以从第一触发器FF1接收第一反馈信号Y[1]，并且可以响应于反相时钟信号CKB输出第三反馈信号Y[3]。第四触发器FF4可以从第二触发器FF2接收第二反馈信号Y[2]，并且可以响应于时钟信号CK输出第四反馈信号Y[4]。

第一脉冲宽度调节器221和第二脉冲宽度调节器222可以基于来自延迟信号产生器210的多个延迟信号S(t0)至S(tn)以及第一反馈信号Y[1]至第四反馈信号Y[4]来分别输出第一最终输出信号Yout1和第二最终输出信号Yout2。在示例实施例中，第一脉冲宽度调节器221和第二脉冲宽度调节器222的配置可以类似于参照图7或图9描述的脉冲宽度调节器的配置。在示例实施例中，第一脉冲宽度调节器221和第二脉冲宽度调节器222可以用2-TAP结构来实施。

即，第一脉冲宽度调节器221和第二脉冲宽度调节器222中的每个可以包括上拉驱动器PUD和下拉驱动器PDD，在第一脉冲宽度调节器221和第二脉冲宽度调节器222中的每个中的上拉驱动器PUD和下拉驱动器PDD可以基于输入信号来调整第一最终输出信号Yout1和第二最终输出信号Yout2的电平。

在示例实施例中，第一脉冲宽度调节器221和第二脉冲宽度调节器222中的每个可以基于第一反馈信号Y[1]和第二反馈信号Y[2]来获得在当前时间点一个周期之前的数据位的状态(即，转变信息)，并且可以基于第三反馈信号Y[3]和第四反馈信号Y[4]来获得在从当前时间点开始两个周期之前的数据位的状态(即，转变信息)。在示例实施例中，第一脉冲宽度调节器221和第二脉冲宽度调节器222中的每个可以通过使用延迟给定时间(例如，与半个周期对应的时间)的第一反馈信号和第二反馈信号来获得两个周期之前的数据位的状态(即，转变信息)。

图12是用于描述图11的脉冲宽度控制器200的操作的时序图。为了示出的简洁和描述的方便，由于在每个电路中的实际操作引起的延迟(例如，触发器的建立时间等)未被精确地应用到时序图。然而，发明构思不限于此。例如，一些信号可以包括由于内部电路配置引起的延迟。

另外，为了便于描述，假设第二脉冲宽度调节器222是如参照图9描述的基于多个延迟信号S(t0)至S(t6)操作的脉冲宽度调节器。另外，将参照第二脉冲宽度调节器222的第二最终输出信号Yout2来描述图12的示例实施例。然而，发明构思不限于此。

参照图11和图12，脉冲宽度控制器200可以接收数据模式“00010”。即，D[n-3]可以是“0”，D[n-2]可以是“0”，D[n-1]可以是“0”，D[n]可以是“1”，并且D[n+1]可以是“0”。如参照图9和图10给出的描述中，脉冲宽度控制器200可以接收第0延迟信号S(t0)至第六延迟信号S(t6)。第一延迟信号S(t1)、第三延迟信号S(t3)和第五延迟信号S(t5)对于描述第二脉冲宽度调节器222的操作是不必要的，将省略对其的描述。另外，参照图9和图10描述了第0延迟信号S(t0)至第六延迟信号S(t6)，因此，将省略附加的描述以避免冗余。

在点X[n-1]处，第一反馈信号Y[1]至第四反馈信号Y[4]可以是D[n-2]、D[n-1]、D[n-2]和D[n-3]。另外，在点X[n]处，第一反馈信号Y[1]至第四反馈信号Y[4]可以是D[n]、D[n-1]、D[n-2]和D[n-1]。如在以上描述中，第二脉冲宽度调节器222可以基于在点X[n-1]和点X[n]处的第一反馈信号Y[1]至第四反馈信号Y[4]来调整第二最终输出信号Yout2的脉冲宽度。

在示例实施例中，第二最终输出信号Yout2可以是延迟了控制延迟时间tc的信号。控制延迟时间tc可以是由于第二脉冲宽度调节器222的延迟时间。在示例实施例中，控制延迟时间tc可以确定为满足等式2。

[等式2]

在等式2中，tff表示由于触发器的延迟时间，tc表示由于第二脉冲宽度调节器222的延迟时间，“T”表示第二最终输出信号Yout2的一个周期或者时钟信号的半个周期。

在示例实施例中，在点X[n-1]处，脉冲宽度控制器200可以出于确定第一先前数据位的状态的目的而使用第一反馈信号Y[1]和第二反馈信号Y[2]，并且可以出于确定第二先前数据位的状态的目的而使用第三反馈信号Y[3]和第四反馈信号Y[4]。例如，在点X[n-1]处，脉冲宽度控制器200可以出于确定第一先前数据位D[n-1]的状态的目的而使用为D[n-2]的第一反馈信号Y[1]和为D[n-1]的第二反馈信号Y[2]，并且可以出于确定第二先前数据位D[n-2]的状态的目的而使用为D[n-2]的第三反馈信号Y[3]和为D[n-3]的第四反馈信号Y[4]。在示例实施例中，第一反馈信号Y[1]至第四反馈信号Y[4]中的每个可以是相对于时钟信号CK和反相时钟信号CKB延迟给定时间tff的信号。给定时间tff可以是由于触发器FF1至FF4的延迟时间。

在示例实施例中，在点X[n]处，通过使第一反馈信号Y[1]和第二反馈信号Y[2]延迟延迟时间td而获得的第一延迟反馈信号Y[1]_d和第二延迟反馈信号Y[2]_d可以被用于确定第一先前数据位的状态。例如，在点X[n]处，脉冲宽度控制器200可以出于确定第一先前数据位D[n-1]的状态的目的而使用为D[n-2]的第一延迟反馈信号Y[1]_d和为D[n-1]的第二延迟反馈信号Y[2]_d。第一延迟反馈信号Y[1]_d和第二延迟反馈信号Y[2]_d可以包括诸如由于单独的延迟电路的延迟和由于内部互连的延迟的各种信号延迟。

如图12中所示，第二脉冲宽度调节器222可以基于第一反馈信号Y[1]至第四反馈信号Y[4]以及多个延迟信号S(t0)至S(t6)来输出第二最终输出信号Yout2。如图12中所示，第二最终输出信号Yout2的高持续时间可以在点X[n-1]和点X[n]处分别被增加或被补偿。因为第二脉冲宽度调节器222的操作类似于参照图9和图10描述的脉冲宽度调节器的操作，所以将省略附加的描述以避免冗余。

图13是示出根据发明构思的示例实施例的脉冲宽度控制器300的框图。

图14是示出图13的第0脉冲宽度调节器320的图。为了描述的简洁，这里将不重复与以上描述组件相关的描述。

参照图13和图14，脉冲宽度控制器300可以包括延迟信号产生器310、第0脉冲宽度调节器320至第二脉冲宽度调节器322、第一多路复用器MUX1和第二多路复用器MUX2以及第一触发器FF1和第二触发器FF2。

延迟信号产生器310可以从数据线DQ接收具体的数据模式DP0，并且可以输出多个延迟信号S(t0)至S(tn)。以上描述了延迟信号产生器310，因此，将省略附加的描述以避免冗余。

第0脉冲宽度调节器320至第二脉冲宽度调节器322中的每个可以接收多个延迟信号S(t0)至S(tn)，第0脉冲宽度调节器320至第二脉冲宽度调节器322可以基于接收的延迟信号分别输出第0中间信号Y0至第二中间信号Y2。

例如，如图14中所示，第0脉冲宽度调节器320可以包括上拉驱动器PUD和下拉驱动器PDD。如上所述，上拉驱动器PUD可以包括多个上拉单元PU，上拉单元PU中的每个可以在全部输入信号是“0”时输出高电平的信号。下拉驱动器PDD可以包括多个下拉单元PD，下拉单元PD中的每个可以在全部输入信号是“1”时输出低电平的信号。

在上拉驱动器PUD中的上拉单元PU0的输出信号和在下拉驱动器PDD中的下拉单元PD0的输出信号可以通过第一调整系数Cp1放大，在上拉驱动器PUD中的上拉单元PU1的输出信号和在下拉驱动器PDD中的下拉单元PD1的输出信号可以通过第二调整系数Cp2放大。相比于第一调整系数Cp1，第二调整系数Cp2的大小可以是显著大的。在示例实施例中，第一脉冲宽度调节器321和第二脉冲宽度调节器322的结构可以类似于图14的第0脉冲宽度调节器320的结构。

地电压VSS和电源电压VDD可以施加到第0脉冲宽度调节器320的第0输入端Z[0]和第一输入端Z[1]，地电压VSS可以施加到第一脉冲宽度调节器321的第0输入端Z[0]和第一输入端Z[1]，电源电压VDD可以施加到第二脉冲宽度调节器322的第0输入端Z[0]和第一输入端Z[1]。

在这种情况下，第0脉冲宽度调节器320的第0中间信号Y0可以与具有数据位“01”或“10”的数据模式中的输出信号相同。第一脉冲宽度调节器321的第一中间信号Y1可以与具有先前数据位“00”的数据模式中的输出信号相同。第二脉冲宽度调节器322的第二中间信号Y2可以与具有先前数据位“11”的数据模式中的输出信号相同。因为第0脉冲宽度调节器320至第二脉冲宽度调节器322的操作方法类似于参照图1A至图12描述的脉冲宽度调节器的操作方法，所以将省略附加的描述以避免冗余。

第一触发器FF1可以接收第一最终输出信号Yout1，并且可以响应于时钟信号CK输出第一反馈信号Y[1]。第二触发器FF2可以接收第二最终输出信号Yout2，并且可以响应于反相时钟信号CKB输出第二反馈信号Y[2]。

第一多路复用器MUX1可以基于第一反馈信号Y[1]和第二反馈信号Y[2]选择第0中间信号Y0至第二中间信号Y2中的一种以输出第一最终输出信号Yout1；第二多路复用器MUX2可以基于第一反馈信号Y[1]和第二反馈信号Y[2]选择第0中间信号Y0至第二中间信号Y2中的一种以输出第二最终输出信号Yout2。例如，在第一反馈信号Y[1]和第二反馈信号Y[2]表示数据位“10”或“01”的情况下，第一多路复用器MUX1和第二多路复用器MUX2可以选择第0中间信号Y0至第二中间信号Y2中的第0中间信号Y0；在第一反馈信号Y[1]和第二反馈信号Y[2]表示数据位“00”的情况下，第一多路复用器MUX1和第二多路复用器MUX2可以选择第0中间信号Y0至第二中间信号Y2中的第一中间信号Y1；在第一反馈信号Y[1]和第二反馈信号Y[2]表示数据位“11”的情况下，第一多路复用器MUX1和第二多路复用器MUX2可以选择第0中间信号Y0至第二中间信号Y2中的第二中间信号Y2。

如上所述，脉冲宽度控制器300可以针对具体数据模式产生其脉冲宽度被调整的多个中间信号，并且可以基于先前数据位的值选择多个中间信号中的任何一个并可以输出选择的信号作为最终输出信号。

图15是用于描述图13的脉冲宽度控制器300的操作的时序图。将参照图15来描述针对数据模式“1101”产生第一最终输出信号Yout1的示例实施例。为了描述的简洁，图15中未示出由于脉冲宽度控制器300的组件的延迟时间。然而，发明构思不限于此。

参照图13和图15，延迟信号产生器310可以产生第0延迟信号S(t0)和第一延迟信号S(t1)。第0延迟信号S(t0)可以在D[n]的部分持续时间中具有低电平，第一延迟信号S(t1)的相位可以相对于第0延迟信号S(t0)提前第一时间ta1。

如上所述，第0中间信号Y0可以等同于第0延迟信号S(t0)。原因是单独的脉冲宽度控制未被应用于与先前数据位是“01”或“10”的情况相关的第0中间信号Y0。如图15中所示，第一中间信号Y1可以具有其低持续时间减少的数据脉冲。原因是单独的脉冲宽度控制被应用于与先前数据位是“00”的情况相关的第一中间信号Y1。如图15中所示，第二中间信号Y2可以包括在D[n]的持续时间中具有低电平的数据脉冲。原因是单独的脉冲宽度控制被应用于与先前数据位是“11”的情况相关的第二中间信号Y2。

即，在点X[n-1]处，因为先前数据位是“11”，所以第二中间信号Y2可以被选择为第一最终输出信号Yout1。在示例实施例中，在具体时间点ts处，第0中间信号Y0可以被选择为第一最终输出信号Yout1。例如，在具体时间点ts处，第一反馈信号Y[1]可以从D[n-2]变为D[n]。在这种情况下，输入到第一多路复用器MUX1的第一反馈信号Y[1]和第二反馈信号Y[2]可以从D[n-2]/D[n-1]变为D[n]/D[n-1]。

在示例实施例中，在具体时间点ts处，从第一多路复用器MUX1输出的信号可以改变为第0中间信号Y0，但是第一最终输出信号Yout1可以正常输出。换言之，因为关于点X[n]的先前数据位是“10”或“01”，所以可不需要单独的脉冲宽度补偿。这样，即使反馈信号在具体数据持续时间中改变，发明构思的脉冲宽度控制器300也可以正常输出最终输出信号。

图16A和图16B是示出根据发明构思的示例实施例的存储器系统的框图。参照图16A，存储器系统40可以包括存储器装置41和存储器控制器42。存储器控制器42可以将指令CMD和地址ADDR发送到存储器装置41。存储器控制器42可以通过数据线DQ和数据选通线DQS将数据“DATA”发送到存储器装置41。

在示例实施例中，存储器控制器42可以包括脉冲宽度控制器400。例如，图1A至图15的脉冲宽度控制器100、200和300被配置为在存储器控制器的输入级控制接收的数据信号的脉冲宽度。相反，图16A的脉冲宽度控制器400可以在存储控制器42的输出级提前调整数据信号的脉冲宽度，并且可以将调整了脉冲宽度的数据信号发送到存储器装置41。在数据信号不能根据数据线DQ的负载正常地完全摆动的情况下，可以通过提前调整脉冲宽度以发送数据信号来确保有效裕度。

参照图16B，存储器系统40′可以包括存储器装置41′和存储器控制器42′。以上描述了存储器控制器41′和存储器装置42′，因此，将省略附加的描述以避免冗余。

在示例实施例中，存储器装置42′可以包括脉冲宽度控制器400′。脉冲宽度控制器400′可以提前调整数据信号的脉冲宽度，并且可以通过数据线DQ将调整了脉冲宽度的数据信号发送到存储器控制器42′。

即，如图16A和图16B中所示，存储器装置41'或存储器控制器42可以被配置为提前调整数据信号的脉冲宽度，并且发送具有调整的脉冲宽度的数据信号。

图17是示出图16A的脉冲宽度控制器400的框图。图18是用于描述脉冲宽度控制器400的操作的时序图。为了描述的简洁，将参照脉冲宽度控制器400来描述示例实施例，但发明构思不限于此。参照图17和图18，脉冲宽度控制器400可以包括延迟信号产生器410和脉冲宽度调节器420。

延迟信号产生器410可以基于输入数据信号S(t0)输出多个延迟信号S(t1)至S(t5)。例如，延迟信号产生器410可以包括第一延迟器411至第五延迟器415。第一延迟器411至第五延迟器415中的每个可以使输入信号延迟给定时间并输出。

第一延迟器411可以使输入信号S(t0)延迟第一时间，并且可以输出第一延迟信号S(t1)。在示例实施例中，第一延迟信号S(t1)可以对应于输入数据D[n]。第二延迟器412可以使第一延迟信号S(t1)延迟第二时间，并且可以输出第二延迟信号S(t2)。即，输入信号S(t0)以及第一延迟信号S(t1)和第二延迟信号S(t2)的时序可以在图18中示出。

第三延迟器413可以可以使与输入数据D[n]对应的第一延迟信号S(t1)延迟半个周期时间，并且可以输出第三延迟信号S(t3)。第四延迟器414可以使第三延迟信号S(t3)延迟一个周期，并且可以输出第四延迟信号S(t4)。第五延迟器415可以使第四延迟信号S(t4)延迟一个周期，并且可以输出第五延迟信号S(t5)。即，第三延迟信号S(t3)至第五延迟信号S(t5)的时序可以在图18中示出。

即，在输入数据具有数据模式“00010”的情况下，输入信号S(t0)以及第一延迟信号S(t1)至第五延迟信号S(t5)可以具有图18中所示的波形。

脉冲宽度调节器420可以接收输入信号S(t0)以及第一延迟信号S(t1)至第五延迟信号S(t5)，并且可以基于接收的信号来调整数据线DQ上的信号的脉冲宽度。例如，在输入数据具有数据模式“00010”的情况下，脉冲宽度调节器420可以调整在与数据位“1”对应的持续时间中的脉冲宽度，使得数据线DQ的信号具有比一个周期长的高持续时间。

这样，可以确保根据数据线DQ的RC负载的信号裕度。例如，在未调整脉冲宽度的情况下，根据RC负载的信号可以具有通过图18的虚线示出的波形。在这种情况下，有效裕度可以是第一时间T1。相反，在通过根据发明构思的示例实施例的脉冲宽度控制器400调整脉冲宽度的情况下，根据RC负载的信号可以具有通过图18的实线示出的波形；在这种情况下，有效裕度可以是比第一时间T1长的第二时间T2。即，可以通过基于先前发送到存储器装置的数据位调整与当前提供的数据位对应的脉冲宽度来确保信号裕度。

图19A至图19C是示出根据发明构思的包括脉冲宽度控制器PWC的电子装置的框图。为了描述的简洁，这里将不重复参照以上组件给出的描述。

参照图19A，系统1000可以包括第一装置1100和第二装置1200。第一装置1100和第二装置1200可以是在系统1000中交换诸如数据信号、电信号、模拟信号或数字信号的信息信号的装置。在示例实施例中，第一装置1100和第二装置1200中的每个可以是诸如信号发送器、信号接收器、知识产权(IP)块、电子模块或电子电路的信息处理装置。

第一装置1100和第二装置1200可以分别包括脉冲宽度控制器1110和1210。脉冲宽度控制器1110和1210中的每个可以是参照图1A至图15描述的脉冲宽度控制器。即，脉冲宽度控制器1110/1210可以被配置为调整从装置1200/1100接收的信号的脉冲宽度。

参照图19B，系统2000可以包括第一装置2100和第二装置2200，第一装置2100和第二装置2200可以分别包括脉冲宽度控制器2110和2210。脉冲宽度控制器2110和2210中的每个可以是参照图16A至图18描述的脉冲宽度控制器。即，第一装置2100和第二装置2200中的每个可以被配置为提前调整信号的脉冲宽度并且发送具有调整的脉冲宽度的信号。

参照图19C，系统3000可以包括第一装置3100和第二装置3200，第一装置3100可以包括第一脉冲宽度控制器3110和第二脉冲宽度控制器3120。第一脉冲宽度控制器3110可以是参照图16A至图18描述的脉冲宽度控制器，第二脉冲宽度控制器3120可以是参照图1A至图15描述的脉冲宽度控制器。即，第一装置3100可以被配置为提前调整信号的脉冲宽度并发送具有调整的脉冲宽度的信号，或者可以被配置为基于接收的信号的先前数据位值来调整当前点处的脉冲宽度。

图20是示出根据发明构思的示例实施例的应用具有脉冲宽度控制器的发送器和接收器的电子系统的框图。参照图20，在示例实施例中，电子系统4000可以实施为便携式通信终端、个人数字助理(PDA)、便携式多媒体播放器(PMP)、智能手机或可穿戴装置的形式，或者实施为诸如个人计算机、服务器、工作站或笔记本电脑的计算系统的形式。

电子系统4000可以包括应用处理器4100(或中央处理单元)、显示器4220和图像传感器4230。应用处理器4100可以包括DigRF主机4110、显示串行接口(DSI)主机4120、相机串行接口(CSI)主机4130和物理层(PHY)4140。

DSI主机4120可以通过DSI与显示器4220的DSI装置4225通信。在示例实施例中，光学串行化器SER可以在DSI主机4120中实施。例如，光学解串行化器DES可以在DSI装置4225中实施。CSI主机4130可以通过CSI与图像传感器4230的CSI装置4235通信。在示例实施例中，光学解串行化器DES可以在CSI主机4130中实施。例如，光学串行化器SER可以在CSI装置4235中实施。

电子系统4000还可以包括用于与应用处理器4100通信的射频(RF)芯片4240。RF芯片4240可以包括物理层4242、DigRF从机(或从设备，slave)4244和天线4246。在示例实施例中，RF芯片4240的物理层4242以及应用处理器4100的物理层4140可以通过MIPI DigRF接口彼此交换数据。

电子系统4000还可以包括工作存储器4250和嵌入式/卡存储4255。工作存储器4250和嵌入式/卡存储4255可以存储从应用处理器4100接收的数据。工作存储器4250和嵌入式/卡存储4255可以将存储在其中的数据提供到应用处理器4100。

工作存储器4250可以临时存储由或将由应用处理器4100处理的数据。工作存储器4250可以包括诸如静态随机存取存储器(SRAM)、动态RAM(DRAM)或同步DRAM(SDRAM)的易失性存储器或者诸如闪存、PRAM、MRAM、ReRAM或FRAM的非易失性存储器。不论是否供应电力，嵌入式/卡存储4255都可以存储数据。

电子系统4000可以通过微波存取全球互操作性(WiMAX)4260、无线局域网(WLAN)4262和超宽带(UWB)4264与外部系统通信。

电子系统4000还可以包括用于处理语音信息的扬声器4270和麦克风(MIC)4275。电子系统4000还可以包括用于处理位置信息的全球定位系统(GPS)装置4280。电子系统4000还可以包括用于管理外围装置之间的连接的桥接芯片4290。

在示例实施例中，电子系统4000的每个组件或者包括在组件中的每个单元可以通过使用根据发明构思的脉冲宽度控制器来调整接收的信号的脉冲宽度，或者可以通过使用根据发明构思的脉冲宽度控制器提前调整信号的脉冲宽度并且可以发送具有调整的脉冲宽度的信号。

根据发明构思的示例实施例，电子装置可以基于先前数据位调整与当前数据位对应的数据信号的脉冲宽度。因此，提供了具有改善的可靠性的信号接收器的操作方法、脉冲宽度控制器以及包括该信号接收器和脉冲宽度控制器的电子装置。

根据一个或更多个示例实施例，可以使用硬件、硬件和软件的组合或者存储可执行以执行其功能的软件的非暂时性存储媒介来实施以上描述的包括脉冲宽度控制器100、200、300、400的元件(诸如，以控制逻辑、延迟信号产生器和脉冲宽度控制判决反馈产生器(PWC-DFE)为例)以及其子元件(例如，脉冲宽度调节器、采样器、第一延迟器至第m延迟器)的单元和/或装置。

可以使用诸如但不限于一个或更多个处理器、一个或更多个中央处理单元(CPU)、一个或更多个控制器、一个或更多个运算逻辑单元(ALU)、一个或更多个数字信号处理器(DSP)、一个或更多个微型计算器、一个或更多个现场可编程门阵列(FPGA)、一个或更多个片上系统(SoC)、一个或更多个可编程逻辑单元(PLU)、一个或更多个微处理器、一个或更多个专用集成电路(ASIC)或者任何其它装置或能够以限定的方式响应和执行指令的装置的处理电路来实施硬件。

为了独立地或共同地指示或配置硬件装置以按要求操作，软件可以包括计算机程序、程序代码、指令或它们的一些组合。计算机程序和/或程序代码可以包括能够通过一个或更多个硬件装置(诸如上述硬件装置中的一个或更多个)实施的程序或计算机可读指令、软件组件、软件模块、数据文件、数据结构等。程序代码的示例包括由编译器产生的机器代码和使用解释器执行的更高级程序代码两者。

例如，当硬件装置是计算机处理装置(例如，一个或更多个处理器、CPU、控制器、ALU、DSP、微型计算机、微处理器等)时，计算机处理装置可以被配置为根据程序代码通过执行运算、逻辑和输入/输出操作来执行程序代码。一旦程序代码被加载到计算机处理装置中，计算机处理装置就可以被编程为执行程序代码，从而将计算机处理装置转换成专用计算机处理装置。在更具体的示例中，当程序代码加载到处理器中时，处理器变得被编程以执行与其对应的程序代码和操作，从而将处理器转换成专用处理器。在另外的示例中，硬件装置可以是定制成专用处理电路(例如，ASIC)的集成电路。

诸如计算机处理装置的硬件装置可以运行操作系统(OS)以及在OS上运行的一个或更多个软件应用。计算机处理装置还可以响应于软件的执行来存取、存储、操纵、处理和创建数据。为了简单起见，一个或更多个示例实施例可以被例示为一个计算机处理装置；然而，本领域技术人员将领会的是，硬件装置可以包括多个处理元件和多种类型的处理元件。例如，硬件装置可以包括多个处理器或者处理器和控制器。另外，其它处理配置是可能的，诸如并行处理器。

软件和/或数据可以在能够将指令或数据提供到硬件装置或者由硬件装置解释的任何类型的存储媒介(包括但不限于任何机械、组件、物理或虚拟装置)或者计算机存储媒介或装置中永久地或暂时地实施。软件还可以分布在网络耦合的计算机系统上，从而以分布方式存储和执行软件。特别地，例如，软件和数据可以由一个或多个计算机可读记录媒介(包括这里所讨论的有形或非暂时性计算机可读存储媒介)存储。

存储媒介还可以包括根据一个或更多个示例实施例的在单元和/或装置处的一个或更多个存储装置。一个或更多个存储装置可以是有形或非暂时性计算机可读存储媒介，诸如，随机存取存储器(RAM)、只读存储器(ROM)、永久大容量存储装置(诸如磁盘驱动器)和/或能够存储和记录数据的任何其它类似的数据存储装置。一个或更多个存储装置可以被配置为存储用于一个或更多个操作系统和/或用于实施在此描述的示例实施例的计算机程序、程序代码、指令或它们的一些组合。计算机程序、程序代码、指令或它们的一些组合还可以使用驱动装置从单独的计算机可读存储媒介加载到一个或更多个存储装置中和/或一个或更多个计算机处理装置中。这样单独的计算机可读存储媒介可以包括通用串行总线(USB)闪存驱动器、记忆棒、蓝光/DVD/CD-ROM驱动器、存储卡和/或其它类似计算机可读存储媒介。计算机程序、程序代码、指令或它们的一些组合可以经由网络接口而不是经由计算机可读存储媒介从远程数据存储装置加载到一个或更多个存储装置中和/或一个或更多个计算机处理装置中。另外，计算机程序、程序代码、指令或它们的一些组合可以从远程计算系统加载到一个或更多个存储装置中和/或一个或更多个处理器中，该远程计算系统被配置为在网络上传输和/或分布计算机程序、程序代码、指令或它们的一些组合。远程计算系统可以经由有线接口、空中接口和/或任何其它类似媒介来传输和/或分布计算机程序、程序代码、指令或它们的一些组合。

出于示例实施例的目的，可以具体设计和构造一个或更多个硬件装置、存储媒介、计算机程序、程序代码、指令或它们的一些组合，或者它们可以是出于示例实施例的目的而被改变和/或被修改的已知装置。

虽然已经参照发明构思的一些示例实施例描述了发明构思的示例实施例，但是对于本领域普通技术人员将明显地是，在不脱离如权利要求中所阐述的发明构思的精神和范围的情况下，可以对其做出各种改变和修改。

Claims (23)

1.一种信号接收器的操作方法，所述操作方法包括：

通过信号线顺序地接收第0位和第一位；以及

基于第0位和第一位的值是否相同而根据第0位和第一位的值来选择性地调整与第一位对应的第一信号的第一高持续时间和第一低持续时间中的一个的宽度。

2.根据权利要求1所述的操作方法，其中，

当第0位和第一位的值是逻辑高时，第一信号的第一低持续时间的宽度增加，并且

当第0位和第一位的值是逻辑低时，第一信号的第一高持续时间的宽度增加。

3.根据权利要求1所述的操作方法，所述操作方法还包括：

在接收第0位和第一位之后接收第二位；

响应于第0位和第一位相同，基于第0位和第一位的值来调整与第二位对应的第二信号的第二高持续时间和第二低持续时间中的一个的宽度；以及

响应于第一位和第二位相同，基于第一位的值和第二位的值来调整第二信号的第二高持续时间和第二低持续时间中的一个的宽度。

4.根据权利要求3所述的操作方法，其中，

当第0位和第一位的值是逻辑高时或者当第一位和第二位的值是逻辑高时，第二信号的第二低持续时间的宽度增加，

当第0位和第一位的值是逻辑低时或者当第一位和第二位的值是逻辑低时，第二信号的第二高持续时间的宽度增加。

5.根据权利要求3所述的操作方法，其中，

当第0位至第二位具有相同的值时，第二信号的第二高持续时间和第二低持续时间中的一个的宽度增加第一量，

当第0位至第二位中的一个与其余位不同时，第二信号的第二高持续时间和第二低持续时间中的一个的宽度增加比第一量短的第二量。

6.根据权利要求3所述的操作方法，其中，当第0位和第一位彼此不同且第一位和第二位彼此不同时，不调整第二信号的第二高持续时间的宽度和第二低持续时间的宽度。

7.一种脉冲宽度控制器，所述脉冲宽度控制器包括：

接口，被配置为接收信号；以及

处理电路，被配置为：对输出信号进行采样以输出第0反馈信号；使第0反馈信号延迟以输出第一反馈信号；当第0反馈信号和第一反馈信号的值相同时，调整输出信号的高持续时间和低持续时间中的一个的宽度。

8.根据权利要求7所述的脉冲宽度控制器，其中，信号与通过相同的线接收的多个位相关，处理电路被配置为基于信号输出多个延迟信号。

9.根据权利要求8所述的脉冲宽度控制器，其中，处理电路包括：

多个反相器电路，被配置为接收多个延迟信号中的各个延迟信号，并且输出多个反相延迟信号中的各个反相延迟信号；

上拉驱动器，被配置为基于多个反相延迟信号、第0反馈信号和第一反馈信号来调整输出信号的高持续时间的宽度；以及

下拉驱动器，被配置为基于多个反相延迟信号、第0反馈信号和第一反馈信号来调整输出信号的低持续时间的宽度。

10.根据权利要求9所述的脉冲宽度控制器，其中，处理电路被配置为：

产生至少一个延迟系数和至少一个调整系数；以及

基于所述至少一个延迟系数输出多个延迟信号，其中，

上拉驱动器和下拉驱动器基于所述至少一个调整系数来控制输出信号的高持续时间的宽度和低持续时间的宽度。

11.根据权利要求8所述的脉冲宽度控制器，其中，所述处理电路被配置为：

当第0反馈信号和第一反馈信号均为逻辑高时，基于所述多个延迟信号来增加输出信号的低持续时间的宽度；以及

当第0反馈信号和第一反馈信号均为逻辑低时，基于多个延迟信号来增加输出信号的高持续时间的宽度。

12.根据权利要求8所述的脉冲宽度控制器，其中，处理电路还被配置为：

使第一反馈信号延迟以输出第二反馈信号；

当第0反馈信号和第一反馈信号是逻辑高时或者当第一反馈信号和第二反馈信号是逻辑高时，基于所述多个延迟信号来增加输出信号的低持续时间的宽度；以及

当第0反馈信号和第一反馈信号是逻辑低时或者当第一反馈信号和第二反馈信号是逻辑低时，基于所述多个延迟信号来增加输出信号的高持续时间的宽度。

13.根据权利要求12所述的脉冲宽度控制器，其中，

所述多个位包括第0位、第一位和第二位，

第0位至第二位通过相同的线经由接口被顺序地接收，并且

第0反馈信号对应于第二位，第一反馈信号对应于第一位，且第二反馈信号对应于第0位。

14.一种电子装置，所述电子装置包括：

延迟信号产生器，被配置为顺序地接收具有第0位、第一位和第二位的信号，并且使信号延迟以产生多个延迟信号；以及

脉冲宽度控制判决反馈均衡器，被配置为在第0位和第一位相同时或者在第一位和第二位相同时基于所述多个延迟信号来调整输出信号的高持续时间和低持续时间中的一个的宽度。

15.根据权利要求14所述的电子装置，其中，脉冲宽度控制判决反馈均衡器被配置为：

当第0位和第一位是逻辑高时或者当第一位和第二位是逻辑高时，使输出信号的低持续时间的宽度增加，

当第0位和第一位是逻辑低时或者当第一位和第二位是逻辑低时，使输出信号的高持续时间的宽度增加。

16.根据权利要求14所述的电子装置，其中，脉冲宽度控制判决反馈均衡器被配置为：

当第0位至第二位相同时，使输出信号的高持续时间和低持续时间中的一个的宽度增加第一量；以及

当第0位和第一位相同且第一位和第二位不同时或者当第0位和第一位不同且第一位和第二位相同时，使输出信号的高持续时间和低持续时间中的一个的宽度增加比第一量短的第二量。

17.根据权利要求14所述的电子装置，所述电子装置还包括：

控制逻辑，被配置为将至少一个延迟系数提供到延迟信号产生器，并且将至少一个调整系数提供到脉冲宽度控制判决反馈均衡器，其中，

延迟信号产生器被配置为基于所述至少一个延迟系数来输出所述多个延迟信号，并且

脉冲宽度控制判决反馈均衡器被配置为基于所述至少一个调整系数来调整输出信号的高持续时间和低持续时间中的一个的宽度。

18.根据权利要求14所述的电子装置，其中，脉冲宽度控制判决反馈均衡器包括：

采样器，被配置为对输出信号采样以输出与第二位对应的第0反馈信号；

第一延迟器，被配置为使第0反馈信号延迟以输出与第一位对应的第一反馈信号；

第二延迟器，被配置为使第一反馈信号延迟以输出与第0位对应的第二反馈信号；以及

脉冲宽度调节器，被配置为：接收所述多个延迟信号以及第0反馈信号至第二反馈信号，并且在第0反馈信号和第一反馈信号相同时或在第一反馈信号和第二反馈信号相同时调整输出信号的高持续时间和低持续时间中的一个的宽度。

19.根据权利要求14所述的电子装置，其中，脉冲宽度控制判决反馈均衡器包括：

第一触发器，被配置为接收输出信号的第一输出信号，并且响应于时钟信号输出第一反馈信号；

第二触发器，被配置为接收输出信号的第二输出信号，并且响应于通过使时钟信号反相而获得的反相时钟信号来输出第二反馈信号；

第三触发器，被配置为接收第一反馈信号，并且响应于反相时钟信号输出第三反馈信号；

第四触发器，被配置为接收第二反馈信号，并且响应于时钟信号输出第四反馈信号；

第一脉冲宽度调节器，被配置为基于第一反馈信号、第二反馈信号、第三反馈信号、第四反馈信号和所述多个延迟信号来输出第一输出信号；以及

第二脉冲宽度调节器，被配置为基于第一反馈信号、第二反馈信号、第三反馈信号、第四反馈信号和所述多个延迟信号来输出第二输出信号。

20.根据权利要求14所述的电子装置，其中，脉冲宽度控制判决反馈均衡器包括：

第0脉冲宽度调节器，被配置为响应于地电压和电源电压来基于所述多个延迟信号产生第0中间信号；

第一脉冲宽度调节器，被配置为响应于电源电压来基于所述多个延迟信号产生第一中间信号；

第二脉冲宽度调节器，被配置为响应于地电压来基于所述多个延迟信号产生第二中间信号；

第一触发器，被配置为接收输出信号的第一输出信号，并且响应于时钟信号输出第一反馈信号；

第二触发器，被配置为接收输出信号的第二输出信号，并且响应于通过使时钟信号反相而获得的反相时钟信号来输出第二反馈信号；

第一多路复用器，被配置为基于第一反馈信号和第二反馈信号来输出第0中间信号、第一中间信号和第二中间信号中的一个作为第一输出信号；以及

第二多路复用器，被配置为基于第一反馈信号和第二反馈信号来输出第0中间信号、第一中间信号和第二中间信号中的一个作为第二输出信号。

21.根据权利要求14所述的电子装置，其中，所述多个延迟信号包括第一延迟信号至第五延迟信号，其中，延迟信号产生器包括：

第一延迟器，被配置为通过使信号延迟来产生第一延迟信号；

第二延迟器，被配置为通过使第一延迟信号延迟来产生第二延迟信号；

第三延迟器，被配置为通过使第一延迟信号延迟信号的半个周期来产生第三延迟信号；

第四延迟器，被配置为通过使第三延迟信号延迟信号的一个周期来产生第四延迟信号；以及

第五延迟器，被配置为通过使第四延迟信号延迟信号的一个周期来产生第五延迟信号。

22.根据权利要求21所述的电子装置，其中，脉冲宽度控制判决反馈均衡器被配置为：

基于信号以及第一延迟信号至第五延迟信号调整输出信号的高持续时间和低持续时间中的一个的宽度，以产生调整的输出信号；以及

将调整的输出信号发送到外部装置。

23.一种信号发送器，所述信号发送器包括：

延迟信号产生器，被配置为接收具有第0位、第一位和第二位的信号，并且通过使信号延迟来产生多个延迟信号；以及

脉冲宽度调节器，被配置为：当第0位和第一位相同时或者当第一位和第二位相同时，调整输出信号的高持续时间和低持续时间中的一个的宽度，以产生调整的输出信号；以及通过数据线将调整的输出信号输出到外部装置。