KR101839892B1 - 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로 - Google Patents

파이프 래치 제어회로 및 이를 활용한 반도체 집적회로 Download PDF

Info

Publication number
KR101839892B1
KR101839892B1 KR1020110126142A KR20110126142A KR101839892B1 KR 101839892 B1 KR101839892 B1 KR 101839892B1 KR 1020110126142 A KR1020110126142 A KR 1020110126142A KR 20110126142 A KR20110126142 A KR 20110126142A KR 101839892 B1 KR101839892 B1 KR 101839892B1
Authority
KR
South Korea
Prior art keywords
signal
pipe
read
abandoned
registration fee
Prior art date
Application number
KR1020110126142A
Other languages
English (en)
Other versions
KR20130059911A (ko
Inventor
정춘석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110126142A priority Critical patent/KR101839892B1/ko
Priority to US13/341,005 priority patent/US8873306B2/en
Priority to TW101103915A priority patent/TWI536380B/zh
Priority to CN201210085618.3A priority patent/CN103137177B/zh
Publication of KR20130059911A publication Critical patent/KR20130059911A/ko
Application granted granted Critical
Publication of KR101839892B1 publication Critical patent/KR101839892B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Abstract

본 발명의 실시예에 따른 파이프 래치 제어회로는 제 1 신호를 입력받아 제어신호에 응답하여 읽기신호를 생성하는 읽기명령 제어부를 포함하며, 상기 읽기명령 제어부는, 상기 제어신호에 응답하여 상기 내부클럭에 따라 상기 제 1 신호를 지연한 제 2 신호 또는 상기 제 1 신호를 선택하여 상기 읽기신호로 생성하는 것을 특징으로 한다.

Description

파이프 래치 제어회로 및 이를 활용한 반도체 집적회로 {Pipe Latch Control Circuit And Semiconductor Integrated Circuit Using the same}
본 발명은 반도체 집적회로에 관한 것으로, 특히 반도체 집적회로의 파이프 래치 제어회로에 관한 것이다.
일반적으로 동기식 메모리는 연속적인 데이터의 입출력을 위하여 파이프 래치를 갖는다. 파이프 래치는 셀로부터 전달된 데이터를 저장하였다가 클럭에 동기되어 순차적으로 데이터를 내보내는 역할을 하는 회로이다.
일반적으로 파이프 래치의 수가 많으면 데이터를 출력하는데 필요한 대기시간이 길어 데이터를 안정적으로 출력할 수 있으나, 파이프 래치가 차지하는 면적이 넓어지고, 데이터 출력에 필요한 대기시간이 길어 고속동작에 적합하지 않다.
반대로, 파이프 래치의 수를 줄이면 데이터를 출력하는데 필요한 대기시간은 짧아지나 데이터 출력에 필요한 타이밍 마진을 확보하지 못하여 동작의 신뢰성을 확보하지 못한다.
도 1은 일반적인 파이프 래치에 의한 데이터 출력 타이밍도이다. 도 1에 도시된 바와 같이 제 1 읽기명령(RD1)에 의한 데이터는 소정시간(tA) 후에 제 1 파이프 래치(PIPE0)에 저장된다. 소정시간(tA)은 반도체 메모리 셀에서 데이터를 감지하여 파이프 래치에 저장되는 시간이다.
제 2 읽기명령(RD2)에 의한 데이터는 제 1 파이프 래치(PIPE0)에 저장된 데이터가 출력되지 않았기 때문에 제 2 읽기명령(RD2)이 있은 후에 소정시간(tA) 후에 제 2 파이프 래치(PIPE1)에 저장된다. 제 3 읽기명령(RD3)에 의한 데이터는 제 1 파이프 래치 및 제 2 파이프 래치에 저장된 데이터가 출력되지 않았기 때문에 제 3 읽기명령(RD3)이 있은 후에 소정시간(tA)이 지난 후에 제 3 파이프 래치(PIPE2)에 저장된다. 제 1 카스 레이턴시(CAS Latency, CL1)이후에 제 1 파이프 래치에 저장되어 있던 데이터(DQ)가 출력된다.
여기서, 카스 레이턴시(CAS Latency)는 외부 클럭신호의 한 주기를 단위 시간으로 읽기명령이 인가되는 시점에서 데이터가 출력되어야 하는 시점까지의 시간 정보를 가지고 있다.
제 1 카스 레이턴시(CL1) 이후에 제 1 파이프 래치에 저장되어 있던 데이터가 출력되기 시작하여 제 4 읽기명령(RD4)이 있은 후에 소정시간(tA)까지 데이터 출력이 완료되지 못하여 동작의 신뢰성을 확보하지 못하는 문제점이 발생한다.
본 발명은 읽기명령의 클럭을 조정하여, 파이프 래치의 수를 조절할 수 있는 파이프 래치 제어회로 및 그를 이용한 반도체 집적회로를 제공한다.
본 발명의 실시예에 따른 파이프 래치 제어회로는 제 1 신호를 입력받아 제어신호에 응답하여 읽기신호를 생성하는 읽기명령 제어부를 포함하며, 상기 읽기명령 제어부는, 상기 제어신호에 응답하여 상기 내부클럭에 따라 상기 제 1 신호를 지연한 제 2 신호 또는 상기 제 1 신호를 선택하여 상기 읽기신호로 생성하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 집적회로는 제 1 신호를 입력받아 제어신호에 응답하여 읽기신호를 생성하는 읽기명령 제어부; 상기 읽기신호에 응답하여 파이프 입력 신호를 생성하는 파이프 제어신호 생성부; 상기 파이프 입력 신호에 응답하여 파이프 제어신호를 생성하는 파이프 입력 제어부; 상기 파이프 제어신호에 응답하여 데이터를 저장하는 파이프 래치부; 및 출력클럭에 응답하여 상기 데이터를 출력하는 데이터 출력부를 포함하며, 상기 읽기명령 제어부는, 상기 제어신호에 응답하여 상기 내부클럭에 따라 상기 제 1 신호를 지연한 제 2 신호 또는 상기 제 1 신호를 선택하여 상기 읽기신호로 생성하는 것을 특징으로 하는 반도체 집적회로.
본 발명은 파이프 래치의 수를 조절함으로써, 칩의 회로면적을 줄일 수 있다.
도 1은 일반적인 파이프 래치에 의한 데이터 출력 타이밍도,
도 2는 본 발명의 실시예에 따른 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로,
도 3은 본 발명의 실시예에 따른 읽기신호 및 파이프 제어신호 타이밍도,
도 4는 본 발명의 실시예에 따른 읽기명령 제어부,
도 5는 본 발명의 다른 실시예에 따른 읽기명령 제어부,
도 6은 본 발명의 실시예에 따른 읽기신호 타이밍도,
도 7은 본 발명의 실시예에 따른 반도체 집적 회로의 파이프 제어 신호의 타이밍도,
도 8은 본 발명의 실시예에 따른 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로의 타이밍도,
도 9는 본 발명의 다른 실시예에 따른 파이프 래치부,
도 10은 본 발명의 다른 실시예에 따른 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로의 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로이다.
도 2를 참조하면, 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로는 읽기명령 제어부(100), 파이프 제어신호 생성부(200), 파이프 입력 제어부(300), 파이프 래치부(400) 및 데이터 출력부(500)를 포함한다.
읽기명령 제어부(100)는 내부클럭(CLK), 제어신호(ctrl) 및 제 1 신호(Read_com)에 응답하여 읽기신호(Read)를 생성한다.
읽기명령 제어부(100)에 인가되는 제어신호(ctrl)는 모드레지스터 셋(MRS, Mode Resister Sets) 또는 테스트 모드 신호(Test Mode)에 의하여 활성화 되는 신호이다.
도 3을 참조하면, 제 1 신호(Read_com)는 클럭(ex_clk)에 동기되어 클럭(ex_clk)의 4주기(4*tCK)마다 읽기명령(RD)을 생성한다.
본 발명의 실시예에서는, 제 1 신호(Read_com)는 4주기(4*tCK)마다 읽기명령(RD)을 생성하는 것을 예시한다. 또한, 읽기신호(Read)의 펄스 폭은 1주기(1*tCK)임을 예시한다.
읽기명령 제어부(100)는 제 1 신호(Read_com)를 읽기신호(Read)로 선택하거나, 제 1 신호(Read_com)를 내부클럭(CLK)에 응답하여 지연한 신호를 읽기신호(Read)로 선택한다.
이때, 읽기명령 제어부(100)는 제어신호(ctrl)에 응답하여 읽기신호(Read)를 출력한다.
도 3은 본 발명의 실시예에 따른 읽기신호 및 파이프 제어신호 타이밍도이다.
도 3을 참조하면, 파이프 제어신호 생성부(200)는 읽기신호(Read)에 응답하여 파이프 입력신호(PINB)를 생성한다. 본 발명의 실시예에서는, 파이프 입력신호(PINB)는 읽기신호(Read)의 반전된 신호임을 예시한다.
파이프 입력 제어부(300)는 파이프 입력 신호(PINB)에 응답하여 파이프 제어신호(PINB<0:2>)을 생성한다.
복수의 파이프 제어신호(PINB<0:2>)는 파이프 입력 신호(PINB)에 응답하여 일정한 클럭 단위로 순차적으로 활성화 되는 신호를 말한다.
파이프 입력 제어부(300)는 파이프 입력 신호(PINB)가 입력되면 파이프 입력 신호의 논리레벨 천이에 따라 일정한 클럭 단위로 파이프 제어신호(PINB<0:2>)를 생성한다.
파이프 래치부(400)는 파이프 제어신호(PINB<0:2>)에 응답하여 입력데이터(DATA_int)를 순차적으로 저장한다.
파이프 래치부(400)는 제 1 파이프 래치 내지 제 3 파이프 래치를 포함한다. 제 1 파이프 래치는 제 1 파이프 제어신호(PINB<0>)에 응답하여 입력데이터(DATA_int)를 저장한다. 제 2 파이프 래치는 제 2 파이프 제어신호(PINB<1>)에 응답하여 입력데이터(DATA_int)를 저장한다. 제 3 파이프 래치는 제 3 파이프 제어신호(PINB<2>)에 응답하여 입력데이터(DATA_int)를 저장한다.
데이터 출력부(500)는 출력클럭(CLK_do)에 응답하여 파이프 래치부(400)의 제 1 내지 제 3 파이프 래치에 저장되어 있는 입력데이터(DATA_int)를 데이터(DQ)로 출력한다.
도 4는 본 발명의 실시예에 따른 읽기명령 제어부(100)이다.
도 4를 참조하면, 읽기명령 제어부(100)는 쉬프터(110) 및 선택부(120)를 포함한다.
읽기명령 제어부(100)는 내부클럭(CLK), 제어신호(ctrl) 및 제 1 신호(Read_com)에 응답하여 읽기신호(Read)를 생성한다.
쉬프터(110)는 내부클럭(CLK)에 응답하여 제 1 신호(Read_com)를 지연하여 제 2 신호(Read_dl)를 생성한다.
쉬프터(110)는 플립플롭(flip-flop)으로 구성될 수 있으며, 내부클럭(CLK)에 응답하여 제 1 신호(Read_com)를 지연하여 제 2 신호(Read_dl)을 생성한다.
선택부(120)는 제어신호(ctrl)에 따라 제 1 신호(Read_com) 또는 제 2 신호(Read_dl)를 읽기신호(Read)로 선택한다.
보다 구체적으로, 제어신호(ctrl)는 파이프 래치의 수에 따라 제 2 신호(Read_dl)의 지연량을 결정하며, 제 1 신호(Read_com) 또는 제 2 신호(Read_dl)를 읽기신호(Read)로 선택한다.
도 5는 본 발명의 다른 실시예에 따른 읽기명령 제어부(100)이다.
도 5를 참조하면, 읽기명령 제어부(100)는 쉬프터(111) 및 선택부(120)를 포함한다.
읽기명령 제어부(100)는 제어신호(ctrl) 및 제 1 신호(Read_com)에 응답하여 파이프 입력 신호(PINB)를 생성한다.
쉬프터(111)는 제 1 신호(Read_com)를 지연하여 제 2 신호(Read_dl)를 생성한다.
쉬프터(111)는 지연소자로 구성될수 있으며, 제 1 신호(Read_com)를 지연하여 제 2 신호(Read_dl)를 생성한다.
선택부(120)는 제어신호(ctrl)에 따라 제 1 신호(Read_com) 또는 제 2 신호(Read_dl)를 파이프 입력 신호(PINB)로 생성한다.
제어신호(ctrl)는 제 2 신호(Read_dl)의 지연량을 결정하며, 제 1 신호(Read_com) 또는 제 2 신호(Read_dl)를 선택한다.
도 6은 본 발명의 실시예에 따른 읽기신호(Read) 타이밍도이다.
읽기명령 제어부(100)가 제 1 신호(Read_com) 또는 제 2 신호(Read_dl)을 읽기신호(Read)로 선택할 때 타이밍도를 비교하면, 제 2 신호(Read_dl)을 읽기신호(Read)로 선택할 경우, 제 1 신호(Read_com)보다 1클럭 지연된 형태로 출력된다. 본 발명의 실시예에서는 제 2 신호(Read_dl)의 읽기명령(RD)이 제 1 신호(Read_dl)의 읽기명령(RD)에 비하여 1클럭 지연된 것을 예시한다. 따라서 본 발명의 다른 실시예에서는, 1클럭 이상 지연된 것을 실시예로 포함한다.
도 7은 본 발명의 실시예에 따른 반도체 집적 회로의 파이프 제어 신호의 타이밍도이다.
파이프 입력 제어부(300)는 파이프 입력 신호(PINB)를 입력받아 신호의 천이가 있을 때, N개의 파이프 제어 신호를 순차적으로 활성화 시킨다. 본 발명에서는 3개의 파이프 제어신호(PINB<0:2>)를 활성화 하는 것을 예시한다.
파이프 입력 신호(PINB)의 논리레벨이 로우레벨로 천이되는 경우, 제 1 파이프 제어신호(PINB<0>)가 활성화된다. 순차적으로 다음 주기에서 파이프 입력 신호(PINB)의 논리레벨이 로우레벨로 천이되는 경우, 제 2 파이프 제어신호(PINB<1>)가 활성화된다. 순차적으로 다음 주기에서 파이프 입력 신호(PINB)의 논리레벨이 로우레벨로 천이될 때, 제 3 파이프 제어신호(PINB<2>)가 활성화된다.
본 발명에서는 파이프 입력 신호(PINB)의 논리레벨이 로우레벨로 천이될 경우 파이프 제어신호(PINB<0:2>)를 활성화하는 것을 예시하지만, 파이프 입력 신호(PINB)의 논리레벨이 하이레벨로 천이될 경우에도 파이프 제어신호(PINB<0:2>)를 활성화할 수 있다.
도 8은 본 발명의 실시예에 따른 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로의 타이밍도이다.
도 8을 참조하면, 제 1 신호(Read_com) 또는 제 2 신호(Read_dl)는 정해진 클럭주기마다(m*tCK) 읽기명령을 내린다.
본 발명의 실시예에서 4주기(4*tCK)마다 읽기명령이 내려지는 것을 예시한다.
본 발명의 실시예에서 카스레이턴시(CL) 값이 10일 때마다 데이터를 출력한다.
파이프 래치부(400)의 제 1 내지 제 3 파이프 래치 각각은 12주기(12*tCK)의 데이터 저장시간을 갖는다. 4주기(4*tCK)마다 읽기명령이 내려지며, 3개의 파이프 래치를 포함하기 때문에 파이프 래치부(400)의 제 1 내지 제 3 파이프 래치 각각은 12주기(12*tCK)의 저장시간을 갖는다.
파이프 입력 신호(PINB)로 제 2 신호(Read_dl)를 선택하였을 때, 제 2 신호(Read_dl)는 제 1 신호(Read_com)에 비하여 한 주기(1*tCK)만큼 지연된다.
읽기명령 제어부(100)에 입력되는 제어신호(ctrl)는 제 1 신호(Read_com)가 입력되는 때를 기준으로 카스레이턴시를 조절한다.
읽기명령 제어부(100)가 제 2 신호(Read_dl)를 선택하면 내부적으로는 카스레이턴시(CL) 값이 9일 때마다 데이터를 출력한다.
따라서, 읽기명령 제어부(100)가 내부적으로 제 2 신호(Read_dl)를 선택하여, 제 2 신호(Read_dl)가 제 1 신호(Read_com)에 비하여 한 주기씩 읽기명령이 지연되어도 제 1 카스레이턴시(CL1)부터 입력데이터(DATA_int)가 출력된다.
보다 구체적으로, 읽기명령 제어부(100)가 제 2 신호(Read_dl)를 선택하면, 제 2 신호(Read_dl)의 제 1 읽기명령(RD1)이 입력되면 소정시간(tA) 후에 제 1 파이프 래치(PIPE0)에 입력데이터(DATA_int)가 저장된다. 제 2 신호(Read_dl)의 제 2 읽기명령(RD2)이 입력되면 소정시간(tA) 후에 제 2 파이프 래치(PIPE1)에 입력데이터(DATA_int)가 저장된다. 제 2 신호(Read_dl)의 제 3 읽기명령(RD3)이 입력되면 소정시간(tA) 후에 제 3 파이프 래치(PIPE3)에 입력데이터(DATA_int)가 저장된다.
제 1 파이프 래치(PIPE0)에 저장된 입력데이터(DATA_int)는 제 1 카스레이턴시(CL1)이후에 출력되기 시작하여 제 2 파이프 래치(PIPE1)에 저장된 입력데이터(DATA_int)가 출력되는 제 2 카스레이턴시(CL2)까지 출력을 완료한다.
제 1 파이프 래치(PIPE0)에 저장된 입력데이터(DATA_int)가 출력이 완료되면 제 4 읽기명령(RD4)에 입력된 후 소정시간(tA)이 경과하면 제 1 파이프 래치(PIPE0)에 다시 입력데이터(DATA_int)가 저장된다.
도 9는 본 발명의 다른 실시예에 따른 파이프 래치부(400)이다.
도 9에서, 파이프 래치부(400)는 제 1 파이프 래치(PIPE0) 및 제 2 파이프 래치(PIPE1)를 포함한다.
제 1 파이프 래치(PIPE0)는 제 1 파이프 제어신호(PINB<0>)에 따라, 입력데이터(DATA_int)를 저장한다. 제 2 파이프 래치(PIPE1)는 제 2 파이프 제어신호(PINB<1>)에 따라, 입력데이터(DATA_int)를 저장한다.
도 10은 본 발명의 다른 실시예에 따른 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로의 타이밍도이다.
본 발명의 다른 실시예에서 4주기(4*tCK)마다 읽기명령이 내려지는 것을 예시한다.
본 발명의 다른 실시예에서 카스레이턴시(CL) 값이 10일 때마다 데이터를 출력한다.
파이프 래치부(400)의 제 1 내지 제 2 파이프 래치 각각은 8주기(8*tCK)의 데이터 저장시간을 갖는다. 4주기(4*tCK)마다 읽기명령이 내려지며, 2개의 파이프 래치를 포함하기 때문에 파이프 래치부(300)의 제 1 내지 제 2 파이프 래치 각각은 8주기(8*tCK)의 저장시간을 갖는다.
파이프 입력 신호(PINB)로 제 2 신호(Read_dl)를 선택하였을 때, 제 2 신호(Read_dl)는 제 1 신호(Read_com)에 비하여 3주기(3*tCK)만큼 지연된다.
읽기명령 제어부(100)에 입력되는 제어신호(ctrl)는 제 1 신호(Read_com)가 입력되는 때를 기준으로 카스레이턴시를 조절한다.
읽기명령 제어부(100)가 제 2 신호(Read_dl)를 선택하면 내부적으로는 카스레이턴시(CL) 값이 7일 때마다 데이터를 출력한다.
따라서, 읽기명령 제어부(100)가 내부적으로 제 2 신호(Read_dl)를 선택하여, 제 2 신호(Read_dl)가 제 1 신호(Read_com)에 비하여 3주기씩 읽기명령이 지연되어도 제 1 카스레이턴시(CL1)부터 입력데이터(DATA_int)가 출력된다.
보다 구체적으로, 읽기명령 제어부(100)가 제 2 신호(Read_dl)를 선택하면, 제 2 신호(Read_dl)의 제 1 읽기명령(RD1)이 입력되면 소정시간(tA) 후에 제 1 파이프 래치(PIPE0)에 입력데이터(DATA_int)가 저장된다. 제 2 신호(Read_dl)의 제 2 읽기명령(RD2)이 입력되면 소정시간(tA) 후에 제 2 파이프 래치(PIPE1)에 입력데이터(DATA_int)가 저장된다. 제 2 신호(Read_dl)의 제 3 읽기명령(RD3)이 입력되면 소정시간(tA) 후에 제 3 파이프 래치(PIPE3)에 입력데이터(DATA_int)가 저장된다.
제 1 파이프 래치(PIPE0)에 저장된 입력데이터(DATA_int)는 제 1 카스레이턴시(CL1)이후에 출력되기 시작하여 제 2 파이프 래치(PIPE1)에 저장된 입력데이터(DATA_int)가 출력되는 제 2 카스레이턴시(CL2)까지 출력을 완료한다.
제 1 파이프 래치(PIPE0)에 저장된 입력데이터(DATA_int)가 출력이 완료되면 제 4 읽기명령(RD4)에 입력된 후 소정시간(tA)이 경과하면 제 1 파이프 래치(PIPE0)에 다시 입력데이터(DATA_int)가 저장된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 읽기명령 제어부 110: 쉬프터
111: 쉬프터 120: 선택부
200: 파이프 제어신호 생성부 300: 파이프 입력제어부
400: 파이프 래치부 500: 데이터 출력부

Claims (20)

  1. 제 1 신호를 입력받아 제어신호에 응답하여 읽기신호를 생성하는 읽기명령 제어부; 및
    상기 읽기신호에 기초하여 생성되는 파이프 제어신호에 응답하여 입력 데이터를 저장하는 파이프 래치부를 포함하며,
    상기 읽기명령 제어부는, 상기 제어신호에 응답하여 상기 제 1 신호 및 내부클럭에 따라 상기 제 1 신호를 지연시켜 생성된 제 2 신호 중 하나를 선택하여 상기 읽기신호로 출력하는 파이프 래치 제어회로.
  2. [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 읽기명령 제어부는, 상기 내부클럭에 응답하여 상기 제 1 신호를 지연하여 상기 제 2 신호를 생성하는 쉬프터; 및
    상기 제어신호에 따라 상기 제 1 신호 및 상기 제 2 신호를 선택하여 출력하는 선택부를 포함하는 파이프 래치 제어회로.
  3. [청구항 3은(는) 설정등록료 납부시 포기되었습니다.]
    제 2항에 있어서,
    상기 쉬프터는, 플립플롭(flip-flop)인 것을 특징으로 하는 파이프 래치 제어회로.
  4. [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 읽기명령 제어부는, 상기 제 1 신호를 지연하여 상기 제 2 신호를 생성하는 쉬프터; 및
    상기 제어신호에 따라 상기 제 1 신호 및 상기 제 2 신호 중 하나를 선택하여 출력하는 선택부를 포함하는 파이프 래치 제어회로.
  5. [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]
    제 4 항에 있어서,
    상기 쉬프터는, 지연소자인 것을 특징으로 하는 파이프 래치 제어회로.
  6. [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제어신호는, 모드 레지스터 셋 또는 테스트 모드 신호에 의하여 활성화되는 신호인 것을 특징으로 하는 파이프 래치 제어회로.
  7. [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제어신호는, 상기 파이프 래치부에 포함되는 파이프 래치의 수에 따라 상기 제 2 신호의 지연량을 결정하는 것을 특징으로 하는 파이프 래치 제어회로.
  8. [청구항 8은(는) 설정등록료 납부시 포기되었습니다.]
    제 1 항에 있어서,
    상기 제어신호는, 상기 제 1 신호를 기준으로 카스 레이턴시(Cas Latency) 값을 조정하는 것을 특징으로 하는 파이프 래치 제어회로.
  9. 제 1 신호를 입력받아 제어신호에 응답하여 읽기신호를 생성하는 읽기명령 제어부;
    상기 읽기신호에 응답하여 파이프 입력 신호를 생성하는 파이프 제어신호 생성부;
    상기 파이프 입력 신호에 응답하여 파이프 제어신호를 생성하는 파이프 입력 제어부;
    상기 파이프 제어신호에 응답하여 데이터를 저장하는 파이프 래치부; 및
    출력클럭에 응답하여 상기 데이터를 출력하는 데이터 출력부를 포함하며,
    상기 읽기명령 제어부는, 상기 제어신호에 응답하여 상기 제 1 신호 및 내부클럭에 따라 상기 제 1 신호를 지연시켜 생성된 제 2 신호 중 하나를 선택하여 상기 읽기신호로 출력하는 반도체 집적회로.
  10. [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 읽기명령 제어부는, 상기 내부클럭에 응답하여 상기 제 1 신호를 지연하여 상기 제 2 신호를 생성하는 쉬프터; 및
    상기 제어신호에 따라 상기 제 1 신호 및 상기 제 2 신호를 선택하여 출력하는 선택부를 포함하는 반도체 집적회로.
  11. [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]
    제 10 항에 있어서,
    상기 쉬프터는, 플립플롭(flip-flop)인 것을 특징으로 하는 반도체 집적회로.
  12. [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 읽기명령 제어부는, 상기 제 1 신호를 지연하여 상기 제 2 신호를 생성하는 쉬프터; 및
    상기 제어신호에 따라 상기 제 1 신호 및 상기 제 2 신호 중 하나를 선택하여 출력하는 선택부를 포함하는 반도체 집적회로.
  13. [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]
    제 12 항에 있어서,
    상기 쉬프터는, 지연소자인 것을 특징으로 하는 반도체 집적회로.
  14. [청구항 14은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 제어신호는, 모드 레지스터 셋 또는 테스트 모드 신호에 의하여 활성화되는 신호인 것을 특징으로 하는 반도체 집적회로.
  15. [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어섯,
    상기 제어신호는, 파이프 래치의 수에 따라 상기 제 2 신호의 지연량을 결정하는 것을 특징으로 하는 반도체 집적회로.
  16. [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 제어신호는, 상기 제 1 신호를 기준으로 카스 레이턴시(Cas Latency) 값을 조정하는 것을 특징으로 하는 반도체 집적회로.
  17. [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 파이프 제어신호 생성부는, 상기 읽기신호를 반전하여 상기 파이프 입력 신호를 생성하는 것을 특징으로 하는 반도체 집적회로.
  18. [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 파이프 입력 제어부는, 상기 파이프 입력 신호에 응답하여 순차적으로 파이프 제어신호를 생성하는 것을 특징으로 하는 반도체 집적회로.
  19. [청구항 19은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 파이프 입력 제어부는, 상기 파이프 입력 신호의 논리레벨의 천이에 따라 상기 파이프 제어신호를 생성하는 것을 특징으로 하는 반도체 집적회로.
  20. [청구항 20은(는) 설정등록료 납부시 포기되었습니다.]
    제 9 항에 있어서,
    상기 파이프 래치부는, 복수의 파이프 래치를 포함하는 것을 특징으로 하는 반도체 집적회로.
KR1020110126142A 2011-11-29 2011-11-29 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로 KR101839892B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020110126142A KR101839892B1 (ko) 2011-11-29 2011-11-29 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로
US13/341,005 US8873306B2 (en) 2011-11-29 2011-12-30 Pipe latch control circuit and semiconductor integrated circuit using the same
TW101103915A TWI536380B (zh) 2011-11-29 2012-02-07 管路閂鎖器控制電路與使用該管路閂鎖器控制電路的半導體積體電路
CN201210085618.3A CN103137177B (zh) 2011-11-29 2012-03-28 管道锁存器控制电路和使用它的半导体集成电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110126142A KR101839892B1 (ko) 2011-11-29 2011-11-29 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로

Publications (2)

Publication Number Publication Date
KR20130059911A KR20130059911A (ko) 2013-06-07
KR101839892B1 true KR101839892B1 (ko) 2018-03-19

Family

ID=48466778

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110126142A KR101839892B1 (ko) 2011-11-29 2011-11-29 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로

Country Status (4)

Country Link
US (1) US8873306B2 (ko)
KR (1) KR101839892B1 (ko)
CN (1) CN103137177B (ko)
TW (1) TWI536380B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102526591B1 (ko) * 2015-12-28 2023-05-02 에스케이하이닉스 주식회사 반도체 메모리 장치
US9865317B2 (en) * 2016-04-26 2018-01-09 Micron Technology, Inc. Methods and apparatuses including command delay adjustment circuit
US9997220B2 (en) 2016-08-22 2018-06-12 Micron Technology, Inc. Apparatuses and methods for adjusting delay of command signal path
KR20180126321A (ko) 2017-05-17 2018-11-27 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작 방법
US10002667B1 (en) * 2017-06-02 2018-06-19 SK Hynix Inc. Memory device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100915832B1 (ko) 2008-08-08 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 리드 동작 제어 회로

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3703241B2 (ja) * 1997-01-28 2005-10-05 Ｎｅｃエレクトロニクス株式会社 半導体メモリ装置
KR100761394B1 (ko) * 2006-06-29 2007-09-27 주식회사 하이닉스반도체 반도체 메모리 장치
KR100933813B1 (ko) * 2008-04-11 2009-12-24 주식회사 하이닉스반도체 반도체 메모리장치 및 이의 파이프입력 신호 생성방법
KR101008993B1 (ko) * 2009-03-30 2011-01-17 주식회사 하이닉스반도체 파이프래치 회로 및 이를 이용한 반도체 메모리 장치
KR101047000B1 (ko) * 2009-05-28 2011-07-06 주식회사 하이닉스반도체 모드레지스터리드 제어회로 및 이를 이용한 반도체 메모리 장치
KR101046272B1 (ko) * 2010-01-29 2011-07-04 주식회사 하이닉스반도체 반도체 장치
KR101075493B1 (ko) * 2010-02-26 2011-10-21 주식회사 하이닉스반도체 파이프 래치 회로와 그의 동작 방법
KR101215953B1 (ko) * 2011-01-26 2012-12-27 에스케이하이닉스 주식회사 버스트 오더 제어회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100915832B1 (ko) 2008-08-08 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 리드 동작 제어 회로

Also Published As

Publication number Publication date
US20130135942A1 (en) 2013-05-30
TWI536380B (zh) 2016-06-01
CN103137177A (zh) 2013-06-05
CN103137177B (zh) 2017-06-09
KR20130059911A (ko) 2013-06-07
TW201322259A (zh) 2013-06-01
US8873306B2 (en) 2014-10-28

Similar Documents

Publication Publication Date Title
US9001594B2 (en) Apparatuses and methods for adjusting a path delay of a command path
US8305819B2 (en) Data output circuit of semiconductor memory device
US7672191B2 (en) Data output control circuit
KR101839892B1 (ko) 파이프 래치 제어회로 및 이를 활용한 반도체 집적회로
US7227812B2 (en) Write address synchronization useful for a DDR prefetch SDRAM
KR101050404B1 (ko) 파이프 래치 회로와 그의 구동 방법
US8773928B2 (en) Command latency systems and methods
JP2011060353A (ja) レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム
US7272054B2 (en) Time domain bridging circuitry for use in determining output enable timing
JP2009284265A (ja) Ｚｑキャリブレーション回路
US8483005B2 (en) Internal signal generator for use in semiconductor memory device
US7936636B2 (en) Semiconductor memory device and method for reducing current consumption by controlling toggling of clock
US7791963B2 (en) Semiconductor memory device and operation method thereof
KR100618702B1 (ko) 고속 메모리 장치용 데이타 출력 제어 장치 및 그 제어 방법
US8228748B2 (en) Semiconductor memory device having reduced power consumption during latency
US7876641B2 (en) Semiconductor integrated circuit
KR20140136203A (ko) 반도체 집적회로
JP2011060355A (ja) レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム
JP2011060354A (ja) レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム
US8429438B2 (en) Method and apparatus for transferring data between asynchronous clock domains
KR20130046122A (ko) 반도체 메모리 장치 및 그 동작 방법
JP2006228342A (ja) 半導体記憶装置
KR101096222B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR20120087569A (ko) 반도체메모리장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant