KR101050404B1 - 파이프 래치 회로와 그의 구동 방법 - Google Patents

파이프 래치 회로와 그의 구동 방법 Download PDF

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Abstract

본 발명은 다수의 데이터를 어드레스 정보에 따른 순서대로 입력받기 위한 파이프 입력수단과, 동기화 클럭신호에 상기 어드레스 정보를 반영하여 제1 및 제2 제어클럭신호를 생성하기 위한 제어신호 생성수단, 및 상기 파이프 입력수단의 출력신호를 상기 제1 및 제2 제어클럭신호에 동기화시켜 출력하기 위한 파이프 출력수단을 구비하는 파이프 래치 회로를 제공한다.
파이프 래치 회로, 동기화 클럭신호, 어드레스

Description

파이프 래치 회로와 그의 구동 방법{PIPE LATCH CIRCUIT AND OPERATION METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 다수의 데이터를 원하는 순서대로 직렬화하여 출력하는 파이프 래치 회로(pipe latch circuit)에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 기술이 나날이 발달함에 따라 고속화, 대용량화를 이루기 위한 방향으로 발전하고 있다. 기존의 SDR(Single Date Rate) SDRAM 과 같은 반도체 메모리 장치는 다수의 데이터를 외부 클럭신호의 라이징 에지(rising edge)에 동기화시켜 출력하였다. 하지만, 요즈음 DDR SDRAM 과 같은 반도체 메모리 장치는 다수의 데이터를 외부 클럭신호의 라이징 에지뿐 아니라 폴링 에지(falling edge)에 동기화시켜 출력한다. 때문에, DDR SDRAM 은 동일한 주파수의 외부 클럭신호에 대하여 SDR SDRAM 보다 두 배의 데이터 처리가 가능하다.
한편, 이러한 데이터 처리를 보다 효율적으로 수행하기 위하여 반도체 메모리 장치 내에는 파이프 래치 회로가 구비된다. 파이프 래치 회로는 반도체 메모리 장치 내부의 메모리 셀에 저장된 다수의 데이터를 래칭(latching)하고, 어드레스(address) 정보에 대응하는 순서대로 데이터를 입력받아 동기화 클럭신호에 응답하여 출력하는 동작을 수행한다. 여기서, 다수의 데이터를 래칭하는 것을 프리패치(pre-fetch)라고 한다. 예컨대, 2 비트 프리패치라 함은 하나의 읽기(read) 명령에 의하여 두 개의 데이터를 래칭하는 것을 의미하며, 4 비트 프리패치라 함은, 하나의 읽기명령에 의하여 네 개의 데이터를 래칭하는 것을 의미한다. 이렇게 래칭된 데이터는 어드레스 정보에 대응하는 순서로 입력되고, 동기화 클럭신호에 동기화되어 출력된다. 반도체 메모리 장치는 파이프 래치 회로의 이와 같은 동작을 통해 많은 양의 데이터를 고속으로 처리하는 것이 가능하다.
한편, 반도체 메모리 장치는 데이터를 저장하기 위한 수천 만개 이상의 메모리 셀(memory cell)을 구비하고 있으며, 중앙처리장치(CPU)에서 요구하는 명령에 따라 데이터를 저장하거나 데이터를 출력한다. 즉, 중앙처리장치에서 쓰기 동작을 요구하는 경우 중앙처리장치로부터 입력되는 어드레스에 대응하는 메모리 셀에 데이터를 저장하고, 읽기 동작을 요구하는 경우 중앙처리장치로부터 입력되는 어드레스에 대응하는 메모리 셀에 저장된 데이터를 출력한다. 다시 말하면, 쓰기 동작시 입/출력 패드(input/output pad)를 통해 입력되는 데이터는 데이터 입력 경로를 거쳐 메모리 셀로 입력되고, 읽기 동작시 메모리 셀에 저장된 데이터는 데이터 출력 경로를 거쳐 입/출력 패드를 통해 외부로 출력된다.
이어서, 반도체 메모리 장치는 읽기 동작시 외부 클럭신호에 동기화된 읽기명령을 입력받고, 내부 클럭신호에 동기화된 데이터를 외부로 출력한다. 즉, 반도체 메모리 장치 내부에서는 데이터를 출력하는데 있어서 외부 클럭신호가 아닌 내부 클럭신호를 이용한다. 때문에, 반도체 메모리 장치의 읽기 동작에는 외부 클럭신호에 동기화된 읽기명령을 내부 클럭신호로 동기화시키는 동작을 수반해야 한다. 여기서, 읽기명령과 같이 어떤 클럭신호에 동기화된 신호가 다른 클럭신호로 동기화되는 것을 "도메인 크로싱(domain crossing)"이라 한다.
반도체 메모리 장치 내에는 이러한 도메인 크로싱 동작을 수행하기 위한 여러 가지 회로가 구비되어 있으며, 읽기명령에 대응하여 도메인 크로싱이 완료된 신호를 "출력인에이블 신호"라 한다. 출력인에이블 신호는 내부 클럭신호에 동기화되며, 카스 레이턴시(CAS Latency) 정보를 포함한다. 여기서, 카스 레이턴시(CAS Latency)는 외부 클럭신호의 한 주기를 단위 시간으로 읽기명령이 인가되는 시점에서 데이터가 출력되어야 하는 시점까지의 시간 정보를 가지고 있다. 그래서, 반도체 메모리 장치는 출력인에이블 신호를 이용하여 출력될 데이터가 읽기명령 이후 원하는 시점에 마치 외부 클럭신호에 동기화되어 출력될 수 있도록 동작한다.
한편, 외부 클럭신호와 내부 클럭신호 사이에는 반도체 메모리 장치 내의 지연 요소로 인하여 스큐가 발생할 수 있으며, 반도체 메모리 장치 내에는 이를 보상해주기 위한 내부클럭신호 생성회로를 구비하고 있다. 내부클럭신호 생성회로에는 대표적으로 위상 고정 루프(phase locked loop)와 지연 고정 루프(Delay Locked Loop, DLL)등이 있다. 본 명세서에는 내부 클럭신호로 지연 고정 루프(DLL)에서 생 성되는 DLL 클럭신호를 일례로 사용하기로 하며, DLL 클럭신호는 반도체 메모리 장치 내부에서 데이터를 동기화시키기 위한 기준으로 사용된다.
도 1a 와 도 1b 는 일반적인 파이프 래치 회로의 일부 구성을 설명하기 위한 회로도로서, 파이프 래치 회로는 DLL 클럭신호의 라이징 에지에 대응하는 도 1a 의 라이징 파이프 래칭부(110R)와, DLL 클럭신호의 폴링 에지에 대응하는 도 1b 의 폴링 파이프 래칭부(110F)를 구비할 수 있다.
도 1a 을 참조하면, 라이징 파이프 래칭부(110R)는 어드레스 정보에 대응하는 순서대로 제0 내지 제7 데이터(MXOUT<0:7>)를 입력받고 라이징 출력제어신호(RPOUT)에 응답하여 라이징 출력신호(RDOB)를 출력하기 위한 것으로, 라이징 파이프 입력부(111R)와, 제1 라이징 선택출력부(113R)와, 제2 라이징 선택출력부(115R), 및 라이징 출력부(117R)를 구비한다.
라이징 파이프 입력부(111R)는 짝수 제어신호(START_EV, START_EVB)와 홀수 제어신호(START_OD, START_ODB)에 응답하여 제0 내지 제7 데이터(MXOUT<0:7>) 중 해당 데이터를 제0 내지 제3 라이징 노드(NR0, NR1, NR2, NR3)로 출력한다. 여기서, 라이징 파이프 입력부(111R)를 제어하는 각 제어신호는 도 2 에서 다시 살펴보기로 한다.
제1 라이징 선택출력부(113R)는 제1 라이징 순서선택신호(SOSEB1R_B)에 응답하여 제0 내지 제3 라이징 노드(NR0, NR1, NR2, NR3) 중 해당 노드에 인가된 데이터를 제4 및 제5 라이징 노드(NR4, NR5)로 출력하고, 제2 라이징 선택출력부(115R)는 제2 라이징 순서선택신호(SOSEB2R_B)에 응답하여 제4 또는 제5 라이징 노 드(NR4, NR5)에 인가된 데이터를 출력한다. 제1 및 제2 라이징 선택출력부(113R, 115R)를 제어하는 제1 및 제2 라이징 순서선택신호(SOSEB1R_B, SOSEB2R_B)는 도 2 에서 다시 살펴보기로 한다.
라이징 출력부(117R)는 라이징 출력제어신호(RPOUT)에 응답하여 제2 라이징 선택출력부(115R)의 출력신호를 라이징 출력신호(RDOB)로 출력한다. 라이징 출력제어신호(RPOUT)는 도 2 에서 다시 살펴보기로 한다.
이어서, 도 1b 를 참조하면, 폴링 파이프 래칭부(110F)는 어드레스 정보에 대응하는 순서대로 제0 내지 제7 데이터(MXOUT<0:7>)를 입력받고 폴링 출력제어신호(FPOUT)에 응답하여 폴링 출력신호(FDOB)를 출력하기 위한 것으로, 폴링 파이프 입력부(111F)와, 제1 폴링 선택출력부(113F)와, 제2 폴링 선택출력부(115F), 및 폴링 출력부(117F)를 구비한다.
폴링 파이프 입력부(111F)는 짝수 제어신호(START_EV, START_EVB)와 홀수 제어신호(START_OD, START_ODB)에 응답하여 제0 내지 제7 데이터(MXOUT<0:7>) 중 해당 데이터를 제0 내지 제3 폴링 노드(NF0, NF1, NF2, NF3)로 출력한다. 여기서, 폴링 파이프 입력부(111F)를 제어하는 각 제어신호는 도 2 에서 다시 살펴보기로 한다.
제1 폴링 선택출력부(113F)는 제1 폴링 순서선택신호(SOSEB1F_B)에 응답하여 제0 내지 제3 폴링 노드(NF0, NF1, NF2, NF3) 중 해당 노드에 인가된 데이터를 제4 및 제5 폴링 노드(NF4, NF5)로 출력하고, 제2 폴링 선택출력부(115F)는 제2 폴링 순서선택신호(SOSEB2F_B)에 응답하여 제4 또는 제5 폴링 노드(NF4, NF5)에 인가된 데이터를 출력한다. 제1 및 제2 폴링 선택출력부(113F, 115F)를 제어하는 제1 및 제2 폴링 순서선택신호(SOSEB1F_B, SOSEB2F_B)는 도 2 에서 다시 살펴보기로 한다.
폴링 출력부(117F)는 폴링 출력제어신호(FPOUT)에 응답하여 제2 폴링 선택출력부(115F)의 출력신호를 폴링 출력신호(FDOB)로 출력한다. 폴링 출력제어신호(FPOUT)는 도 2 에서 다시 살펴보기로 한다.
도 2 는 도 1a 와 도 1b 의 라이징 파이프 래칭부(110R)와 폴링 파이프 래칭부(110F)를 제어하는 신호들을 생성하는 제어신호 생성부를 설명하기 위한 회로도이다.
도 2 를 참조하면, 제어신호 생성부는 홀짝제어신호 생성부(210)와, 라이징제어신호 생성부(230R), 및 폴링제어신호 생성부(230F)를 구비한다.
홀짝제어신호 생성부(210)는 파이프 인에이블 신호(PINB)와 제0 순서결정신호(SOSEB<0>)에 응답하여 짝수 제어신호(START_EV, START_EVB)와 홀수 제어신호(START_OD, START_ODB)를 생성한다. 여기서, 파이프 인에이블 신호(PINB)는 메모리 셀에 저장된 데이터가 비트 라인(bit line)에서 로컬 데이터 라인(local data line)으로 전달된 이후, 글로벌 데이터 라인(global data line)으로 인가되는 것을 제어하기 위한 제어신호를 비동기적인 시간만큼 지연한 시점에 응답하여 활성화되는 신호이다. 이어서, 제0 순서결정신호(SOSEB<0>)는 읽기 동작시 인가되는 제0 어드레스에 대응하는 신호이다. 결국, 홀짝제어신호 생성부(210)는 파이프 인에이블 신호(PINB)에 응답하여 인에이블(enable)되고, 제0 순서결정신호(SOSEB<0>)에 따라 짝수 제어신호(START_EV, START_EVB) 또는 홀수 제어신호(START_OD, START_ODB)를 활성화한다.
라이징제어신호 생성부(230R)는 라이징 출력제어신호(RPOUT)와 제1 및 제2 라이징 순서결정신호(SOSEB_R<1>, SOSEB_R<2>)에 응답하여 제1 및 제2 라이징 순서선택신호(SOSEB1R_B, SOSEB2R_B)를 생성한다. 여기서, 라이징 출력제어신호(RPOUT)는 라이징 파이프 래칭부(110R, 도 1 참조)의 출력 구간을 제어하는 신호이다. 이어서, 제1 및 제2 라이징 순서결정신호(SOSEB_R<1>, SOSEB_R<2>)는 읽기 동작시 인가되는 제1 및 제2 어드레스에 따라 토글링(toggling)하는 신호이다. 결국, 라이징제어신호 생성부(230R)는 라이징 출력제어신호(RPOUT)에 응답하여 인에이블되고, 제1 및 제2 라이징 순서결정신호(SOSEB_R<1>, SOSEB_R<2>)에 응답하여 도 3 과 같이 토글링하는 제1 및 제2 라이징 순서선택신호(SOSEB1R_B, SOSEB2R_B)를 출력한다.
폴링제어신호 생성부(230F)는 폴링 출력제어신호(FPOUT)와 제1 및 제2 폴링 순서결정신호(SOSEB_F<1>, SOSEB_F<2>)에 응답하여 제1 및 제2 폴링 순서선택신호(SOSEB1F_B, SOSEB2F_B)를 생성한다. 여기서, 폴링 출력제어신호(FPOUT)는 폴링 파이프 래칭부(110F, 도 1 참조)의 출력 구간을 제어하는 신호이다. 이어서, 제1 및 제2 폴링 순서결정신호(SOSEB_F<1>, SOSEB_F<2>)는 읽기 동작시 인가되는 제1 및 제2 어드레스에 따라 토글링하는 신호이다. 결국, 폴링제어신호 생성부(230F)는 폴링 출력제어신호(FPOUT)에 응답하여 인에이블되고, 제1 및 제2 폴링 순서결정신호(SOSEB_F<1>, SOSEB_F<2>)에 응답하여 도 3 과 같이 토글링하는 제1 및 제2 폴링 순서선택신호(SOSEB1F_B, SOSEB2F_B)를 출력한다.
도 3 은 도 1a 와 도 1b 와 도 2 의 읽기 동작시 일부 신호들의 동작 파형을 설명하기 위한 파형도이다. 설명의 편의를 위하여 제0 내지 제2 어드레스가 '000' 으로 인가되는 것을 가정하기로 한다. 제0 내지 제2 어드레스가 '000' 으로 인가되는 경우 프리 패치된 제0 내지 제7 데이터(MXOUT<0:7>)는 제0 데이터(XMOUT<0>) → 제1 데이터(XMOUT<1>) → 제2 데이터(XMOUT<2>) → 제3 데이터(XMOUT<3>) → 제4 데이터(XMOUT<4>) → 제5 데이터(XMOUT<5>) → 제6 데이터(XMOUT<6>) → 제7 데이터(XMOUT<7>) 순으로 입/출력 패드(DQ)를 통해 출력되어야 한다.
여기서, 도 1a 와 도 1b 와 도 2 및 도 3 은 8 비트 프리 패치 동작을 지원하는 반도체 메모리 장치에 대응하는 도면으로서, 파이프 래치 회로는 제0 어드레스에 대응하는 제0 순서결정신호(SOSEB<0>)와, 제1 어드레스에 대응하는 제1 라이징 및 폴링 순서결정신호(SOSEB_R<1>, SOSEB_F<1>), 및 제2 어드레스에 대응하는 제2 라이징 및 폴링 순서결정신호(SOSEB_R<2>, SOSEB_F<2>)를 이용하여 제0 내지 제7 데이터(MXOUT<0:7>)의 출력 순서를 결정한다. 다시 말하면, 여덟 개의 제0 내지 제7 데이터(MXOUT<0:7>)를 프리 패치하고 이를 세 개의 어드레스에 대응하여 순차적으로 출력한다. 예컨대, 4 비트 프리 패치 동작을 지원하는 반도체 메모리 장치의 경우에는 네 개의 데이터를 프리 패치하고 이를 두 개의 어드레스에 대응하여 순차적으로 출력한다.
그리고, 반도체 메모리 장치는 읽기명령(RD) 이후 카스 레이턴시(CL)에 대응하는 시점에 데이터를 출력하기 시작한다. 이때, 제0 내지 제7 데이터(XMOUT<0:7>)는 DLL 클럭신호(CLK_DLL)의 라이징 에지에 대응하는 라이징 클럭신호(RCLKDO)와 DLL 클럭신호(CLK_DLL)의 폴링 에지에 대응하는 폴링 클럭신호(FCLKDO)에 응답하여 입/출력 패드(DQ)로 출력된다. 참고로, 라이징 클럭신호(RCLKDO)와 폴링 클럭신호(FCLKDO)는 DLL 클럭신호(CLK_DLL)의 라이징 에지와 폴링 에지에 각각 대응하는 출력인에이블 신호와 DLL 클럭신호(CLK_DLL)를 기반으로 생성한다.
이하, 도 1a 와 도 1b 와 도 2 및 도 3 을 참조하여, 반도체 메모리 장치의 더욱 상세한 동작을 살펴보기로 한다.
우선, 읽기명령(RD)에 응답하여 파이프 인에이블 신호(PINB)가 논리'로우(low)'로 활성화된다. 이때, 홀짝제어신호 생성부(210)는 제0 순서결정신호(SOSEB<0>)가 '0' 이기 때문에, 정 짝수 제어신호(START_EV)가 논리'하이(high)'로 활성화되고, 부 짝수 제어신호(START_EVB)는 논리'로우'로 활성화된다. 그래서, 라이징 파이프 입력부(111R)는 제0 데이터(MXOUT<0>)를 제0 라이징 노드(NR0)로 출력하고, 제2 데이터(MXOUT<2>)를 제1 라이징 노드(NR1)로 출력하고, 제4 데이터(MXOUT<4>)를 제2 라이징 노드(NR2)로 출력하며, 제6 데이터(MXOUT<6>)를 제3 라이징 노드(NR3)로 출력한다.
한편, 라이징 출력제어신호(RPOUT)와 폴링 출력제어신호(FPOUT)는 카스 레이턴시(CL)에 대응하는 DLL 클럭신호(CLK_DLL)에 응답하여 논리'하이'로 활성화된다. 이때, 라이징 출력제어신호(RPOUT)는 카스 레이턴시(CL) 보다 반 클럭 앞선 DLL 클럭신호(CLK_DLL)의 폴링 에지에 응답하여 활성화되고, 폴링 출력 제어신호(FPOUT)는 카스 레이턴시(CL)에 대응하는 DLL 클럭신호(CLK_DLL)의 라이징 에지에 응답하여 활성화된다. 그리고, 라이징 출력제어신호(RPOUT)와 폴링 출력제어신호(FPOUT) 는 4 tCK 이후에 비활성화되는데, 이는 버스트 랭스(burst lenth)가 8 임을 고려한 것이다. 참고로, 버스트 랭스가 4 인 경우 라이징 출력제어신호(RPOUT)와 폴링 출력제어신호(FPOUT)는 2 tCK 이후에 비활성화된다.
한편, 라이징제어신호 생성부(230R)는 제1 및 제2 라이징 순서결정신호(SOSEB_R<1>, SOSEB_R<2>)에 따라 제1 및 제2 라이징 순서선택신호(SOSEB1R_B, SOSEB2R_B)를 출력한다. 즉, 제1 라이징 순서선택신호(SOSEB1R_B)는 라이징 출력제어신호(RPOUT)의 활성화 구간에서 카스 레이턴시(CL) 보다 반 클럭 앞선 DLL 클럭신호(CLK_DLL)의 폴링 에지에 동기화되어 1 tCK 단위로 토글링하는 신호가 되고, 제2 라이징 순서선택신호(SOSEB2R_B)는 라이징 출력제어신호(RPOUT)의 활성화 구간에서 제1 라이징 순서선택신호(SOSEB1R_B)가 동기화된 DLL 클럭신호(CLK_DLL)의 폴링 에지에 동기화되어 2 tCK 단위로 토글링하는 신호가 된다. 도면에서 볼 수 있듯이, 제1 및 제2 라이징 순서선택신호(SOSEB1R_B, SOSEB2R_B)는 1tCK 단위로 (1,1) → (0,1) → (1,0) → (0,0) 의 값을 순차적으로 갖게 된다. 참고로, 제1 및 제2 라이징 순서선택신호(SOSEB1R_B, SOSER2R_B)의 토글링 시점은 제1 및 제2 어드레스에 의하여 결정된다.
이하, 제1 및 제2 라이징 순서선택신호(SOSEB1R_B, SOSEB2R_B)가 (1,1) 의 값을 갖는 경우를 살펴보기로 한다.
제1 라이징 선택출력부(113R)는 제0 라이징 노드(NR0)에 인가된 제0 데이터(MXOUT<0>)를 제4 라이징 노드(NR4)로 출력하고, 제2 라이징 노드(NR2)에 인가된 제4 데이터(XMOUT<4>)를 제5 라이징 노드(NR5)로 출력한다. 이어서, 제2 라이징 선 택출력부(115R)는 제4 라이징 노드(NR4)에 인가된 제0 데이터(MXOUT<0>)를 출력한다. 결국, 라이징 출력부(117R)는 제0 데이터(MXOUT<0>)를 라이징 출력신호(RDOB)로 출력한다.
다음으로, 제1 및 제2 라이징 순서선택신호(SOSEB1R_B, SOSEB2R_B)가 (0,1) 의 값을 갖는 경우, 제1 및 제2 라이징 순서선택신호(SOSEB1R_B, SOSEB2R_B)에 대응하는 동작을 통해 제2 데이터(MXOUT<2>)가 라이징 출력신호(RDOB)로 출력된다. 이어서, 제1 및 제2 라이징 순서선택신호(SOSEB1R_B, SOSEB2R_B)가 (1,0) 의 값을 갖는 경우 제4 데이터(MXOUT<4>)가 라이징 출력신호(RDOB)로 출력되고, 제1 및 제2 라이징 순서선택신호(SOSEB1R_B, SOSEB2R_B)가 (0,0) 의 값을 갖는 경우 제6 데이터(MXOUT<6>)가 라이징 출력신호(RDOB)로 출력된다. 즉, 라이징 출력신호(RDOB)는 제0 데이터(MXOOUT<0>) → 제2 데이터(MXOOUT<2>) → 제4 데이터(MXOOUT<4>) → 제6 데이터(MXOOUT<6>)가 된다.
한편, 폴링 파이프 래칭부(110F)는 홀짝제어신호 생성부(210)와 폴링제어신호 생성부(230F)의 출력신호에 응답하여 라이징 파이프 래칭부(110R)와 유사한 동작을 수행한다. 그래서, 폴링 출력신호(FDOB)는 제1 데이터(MXOUT<1>) → 제3 데이터(MXOUT<3>) → 제5 데이터(MXOUT<5>) → 제7 데이터(MXOUT<7>)가 된다. 라이징 파이프 래칭부(110R)와 폴링 파이프 래칭부(110F)의 동작 시점을 모두 고려한다면, 결국, 입/출력 패드(DQ)는 제0 데이터(MXOUT<0>) → 제1 데이터(MXOUT<1>) → 제2 데이터(MXOUT<2>) → 제3 데이터(MXOUT<3>) → 제4 데이터(MXOUT<4>) → 제5 데이터(MXOUT<5>) → 제6 데이터(MXOUT<6>) → 제7 데이터(MXOUT<7>)가 순차적으 로 출력된다.
한편, 반도체 메모리 장치는 기술의 발달로 점점 고속의 데이터 처리 동작을 수행하는 방향으로 발전하고 있으며, 이를 위하여 반도체 메모리 장치의 동작 주파수는 나날이 높아지고 있다. 이렇게 높아진 동작 주파수는 비교적 낮은 동작 주파수를 갖던 반도체 메모리 장치에서 발생하지 않던 문제점을 야기시켰다. 이러한 문제점 중 가장 이슈가 되는 것이 동작 주파수에 대응하는 클럭신호와 이에 동기화되어 동작하는 데이터와의 마진(margine) 문제이다.
다시 도 1 과 도 3 을 참조하면, 라이징 파이프 래칭부(110R)에서 라이징 출력신호(RDOB)를 출력하는데 사용되는 제어신호는 네 가지로 구분 지어볼 수 있다. 즉, 라이징 파이프 입력부(111R)는 짝수 제어신호(START_EV, START_EVB)와 홀수 제어신호(START_OD, START_ODB)의 제어를 받고, 제1 라이징 선택출력부(113R)는 제1 라이징 순서선택신호(SOSEB1R_B)의 제어를 받고, 제2 라이징 선택출력부(115R)는 제2 라이징 순서선택신호(SOSEB2R_B)의 제어를 받으며, 라이징 출력부(117R)는 라이징 출력제어신호(RPOUT)의 제어를 받는다.
짝수 제어신호(START_EV, START_EVB)와, 홀수 제어신호(START_OD, START_ODB)는 파이프 인에이블 신호(PINB)에 응답하여 활성화되는 신호이기 때문에, 다수의 데이터가 출력되는 시점 이전에 활성화된다. 문제가 되는 부분은 제1 라이징 선택출력부(113R)와, 제2 라이징 선택출력부(115R), 및 라이징 출력부(117R)의 제어신호에 의하여 발생한다.
이를 자세히 살펴보면, 제1 및 제2 라이징 순서선택신호(SOSEB1R_B, SOSEB2R_B)는 도 2 에서 처럼 라이징 출력제어신호(RPOUT)의 활성화 구간에서 DLL 클럭신호(CLK_DLL)에 동기화되어 동작한다. 그래서, 라이징 출력제어신호(RPOUT)에 응답하여 라이징 출력부(117R)가 인에이블되면, 제1 및 제2 라이징 순서선택신호(SOSEB1R_B, SOSEB2R_B)에 의하여 제어되는 제1 및 제2 라이징 선택출력부(113R, 115R)가 인에이블되고 해당하는 순서의 데이터를 전달하게 된다. 때문에, 라이징 출력부(117R)에서 출력되는 라이징 출력신호(RDOB)는 데이터가 제1 및 제2 라이징 선택출력부(113R, 115R)를 통해 전달되는 시간 동안 원치 않는 데이터(garbage data)를 출력한다.
이러한 상황은 폴링 파이프 래칭부(110F)에서 폴링 출력신호(FDOB)를 출력하는데도 마찬가지로 적용되며, 이는 라이징 출력신호(RDOB)와 폴링 출력신호(FDOB)의 유효 데이터 구간(valid window)을 줄이게 된다. 유효 데이터 구간은 공정, 전압, 온도(process, voltage, temperature)에 따른 스큐(skew)에 의하여 더 줄어들 여지가 있다. 결국, 기존 파이프 래치 회로의 라이징 출력신호(RDOB)와 폴링 출력신호(FDOB)로 출력되는 데이터는 유효 데이터 구간이 작아지며, 이는 도 2 에 도시된 라이징 클럭신호(RCLKDO)와 폴링 클럭신호(FCLKDO)와의 마진이 줄어드는 것을 의미한다. 결국, 이와 같은 마진 문제는 원하는 데이터를 정확하게 출력하지 못하는 오동작을 유발한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 제안된 것으로, 다수의 데이터를 순서대로 출력하기 하는데 있어서 동기화 클럭신호에 동기화된 제어신호의 개수를 최소화할 수 있는 파이프 래치 회로를 제공하는데 그 목적이 있다.
또한, 파이프 래치 회로의 최종 출력을 제어하는 제어신호에 다수의 데이터의 순서를 결정하기 위한 정보를 반영할 수 있는 파이프 래치 회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 파이프 래치 회로는, 다수의 데이터를 어드레스 정보에 따른 순서대로 입력받기 위한 파이프 입력수단; 동기화 클럭신호에 상기 어드레스 정보를 반영하여 제1 및 제2 제어클럭신호를 생성하기 위한 제어신호 생성수단; 및 상기 파이프 입력수단의 출력신호를 상기 제1 및 제2 제어클럭신호에 동기화시켜 출력하기 위한 파이프 출력수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 파이프 래치 회로는, 동기화 클럭신호의 제1 에지에 대응하며, 다수의 데이터를 어드레스 정보에 따른 순서대로 입력받기 위한 제1 파이프 입력수단; 상기 동기화 클럭신호의 제2 에지에 대응하며, 상기 다수의 데이터를 상기 어드레스 정보에 따른 순서대로 입력받기 위한 제2 파이프 입력수단; 상기 동기화 클럭신호에 상기 어드레스 정보를 반 영하여 다수의 제1 및 제2 제어클럭신호를 생성하기 위한 제어신호 생성수단; 상기 제1 파이프 입력수단의 출력신호를 상기 다수의 제1 제어클럭신호에 동기화시켜 출력하기 위한 제1 파이프 출력수단; 및 상기 제2 파이프 입력수단의 출력신호를 상기 다수의 제2 제어클럭신호에 동기화시켜 출력하기 위한 제2 파이프 출력수단을 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 파이프 래치 회로의 구동 방법은, 다수의 데이터의 출력 순서에 대응하는 어드레스 정보 중 일부 어드레스 정보에 응답하여 다수의 데이터를 순서대로 입력받는 단계; 동기화 클럭신호에 상기 어드레스 정보 중 나머지 어드레스 정보를 반영하여 다수의 제어클럭신호를 생성하는 단계; 및 상기 다수의 제어클럭신호에 응답하여 상기 다수의 데이터를 순차적으로 출력하는 단계를 포함한다.
본 발명은 파이프 래치 회로에서 사용되는 제어신호 중 동기화 클럭신호에 응답하여 동작하는 제어신호의 개수를 최소화함으로써, 데이터가 전달되면서 발생하는 스큐를 최소화할 수 있다. 특히, 본 발명은 파이프 래치 회로의 최종 출력을 제어하는 클럭신호에 다수의 데이터의 출력 순서를 결정하기 위한 정보를 반영함으로써, 데이터가 절달되면서 발생하는 스큐를 최소화할 수 있으며, 유효 데이터 구간을 최대한 확보할 수 있다. 나아가, 안정적인 유효 데이터 구간이 확보된 데이터는 입/출력 패드를 구동하는 출력 드라이버의 제어신호와의 마진을 개선할 수 있다.
본 발명은 파이프 래치 회로의 스큐를 최소화함으로써, 파이프 래치 회로에서 출력되는 데이터의 유효 데이터 구간을 넓혀줄 수 있는 효과를 얻을 수 있다.
또한, 본 발명은 파이프 래치 회로에서 출력되는 데이터와 출력 드라이버를 제어하는 제어신호와의 마진을 개선함으로써, 반도체 메모리 장치의 오동작을 예방할 수 있는 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 와 도 4b 는 본 발명에 따른 파이프 래치 회로의 일부 구성을 설명하기 위한 회로도로서, 파이프 래치 회로는 DLL 클럭신호의 라이징 에지에 대응하는 도 4a 의 라이징 파이프 래칭부(410R)와, DLL 클럭신호의 폴링 에지에 대응하는 도 4b 의 폴링 파이프 래칭부(410F)를 구비할 수 있다.
도 4a 를 참조하면, 라이징 파이프 래칭부(410R)는 제0 내지 제7 데이터(MXOUT<0:7>)를 입력받고 어드레스 정보에 따른 순서대로 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)에 응답하여 라이징 출력신호(RDO)를 출력하기 위한 것으로, 라이징 파이프 입력부(411R)와 라이징 파이프 출력부(413R)를 구비할 수 있다. 여기서, 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)는 어드레스 정보가 반영될 수 있으며, 동기화 클럭신호인 DLL 클럭신호의 라이징 에지에 대응하는 신호이다.
라이징 파이프 입력부(411R)는 짝수 및 홀수 제어신호(START_EV, START_EVB, START_OD, START_ODB)와, 라이징 짝수 및 홀수 제어신호(START_EV_R, START_EVB_R, START_OD_R, START_ODB_R), 및 라이징 데이터 제어신호(R_DAT_CTR)에 응답하여 제0 내지 제7 데이터(MXOUT<0:7>) 중 해당 데이터를 입력받아 제0 내지 제3 라이징 노드(NR0, NR1, NR2, NR3)로 출력하기 위한 것으로, 제1 경로선택부(411R_1)와, 제2 경로선택부(411R_2)와, 선택출력부(411R_3)를 구비할 수 있다.
여기서, 제1 경로선택부(411R_1)는 짝수 및 홀수 제어신호(START_EV, START_EVB, START_OD, START_ODB)에 응답하여 제0 내지 제7 데이터(MXOUT<0:7>) 중 해당하는 데이터의 출력 경로를 선택해 줄 수 있고, 제2 경로선택부(441R_2)는 라이징 짝수 및 홀수 제어신호(START_EV_R, START_EVB_R, START_OD_R, START_ODB_R)에 응답하여 제1 경로선택부(441R_1)의 출력신호의 출력 경로를 선택해 줄 수 있다. 그래서, 제0 내지 제7 데이터(MXOUT<0:7>)는 제1 및 제2 경로선택부(441R_1, 441R_2)에 의하여 제0 내지 제3 라이징 노드(NR0, NR1, NR2, NR3) 중 해당하는 라이징 노드로 출력될 수 있다.
선택출력부(411R_3)는 라이징 데이터 제어신호(R_DAT_CTR)에 응답하여 상기 제2 경로선택부(441R_2)의 출력신호를 선택적으로 출력할 수 있다. 즉, 데이터 제어신호(R_DAT_CTR)에 따라 제0 라이징 노드(NR0)와 제2 라이징 노드(NR2)에 인가된 데이터가 출력되거나 제1 라이징 노드(NR1)와 제3 라이징 노드(NR3)에 인가된 데이터가 출력될 수 있다.
여기서, 짝수 및 홀수 제어신호(START_EV, START_EVB, START_OD, START_ODB)와, 라이징 짝수 및 홀수 제어신호(START_EV_R, START_EVB_R, START_OD_R, START_ODB_R), 및 라이징 데이터 제어신호(R_DAT_CTR)에 대한 설명은 도 5 에서 다시 하겠지만, 이 제어신호의 제어를 받는 본 발명에 따른 라이징 파이프 입력부(411R)는 제0 내지 제7 데이터(MXOUT<0:7>)의 출력 순서에 대응하는 어드레스 정보 중 일부 어드레스 정보에 대응하여 제0 내지 제7 데이터(MXOUT<0:7>) 중 해당 데이터를 제0 내지 제3 라이징 노드(NR0, NR1, NR2, NR3)로 전달할 수 있다.
라이징 파이프 출력부(413R)는 라이징 파이프 입력부(411R)의 출력신호를 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)에 동기화시켜 라이징 출력신호(RDO)로서 출력하기 위한 것으로, 제1 동기화부(413R_1)와, 제2 동기화부(413R_2), 및 래칭부(413R_3)를 구비할 수 있다.
제1 동기화부(413R_1)는 라이징 파이프 입력부(441R)의 출력신호 중 라이징 데이터 제어신호(R_DAT_CTR)의 논리'로우' 구간에 대응하는 출력신호를 제1 라이징 클럭신호(RCLKDO1)에 동기화시켜 출력하고, 제2 동기화부(413R_2)는 라이징 파이프 입력부(441R)의 출력신호 중 라이징 데이터 제어신호(R_DAT_CTR)의 논리'하이' 구간에 대응하는 출력신호를 제2 라이징 클럭신호(RCLKDO2)에 동기화시켜 출력할 수 있다. 그리고, 래칭부(413R_2)는 제1 및 제2 동기화부(413R_1, 413R_2)의 출력신호를 래칭하여 라이징 출력신호(RDO)로서 출력할 수 있다.
여기서, 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)에 대한 설명 역시 도 5 에서 다시 하겠지만, 이 신호의 제어를 받는 본 발명에 따른 라이징 파이프 출력부(413R)는 제0 내지 제7 데이터(MXOUT<0:7>)의 출력 순서에 대응하는 어드레스 정보 중 나머지 어드레스 정보에 응답하여 제0 내지 제3 라이징 노드(NR0, NR1, NR2, NR3)에 인가된 데이터 중 해당 데이터를 라이징 출력신호(RDO)로 출력할 수 있다.
이어서 도 4b 를 참조하면, 폴링 파이프 래칭부(410F)는 제0 내지 제7 데이터(MXOUT<0:7>)를 입력받고 어드레스 정보에 따른 순서대로 제1 및 제2 폴링 클럭신호(FCLKDO1, FCLKDO2)에 응답하여 폴링 출력신호(FDOB)를 출력하기 위한 것으로, 폴링 파이프 입력부(411F)와 폴링 파이프 출력부(413F)를 구비할 수 있다. 여기서, 제1 및 제2 폴링 클럭신호(FCLKDO1, FCLKDO2)는 어드레스 정보가 반영될 수 있으며, 동기화 클럭신호인 DLL 클럭신호의 폴링 에지에 대응하는 신호이다. 폴링 파이프 래칭부(410F)는 라이징 파이프 래칭부(410R)과 유사한 구성을 가지기 때문에 세부 설명은 생략하기로 한다.
여기서, 폴링 파이프 입력부(411F)는 짝수 및 홀수 제어신호(START_EV, START_EVB, START_OD, START_ODB)와, 폴링 짝수 및 홀수 제어신호(START_EV_F, START_EVB_F, START_OD_F, START_ODB_F), 및 폴링 데이터 제어신호(F_DAT_CTR)에 응답하여 제0 내지 제7 데이터(MXOUT<0:7>) 중 해당 데이터를 입력받아 제0 내지 제3 폴링 노드(NF0, NF1, NF2, NF3)로 출력할 수 있다. 짝수 및 홀수 제어신호(START_EV, START_EVB, START_OD, START_ODB)와, 폴링 짝수 및 홀수 제어신호(START_EV_F, START_EVB_F, START_OD_F, START_ODB_F), 및 폴링 데이터 제어신호(F_DAT_CTR)에 대한 설명은 도 5 에서 다시 하겠지만, 이 제어신호의 제어를 받 는 본 발명에 따른 폴링 파이프 입력부(411F)는 제0 내지 제7 데이터(MXOUT<0:7>)의 출력 순서에 대응하는 어드레스 정보 중 일부 어드레스 정보에 응답하여 제0 내지 제7 데이터(MXOUT<0:7>) 중 해당 데이터를 제0 내지 제3 폴링 노드(NF0, NF1, NF2, NF3)로 전달할 수 있다. 폴링 파이프 입력부(441F)는 라이징 파이프 입력부(441R)와 그 구성이 유사하기 때문에 세부 설명은 생략하기로 한다.
폴링 파이프 출력부(413F)는 폴링 파이프 입력부(411F)의 출력신호를 제1 및 제2 폴링 클럭신호(FCLKDO1, FCLKDO2)에 동기화시켜 폴링 출력신호(FDO)로서 출력할 수 있다. 제1 및 제2 폴링 클럭신호(FCLKDO1, FCLKDO2)에 대한 설명 역시 도 5 에서 다시 하겠지만, 이 신호의 제어를 받는 본 발명에 따른 폴링 파이프 출력부(413F)는 제0 내지 제7 데이터(MXOUT<0:7>)의 출력 순서에 대응하는 어드레스 정보 중 나머지 어드레스 정보에 응답하여 제0 내지 제3 폴링 노드(NF0, NF1, NF2, NF3)에 인가된 데이터 중 해당 데이터를 폴링 출력신호(FDO)로 출력할 수 있다.
도 5a 내지 도 5c 는 도 4a 와 도 4b 의 라이징 파이프 래칭부(410R)와 폴링 파이프 래칭부(410F)를 제어하는 신호들을 생성하는 제어신호 생성부를 설명하기 위한 도면이다.
도 5a 에는 제어신호 생성부 중 홀짝제어신호 생성부가 도시되어 있다.
도 5a 를 참조하면, 홀짝제어신호 생성부는 다수의 데이터(MXOUT<0:7>)의 일부 순서를 결정하기 위한 짝수 및 홀수 제어신호(START_EV, START_EVB, START_OD, START_ODB)와, 라이징 짝수 제어신호(START_EV_R, START_EVB_R)와, 라이징 홀수 제어신호(START_OD_R, START_ODB_R)와, 폴링 짝수 제어신호(START_EV_F, START_EVB_F), 및 폴링 홀수 제어신호(START_OD_F, START_ODB_F)를 생성하기 위한 것으로, 제1 제어신호 생성부(510A)와, 제2 제어신호 생성부(530A)를 구비할 수 있다. 도 5a 에서는 반도체 메모리 장치의 시퀀셜 모드(sequential mode) 또는 인터리빙 모드(interleaving mode)을 위한 모드제어부(550A)를 더 구비할 수 있다. 이하, 설명의 편의를 위하여 시컨셜 모드인 즉, 모드제어신호(SEQBINT)가 논리'로우(low)'인 상태를 가정하기로 한다.
제1 제어신호 생성부(510A)는 파이프 인에이블 신호(PINB)와 제0 어드레스 신호(ADD_D<0>)에 응답하여 짝수 제어신호(START_EV, START_EVB)와 홀수 제어신호(START_OD, START_OD)를 생성할 수 있다. 여기서, 제0 어드레스 신호(ADD_D<0>)는 읽기 명령시 인가되는 제0 어드레스를 파이프 인에이블 신호(PINB)의 활성화 구간에 대응하여 지연시킨 신호이다. 그리고, 짝수 제어신호(START_EV, START_EVB)와 홀수 제어신호(START_OD, START_ODB) 각각은 래치(latch)나 플립플롭(flip flop)을 이용하여 도 6 의 타이밍도의 라이징 인에이블 신호(RCLKDOEN)와 폴링 인에이블 신호(FCLKDOEN)의 해당하는 활성화 구간에서 동작을 수행할 수 있도록 지연될 수 있다.
제2 제어신호 생성부(530A)는 파이프 인에이블 신호(PINB)와 제0 및 제1 어드레스 신호(ADD_D<0>, ADD_D<1>)에 응답하여 라이징 짝수 및 홀수 제어신호(START_EV_R, START_EVB_R, START_OD_R, START_ODB_R)와 폴링 짝수 및 홀수 제어신호(START_EV_F, START_EVB_F, START_OD_F, START_ODB_F)를 생성할 수 있다. 여기서, 제1 어드레스 신호(ADD_D<1>)는 제0 어드레스 신호(ADD_D<0>)와 마찬가지로 읽 기 명령시 인가되는 제1 어드레스를 파이프 인에이블 신호(PINB)의 활성화 구간에 대응하여 지연시킨 신호이다. 그리고, 라이징 짝수 및 홀수 제어신호(START_EV_R, START_EVB_R, START_OD_R, START_ODB_R)와 폴링 짝수 및 홀수 제어신호(START_EV_F, START_EVB_F, START_OD_F, START_ODB_F) 각각은 도 6 의 타이밍도의 라이징 인에이블 신호(RCLKDOEN)와 폴링 인에이블 신호(FCLKDOEN)의 해당하는 활성화 구간에서 동작을 수행할 수 있도록 지연될 수 있다.
모드제어부(550A)는 모드제어신호(SEQBINT)와 제0 어드레스 신호(ADD_D<0>)에 응답하여 제2 제어신호 생성부(530A)에 인가되는 제1 어드레스 신호(ADD_D<1>)를 제어하기 위한 것으로, 특히, 제2 제어신호 생성부(530A)에서 폴링 짝수 및 홀수 제어신호(START_EV_F, START_EVB_F, START_OD_F, START_ODB_F)를 생성하는 구성에 인가되는 제1 어드레스 신호(ADD_D<1>)를 그대로 전달하거나 반전하여 전달할 수 있다. 또한, 모드제어부(550A)는 모드제어신호(SEQBINT)에 따라 시퀀셜 모드 또는 인터리빙 모드를 제어할 수 있으며, 시퀀셜 모드와 인터리빙 모드는 스펙(SPEC.)으로 정의된 것이다.
도 5b 에는 제어신호 생성부 중 데이터제어신호 생성부가 도시되어 있다.
도 5b 를 참조하면, 데이터제어신호 생성부는 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)에 응답하여 라이징 데이터 제어신호(R_DAT_CTR)를 생성하기 위한 제1 분주부(510A)와, 제1 및 제2 폴링 클럭신호(FCLKDO1, FCLKDO2)에 응답하여 폴링 데이터 제어신호(F_DAT_CTR)를 생성하기 위한 제2 분주부(520B)를 구비할 수 있다.
제1 분주부(510B)는 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)의 폴링 에지에 응답하여 라이징 데이터 제어신호(R_DAT_CTR)의 천이 동작을 제어하기 위한 제1 플립플롭(512B)와, 제1 플립플롭(512B)의 라이징 데이터 제어신호(R_DAT_CTR)를 피드백(feedback)하기 위한 제1 피드백부(514B)를 구비할 수 있다. 그래서, 제1 분주부(510B)에서 출력되는 라이징 데이터 제어신호(R_DAT_CTR)는 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)의 폴링 에지에 응답하여 토글링 한다.
제2 분주부(530B)는 제1 및 제2 폴링 클럭신호(FCLKDO1, FCLKDO2)의 폴링 에지에 응답하여 폴링 데이터 제어신호(F_DAT_CTR)의 천이 동작을 제어하기 위한 제2 플립플롭(532B)와, 제2 플립플롭(532B)의 폴링 데이터 제어신호(F_DAT_CTR)를 피드백하기 위한 제2 피드백부(534B)를 구비할 수 있다. 그래서, 제2 분주부(530B)에서 출력되는 폴링 데이터 제어신호(F_DAT_CTR)는 제1 및 제2 폴링 클럭신호(FCLKDO1, FCLKDO2)의 폴링 에지에 응답하여 토글링 한다.
도 5c 에는 제어신호 생성부 중 클럭신호 제어부가 도시되어 있다.
도 5c 를 참조하면, 클럭신호 제어부는 라이징 클럭신호(RCLKDO)를 제어하여 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)를 생성하기 위한 라이징 클럭신호 제어부(510C)와, 폴링 클럭신호(FCLKDO)를 제어하여 제1 및 제2 폴링 클럭신호(FCLKDO1, FCLKDO2)를 생성하기 위한 폴링 클럭신호 제어부(530C)를 구비할 수 있다. 여기서, 라이징 클럭신호(RCLKDO)는 도 6 에 도시된 라이징 활성화 신호(RCLKDOEN)와 DLL 클럭신호(CLK_DLL)의 라이징 에지에 따라 생성되는 신호로서 도 6 에 따로 도시하지 않았지만, 예컨대 라이징 활성화 신호(RCLKDOEN)와 DLL 클 럭신호(CLK_DLL)를 논리 곱하여 생성할 수 있다. 마찬가지로, 폴링 출력신호(FCLKDO)는 도 6 에 도시된 폴링 활성화신호(FCLKDOEN)와 DLL 클럭신호(CLK_DLL)의 폴링 에지에 따라 생성되는 신호로서 도 6 에 따로 도시하지 않았다.
라이징 클럭신호 제어부(510C)는 라이징 클럭신호(RCLKDO)와, 라이징 활성화 신호(RCLKDOEN), 및 제2 라이징 순서선택신호(SOSEB2R_B)에 응답하여 제어클럭신호인 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)를 생성하기 위한 것으로, 제1 클럭신호 제어부(510C_1)와 제2 클럭신호 제어부(510C_2)를 구비할 수 있다.
여기서, 제1 클럭신호 제어부(510C_1)는 라이징 활성화 신호(RCLKDOEN)와 제2 라이징 순서선택신호(SOSEB2R_B)를 반전한 신호에 따라 라이징 클럭신호(RCLKDO)를 제어하여 제1 라이징 클럭신호(RCLKDO1)를 생성할 수 있으며, 제2 클럭신호 제어부(510C_2)는 라이징 활성화 신호(RCLKDOEN)와 제2 라이징 순서선택신호(SOSEB2R_B)에 따라 라이징 클럭신호(RCLKDO)를 제어하여 제2 라이징 클럭신호(RCLKDO2)를 생성할 수 있다. 즉, 제1 라이징 클럭신호(RCLKDO1)와 제2 라이징 클럭신호(RCLKDO2)는 제2 라이징 순서선택신호(SOSEB2R_B)에 의하여 서로 다른 활성화구간을 가질 수 있다.
한편, 폴링 클럭신호 제어부(530C)는 폴링 클럭신호(FCLKDO)와, 폴링 활성화 신호(RCLKDOEN), 및 제2 폴링 순서선택신호(SOSEB2F_B)에 응답하여 제1 및 제2 폴링 클럭신호(FCLKDO1, FCLKDO2)를 생성할 수 있다. 폴링 클럭신호 제어부(530C)는 라이징 클럭신호 제어부(510C)와 유사한 구성을 가지기 때문에 세부 설명은 생략하기로 한다.
이하, 도 6 의 설명에 앞서 제1 및 제2 클럭신호 제어부(510C, 530C)에 인가되는 라이징 및 폴링 활성화 신호(RCLKDOEN, FCLKDOEN)와 제2 라이징 및 폴링 순서선택신호(SOSEB2R_B, SOSEB2F_B)에 대하여 알아보기로 한다.
우선, 라이징 활성화 신호(RCLKDOEN)와 폴링 활성화 신호(FCLKDOEN)에 대하여 알아보기로 한다. 도 6 을 참조하면, 라이징 활성화 신호(RCLKDOEN)는 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)의 활성화 구간을 정의하기 위한 신호이고, 폴링 활성화 신호(FCLKDOEN)는 제1 및 제2 폴링 클럭신호(FCLKDO1, FCLKDO2)의 활성화 구간을 정의하기 위한 신호로서, 카스 레이턴시(CL)에 대응하는 DLL 클럭신호(CLK_DLL)에 응답하여 논리'하이'로 활성화된다.
라이징 활성화 신호(RCLKDOEN)와 폴링 활성화 신호(FCLKDOEN)를 더욱 자세히 살펴보면, 라이징 활성화 신호(RCLKDOEN)는 카스 레이턴시(CL) 보다 반 클럭 앞선 DLL 클럭신호(CLK_DLL)의 폴링 에지에 응답하여 활성화되고, 이후 설명될 폴링 활성화 신호(FCLKDOEN)는 카스 레이턴시(CL)에 대응하는 DLL 클럭신호(CLK_DLL)의 라이징 에지에 응답하여 활성화된다. 그리고, 라이징 활성화 신호(RCLKDOEN)와 폴링 활성화 신호(FCLKDOEN)는 4 tCK 이후에 비활성화되는데, 이는 버스트 랭스가 8 임을 고려한 것이다. 참고로, 버스트 랭스가 4 인 경우 라이징 활성화 신호(RCLKDOEN)와 폴링 활성화 신호(FCLKDOEN)는 2 tCK 이후에 비활성화된다. 라이징 활성화 신호(RCLKDOEN)와 폴링 활성화 신호(FCLKDOEN)는 도 3 의 라이징 출력제어신호(RPOUT)와 폴링 출력제어신호(FPOUT)에 대응될 수 있다.
그리고, 제2 라이징 순서선택신호(SOSEB2R_B)는 라이징 활성화 신 호(RCLKDOEN)의 활성화 구간에서 제2 어드레스에 대응하여 2 tCK 단위로 토글링하는 신호가 되고, 제2 폴링 순서선택신호(SOSEB2F_B)는 폴링 활성화 신호(FCLKDOEN)의 활성화 구간에서 제2 어드레스에 대응하여 2 tCK 단위로 토글링하는 신호가 될 수 있다.
도 6 은 도 4a 와 도 4b 및 도 5a 내지 도 5c 의 읽기 동작시 일부 신호들의 동작 파형을 설명하기 위한 파형도이다. 설명의 편의를 위하여 제0 내지 제2 어드레스가 '011' 로 인가되는 것을 가정하기로 한다. 즉, 제0 내지 제2 어드레스가 '011' 로 인가되는 경우 제0 및 제1 어드레스 신호(ADD_D<0>, ADD_D<1>)에는 제0 및 제1 어드레스에 대응하는 '1' 이 반영되고, 제2 라이징 및 폴링 순서선택신호(SOSEB2R_B, SOSEB2F_F)에는 제2 어드레스에 대응하여 도 6 과 같이 토글링하는 신호가 반영될 수 있다. 이어서, 제0 내지 제2 어드레스가 '011' 로 인가되는 경우 프리 패치된 제0 내지 제7 데이터(MXOUT<0:7>)는 제3 데이터(XMOUT<3>) → 제0 데이터(XMOUT<0>) → 제1 데이터(XMOUT<1>) → 제2 데이터(XMOUT<2>) → 제7 데이터(XMOUT<7>) → 제4 데이터(XMOUT<4>) → 제5 데이터(XMOUT<5>) → 제6 데이터(XMOUT<6>) 순으로 입/출력 패드(DQ)를 통해 출력되어야 한다.
그리고, 반도체 메모리 장치는 읽기명령(RD) 이후 카스 레이턴시(CL)에 대응하는 시점에 데이터를 입/출력 패드(DQ)로 출력하기 시작한다. 본 발명에 따른 파이프 래치 회로는 제0 내지 제7 데이터(XMOUT<0:7>)를 DLL 클럭신호(CLK_DLL)의 라이징 에지에 대응하는 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)와 DLL 클럭신호(CLK_DLL)의 폴링 에지에 대응하는 제1 및 제2 폴링 클럭신호(FCLKDO1, FCLKDO2)에 응답하여 출력할 수 있으며, 출력 드라이버(도시되지 않음)는 라이징 및 폴링 클럭신호(RCLKDO, FCLKDO, 도시되지 않음)를 안정적인 동작 타이밍에 맞게 지연된 라이징 및 폴링 클럭신호(RCLKDOD, FCLKDOD)에 응답하여 제0 내지 제7 데이터(XMOUT<0:7>)를 출력할 수 있다.
이하, 도 4a 와 도 4b 와 도 5a 내지 도 5c 및 도 6 을 참조하여, 본 발명에 따른 반도체 메모리 장치의 더욱 자세한 동작을 살펴보기로 한다.
우선, 읽기명령(RD)에 응답하여 파이프 인에이블 신호(PINB)가 논리'로우'로 활성화된다. 이때, 홀짝제어신호 생성부의 제1 제어신호 생성부(510A)는 논리'하이'의 제0 어드레스 신호(ADD_D<0>)에 응답하여 홀수 제어신호(START_OD, START_ODB)를 활성화한다.
한편, 시퀀셜 모드에서 모드제어신호(SEQBINT)는 논리'로우'가 되기 때문에, 제2 제어신호 생성부(530A)는 논리'로우'의 파이프 인에이블 신호(PINB)와 논리'하이'의 제1 어드레스 신호(ADD_D<1>)에 응답하여 라이징 홀수 제어신호(START_OD_R, START_ODB_R)를 활성화하고, 폴링 짝수 제어신호(START_EV_F, START_EVB_F)를 활성화한다. 그래서, 라이징 파이프 입력부(411R)는 제0 내지 제7 데이터(MXOUT<0:7>) 중 제3 데이터(MXOUT<3>)를 제0 라이징 노드(NR0)에 인가하고, 제1 데이터(MXOUT<1>)를 제1 라이징 노드(NR1)에 인가하고, 제7 데이터(MXOUT<7>)를 제2 라이징 노드(NR2)에 인가하며, 제5 데이터(MXOUT<5>)를 제3 라이징 노드(NR3)에 안가할 수 있다. 그리고, 폴링 파이프 입력부(411F)는 다수의 데이터(MXOUT<0:7>) 중 제0 데이터(MXOUT<0>)를 제0 폴링 노드(NF0)에 인가하고, 제2 데이터(MXOUT<2>)를 제1 폴링 노드(NF1)에 인가하고, 제4 데이터(MXOUT<4>)를 제2 폴링 노드(NF2)에 인가하며, 제6 데이터(MXOUT<6>)를 제3 폴링 노드(NF3)에 인가할 수 있다.
이어서, 제0 내지 제3 라이징 노드(NR0, NR1, NR2, NR3)에 인가된 데이터는 데이터제어신호 생성부의 제1 분주부(510B)에서 출력되는 라이징 데이터 제어신호(R_DAT_CTR)의 논리 레벨에 따라 라이징 파이프 출력부(413R)로 출력될 수 있다. 즉, 라이징 파이프 출력부(413R)는 라이징 데이터 제어신호(R_DAT_CTR)가 논리'로우' 인 구간에서 제0 라이징 노드(NR0)와 제2 라이징 노드(NR2)에 인가된 데이터를 출력하고, 라이징 데이터 제어신호(R_DAT_CTR)가 논리'하이'인 구간에서 제1 라이징 노드(NR1)와 제3 라이징 노드(NR3)에 인가된 데이터를 출력한다.
이후, 라이징 파이프 출력부(413R)는 클럭신호 제어부의 라이징 클럭신호 제어부(510C)에서 출력되는 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)에 응답하여 라이징 파이프 입력부(411R)의 출력신호를 동기화시켜 라이징 출력신호(RDO)로서 출력할 수 있다. 본 발명에 따른 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)는 제0 내지 제7 데이터(MXOUT<0:7>)의 나머지 일부의 순서를 결정하기 위한 제2 라이징 순서선택신호(SOSEB2R_B)가 반영될 수 있다. 즉, 라이징 파이프 출력부(413R)는 제1 라이징 클럭신호(RCLKDO1)의 첫 번째 펄스에 응답하여 제0 라이징 노드(NR0)에 인가된 제3 데이터(MXOUT<3>)를 출력하고, 제1 라이징 클럭신호(RCLKDO1)의 두 번째 펄스에 응답하여 제1 라이징 노드(NR1)에 인가된 제1 데이터(MXOUT<1>)를 출력하고, 제2 라이징 클럭신호(RCLKDO2)의 첫 번째 펄스에 응답하여 제7 데이터(MXOUT<7>)를 출력하며, 제2 라이징 클럭신호(RClKDO2)의 두 번째 펄 스에 응답하여 제5 데이터(MXOUT<5>)를 출력한다. 즉, 라이징 출력신호(RDO)는 제3 데이터(MXOUT<3>) → 제1 데이터(MXOUT<1>) → 제7 데이터(MXOUT<7>) → 제5 데이터(MXOUT<5>)가 될 수 있다. 라이징 출력신호(RDO)는 이후 출력 드라이버에서 지연된 라이징 클럭신호(RCLKDOD)에 동기화되어 입/출력 패드(DQ)를 통해 출력될 수 있다.
한편, 폴링 파이프 래칭부(410F)는 제1 및 제2 제어신호 생성부(510A, 530A)와, 제2 분주부(530B), 및 폴링 클럭신호 제어부(530C)의 출력신호에 응답하여 라이징 파이프 래칭부(410R)와 유사한 동작을 수행할 수 있다. 그래서, 폴링 출력신호(FDOB)는 제0 데이터(MXOUT<0>) → 제2 데이터(MXOUT<2>) → 제4 데이터(MXOUT<4>) → 제8 데이터(MXOUT<8>)가 될 수 있다. 폴링 출력신호(FDO)는 이후 출력 드라이버에서 지연된 폴링 클럭신호(FCLKDOD)에 동기화되어 입/출력 패드(DQ)를 통해 출력될 수 있다.
결국, 라이징 파이프 래칭부(410R)와 폴링 파이프 래칭부(430R)의 동작 시점을 모두 고려한다면, 입/출력 패드(DQ)를 통해 출력되는 제0 내지 제7 데이터(MXOUT<0:7>)는 제3 데이터(MXOUT<3>) → 제0 데이터(MXOUT<0>) → 제1 데이터(MXOUT<1>) → 제2 데이터(MXOUT<2>) → 제7 데이터(MXOUT<7>) → 제4 데이터(MXOUT<4>) → 제5 데이터(MXOUT<5>) → 제6 데이터(MXOUT<6>)가 될 수 있다.
본 발명에 따른 파이프 래치 회로는 라이징 출력신호(RDO)와 폴링 출력신호(FDO)를 생성하는데 있어서, DLL 클럭신호(CLK_DLL)에 동기화된 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)와 제1 및 제2 폴링 클럭신호(FCLKDO1, FCLKDO2)만 을 사용할 수 있다. 제1 및 제2 라이징 클럭신호(RCLKDO1, RCLKDO2)와 제1 및 제2 폴링 클럭신호(FCLKDO1, FCLKDO2)가 동일한 동작을 수행하는 라이징 및 폴링 파이프 출력부(413R, 413F)에서 각각 사용됨을 고려한다면, 본 발명에 따른 파이프 래치 회로는 라이징 및 폴링 출력신호(RDO, FDO)를 출력하는데 있어서 DLL 클럭신호(CLK_DLL)에 동기화된 하나의 제어신호를 사용한다고 할 수 있다. 즉, 기존에는 파이프 래치 회로를 제어하는데 있어서 DLL 클럭신호(CLK_DLL)에 동기화된 신호가 도 1 에서 처럼 제1 라이징 및 폴링 선택출력부(113R, 113F)에 하나, 제2 라이징 및 폴링 선택출력부(115R, 115F)에 하나, 라이징 및 폴링 동기화출력부(117R, 117F)에 하나, 이렇게 세 개가 있어야만 했다. 하지만, 본 발명에서는 이를 최소화하는 것이 가능하기 때문에, 기존에 발생하던 스큐 문제를 해결하는 것이 가능하다. 나아가, 이러한 스큐 문제의 해결은 파이프 래치 회로에서 출력되는 데이터와 출력 드라이버를 제어하는 제어신호와의 마진을 용이하게 확보하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1a 와 도 1b 는 일반적인 파이프 래치 회로의 일부 구성을 설명하기 위한 회로도.
도 2 는 도 1a 와 도 1b 의 라이징 파이프 래칭부(110R)와 폴링 파이프 래칭부(110F)를 제어하는 신호들을 생성하는 제어신호 생성부를 설명하기 위한 회로도.
도 3 은 도 1a 와 도 1b 와 도 2 의 읽기 동작시 일부 신호들의 동작 파형을 설명하기 위한 파형도.
도 4a 와 도 4b 는 본 발명에 따른 파이프 래치 회로의 일부 구성을 설명하기 위한 회로도.
도 5a 내지 도 5c 는 도 4a 와 도 4b 의 라이징 파이프 래칭부(410R)와 폴링 파이프 래칭부(410F)를 제어하는 신호들을 생성하는 제어신호 생성부를 설명하기 위한 도면.
도 6 은 도 4a 와 도 4b 및 도 5a 내지 도 5c 의 읽기 동작시 일부 신호들의 동작 파형을 설명하기 위한 파형도.
* 도면의 주요 부분에 대한 부호의 설명
410R : 라이징 파이프 래칭부
410F : 폴링 파이프 래칭부

Claims (28)

  1. 삭제
  2. 다수의 데이터를 어드레스 정보에 따른 순서대로 입력받기 위한 파이프 입력수단;
    동기화 클럭신호에 상기 어드레스 정보 중 일부 어드레스 정보를 반영하여 제1 및 제2 제어클럭신호를 생성하기 위한 제어신호 생성수단; 및
    상기 파이프 입력수단의 출력신호를 상기 제1 및 제2 제어클럭신호에 동기화시켜 출력하기 위한 파이프 출력수단을 구비하되,
    상기 제어신호 생성수단은 카스 레이턴시 정보와 버스트 랭스 정보에 따라 활성화 구간이 정의되는 클럭활성화신호에 응답하여 상기 제1 및 제2 제어클럭신호를 활성화시키는 것을 특징으로 하는 파이프 래치 회로.
  3. 제2항에 있어서,
    상기 제어신호 생성수단은 상기 클럭활성화신호와 상기 어드레스 정보에 따라 상기 동기화 클럭신호를 제어하여 활성화 구간이 서로 다른 상기 제1 및 제2 제 어클럭신호를 생성하는 것을 특징으로 하는 파이프 래치 회로.
  4. 제2항에 있어서,
    상기 파이프 출력수단은,
    상기 파이프 입력수단의 출력신호를 상기 제1 제어클럭신호에 동기화시켜 출력하기 위한 제1 동기화부; 및
    상기 파이프 입력수단의 출력신호를 상기 제2 제어클럭신호에 동기화시켜 출력하기 위한 제2 동기화부를 구비하는 것을 특징으로 하는 파이프 래치 회로.
  5. 제4항에 있어서,
    상기 제1 및 제2 동기화부의 출력신호를 래칭하여 출력하기 위한 래칭부를 더 구비하는 것을 특징으로 하는 파이프 래치 회로.
  6. 제2항에 있어서,
    상기 제어신호 생성수단은,
    상기 어드레스 정보에 응답하여 제1 제어신호를 생성하기 위한 제1 제어신호 생성부; 및
    상기 동기화 클럭신호에 응답하여 제2 제어신호를 생성하기 위한 제2 제어신호 생성부를 구비하는 것을 특징으로 하는 파이프 래치 회로.
  7. 제6항에 있어서,
    상기 제2 제어신호 생성부는,
    상기 제1 및 제2 클럭제어신호에 응답하여 상기 제2 제어신호의 천이 동작을 제어하기 위한 분주부; 및
    상기 제2 제어신호를 상기 분주부로 피드백하기 위한 피드백부를 구비하는 것을 특징으로 하는 파이프 래치 회로.
  8. 제6항에 있어서,
    상기 제어신호 생성수단은,
    시퀀셜 모드 또는 인터리빙 모드에 대응하는 모드제어신호에 응답하여 상기 제1 제어신호 생성부에 전달되는 상기 어드레스 정보를 제어하기 위한 모드제어부를 더 구비하는 것을 특징으로 하는 파이프 래치 회로.
  9. 제6항에 있어서,
    상기 파이프 입력수단은,
    상기 제1 제어신호에 응답하여 상기 다수의 데이터 중 해당 데이터의 출력 경로를 선택해주기 위한 경로선택부; 및
    상기 제2 제어신호에 응답하여 상기 경로선택부의 출력신호 중 해당 출력신호를 선택하여 출력하기 위한 선택출력부를 구비하는 것을 특징으로 하는 파이프 래치 회로.
  10. 삭제
  11. 동기화 클럭신호의 제1 에지에 대응하며, 다수의 데이터를 어드레스 정보에 따른 순서대로 입력받기 위한 제1 파이프 입력수단;
    상기 동기화 클럭신호의 제2 에지에 대응하며, 상기 다수의 데이터를 상기 어드레스 정보에 따른 순서대로 입력받기 위한 제2 파이프 입력수단;
    상기 동기화 클럭신호에 상기 어드레스 정보 중 일부 어드레스 정보를 반영하여 다수의 제1 및 제2 제어클럭신호를 생성하기 위한 제어신호 생성수단;
    상기 제1 파이프 입력수단의 출력신호를 상기 다수의 제1 제어클럭신호에 동기화시켜 출력하기 위한 제1 파이프 출력수단; 및
    상기 제2 파이프 입력수단의 출력신호를 상기 다수의 제2 제어클럭신호에 동기화시켜 출력하기 위한 제2 파이프 출력수단을 구비하되,
    상기 제어신호 생성수단은 카스 레이턴시 정보와 버스트 랭스 정보에 따라 활성화 구간이 정의되는 제1 및 제2 클럭활성화신호에 응답하여 상기 다수의 제1 및 제2 제어클럭신호를 활성화시키는 것을 특징으로 하는 파이프 래치 회로.
  12. 제11항에 있어서,
    상기 제1 클럭활성화신호는 상기 제1 에지에 대응하여 활성화되고, 상기 제2 클럭활성화신호는 상기 제2 에지에 대응하여 활성화되는 것을 특징으로 하는 파이프 래치 회로.
  13. 제11항에 있어서,
    상기 제어신호 생성수단은,
    상기 제1 클럭활성화신호와 상기 어드레스 정보에 따라 상기 동기화 클럭신호를 제어하여 상기 다수의 제1 제어클럭신호를 생성하기 위한 제1 클럭신호 제어부; 및
    상기 제2 클럭활성화신호와 상기 어드레스 정보에 따라 상기 동기화 클럭신호를 제어하여 상기 다수의 제2 제어클럭신호를 생성하기 위한 제2 클럭신호 제어 부를 구비하는 것을 특징으로 하는 파이프 래치 회로.
  14. 제11항에 있어서,
    상기 다수의 제1 및 제2 제어클럭신호는 상기 어드레스 정보에 따라 각각 서로 다른 구간에서 활성화되는 것을 특징으로 하는 파이프 래치 회로.
  15. 제11항에 있어서,
    상기 제1 및 제2 파이프 출력수단 각각은,
    해당 파이프 입력수단의 출력신호를 상기 제1 및 제2 다수의 제어클럭신호 중 해당 제어클럭신호로 동기화시켜 출력하기 위한 다수의 동기화부를 구비하는 것을 특징으로 하는 파이프 래치 회로.
  16. 제15항에 있어서,
    상기 다수의 동기화부의 출력신호를 래칭하여 출력하기 위한 래칭부를 더 구비하는 것을 특징으로 하는 파이프 래치 회로.
  17. 제11항에 있어서,
    상기 제어신호 생성수단은,
    상기 어드레스 정보에 응답하여 제1 제어신호를 생성하기 위한 제1 제어신호 생성부; 및
    상기 동기화 클럭신호에 응답하여 제2 제어신호를 생성하기 위한 제2 제어신호 생성부를 구비하는 것을 특징으로 하는 파이프 래치 회로.
  18. 제17항에 있어서,
    상기 제2 제어신호 생성부는,
    상기 다수의 제1 클럭제어신호와 상기 다수의 제2 클럭제어신호 각각에 응답하여 천이 동작을 제어하기 위한 다수의 분주부; 및
    상기 다수의 분주부의 출력신호 각각을 해당 분주부로 피드백하기 위한 다수의 피드백부를 구비하는 것을 특징으로 하는 파이프 래치 회로.
  19. 제17항에 있어서,
    상기 제어신호 생성수단은,
    시퀀셜 모드 또는 인터리빙 모드에 대응하는 모드제어신호에 응답하여 상기 제1 제어신호 생성부에 전달되는 상기 어드레스 정보를 제어하기 위한 모드제어부 를 더 구비하는 것을 특징으로 하는 파이프 래치 회로.
  20. 제17항에 있어서,
    상기 제1 및 제2 파이프 입력수단 각각은,
    상기 제1 제어신호에 응답하여 상기 다수의 데이터 중 해당 데이터의 출력 경로를 선택해주기 위한 경로선택부; 및
    상기 제2 제어신호에 응답하여 상기 경로선택부의 출력신호 중 해당 출력신호를 선택하여 출력하기 위한 선택출력부를 구비하는 것을 특징으로 하는 파이프 래치 회로.
  21. 삭제
  22. 다수의 데이터의 출력 순서에 대응하는 어드레스 정보 중 일부 어드레스 정보에 응답하여 다수의 데이터를 순서대로 입력받는 단계;
    동기화 클럭신호에 상기 어드레스 정보 중 나머지 어드레스 정보를 반영하여 다수의 제어클럭신호를 생성하는 단계; 및
    상기 다수의 제어클럭신호에 응답하여 상기 다수의 데이터를 순차적으로 출력하는 단계를 포함하되,
    상기 다수의 제어클럭신호는 카스 레이턴시 정보와 버스트 랭스 정보에 따라 활성화 구간이 정의되는 다수의 클럭활성화신호에 응답하여 활성화되는 것을 특징으로 하는 파이프 래치 회로의 구동 방법.
  23. 제22항에 있어서,
    상기 다수의 제어클럭신호를 생성하는 단계는 해당 클럭활성화신호와 상기 어드레스 정보에 따라 상기 동기화 클럭신호를 제어하여 활성화 구간이 서로 다른 상기 다수의 제어클럭신호를 생성하는 것을 특징으로 하는 파이프 래치 회로의 구동 방법.
  24. 제22항에 있어서,
    상기 출력하는 단계에서 출력되는 데이터를 래칭하는 단계를 더 포함하는 것을 특징으로 하는 파이프 래치 회로의 구동 방법.
  25. 제22항에 있어서,
    상기 다수의 제어클럭신호를 생성하는 단계는,
    상기 어드레스 정보에 응답하여 제1 제어신호를 생성하기 단계; 및
    상기 동기화 클럭신호에 응답하여 제2 제어신호를 생성하기 단계를 포함하는 것을 특징으로 하는 파이프 래치 회로의 구동 방법.
  26. 제25항에 있어서,
    상기 제2 제어신호를 생성하는 단계는,
    상기 다수의 클럭제어신호에 응답하여 상기 제2 제어신호의 천이 동작을 제어하는 단계; 및
    상기 제2 제어신호를 상기 제어하는 단계로 피드백하는 단계를 포함하는 것을 특징으로 하는 파이프 래치 회로의 구동 방법.
  27. 제25항에 있어서,
    시퀀셜 모드 또는 인터리빙 모드에 대응하는 모드제어신호에 응답하여 상기 제1 제어신호를 생성하기 단계로 전달되는 상기 어드레스 정보를 제어하는 단계를 더 포함하는 것을 특징으로 하는 파이프 래치 회로의 구동 방법.
  28. 제25항에 있어서,
    상기 입력받는 단계;
    상기 제1 제어신호에 응답하여 상기 다수의 데이터 중 해당 데이터의 출력 경로를 선택하는 단계; 및
    상기 제2 제어신호에 응답하여 상기 선택된 경로를 통해 출력된 신호 중 해당 출력신호를 선택하여 출력하는 단계를 포함하는 것을 특징으로 하는 파이프 래치 회로의 구동 방법.
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