KR20000044572A - 디디알 에스디램에서의 읽기 구동 방법 및 장치 - Google Patents

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Abstract

본 발명은 2비트(bit) 프리페치(prefetch)와 파이프라인(pipeline) 스킴(scheme)을 적절히 이용하여 2개의 데이터를 한 클럭 사이클 내에서 정확히 내보낼 수 있는, DDR SDRAM에서의 읽기(Read) 구동을 위한 방법 및 장치를 제공하고자 하는 것으로, 이를 위한 본 발명의 DDR SDRAM은, 서로 독립적으로 데이터를 억세스하되, 동시에 2비트 데이터를 억세스 할 수 있는 메모리셀코어회로부; 상기 2비트데이터중 제1데이터를 전달하기 위한 제1글로벌입출력라인; 상기 2비트데이터중 제2데이터를 전달하기 위한 제2글로벌입출력라인; 상기 제1 및 제2 글로벌입출력라인을 통해 전달된 이븐데이터 및 오드데이터를 래치하기 위한 파이프라인 래치수단; 상기 파이프라인래치에 저장된 데이터가 클럭에 동기되어 출력되도록 그 출력을 제어하되, 이븐데이터 또는 오드데이터중 어느하나를 먼저 출력하고 연속적으로 다음 나머지 데이터를 출력하도록 제어하는 제어수단; 및 상기 파이프라인래치수단으로부터 출력된 이븐데이터 및 오드데이터를 전달받아 상기 이븐데이터 및 오드데이터를 순서적으로 칩외부로 출력하는 출력버퍼를 포함하여 이루어진다.

Description

디디알 에스디램에서의 읽기 구동 방법 및 장치
본 발명은 차세대 메모리소자인 DDR(double data rate) SDRAM(synchronous DRAM)에 관한 것으로, 특히 DDR SDRAM에서의 읽기(Read) 구동을 위한 방법 및 장치에 관한 것이다.
잘 알려진 바와 같이, 반도체메모리소자중 DRAM은 동작 속도 향상을 위하여 외부의 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM(이하, SDRAM)이 널리 사용되고 있다. 한편, 통상의 SDR(single data rate) SDRAM은 클럭의 라이징(rising) 에지(edge)만을 사용하는 소자인데 반하여, DDR SDRAM은 클럭 라이징 및 폴링(falling) 에지를 모두 사용하기 때문에 더 빠른 동작 속도를 구현할 수 있어 차세대 DRAM으로서 크게 각광받고 있다.
도1은 DDR SDRAM에서 데이터 읽기(Read)시 타이밍을 나타내는 것으로서, 도1에서는 cas latency(읽기 명령이 들어간 클럭의 시점으로부터 데이터가 나올 때 까지의 클럭수를 규정한 것)가 2이고, burst length(연속하여 처리하는 데이터 수를 규정한 것)가 4인 경우에 대한 타이밍도이다.
도1에 도시된 바와 같이, DDR SDRAM은 읽기(Read) 동작시 데이터스트로브신호(DQS)에 맞춰 클럭(CLK)의 라이징에지 및 폴링에지에서 모두 데이터를 내보내야 하기 때문에, 즉 두 개의 데이터를 한 클럭 주기에서 내보내야 하기 때문에, 이를 효과적으로 수행하기 위해서는 기존의 DRAM 또는 SDRAM에서 사용되고 있는 읽기 방식을 사용할 수가 없다. 즉, 예컨대 클럭의 주기(cycle)가 10nsec 정도라면, 라이징 및 폴링시의 시간(약 0.5×4=2)과 그 밖의 스펙을 맞추기 위한 시간 등을 빼면 실질적으로 약 6nsec 이하의 시간동안 두 개의 데이터를 연속적으로 처리하여야 하는데, 이러한 처리는 칩 내부에서 수행하기에 역부족이므로, DDR SDRAM은 칩 외부로 데이터를 내보낼때에 클럭의 라이징에지 및 폴링에지에서 각각 데이터를 발생시키지만, 칩 내부에는 클럭의 한쪽에지에 동기되는 두 개의 데이터로 처리된다. 따라서, 칩 내부로부터 칩 외부로 데이터를 읽기 위해서는 새로운 읽기 구동 방식이 필요하며, 이를 위한 제반 회로들이 필요하게 된다.
본 발명은 상기 제반 요구사항 및 종래 문제점을 해결하기 위하여 안출된 것으로서, 2비트(bit) 프리페치(prefetch)와 파이프라인(pipeline) 스킴(scheme)을 적절히 이용하여 2개의 데이터를 한 클럭 사이클 내에서 정확히 내보낼 수 있는, DDR SDRAM에서의 읽기(Read) 구동을 위한 방법 및 장치를 제공하는데 그 목적이 있다.
도1은 DDR SDRAM에서 데이터 읽기(Read)시 타이밍도,
도2는 본 발명에 의한 DDR SDRAM의 구성을 개략적으로 나타내는 블록 구성도.
* 도면의 주요부분에 대한 부호의 설명
101 : 이븐셀어레이블록 102 : 오드셀어레이블록
103a, 103b : 제1 및 제2 감지증폭기 104 : 파이프라인 래치
105 : 어드레스버퍼 106 : 명령디코더
107 : 제어신호 soseb_read 생성장치 109 : 제어신호 pdel 생성장치
108 : 파이프카운터신호생성장치 110 : 출력드라이버
상기 목적을 달성하기 위한 본 발명의 DDR SDRAM은, 서로 독립적으로 데이터를 억세스하되, 동시에 2비트 데이터를 억세스 할 수 있는 메모리셀코어회로부; 상기 2비트데이터중 제1데이터를 전달하기 위한 제1글로벌입출력라인; 상기 2비트데이터중 제2데이터를 전달하기 위한 제2글로벌입출력라인; 상기 제1 및 제2 글로벌입출력라인을 통해 전달된 제1데이터 및 제2데이터를 래치하기 위한 파이프라인 래치수단; 상기 파이프라인래치에 저장된 데이터가 클럭에 동기되어 출력되도록 그 출력을 제어하되, 제1데이터 또는 제2데이터중 어느하나를 먼저 출력하고 연속적으로 다음 나머지 데이터를 출력하도록 제어하는 제어수단; 및 상기 파이프라인래치수단으로부터 출력된 제1데이터 및 제2데이터를 전달받아 상기 제1데이터 및 제2데이터를 순서적으로 칩 외부로 출력하는 출력버퍼를 포함하여 이루어진다.
바람직하게, 상기 메모리셀코어회로부는, 서로 독립적으로 데이터를 억세스할 수 있는 제1셀어레이블록과 제2셀어레이블록; 상기 제1셀어레이블록으로부터 제1데이터를 감지증폭하기 위한 제1감지증폭기; 상기 제2셀어레이블록으로부터 제2데이터를 감지증폭하기 위한 제2감지증폭기를 포함하는 것을 특징으로 한다.
그리고, 상기 제어수단은, 어드레스신호와 읽기 명령어를 입력받아 상기 파이프라인 래치에 저장된 제1데이터 및 제2데이터중 어느 데이터를 먼저 출력할지의 여부를 결정하기 위한 제1제어신호를 생성하는 제1제어신호생성수단; 읽기 명령어에 응답하여 상기 제1 및 제2 글로벌입출력라인에 각각 데이터가 실렸는지의 여부를 감지하여 제2제어신호를 생성하는 제2제어신호생성수단; 및 클럭신호의 라이징에지에서 발생된 제1파이프카운터신호와 클럭신호의 폴링에지에서 발생된 제2파이프카운터신호를 각각 생성하되, 상기 제1제어신호에 응답하여 상기 제1파이프카운터신호와 상기 제2파이프카운터신호중 어느하나가 먼저 활성화되도록 하는 파이프카운터신호생성수단을 포함하는 것을 특징으로 한다.
또한 본 발명에 따른 고속메모리소자의 데이터 읽기 구동 방법은, 메모리셀어레이부로부터 2비트의 데이터를 동시에 프리페치하여 파이프라인래치에 저장하는 제1단계; 상기 파이프라인래치에 저장된 데이터를 출력시키되, 2비트데이터중 이븐데이터 또는 오드데이터중 어느하나를 먼저 출력하고 연속적으로 다음 나머지 데이터를 출력시키며, 상기 출력되는 2비트 데이터를 각기 클럭의 라이징에지 및 폴링에지에 동기시켜 출력시키는 제2단계를 포함하여 이루어진다.
바람직하게, 상기 제2단계는, 이븐데이터를 먼저 출력할지 또는 오드데이터를 먼저 출력할지의 우선 순위 여부를 결정하는 제1제어신호를 생성하는 제3단계; 상기 제1제어신호에 응답하여 클럭의 라이징 및 폴링에지에서 생성되는 제1파이프카운터신호 및 제2파이프카운터신호를 각각 생성하는 제4단계; 상기 파이프라인래치에 데이터가 전달되었는지의 여부를 감지하는 제2제어신호를 생성하는 제5단계; 및 상기 제1제어신호, 상기 제1 및 제2 파이프카운터신호, 및 상기 제2제어신호에 따라 상기 파이프라인래치에 저장된 데이터를 출력하는 제6단계를 포함하여 이루어진 것을 특징으로 한다. 그리고, 상기 제4단계에서, 상기 우선 순위 여부는 어드레스의 정보에 따라 결정하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명에 의한 DDR SDRAM의 구성을 개략적으로 나타내는 블록 구성도이다.
도2를 참조하여 본 발명에 의한 DDR SDRAM의 구성을 살펴보면, 먼저 셀어레이는 적어도 두 개의 뱅크(bank)로 구성되며, 한 뱅크는 이븐셀어레이블록(even cell array block)(101)과 오드셀어레이블록(odd cell array block)(102)으로 나뉜다. 그리고, 메모리셀로부터 데이터를 감지하는 감지증폭기는 상기 이븐셀어레이블록(101)으로부터 이븐데이터를 감지증폭하기 위한 제1감지증폭기(103a)와, 상기 오드셀어레이블록(102)으로부터 오드데이터를 감지증폭하기 위한 제2감지증폭기(103b)로 분할되어 있어, 이븐셀어레이블록(101)과 오드셀어레이블록(102)으로부터 각각 이븐데이터 및 오드데이터를 서로 독립적으로 동시에 감지증폭할 수 있다. 또한, 글로벌입출력라인은 제1감지증폭기103a)로부터 출력된 이븐데이터를 전달하기 위한 제1글로벌입출력라인(gio_odd)과, 제2감지증폭기(103a)로부터 출력된 오드데이터를 전달하기 위한 제2글로벌입출력라인(gio_even)으로 역시 분할되어 있다.
또한, 이와 같이 상기 제1 및 제2 글로벌입출력라인(gio_odd, gio_even)을 통해 전달된 이븐데이터 및 오드데이터를 래치하기 위한 파이프라인 래치(pipeline latch)(104)가 구비되어 있고, 이 파이프라인래치(104)로부터 이븐데이터 또는 오드데이터를 전달받아 이븐데이터 및 오드데이터를 순서적으로 칩 외부로 출력하는 데이터출력드라이버(110)가 구비된다. 이때, 파이프라인 래치(104)는 이븐데이터 또는 오드데이터중 어느하나를 먼저 출력하고 연속적으로 다음 나머지 데이터를 출력하도록 하고, 각 출력되는 데이터가 클럭에 동기되어 출력되도록 제어회로부가 필요한 바, 이러한 제어회로들의 구성은 다음과 같다.
파이프라인 래치를 제어하는 제어장치에는, 구비된 공지의 어드레스버퍼(adress buffer)(105)와 명령디코더(command decoder)(106)로부터 각기 어드레스신호와 읽기 명령어 read를 입력받아 상기 파이프라인 래치(104)에 저장된 이븐데이터 및 오드데이터중 어느 데이터를 먼저 출력할지의 여부를 결정하기 위한 제어신호 soseb_read를 생성하는 제어신호 soseb_read 생성장치(107)가 구성되어 있고, 읽기 명령어 read에 응답하여 상기 제1 및 제2 글로벌입출력라인 gio_odd, gio_even에 각각 데이터가 실렸는지의 여부를 감지하여 제어신호 pdel을 생성하는 제어신호 pdel 생성장치(109)가 구성되어 있으며, 클럭신호 clk의 라이징에지에서 발생된 제1파이프카운터신호 pcnt_even과 클럭신호 clk의 폴링에지에서 발생된 제2파이프카운터신호 pcnt_odd를 각각 생성하되, 상기 제어신호 soseb_read에 응답하여 제1파이프카운터신호 pcnt_even과 제2파이프카운터신호 pcnt_odd중 어느 한 신호가 먼저 활성화되도록 하는 파이프카운터신호생성장치(108)가 구성된다.
상기한 바와 같은 구성을 갖는 본 발명에서의 읽기(Read) 구동 방법은, 클럭의 한 사이클 내에서 두 개의 데이터를 각각 다른 버스를 통해 동시에 읽은 다음(2비트 프리페치), 이 데이터를 파이프라인 래치에 저장하고 출력시에만 이 두 개의 데이터를 클럭의 라이징 및 폴링에 맞춰 내보내는 방식을 사용한다. 이를 구체적으로 살펴본다.
먼저, 한 뱅크(bank) 내의 이븐셀어레이블록(101)과 오드셀어레이블록(102)으로부터 각각 1비트씩의 데이터를 제1 및 제2 감지증폭기(103a, 103b)에 의해 감지증폭하여 제1 및 제2 글로벌입출력라인(gio_odd, gio_even)에 실은 다음, 이 제1 및 제2 글로벌입출력라인(gio_odd, gio_even)의 이븐데이터 및 오드데이터를 파이프라인 래치(104)에 저장한다. 다음, 어드레스버퍼(105)로부터 어드레스와 명령디코더(106)로부터 명령어를 입력받아, 이븐데이터를 먼저 출력할지 또는 오드데이터를 먼저 출력할지의 우선 순위 여부를 결정하는 제어신호 soseb_read를 생성한 다음, 이 제어신호 soseb_read와 읽기 명령어 read, 'cas latency' 신호 cl, 신호 clk_dll 및 클럭신호 clk를 조합하여 제1 및 제2 파이프카운터신호(pcnt_even, pcnt_odd)를 만든다. 그리고, 파이프카운터신호를 생성함과 동시에 역시 읽기 명령어 read에 제어 받으면서 제1 및 제2 글로벌입출력라인(gio_odd, gio_even)에 데이터가 실렸는지의 여부를 감지하는 제어신호 pdel를 만든다. 끝으로 제1 및 제2 파이프카운터신호 pcnt_even, pcnt_odd 및 제어신호 pdel에 의해서 파이프라인 래치(104)에 저장되어 있던 이븐데이터 및 오드데이터는 순서적으로 데이터출력드라이버(Dout driver)(110)로 보내진 다음 칩 외부로 출력된다.
이상에서 설명한 바와 같이, 본 발명의 읽기 구동방식은 2비트 프리페치(prefetch)와 파이프라인 스킴(scheme)을 적절히 이용하여 2개의 데이터를 한 클럭 사이클 내에서 정확히 내보낼 수 있게 하는 것으로서, 이에 의해 본 발명은 칩 외부로 데이터를 내보낼때에 클럭의 라이징에지 및 폴링에지에서 각각 데이터를 발생시키고, 칩 내부에는 클럭의 한쪽에지에 동기되는 두 개의 데이터로 처리할 수 있어, 원하는 고속 DDR SDRAM을 얻을 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명은 고속 DDR SDRAM의 스펙에 맞춰 한 클럭에서 정확히 두 개의 데이터를 출력할 수 있다.

Claims (6)

  1. DDR SDRAM에 있어서,
    서로 독립적으로 데이터를 억세스하되, 동시에 2비트 데이터를 억세스 할 수 있는 메모리셀코어회로부;
    상기 2비트데이터중 제1데이터를 전달하기 위한 제1글로벌입출력라인;
    상기 2비트데이터중 제2데이터를 전달하기 위한 제2글로벌입출력라인;
    상기 제1 및 제2 글로벌입출력라인을 통해 전달된 제1데이터 및 제2데이터를 래치하기 위한 파이프라인래치수단;
    상기 파이프라인래치에 저장된 데이터가 클럭에 동기되어 출력되도록 그 출력을 제어하되, 상기 제1데이터 또는 제2데이터 중 어느 하나를 먼저 출력하고 연속적으로 나머지 데이터를 출력하도록 제어하는 제어수단; 및
    상기 파이프라인래치수단으로부터 출력된 제1데이터 및 제2데이터를 전달받아 상기 제1데이터 및 제2데이터를 순서적으로 칩 외부로 출력하는 출력버퍼
    를 포함하여 이루어진 DDR SDRAM.
  2. 제1항에 있어서,
    상기 메모리셀코어회로부는,
    서로 독립적으로 데이터를 억세스할 수 있는 제1셀어레이블록과 제2셀어레이블록;
    상기 제1셀어레이블록으로부터 제1데이터를 감지증폭하기 위한 제1감지증폭기;
    상기 제2셀어레이블록으로부터 제2데이터를 감지증폭하기 위한 제2감지증폭기;
    를 포함하는 것을 특징으로 하는 DDR SDRAM.
  3. 제1항 또는 제2항에 있어서,
    상기 제어수단은,
    어드레스신호와 읽기 명령어를 입력받아 상기 파이프라인 래치에 저장된 제1데이터 및 제2데이터중 어느 데이터를 먼저 출력할지의 여부를 결정하기 위한 제1제어신호를 생성하는 제1제어신호생성수단;
    읽기 명령어에 응답하여 상기 제1 및 제2 글로벌입출력라인에 각각 데이터가 실렸는지의 여부를 감지하여 제2제어신호를 생성하는 제2제어신호생성수단; 및
    클럭신호의 라이징에지에서 발생된 제1파이프카운터신호와 클럭신호의 폴링에지에서 발생된 제2파이프카운터신호를 각각 생성하되, 상기 제1제어신호에 응답하여 상기 제1파이프카운터신호와 상기 제2파이프카운터신호중 어느하나가 먼저 활성화되도록 하는 파이프카운터신호생성수단
    을 포함하는 것을 특징으로 하는 DDR SDRAM.
  4. 고속메모리소자의 데이터 읽기 구동 방법에 있어서,
    메모리셀어레이부로부터 2비트의 데이터를 동시에 프리페치하여 파이프라인래치에 저장하는 제1단계;
    상기 파이프라인래치에 저장된 데이터를 출력시키되, 2비트데이터중 이븐데이터 또는 오드데이터중 어느하나를 먼저 출력하고 연속적으로 다음 나머지 데이터를 출력시키며, 상기 출력되는 2비트 데이터를 각기 클럭의 라이징에지 및 폴링에지에 동기시켜 출력시키는 제2단계
    를 포함하여 이루어진 고속메모리소자의 데이터 읽기 구동 방법.
  5. 제4항에 있어서,
    상기 제2단계는,
    이븐데이터를 먼저 출력할지 또는 오드데이터를 먼저 출력할지의 우선 순위 여부를 결정하는 제1제어신호를 생성하는 제3단계;
    상기 제1제어신호에 응답하여 클럭의 라이징 및 폴링에지에서 생성되는 제1파이프카운터신호 및 제2파이프카운터신호를 각각 생성하는 제4단계;
    상기 파이프라인래치에 데이터가 전달되었는지의 여부를 감지하는 제2제어신호를 생성하는 제5단계; 및
    상기 제1제어신호, 상기 제1 및 제2 파이프카운터신호, 및 상기 제2제어신호에 따라 상기 파이프라인래치에 저장된 데이터를 출력하는 제6단계
    를 포함하여 이루어진 것을 특징으로 하는 고속메모리소자의 데이터 읽기 구동 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 제4단계에서,
    상기 우선 순위 여부는 어드레스의 정보에 따라 결정하는 것을 특징으로 하는 고속메모리소자의 데이터 읽기 구동 방법.
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