KR100881748B1 - 고속으로 데이터를 출력하기 위한 메모리 장치 - Google Patents

고속으로 데이터를 출력하기 위한 메모리 장치 Download PDF

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Abstract

본 발명은 고속으로 데이터를 출력시킬 수 있는 동기식 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 코어영역에서 출력되는 제1 및 제2 데이터를 프리패치하고, 출력하는 동기식 메모리 장치에 있어서, 상기 제1 및 제2 데이터를 프리패치하기 위한 다수의 파이프래치; 상기 제1 및 제2 데이터를 입력받아 라이징에지용 데이터 또는 폴링에지용 데이터로 선택해서 출력하기 위한 멀티플렉서; 상기 라이징에지용 데이터를 버퍼링하여 출력하기 위한 제1 출력버퍼; 상기 폴링에지용 데이터를 버퍼링하여 출력하기 위한 제2 출력버퍼; 상기 제1 및 제2 출력버퍼의 출력 데이터를 선택적으로 전달하기 위한 스위칭수단; 상기 스위칭수단에 의해 선택적으로 전달되는 데이터를 출력하기 위한 출력드라이버; 및 상기 멀티플렉서와 상기 제1 및 제2 출력버퍼와, 상기 스위칭수단을 제어하기 위한 제어수단을 구비하는 동기식 메모리 장치를 제공한다.
Figure R1020020086491
반도체, 메모리, 파이프래치, 멀티플렉서, 데이터출력.

Description

고속으로 데이터를 출력하기 위한 메모리 장치{Memory device for outputing data with high speed}
도1은 종래 기술에 의해 메모리 장치의 데이터 출력 경로를 나타내는 블럭구성도.
도2는 도1에 도시된 제1 멀티플렉서 및 제2 멀티플렉서를 나타내는 회로도.
도3 및 도4는 도1에 도시된 메모리 장치의 동작을 나타내는 파형도.
도5는 본 발명의 바람직할 실시예에 따른 메모리 장치를 나타내는 블럭구성도.
도6은 도5에 도시된 멀티플렉서를 나타내는 회로도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 장치에서 데이터를 고속으로 출력하기 위한 데이터 출력부에 관한 것이다.
일반적으로 동기식메모리는 코어부분에서 소정의 데이터를 프리패치받아 저 장한 다음, 출력타이밍에 맞게 순차적으로 출력한다. 따라서 메모리 장치의 데이터 출력부는 다수의 데이터를 프리패치 받아 저장하기 위해 다수의 파이프 래치와, 파이프에서 출력되는 데이터를 동작클럭의 라이징에지와 폴링에지에 맞게 출력하기위한 다수의 버퍼를 구비한다.
도1은 종래 기술에 의해 메모리 장치의 코어에서 출력되는 데이터를 프리패치하여 출력하기 위한 데이터 출력 경로를 나타내는 블럭구성도이다. 도1에 도시된 메모리 장치는 4비트의 데이터를 프리패치하여 출력하기 위한 블럭구성도이다.
도1을 참조하여 살펴보면, 메모리 장치는 데이터를 출력하기위해, 코어에서 출력되는 다수의 데이터(ED0,ED1,OD0,OD1)를 입력받아 저장하기 위한 파이프래치부(20)와, 파이프래치부(20)와, 파이프래치부(20)에서 출력되는 데이터(d_ev0,d_ev1,d_od0,d_od1)를 클럭의 라이징에지용 데이터 (pre_rdo0,pre_rdo1) 또는 폴링에지용 데이터(pre_fdo0,pre_fdo1)로 구분하여 출력하기 위한 제1 멀티플렉서부(30)와, 제1 멀티플렉서부(30)에서 출력된 라이징에지용 데이터 및 폴링에지용 데이터를 버퍼링하기 위한 출력버퍼부(50)과, 출력버퍼부(50)에서 출력되는 클럭의 라이징에지용 데이터 또는 폴링에지용 데이터를 각각 출력드라이버(70)로 전달하기 위한 스위치부(60)와, 출력핀(DQ)를 통해 데이터신호를 드라이빙하여 출력하기 위한 출력드라이버(70)와, 상기 블럭들을 제어하기 위한 데이터 출력 제어부(80)를 구비한다.
또한, 파이프래치부(20)는 4비트의 데이터(D1 ~ D4)를 프리패치받는 4개의 파이프래치(21 ~ 24)로 구성되고, 제1 멀티플렉서부(30)는 데이터출력제어부의 제 어신호(sosez0)에 의해 제어되어 파이프래치(21,22)에서 출력되는 데이터(d_ev0,d_od0)를 입력받아 제1 라이징에지용 데이터(pre_rdo0)와 제1 폴링에지용 데이터(pre_fdo0)로 선택하여 출력하기 위한 제1 멀티플렉서(31)와, 데이터(d_ev1,d_od1)를 입력받아 제2 라이징에지용 데이터(pre_rdo1)와 제2 폴링에지용 데이터(pre_fdo1)로 선택하여 출력하기 위한 제2 멀티플렉서(32)로 구성된다.
제2 멀티플렉서부(30)는 데이터출력 제어부(80)의 제어신호(sosez1)에 의해 제어되어, 제1 멀티플렉서 및 제2 멀티플렉서(31,32)에서 출력되는 제1 라이징에지용 데이터(pre_rdo0)와 제1 폴링에지용 데이터(pre_fdo0)를 선택적으로 전달하기 위한 제3 멀티플렉서(41)와, 데이터출력 제어부(80)의 제어신호(sosez1)에 의해 제어되어, 제1 멀티플렉서 및 제2 멀티플렉서(31,32)에서 출력되는 제2 라이징에지용 데이터(pre_rdo1)와 제2 폴링에지용 데이터(pre_fdo1)를 선택적으로 전달하기 위한 제4 멀티플렉서(42)로 구성된다.
출력버퍼부(50)은 제어부(80)에서 출력되는 제어신호(rpout)에 제어되어 제3 멀티플렉서(41)에서 출력되는 신호를 버퍼링하여 출력하는 제1 출력버퍼(51)와, 제어부(80)에서 출력되는 제어신호(fpout)에 제어되어 제4 멀티플렉서(42)에서 출력되는 신호를 버퍼링하여 출력하는 제2 출력버퍼(52)로 구성된다.
스위치부(50)은 제어부(80)에서 출력되는 제어신호(rclk_do)에 제어되어 제1 출력버퍼(51)에서 출력되는 라이징에지용 데이터(RDO)를 출력드라이버로 전달하기 위한 제1 스위치(61)와, 제어부(80)에서 출력되는 제어신호(fclk_do)에 제어되어 제2 출력버퍼(51)에서 출력되는 라이징에지용 데이터(RDO)를 출력드라이버로 전달 하기 위한 제2 스위치(62)로 구성된다.
도2는 도1에 도시된 제1 멀티플렉서 내지 제4 멀티플렉서를 나타내는 회로도이다. 제1 멀티플렉서(31)와 제2 멀티플렉서(32), 제3 멀티플렉서(41)와 제4 멀티플렉서(42)는 같은 구조를 가지므로, 제1 멀티플렉서(31) 및 제3 멀티플렉서를 도시하였다.
도2를 참조하여 살펴보면, 제1 멀티플렉서(31)는 선택신호(sosez0R,sesoz0R)에 의해 파이프래치부(20)에서 출력되는 데이터(d_ev0,d_od0)를 제1 라이징에지용 데이터(pre_rdo0)로 선택하여 출력하기 위한 라이징데이터전달부(32b)와, 선택신호(sosez0F,sesoz0F)에 의해 파이프래치부(20)에서 출력되는 데이터(d_ev0,d_od0)를 제1 폴링에지용 데이터(pre_fdo0)로 선택하여 출력하기 위한 폴링데이터전달부(32c)와, 선택신호(sosez0R,sesoz0R,sosez0F,sesoz0F)를 출력하기위한 선택신호생성부(31a)로 구성된다.
선택신호생성부(31a)는 제어신호(sosez0)를 입력받아 선택신호(sesoz0F,sesoz0R)를 출력하기 위한 인버터(I1,I2)와, 선택신호(sosez0F,sosez0R)를 출력하기 위한 인버터(I3,I4)로 구성된다.
라이징데이터전달부(32b)는 데이터(d_ev0)를 제1 라이징에지용 데이터(pre_rdo0)로 출력하기 위한 전송게이트(T1)와, 데이터(d_od0)를 제1 라이징에지용 데이터(pre_rdo0)로 출력하기 위한 전송게이트(T2)로 구성된다. 폴링데이터전달부(32c)는 데이터(d_ev0)를 제1 폴링에지용 데이터(pre_fdo0)로 출력하기 위한 전송게이트(T3)와, 데이터(d_od0)를 제1 폴링에지용 데이터(pre_fdo0)로 출력하기 위한 전송게이트(T4)로 구성된다.
제3 멀티플렉서(41)는 선택신호(isosez1,isesoz1)에 의해 제1 및 제3 멀티플렉서(31,33)에서 출력되는 제1 및 제2 라이징에지용 데이터(pre_rdo0,pre_rdo1)를 선택하여 라이징에지용 데이터(RD0)로 출력하기 위한 라이징데이터전달부(41b)와, 선택신호(isosez1,isesoz1)를 출력하기위한 선택신호생성부(41a)로 구성된다.
선택신호생성부(31a)는 제어신호(sosez1)를 입력받아 선택신호(isosez1,isesoz1)를 출력하기 위한 인버터(I5,I6)로 구성된다.
라이징데이터전달부(32b)는 제1 및 라이징에지용 데이터(pre_rdo0)를 라이징에지용 데이터(RD0)로 출력하기 위한 전송게이트(T5)와, 제2 라이징에지용 데이터(pre_rdo1)를 라이징에지용 데이터(RD0)로 출력하기 위한 전송게이트(T6)로 구성된다.
도3 및 도4는 도1에 도시된 메모리 장치의 동작을 나타내는 파형도이다.
이하 도1 내지 도4를 참조하여 메모리 장치에서 데이터가 출력되는 과정을 살펴본다.
코어영역(10)에서는 연속적으로 짝수데이터(ED0,ED1)와, 홀수데이터(OD0,OD1)가 4개의 파이프래치(21 ~ 24)로 각각 입력되고, 파이프래치에서는 이를 프리패치하여 저장한다. 이어서 멀티플렉서(31)는 파이프래치에서 출력되는 데이터(d_ev0,d_od0)를 입력받아서 데이터출력부(80)에서 출력되는 제어신호(sosez0)에 의해 제1 라이징에지용 데이터(pre__rdo0)와, 폴리에지용 데이터(pre_fdo0)로 출력한다. 여기서 제어신호(sosez0)에 의해 멀티플렉서(31)에 구비 된 4개의 전송게이트중에서 2개를 선택적으로 턴온시키서 입력되는 데이터(d_ev0,d_opd0)를 라이징에이용 데이터(pre__rdo0) 또는 폴리에지용 데이터(pre_fdo0)로 선택한다. 또한 멀티플렉서(32)에서도 같은 동작을 수행한다.
이어서 멀티플렉서(41)에서 순차적으로 입력받아 전송게이트(T5,T6)을 순차적으로 턴온시켜 제1 및 제2 라이징에지용 데이터(pre_rdo0,pre_rdo1)를 순차적으로 출력버퍼(50)로 전달한다. 출력버퍼(50)에서는 스위치(60)를 통해 출력드라이버(70)로 전달하고, 출력드라이버(70)는 외부로 데이터를 출력하게 된다.
멀티플렉서(42) 및 출력버퍼(52)에서도 전술한 바와 같이 폴링에지용 데이터를 출력드라이버(70)로 전달하게 된다. 또한, 상기의 모든 블럭은 데이터출력제어부(80)에서 출력되는 제어신호(sosez0,sozez1,fpout,rpout,fclk_do,rclk_do)에 의해 타이밍이 조절된다.
도3 및 도4에는 동작클럭의 라이징에지와 폴링에지에 데이터가 출력되는 것이 도시되어 있다. 도3과 도4에는 서로 다른 순서로 데이터가 출력되는 것으로 도시되어 있는데, 데이터가 출력되는 순서는 데이터출력제어부(80)에서 출력되는 제어신호를 적절하게 제어하면 된다.
그러나, 고속동작의 동기식 메모리에서는 데이터 출력경로의 지연시간이 점점 줄어들게 되므로, 보다 고속으로 데이터를 출력하기 위한 출력경로를 가지는 메모리 장치가 필요하다.
본 발명은 고속으로 데이터를 출력시킬 수 있는 동기식 메모리 장치를 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명은 코어영역에서 출력되는 제1 및 제2 데이터를 프리패치하고, 출력하는 동기식 메모리 장치에 있어서, 상기 제1 및 제2 데이터를 프리패치하기 위한 다수의 파이프래치; 상기 제1 및 제2 데이터를 입력받아 라이징에지용 데이터 또는 폴링에지용 데이터로 선택해서 출력하기 위한 멀티플렉서; 상기 라이징에지용 데이터를 버퍼링하여 출력하기 위한 제1 출력버퍼; 상기 폴링에지용 데이터를 버퍼링하여 출력하기 위한 제2 출력버퍼; 상기 제1 및 제2 출력버퍼의 출력 데이터를 선택적으로 전달하기 위한 스위칭수단; 상기 스위칭수단에 의해 선택적으로 전달되는 데이터를 출력하기 위한 출력드라이버; 및 상기 멀티플렉서와 상기 제1 및 제2 출력버퍼와, 상기 스위칭수단을 제어하기 위한 제어수단을 구비하는 동기식 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도5는 본 발명의 바람직할 실시예에 따른 메모리 장치를 나타내는 블럭구성 도이다.
도5를 참조하여 살펴보면, 본발명에 의한 동기식메모리장치는 코어영역(100)에서 출력되는 제1 및 제2 데이터(EV0,EV1,OD0,OD1)를 프리패치하고, 프리패치하기 위한 다수의 파이프래치(210 ~ 240)와, 파이프래치에서 출력되는 제1 및 제2 데이터(d_ev0,d_ev1,d_od0,d_od1)를 입력받아 라이징에지용 데이터(rdo0,rdo1) 또는 폴링에지용 데이터(fdo0,fdo1)로 선택해서 출력하기 위한 멀티플렉서(300)와, 라이징에지용 데이터(rdo0,rdo1)를 버퍼링하여 출력하기 위한 제1 출력버퍼(410,430)와, 폴링에지용 데이터(fdo0,fdo1)를 버퍼링하여 출력하기 위한 제2 출력버퍼(420,440)와, 제1 및 제2 출력버퍼(410 ~ 440)의 출력 데이터를 선택적으로 전달하기 위한 스위치(510,520)와, 스위치(510,520)에 의해 선택적으로 전달되는 데이터(RD0,FD0)를 출력하기 위한 출력드라이버(600)와, 멀티플렉서(300)와 제1 및 제2 출력버퍼(410 ~ 440)와 및 스위치(510,520)을 제어하기 위한 제어부(700)를 구비한다.
도6은 도5에 도시된 멀티플렉서를 나타내는 회로도이다.
멀티플렉서(310)는 제1 데이터 또는 제2 데이터(d_ev0,d_ev1)를 라이징에지용 데이터(rdo0)로 전달하기 위한 제1 전달부(310b)와, 제1 데이터 또는 제2 데이터(d_ev0,d_ev1)를 폴링에지용 데이터(fdo0)로 전달하기 위한 제2 전달부(310c)에서 데이터출력제어부(700)에서 출력되는 제어신호(sosez0)에 의해 상기 제1 및 제2 전달부(310b,310c)를 선택적으로 인에이블시키기 위한 인에이블부(310a)를 구비한다.
제1 전달부(310b)는 제어신호(sosez0)가 제1 상태(예컨대 하이)일 때 인에이블되어 제1 데이터(d_ev0)를 라이징에지용 데이터(rdo0)로 출력하기 위한 제1 전송게이트(T1)와, 제어신호(sosez0)가 제2 상태(예컨대 로우)일 때 인에이블되어 제2 데이터(d_od0)를 라이징에지용 데이터(rdo0)로 출력하기 위한 제2 전송게이트(T2)를 구비한다.
제2 전달부(310c)는 제어신호(sosez0)가 제1 상태(예컨대 로우)일 때 인에이블되어 제1 데이터(d_ev0)를 폴링에지용 데이터(fdo0)로 출력하기 위한 전송게이트(T3)와, 제어신호(sosez0)가 제2 상태(예컨대 로우)일 때 인에이블되어 제2 데이터(d_od0)를 폴링에지용 데이터(fdo0)로 출력하기 위한 제2 전송게이트(T4)를 구비한다.
또한, 멀티플렉서(320)도 상기의 멀티플렉서(310)과 같은 구성이다.
이하 도5 내지 도6을 참조하여 본 발명의 메모리 장치에 대해서 설명한다.
먼저 코어영역(100)에서 출력되는 제1 데이터(EV0,EV1)와, 제2 데이터(OD0,OD1)는 4개의 파이프래치(210~240)에 각각 저장된다. 이어서 멀티플렉서(310,320)에서는 데이터 출력제어부에서 출력되는 제어신호(sosez0)에 제어되어 제1 및 제2 데이터(d_ev0,d_ev1,d_od0,d_od1)를 라이징에지용 데이터(rdo0,rdo1) 또는 폴링에지용 데이터(fdo0,rdo1)로 선택하여 출력한다.
제1 출력버퍼(410 ~ 440)는 멀티플렉서(310,320)에서 출력되는 라이징에지용 데이터(rdo0,rdo1) 및 폴링에지용 데이터(fdo0,rdo1)를 버퍼링하여 스위치(510,520)로 출력한다. 이어서 출력드라이버(600)는 스위치(510,520)를 통해 전달되는 데이터(RDO,FDO)를 외부로 출력한다.
따라서 상기와 같이 코어영역에서 출력되는 데이터를 프리패치하여 출력하게 되면, 멀티플렉서를 하나만 거치게 되기 때문에 보다 빠르게 데이터를 출력시킬 수 있다.
또한 데이터출력제어부(700)해야 될 블럭 하나가 줄면서, 보다 간단하게 제어부를 구성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 코어영역에서 출력되는 데이터를 프리패치한 다음, 고속으로 외부로 출력할 수 있어 동기식 메모리 장치의 동작성능을 기대할 수 있다.

Claims (4)

  1. 코어영역에서 출력되는 제1 및 제2 데이터를 프리패치하고, 출력하는 동기식 메모리 장치에 있어서,
    상기 제1 및 제2 데이터를 프리패치하기 위한 다수의 파이프래치;
    상기 제1 및 제2 데이터를 입력받아 라이징에지용 데이터 또는 폴링에지용 데이터로 선택해서 출력하기 위한 멀티플렉서;
    상기 라이징에지용 데이터를 버퍼링하여 출력하기 위한 제1 출력버퍼;
    상기 폴링에지용 데이터를 버퍼링하여 출력하기 위한 제2 출력버퍼;
    상기 제1 및 제2 출력버퍼의 출력 데이터를 선택적으로 전달하기 위한 스위칭수단;
    상기 스위칭수단에 의해 선택적으로 전달되는 데이터를 출력하기 위한 출력드라이버; 및
    상기 멀티플렉서와 상기 제1 및 제2 출력버퍼와, 상기 스위칭수단을 제어하기 위한 제어수단
    을 구비하는 동기식 메모리 장치.
  2. 제 1 항에 있어서,
    상기 멀티플렉서는
    상기 제1 데이터 또는 제2 데이터를 상기 라이징에지용 데이터로 전달하기 위한 제1 전달부;
    상기 제1 데이터 또는 제2 데이터를 상기 폴링에지용 데이터로 전달하기 위한 제2 전달부; 및
    상기 제어수단에서 출력되는 제어신호에 의해 상기 제1 및 제2 전달부를 선택적으로 인에이블시키기 위한 인에이블수단을 구비하는 것을 특징으로 하는 동기식메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 전달부는
    상기 제어신호가 제1 상태일때 인에이블되어 상기 제1 데이터를 상기 라이징에지용 데이터로 출력하기 위한 제1 전송게이트; 및
    상기 제어신호가 제2 상태일때 인에이블되어 상기 제2 데이터를 상기 라이징에지용 데이터로 출력하기 위한 제2 전송게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제2 전달부는
    상기 제어신호가 제1 상태일때 인에이블되어 상기 제1 데이터를 상기 폴링에지용 데이터로 출력하기 위한 제3 전송게이트; 및
    상기 제어신호가 제2 상태일때 인에이블되어 상기 제2 데이터를 상기 폴링에지용 데이터로 출력하기 위한 제4 전송게이트를 구비하는 것을 특징으로 하는 동기식 메모리 장치.
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